JPH01232429A - 乗算結果丸め方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は乗算結果丸め方式に関するもので、特にデジタ
ル・シグナル・プロセッサの演算回路に適用して効果あ
る乗算結果丸め方式に関するものである。

（従来の技術） デジタル・シグナル・プロセッサは、デジタル・フィル
タに代表されるデジタル信号処理を効率良く行なえるよ
うに２乗算器を内蔵することを特徴とするプロセッサで
ある。

第３図はこのデジタル・シグナル・プロセッサの一例の
ブロック図を示したものである。第３図で２は命令メモ
リで、そのアドレスは、ゾログラム・カウンタ１の発生
するデータによって決定され、前記命令メモリ２から読
み出される命令によって動作が制御される。

第３図のデジタル・シグナル・プロセラサラ用いて乗算
、及び加算を中心とするデジタル信号処理を行なう場合
の動作は次のようになる。データ・メモリ・ポインタ３
によりアドレス指定されるデータ・メモリ４の内容が内
部パス５に読み出され。

乗算器７の乗数入力レジスタ６に転送される。次に１係
数メモリ・ポインタ８によりアドレス指定される係数メ
モリ９の内容が内部パス５に読み出され２乗算器７の被
乗数入力レジスタ１ｏに転送される。

次のタイミングで乗算器７で乗算が行われて。

乗算結果が乗算結果レジスタＩＩに格納される。

乗算結果レジスタ１１の内容は、内部パス５をへて、算
術演算器１２に転送される。算術演算器１２では内部パ
スから入力するデータと累算レジスタ１３のデータとを
加算して、再び累算レジスタ１３に格納する。以上のよ
うな動作を必要な回数だけ繰り返した後で、累算レジス
タ１３の内容は、内部ノぐス５をへて、出力レジスタ１
４に転送されて、デジタル・シグナル・プロセッサの外
部に出力される。また外部からのデータは入力レジスタ
１５に入力し、この入力レジスタ１５から。

内部パス５をへて、データ・メモリ４に転送される。

（発明の解決しようとする課題） このようなデジタル・シグナル・プロセッサにおいては
、特に乗算結果のビット数の処理が問題となることが多
い。すなわち２乗数データのビット数をｍ（≧１の正整
数）、被乗数データのビット数をｎ（≧１の正整数）と
すると１乗算結果のビット数はｍ　十ｎとなる。ところ
が、デジタル・シグナル・プロセッサではハードウェア
規模を小さくしてコストを抑えるために、内部パス５や
算術演算器１２．及び累算器１３のビット数が乗数デー
タのビット数ｍ、あるいは被乗数データのビット数ｎと
同一になっていることが多い。従って。

乗算結果のｍ　＋　ｎビットはｍビットあるいはｎビッ
トに縮小されて、算術演算器１２に転送される。

従来のデジタル・シグナル・プロセッサではこのビット
の縮小は切り捨てによって行なわれている。

デジタル・フィルタ演算をデジタル・シグナル・プロセ
ッサを用いて行なう場合には、この切り捨てによって発
生する誤差が２乗算結果に関わらず。

常に同符号であるために累積してしまい、その結果大き
な誤差出力となることが多い。一方２乗算結果をｍビッ
トあるいはｎビットに丸める場合には、誤差は同符号と
は限らず、誤差が累積して大きな誤差出力となることが
少ない。従って乗算結果を切シ捨てるよりも丸めること
が望ましいが。

従来のデジタル・シグナル・プロセッサでは乗算結果の
ｍ　−）−ｎビットがｍビットあるいはｎビットに切り
捨てられて算術演算器１２に転送されるため、このよう
な丸めを行なうためには新たな演算が必要となる。

ところで、デジタル・フィルタ演算などでに。

その演算処理ができるだけ高速に行われる必要がある場
合が多い。高速に演算処理ができれば、単位時間あたり
に処理できるデジタル・フィルタの数が増える。あるい
は１個のデジタル・シグナル・プロセッサで処理できる
デジタル！フィルタの数が増るので、経済的に有利にな
る。

このように従来のデジタル・シグナル・プロセッサでは
、丸めを行なうために余分な演算が必要であシ、演算処
理の高速性がそこなわれてしまうという問題点がある。

本発明は従来のもののこのような問題点を解決しようと
するもので、新たな演算を必要とすることなく乗算結果
の丸めを行なうことができる演算結果丸め方式を提供す
るものである。

（課題を解決するための手段） 本発明の乗算結果丸め方式は乗算器と、該乗算器による
乗算結果の内上位の複数ビットを格納する第１のレジス
タと、下位の複数ビットの最上位を格納する第３のレジ
スタと、前記第１のレジスタの格納データを一方の入力
とする算術演算器と。

該算術演算器による演算結果を格納し該格納データを前
記算術演算器の他方の入力とする第２のし　゛ジスタと
、前記第３のレジスタの格納データを一方の入力とし制
仰信号を他方の入力とし前記第３のレジスタの格納デー
タと前記制御信号との論理演算結果を前記算術演算器の
桁上がり入力とする論理演算回路とを含んで構成されて
いる。

すなわち９本発明によれば１乗算結果のうち従来切シ捨
てられるビットの最上位ビットが算術演算器の桁あが多
信号として入力する。

乗算結果のうち従来切り捨てられるビットの最上位ビッ
トを算術演算器の桁あがシ入力端子に入力し、まだ第１
のレジスタに格納されているデータを算術演算器の一方
の入力に、第２のレジスタに格納されているデータを他
方の入力にそれぞれ入力し、算術演算器で加算すること
で、第１のレジスタに格納されている乗算結果が自動的
に丸められて、第２のレジスタに格納されているデータ
と加算されることになる。従って、新たに丸め演算を行
なう必要がなく、演算処理の高速性をそこなうことがな
い。

（実施例） 次に本発明と実施例について図面を参照しながら説明す
る。

第１図は本発明の一実施例のブロック回路図であり、第
３図に示したようなデジタル・シグナル・プロセッサの
一部を示したものである。第３図の回路ブロックと同一
のブロックについては同一の番号をつけている。

本実施例によれば２乗算結果は第１のレジスタ１１に格
納されるとともに、従来、切シ捨てていた下位ビットの
うちの最上位ビットを、第３のレジスタ１６に格納する
。格納終了以降のタイミングで、第１のレジスタ１１の
データと第２のレジスタ１３のデータとを加算する命令
■が命令メモリから読み出されると、アンド回路１７が
有効になって、第３のレジスタ１６のデータを算術演算
器１２の桁あげ入力に入力する。この時、同時に。

第１のレジスタ１１のデータと第２のレジスタ１３のデ
ータとを加算する命令によって、第１のレジスタ１１の
データが算術演算器１２の一方の入力に、また第２のレ
ジスタ１３のデータが他方の入力に入力し、算術演算器
１２によって加算される。この時、第１のレジスタ１１
のデータに着目すると、第１のレジスタ１１のデータの
最乍位ビットに第３のレジスタ１６のデータが加算きれ
て、第２のレジスタのデータに加算されることがわかる
。

このように、下位の切り捨てるデータの最上位ビットを
、上位の切如捨てられないデータの最下位ビットに加算
することで、データの丸めが行われる様子を表１に示す
。

表　　１ 表１では７ビツトの２の補数表示のデータを４ビツトに
丸める例を示している。すなわち、第１図のブロック図
の例で１乗算結果が７ビツト、乗算結果を格納するレジ
スタ１１のビット幅が４ビツトの場合に相当する。表１
の例では、下位３ビツトの切り捨てるデータのうちの最
上位ビットである下位から３ビツト目を、上位４ビツト
の切シ捨てられないデータの最下位ビットである下位か
ら４ビツト目に加えることで丸めが行われている。

このように１本実施例では、第１のレジスタ１１に格納
されている乗算結果が自動的に丸められて、第２のレジ
スタ１３に格納されているデータと加算されることがわ
かる。従って、新だに丸め演算を行なう必要がなく、演
算処理の高速性をそこなうことがない。回路規模として
も小さく。

たとえばデジタル・シグナル・プロセラサラ１４体集積
回路で実現する場合には、そのチップ面積の増加がわず
かですみ、コスト的にも有利である。

第２図は本発明の第２の実施例のブロック図である。こ
の場合も、第３図に示したようなデジタル・シグナル・
プロセッサの一部を示したものである。本実施例の場合
にはデータ、係数とも２の補数表示で表されているもの
とする。本実施例の場合も乗算結果が第１のレジスタ１
１に格納されるとともに、従来、切り捨てていた下位ビ
ットのうちの最上位ビットを第３のレジスタ１６に格納
する。格納終了以降のタイミングで、第１のレジスタ１
１のデータと第２のレジスタ１３のデータとを加算する
命令■が命令メモリから読み出されると、アンド回路１
８が有効になって第３のレジスタ１６のデータが算術演
算器１２の桁あげ入力に入力する。これによって１乗算
結果の丸めが行われることは第１の実施例と同様である
。

別の場合には、格納終了以降のタイミングで。

第２のレジスタ１３のデータから第１のレジスタ１１の
データを減算する命令■が読み出されることがある。こ
の場合には、アンド回路１９が有効になって、第３のレ
ジスタ１６のデータをインバータ１７によって反転した
値が、算術演算器１２の桁あげ入力に入力される。

本来、２の補数表示で表されたデータの減算は。

減算するデータを各ビット反転して、且つ桁あげ入力に
１を入力して、減算されるデータと加算することによっ
て行われる。減算するデータについて丸める必要がある
場合には２本実施例のように。

桁あげ入力に切シ捨てるデータの最上位ビラトラ反転し
て入力すればよい。この場合、切シ捨てる前のデータの
最下位ビット分の誤差が生じることがあるが、この誤差
は丸めを行なわない時の誤差に比べれば、切り捨てるビ
ット数の分だけ小さい。

更に、別の場合には、格納終了以降のタイミングで、第
２のレジスタ１３のデータから第１のレジスタ１１以外
のデータを減算する命令■が読み出される場合がある。

この場合には、上の場合のように、減算するデータにつ
いて丸める必要はないので２本来の２の補数表示で表さ
れたデータの減算を行なえば良い。従って、オア回路２
０は。

この命令が読み出された場合には１を出力すればよく、
この１が、算術演算器１２の桁あげ入力に入力される。

以上のように本実施例では、第１のレジスタ１１に格納
されている乗算結果が自動的に丸められて、第２のレジ
スタ１３に格納されているデータと加算あるいは減算さ
れる。従って、新たに丸め演算を行なう必要がなく、演
算処理の高速性をそこなうことがない。

（発明の効果） 以上詳細に説明したように１本発明によれば乗算結果の
丸め処理を、新たに丸め演算を行なうことなく、算術演
算器における乗算結果の加算あるいは減算と同時に行な
うことができる。従って。

デジタル・フィルタ演算などの演算処理の高速性をそこ
なうことがない。このように高速に演算処理ができるた
め、単位時間あたシに処理できるデジタル・フィルタの
数が増えたシ、あるいは１個のデジタル・シグナル・プ
ロセッサで処理できるデジタル・フィルタの数が増える
ので、経済的に有利になる効果がある。また、この丸め
処理は少ない回路規模で実現できるため、デジタル・シ
グナル・プロセッサを半導体集積回路で実現する場合に
は、そのチップ面積の増加がわずかですみ。

その点でも経済的に有利である効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すブロック回路図、
第２図は本発明の第２の実施例を示すブロック回路図、
第３図はデジタル・シグナル・ゾロセッサの一例のブロ
ック図を示す。 記号の説明＝１・・・プログラム・カウンタ、２・・・
命令メモリ、３・・・データ・メモリ・ポインタ、４・
・・データ・メモリ、５・・・内部パス、６・・・乗数
入力レジスタ、７・・・乗算器、８・・・係数メモリ・
ポイン、り、９・・・係数メモリ、１０・・・被乗数入
力レジスタ。 １１・・・乗算結果レジスタ、１２・・・算術演算器、
１３・・・累算レジスタ、１４・・・出力レジスタ、１
５・・・入力レジスタ、１６・・・第３のレジスタ、１
７・・・アンド回路、１８．１９・・・アンド回路、２
０・・・オア回路。 第１図 第２図

Claims (1)

【特許請求の範囲】
1. １、乗算器と、該乗算器による乗算結果の内上位の複数
   ビットを格納する第１のレジスタと、下位の複数ビット
   のうち最上位のビットを格納する第３のレジスタと、前
   記第１のレジスタの格納データを一方の入力とする算術
   演算器と、該算術演算器による演算結果を格納し該格納
   データを前記算術演算器の他方の入力とする第２のレジ
   スタと、前記第３のレジスタの格納データを一方の入力
   とし制御信号を他方の入力とし前記第３のレジスタの格
   納データと前記制御信号との論理演算結果を前記算術演
   算器の桁上がり入力とする論理演算回路を含むことを特
   徴とする乗算結果丸め方式。