JPS59198020A - デイジタル信号処理装置 - Google Patents
デイジタル信号処理装置Info
- Publication number
- JPS59198020A JPS59198020A JP7250183A JP7250183A JPS59198020A JP S59198020 A JPS59198020 A JP S59198020A JP 7250183 A JP7250183 A JP 7250183A JP 7250183 A JP7250183 A JP 7250183A JP S59198020 A JPS59198020 A JP S59198020A
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- JP
- Japan
- Prior art keywords
- data
- addition
- order
- overflow
- digital signal
- Prior art date
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- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/04—Recursive filters
- H03H17/0461—Quantisation; Rounding; Truncation; Overflow oscillations or limit cycles eliminating measures
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上のオｌｌ用分野
本発明は、入力及び／または出力ディジタル信号を遅延
して複数個の−Ｍ延信号を作り、夫々に所定の係数を乗
算した後加算するようにしたディジタル信号の処理装置
に関し、特に非巡回形ディジタルフィルタ若しくは巡回
形テイジタルフィルタに用いて最適なものである。
して複数個の−Ｍ延信号を作り、夫々に所定の係数を乗
算した後加算するようにしたディジタル信号の処理装置
に関し、特に非巡回形ディジタルフィルタ若しくは巡回
形テイジタルフィルタに用いて最適なものである。
背献孜術とその問題点
上述のような演算を行うディジタル信号の処理装置にお
いては、演算レジスタが有限語長であるため、特に加算
においてオーバーフローが生ずることかある。オーバー
フローに対して従来から行われている対策の１つは、オ
ーバーフローが生じた（！：き、演算レジスタの語長で
表現できる最大値にデータを固定してしまうことである
か、これによってディジタル情報として処理されるアナ
ログ信号の歪が生ずる問題かある。別の対策として、処
理されるディジタル信号に対応するアナログ信号の入力
レベルを小さくするか或いは係数乗算における係数値を
小さくする方法が用いられることがあるが、この方法で
は処理系のタイナミシクレンジが縮小したり、係数乗算
の理想値から外れてフィルタとして所要の特性か侍られ
なくなる開館がある。
いては、演算レジスタが有限語長であるため、特に加算
においてオーバーフローが生ずることかある。オーバー
フローに対して従来から行われている対策の１つは、オ
ーバーフローが生じた（！：き、演算レジスタの語長で
表現できる最大値にデータを固定してしまうことである
か、これによってディジタル情報として処理されるアナ
ログ信号の歪が生ずる問題かある。別の対策として、処
理されるディジタル信号に対応するアナログ信号の入力
レベルを小さくするか或いは係数乗算における係数値を
小さくする方法が用いられることがあるが、この方法で
は処理系のタイナミシクレンジが縮小したり、係数乗算
の理想値から外れてフィルタとして所要の特性か侍られ
なくなる開館がある。
発明の目的
本発明は上述の問題にかんがみ、オーバーフロー防止に
非常に有効であり、しかも処ｊ！ｉ！信号の劣化や処理
系の性能低下か全く生じない手段を提供する仁とを目的
とする。
非常に有効であり、しかも処ｊ！ｉ！信号の劣化や処理
系の性能低下か全く生じない手段を提供する仁とを目的
とする。
発明の概要
本発明は、入力及び／または出力デイジタル信号を遅延
して複数個の遅延イＨ号を作り、夫々に所定の係数を乗
算した後加算するようにしたディジタル４ｎ号の処理装
ｒＭｌこおいて、上記加算における係数のテイジタル個
号の加算順序を変更し得る手段を設けたものである。
して複数個の遅延イＨ号を作り、夫々に所定の係数を乗
算した後加算するようにしたディジタル４ｎ号の処理装
ｒＭｌこおいて、上記加算における係数のテイジタル個
号の加算順序を変更し得る手段を設けたものである。
実施例
以下本発明を実施例に基いて説明する。
第１図は本発明のディジタル信号処理装置の基本概念を
説明する機能ブロック図である。第１図において、入力
ディジタル信号及び／または出力テイジタル信号が例え
ばワードごとに？ＪＩ数段の遅延手段（１］で遅延され
、複数の遅延信号が形成される。そして各遅延信号に９
１足の係数が係数末丼牛設（２１１こよって船けられ、
加算手段（：幻で児其される。
説明する機能ブロック図である。第１図において、入力
ディジタル信号及び／または出力テイジタル信号が例え
ばワードごとに？ＪＩ数段の遅延手段（１］で遅延され
、複数の遅延信号が形成される。そして各遅延信号に９
１足の係数が係数末丼牛設（２１１こよって船けられ、
加算手段（：幻で児其される。
なお入力及び出力が夫々遅延手段（１１に与えられるの
は、例えは巡回形ディジタルフィルタの揚台であり、ま
た入力のみが遅延手段＋Ｉ＋に与えられるのは非巡回形
ディジタルフィルタの場合である。
は、例えは巡回形ディジタルフィルタの揚台であり、ま
た入力のみが遅延手段＋Ｉ＋に与えられるのは非巡回形
ディジタルフィルタの場合である。
加算手段（３１におけるオーバーフローを無くすが或い
はその頻度を減少させるために加算順序変更手段（４）
が設けられている。この加算順序変更手段（４１，ｌ−
１、例えば加算手段１３）においてオーバーフローが発
生したとき、これを検知して７）Ｄ Ｗ ）ＩＪＩ序を
変更したり、或いはオーバーフロー検出によらずに係数
乗算結果に基いてオーバーフローが生じないように加’
ｌｔＪ険序を予め決めるような枦能を有している。
はその頻度を減少させるために加算順序変更手段（４）
が設けられている。この加算順序変更手段（４１，ｌ−
１、例えば加算手段１３）においてオーバーフローが発
生したとき、これを検知して７）Ｄ Ｗ ）ＩＪＩ序を
変更したり、或いはオーバーフロー検出によらずに係数
乗算結果に基いてオーバーフローが生じないように加’
ｌｔＪ険序を予め決めるような枦能を有している。
前者の機能としては、例えばデータ配列ａ、ｂ１ｃ、ｄ
に対して予め足められた順序の加算ａ十す十Ｃ十ｄ ％
ａ 十Ｃ＋ ｄ 十ｂ １ｂ 十Ｃ十ｄ ＋ ８’、
・・””などが行われるように複数の演算中、ｌ１ｌｌ
ｉのセットを股足し、オーバーフローが発生したらこれ
らの手編の１つを順次選択しオーバーフローが生じない
ようにする方法、或いはオーバーフローが便じた時点の
加算データを後回しにしてこれとは符号の異なる他のデ
ータを加昇データとして加算順序に間挿する方法などが
考えられる。また後者の機η目としでは、例えば係数乗
算結果についてその符号（正負〕及び絶対値を弁別し、
オーバーフローが生じないようなデータ配列（例えば絶
対値の大きい順で正負父互）を定めてから加算する方法
などが考えられる。
に対して予め足められた順序の加算ａ十す十Ｃ十ｄ ％
ａ 十Ｃ＋ ｄ 十ｂ １ｂ 十Ｃ十ｄ ＋ ８’、
・・””などが行われるように複数の演算中、ｌ１ｌｌ
ｉのセットを股足し、オーバーフローが発生したらこれ
らの手編の１つを順次選択しオーバーフローが生じない
ようにする方法、或いはオーバーフローが便じた時点の
加算データを後回しにしてこれとは符号の異なる他のデ
ータを加昇データとして加算順序に間挿する方法などが
考えられる。また後者の機η目としでは、例えば係数乗
算結果についてその符号（正負〕及び絶対値を弁別し、
オーバーフローが生じないようなデータ配列（例えば絶
対値の大きい順で正負父互）を定めてから加算する方法
などが考えられる。
第２図は本発明を適用することができる巡回形ディジタ
ルフィルタの基本構成を成す回路図である。第２区にお
いて入力Ｘ及び出力ｙは遅延素子（５−１）（５−２）
及び（６−１）（６−２）によって１ブロツクずつ遅延
され、データＸ１１Ｘ１−１、Ｘｌ−２、）’ｉ−＋、
ｙｉ−２に対して乗算器（７−１）〜（７−５）によっ
て係数α。、α１、α２、β４、β２ が夫々掛けられ
、乗算結果が加算器（８）によって加算されて、フィル
ター出カｙ７が得られる。なお１ｘｉｓｙｉに対してＸ
ｌ−１、ｘｉ−２、ｙｉ−１、Ｖｉ−２は夫々１ブロツ
ク（ワード）ずつ前のデータである。
ルフィルタの基本構成を成す回路図である。第２区にお
いて入力Ｘ及び出力ｙは遅延素子（５−１）（５−２）
及び（６−１）（６−２）によって１ブロツクずつ遅延
され、データＸ１１Ｘ１−１、Ｘｌ−２、）’ｉ−＋、
ｙｉ−２に対して乗算器（７−１）〜（７−５）によっ
て係数α。、α１、α２、β４、β２ が夫々掛けられ
、乗算結果が加算器（８）によって加算されて、フィル
ター出カｙ７が得られる。なお１ｘｉｓｙｉに対してＸ
ｌ−１、ｘｉ−２、ｙｉ−１、Ｖｉ−２は夫々１ブロツ
ク（ワード）ずつ前のデータである。
第２図の基本ブロックが複数個縦列接続されて、ＰＪｒ
賛の特性の巡回形ディジタルフィルタか構成される。個
々のブロックにおいては、 Ｍ Ｎ の演算が逐次性われ、次あ伝達関数で衣ゎされる周波数
軸についての信号操作が行われる。
賛の特性の巡回形ディジタルフィルタか構成される。個
々のブロックにおいては、 Ｍ Ｎ の演算が逐次性われ、次あ伝達関数で衣ゎされる周波数
軸についての信号操作が行われる。
なお本発明が適用されるディジタル信号処理装置は第２
図のようなハードウェアで１ｍ ＩｊＱされる場合もあ
るが、次の第６図のように乗３４ ｇ＝を備える高速プ
ロセッサ及びそのソフトウェアでも実現することができ
る。
図のようなハードウェアで１ｍ ＩｊＱされる場合もあ
るが、次の第６図のように乗３４ ｇ＝を備える高速プ
ロセッサ及びそのソフトウェアでも実現することができ
る。
第６図において、入力データは入出カポ−） ＋１０１
から内部データバスＵυを通ってデータｌ（、Ａ Ｎ
Ｄに記憶される。またデータｕ ＯＭ ＩＬ＋Ｉ内には
第２図の係数α。、α７、α２、β１、β２ 相当する
保ｉＡデータか６Ｇ憶されている。ＲＡ Ｍ ｕ２）及
びＨ，（Ｊ Ｍ ｌｌ３ｉのデータは來昇赫（＋４１に
等用され、係数呆昇か行われたのち演尊ユニ′ント（β
５）を介してデータＥＬＡ Ｍｆｌン１に６己１ｍされ
る。そして各策算結来が演算ユニットｔ１５）によって
所定の順序で加算されてフィルター出力か得られる。演
算制御及びデータ転送制側」は締金）Ｌ Ｏ＃ｊ、 ｆ
１６１に畳込まれた命令コードによって実行される。な
お第６図の各部に付された記号において、Ｋ及びＬは乗
算器（１イ）の入力レジスタ、Ｎ及びＭは出力レジスタ
、ＲＯはデータＢ・ＯＭ （１３１のバッファー、］’
ｖｊＰＸ 。
から内部データバスＵυを通ってデータｌ（、Ａ Ｎ
Ｄに記憶される。またデータｕ ＯＭ ＩＬ＋Ｉ内には
第２図の係数α。、α７、α２、β１、β２ 相当する
保ｉＡデータか６Ｇ憶されている。ＲＡ Ｍ ｕ２）及
びＨ，（Ｊ Ｍ ｌｌ３ｉのデータは來昇赫（＋４１に
等用され、係数呆昇か行われたのち演尊ユニ′ント（β
５）を介してデータＥＬＡ Ｍｆｌン１に６己１ｍされ
る。そして各策算結来が演算ユニットｔ１５）によって
所定の順序で加算されてフィルター出力か得られる。演
算制御及びデータ転送制側」は締金）Ｌ Ｏ＃ｊ、 ｆ
１６１に畳込まれた命令コードによって実行される。な
お第６図の各部に付された記号において、Ｋ及びＬは乗
算器（１イ）の入力レジスタ、Ｎ及びＭは出力レジスタ
、ＲＯはデータＢ・ＯＭ （１３１のバッファー、］’
ｖｊＰＸ 。
ＳＲ１八〇へは夫々演算ユニットｔ１５１に付属する入
力マルチプレクサ、シフトレジスタ、アキュムレータレ
ジスタを夫々示す。
力マルチプレクサ、シフトレジスタ、アキュムレータレ
ジスタを夫々示す。
次に本発明の第１の実施例を第６図のディジタルデータ
処理装置におけるデータ処理手順を示す第４図のフロー
チャートに基いて説明する。なお、第５図はデータ処理
過程におけるデータバッファの内容を示す蛛図で、第６
図は加算順序を示す線図である。
処理装置におけるデータ処理手順を示す第４図のフロー
チャートに基いて説明する。なお、第５図はデータ処理
過程におけるデータバッファの内容を示す蛛図で、第６
図は加算順序を示す線図である。
一例として第４図の処理によって第２図のフィルター回
路と同勢なフィルタ出力が得られるとする。まず新しい
テ７りＸｉが入力されて出力ｙｌか形成される前に、前
のデータｘｉ−４、ｘｉ ２． ｙ；−ｊ、ｙｉ−２に
ついての係数来ｊｌ ａｌｘｉ−ｔ 、 ”２ｘｉ−２
、β＋Ｙｉ−＋、β２ｙｉ−２が実行され、その正負が
弁別されて第５図のように正（Ｐ１〜Ｐ５）及び負（Ｍ
１〜Ｍ５）の各バッファに絶対値の大きい順に配列さ
れる。
路と同勢なフィルタ出力が得られるとする。まず新しい
テ７りＸｉが入力されて出力ｙｌか形成される前に、前
のデータｘｉ−４、ｘｉ ２． ｙ；−ｊ、ｙｉ−２に
ついての係数来ｊｌ ａｌｘｉ−ｔ 、 ”２ｘｉ−２
、β＋Ｙｉ−＋、β２ｙｉ−２が実行され、その正負が
弁別されて第５図のように正（Ｐ１〜Ｐ５）及び負（Ｍ
１〜Ｍ５）の各バッファに絶対値の大きい順に配列さ
れる。
例えば第５図の如く正データβ２ｙｊ−２、α＋Ｘ４−
＋ がバッファＰｉ、Ｐ２（Ｐｉ）Ｐ２）に夫々入れ
られ、また負データα２ｘｉ−２β＋Ｙｉ−４がバッフ
ァＭ１、Ｍ２（Ｍ１’）Ｍ２）に入れられる。
＋ がバッファＰｉ、Ｐ２（Ｐｉ）Ｐ２）に夫々入れ
られ、また負データα２ｘｉ−２β＋Ｙｉ−４がバッフ
ァＭ１、Ｍ２（Ｍ１’）Ｍ２）に入れられる。
次に入力データｘｉに対して係数乗算α。Ｘｉ が行
われ、その正負が弁別される。正（ＹＥＳ）であれは、
ドレスポインタ初期値＝１）の自答と大小比較される。
われ、その正負が弁別される。正（ＹＥＳ）であれは、
ドレスポインタ初期値＝１）の自答と大小比較される。
そしてα。ｘｉ：＞Ｐｎが成り立つ、までｎか最終アド
レス１ａｓｔ ａｄｒ、まで増加され、上式が成立する
と、そのときのｎの値をアドレスとしてα。ｘｉ＝Ｐｎ
が第５図のバッファテーブルに＋＝Ｊ挿される。なおこ
の曲伸位置の元のデータを言む下位のデータのアドレス
はｊｌ員にｎ＋１、ｎ＋２・・・・・・・・・ として
すらされる。αｏｘｉ が負（ＮＯ）の揚什にはその
絶対値と第５図の負のデータバツファＩｖｌｎＯ内容と
の大小比較によって上述と同様の間挿作業が行われる。
レス１ａｓｔ ａｄｒ、まで増加され、上式が成立する
と、そのときのｎの値をアドレスとしてα。ｘｉ＝Ｐｎ
が第５図のバッファテーブルに＋＝Ｊ挿される。なおこ
の曲伸位置の元のデータを言む下位のデータのアドレス
はｊｌ員にｎ＋１、ｎ＋２・・・・・・・・・ として
すらされる。αｏｘｉ が負（ＮＯ）の揚什にはその
絶対値と第５図の負のデータバツファＩｖｌｎＯ内容と
の大小比較によって上述と同様の間挿作業が行われる。
この間挿作業によってデータα。Ｘｌ を含む全ての
データが正負に分けられ且つ絶対値の大きいｊｌに配列
されることになる。次に各データの加算が第６図に示す
如く正負交互に絶対値の大きい順に行われて、出力ｙｉ
＝ Ｐ １ ＋Ｍ１＋Ｐ２＋Ｍ２・・・・・・・・・
が得られる。この加算は、絶対値の大きいものが正負交
互に相殺されるように行われるので、オーバーフローが
発生ずる確率は極めて少なくなる。
データが正負に分けられ且つ絶対値の大きいｊｌに配列
されることになる。次に各データの加算が第６図に示す
如く正負交互に絶対値の大きい順に行われて、出力ｙｉ
＝ Ｐ １ ＋Ｍ１＋Ｐ２＋Ｍ２・・・・・・・・・
が得られる。この加算は、絶対値の大きいものが正負交
互に相殺されるように行われるので、オーバーフローが
発生ずる確率は極めて少なくなる。
出力ｙｉが得られた後は、次の入力データｘＩ＋１を受
は入れるための準備作業が行われる。即ち、第３図のデ
ータ几ＡＭ（１２１のアドレスが）（ｉ−、−＋Ｘ１−
２、Ｘｉ →ｘｉ−＋ 、 ｙｉ−１−ＹＩ−２、Ｙｉ
−＋ｙｉ−１となるようにシフトされる。この作業はｍ
２図の遅延索子（５−１）（５〜２）等による遅延操作
に相当する。なお凡のデータＸ１−２、Ｙｉ−２はこの
アドレスシフトにより消失する。次に谷データに対して
係数栄典α＋Ｘｉ−＋、α２Ｘｉ−２、β＋ｙ７−１、
β２ｙｉ−２が夫々行われ、これらの杷対１■の大きい
順に配タリされる。そして谷データの正負が弁別され、
正のデータはデータノ（ツファＰ１、Ｐ２・・・・・・
・・・ に入れら−れ、負のデータはＭｌ、Ｍ２・・−
・・・・・・ に入れられる。更にアドレスポインタｎ
か１にセットされて、次のデータｘｉ＋、を受は入れる
準備作業が完了する。以下同様なデータ処理が入力デー
タ列ｘｔ＋２ 、ｘｉ＋ｓ・・・・・・・・・に関して
繰り返し行われる。
は入れるための準備作業が行われる。即ち、第３図のデ
ータ几ＡＭ（１２１のアドレスが）（ｉ−、−＋Ｘ１−
２、Ｘｉ →ｘｉ−＋ 、 ｙｉ−１−ＹＩ−２、Ｙｉ
−＋ｙｉ−１となるようにシフトされる。この作業はｍ
２図の遅延索子（５−１）（５〜２）等による遅延操作
に相当する。なお凡のデータＸ１−２、Ｙｉ−２はこの
アドレスシフトにより消失する。次に谷データに対して
係数栄典α＋Ｘｉ−＋、α２Ｘｉ−２、β＋ｙ７−１、
β２ｙｉ−２が夫々行われ、これらの杷対１■の大きい
順に配タリされる。そして谷データの正負が弁別され、
正のデータはデータノ（ツファＰ１、Ｐ２・・・・・・
・・・ に入れら−れ、負のデータはＭｌ、Ｍ２・・−
・・・・・・ に入れられる。更にアドレスポインタｎ
か１にセットされて、次のデータｘｉ＋、を受は入れる
準備作業が完了する。以下同様なデータ処理が入力デー
タ列ｘｔ＋２ 、ｘｉ＋ｓ・・・・・・・・・に関して
繰り返し行われる。
なお上述の準備作業において、係数乗算α＋Ｘ１−ｔ・
・・・・・・・・ が行われる前に次のデータＸ１−１
−＋ を見て係数値α。、α１、α２、β１、β２
を変更し、これによってフィルタ特性が予測適応される
ようにしてもよい０ なお第４図のデータ処理において、各加算データを絶対
値の小さい順に配列してこの１鉋に正負交互に加算して
もよく、また正負の振分けのみを行って正負交互に加算
してもよい。
・・・・・・・・ が行われる前に次のデータＸ１−１
−＋ を見て係数値α。、α１、α２、β１、β２
を変更し、これによってフィルタ特性が予測適応される
ようにしてもよい０ なお第４図のデータ処理において、各加算データを絶対
値の小さい順に配列してこの１鉋に正負交互に加算して
もよく、また正負の振分けのみを行って正負交互に加算
してもよい。
次に第７図は本究明の第２の実＃例を示すテイジタルフ
ィルタの機能ブｉツク図である。第７図においては、第
２図と同様なフィルタの基本ブロックが６細緻列＆−絖
されているか、苗木的には１つのブロックのみでもよい
。各フィルタブロック（１８−１）〜（１８−３）には
オーバーフローチェック手段（１９−１）〜（１９−３
）及び加′ｘ、順序変更手段（２０−１）〜（２０−３
）が付属している。オーバーフローチェック手段（１９
−１）〜（１９−３＞は第２図の加算器（８１における
オーバーフローの有無ヲ加算ごとにチェックしている。
ィルタの機能ブｉツク図である。第７図においては、第
２図と同様なフィルタの基本ブロックが６細緻列＆−絖
されているか、苗木的には１つのブロックのみでもよい
。各フィルタブロック（１８−１）〜（１８−３）には
オーバーフローチェック手段（１９−１）〜（１９−３
）及び加′ｘ、順序変更手段（２０−１）〜（２０−３
）が付属している。オーバーフローチェック手段（１９
−１）〜（１９−３＞は第２図の加算器（８１における
オーバーフローの有無ヲ加算ごとにチェックしている。
オーバーフローが生じたならば、各フィルタブロックに
おけるそれまでの加算は無効にされ、加算順序変更手段
（２０−１）〜（２０−３）の制御によって加算順序が
変更された演算が再び行われる。加算順序変更の操作は
、例えば第３図のデータＲＡＭ（１２）及びデータＲＯ
Ｍ（＋３１における乗算係数アドレス及びデータアドレ
スの変更によって実行される。
おけるそれまでの加算は無効にされ、加算順序変更手段
（２０−１）〜（２０−３）の制御によって加算順序が
変更された演算が再び行われる。加算順序変更の操作は
、例えば第３図のデータＲＡＭ（１２）及びデータＲＯ
Ｍ（＋３１における乗算係数アドレス及びデータアドレ
スの変更によって実行される。
することが考えられる。この変更により加算した結果書
びオーバーフローが生じたならば、更に加與順序を変更
し、オーバーフローが生じなくなるまでこれを繰り返す
。なお加昇データａ１ｂ、ｃ１ｄに対して予め複数の加
算１腕序のセラ）ａ十り＋Ｃ十ｄ 、 ａ ＋ ｃ 十
ｂ ＋ ｄ 、 ｂ 十ｃ ＋ ｄ 十ａ −−−−−
−−・−を用意し、オーバーフローが生ずるごとにこれ
らのセットを駆次選択するようにしてもよい。
びオーバーフローが生じたならば、更に加與順序を変更
し、オーバーフローが生じなくなるまでこれを繰り返す
。なお加昇データａ１ｂ、ｃ１ｄに対して予め複数の加
算１腕序のセラ）ａ十り＋Ｃ十ｄ 、 ａ ＋ ｃ 十
ｂ ＋ ｄ 、 ｂ 十ｃ ＋ ｄ 十ａ −−−−−
−−・−を用意し、オーバーフローが生ずるごとにこれ
らのセットを駆次選択するようにしてもよい。
更に、オーバーフローが生じた時点の加算データを後回
して、これに代えて他の符号（正負）の異なるデータを
加算順序に間挿してもよい。或いは加算した２つのデー
タを彼（ロ）しにするような変更を行ってもよい。
して、これに代えて他の符号（正負）の異なるデータを
加算順序に間挿してもよい。或いは加算した２つのデー
タを彼（ロ）しにするような変更を行ってもよい。
これらのアルゴリズムは、第４図のフローチャートと同
様にマイクロプロセッサのプログラムによって実行でき
る。
様にマイクロプロセッサのプログラムによって実行でき
る。
以上本発明を好ましい実施例に基いて説明したが、本発
明は例えば第２図のフィルタ回路に加昇順序変更のため
のハードウェアロジックを追〃口することによっても実
施することかできる。
明は例えば第２図のフィルタ回路に加昇順序変更のため
のハードウェアロジックを追〃口することによっても実
施することかできる。
発明の効果
本発明は上述の如く、入力及び／または出力ディジタル
信号を遅延して複数個の遅延信号を作り、夫々に所定の
係数を乗算した後７Ｊｌ］ Ｘする除に、加算順序を変
更し得るようにしたので、オーバーフローが生じたとき
、或いはオーバーフローが生じないように、加算順序を
適切に変更して、有限語長の演算レジスタ等を有効に利
用した信号処理を行うことができる。従って処理信号の
劣化や処理系の性能低下が生ずることなく、処理系が本
来有する能力に対して不足がない所望の信号処理を行う
ことができる。
信号を遅延して複数個の遅延信号を作り、夫々に所定の
係数を乗算した後７Ｊｌ］ Ｘする除に、加算順序を変
更し得るようにしたので、オーバーフローが生じたとき
、或いはオーバーフローが生じないように、加算順序を
適切に変更して、有限語長の演算レジスタ等を有効に利
用した信号処理を行うことができる。従って処理信号の
劣化や処理系の性能低下が生ずることなく、処理系が本
来有する能力に対して不足がない所望の信号処理を行う
ことができる。
第１図は本発明のディジタル信号処理装置の基本概念を
示す機能ブロック図、第２図は本発明を適用することが
できる巡回形ディジタルフィルタの基本構成を示す回路
図、第６図は第２図と同等な性Ｍｅを有するデイジタル
シグナルプＵセッサのブロック図、第４図は本発明の一
実励例を示す第６図のプロセッサのデータ処理手順を説
明するフローチャート、第５図は第４図のデータ処理過
程におけるデータバツファの山谷を示す線図、第６図は
データ加典旭序を示す廟図、第７図は本発明の第２の実
施例を示すディジタルフィルタの＝ Ｍｔブロック図で
ある。 なお図面に用いられている杓−号において、（１１・・
・・・・・・・・・・・・・ 遅延手段１２＋・・・・
・・・・・・・・・・・係数乗杯手段（３；・・・・・
・・・・・・・・・・ 加算手段（４）・・・・・・・
・・・・・・・・ 加算順序変更手段（５−ＩＸ５−２
）・・・遅延素子 （６−Ｉ Ｘ６−２）・・・遅延素子 （７−１Ｘ局）・・・乗算器 ００）・・・・・・・・・・・・・・・ 入出力ボート
旧）・・・・・・・・・・・・・・・内部データバス０
２＋・・・・・・・・・・・・・・・ データＲＡＭ（
＋３１・・・・・・・・・・・・・・・ データＲ１す
Ｍｏ２・・・・・・・・・・・・・・・ 乗算器ｕ９・
・・・・・・・・・・・・・・演算ユニット（１６１・
・・・・・・・・・・・・・・館令ＲＯＭ（Ｉａｌ・・
・・・・・・・・・・・・・ フィルタブロック翰・・
・・・・・・・・・・・・・ オーバーフローチェック
手段レリ ・・・・・・・・・・・・・・・ 刀日其
ノー序≦（史手段である。
示す機能ブロック図、第２図は本発明を適用することが
できる巡回形ディジタルフィルタの基本構成を示す回路
図、第６図は第２図と同等な性Ｍｅを有するデイジタル
シグナルプＵセッサのブロック図、第４図は本発明の一
実励例を示す第６図のプロセッサのデータ処理手順を説
明するフローチャート、第５図は第４図のデータ処理過
程におけるデータバツファの山谷を示す線図、第６図は
データ加典旭序を示す廟図、第７図は本発明の第２の実
施例を示すディジタルフィルタの＝ Ｍｔブロック図で
ある。 なお図面に用いられている杓−号において、（１１・・
・・・・・・・・・・・・・ 遅延手段１２＋・・・・
・・・・・・・・・・・係数乗杯手段（３；・・・・・
・・・・・・・・・・ 加算手段（４）・・・・・・・
・・・・・・・・ 加算順序変更手段（５−ＩＸ５−２
）・・・遅延素子 （６−Ｉ Ｘ６−２）・・・遅延素子 （７−１Ｘ局）・・・乗算器 ００）・・・・・・・・・・・・・・・ 入出力ボート
旧）・・・・・・・・・・・・・・・内部データバス０
２＋・・・・・・・・・・・・・・・ データＲＡＭ（
＋３１・・・・・・・・・・・・・・・ データＲ１す
Ｍｏ２・・・・・・・・・・・・・・・ 乗算器ｕ９・
・・・・・・・・・・・・・・演算ユニット（１６１・
・・・・・・・・・・・・・・館令ＲＯＭ（Ｉａｌ・・
・・・・・・・・・・・・・ フィルタブロック翰・・
・・・・・・・・・・・・・ オーバーフローチェック
手段レリ ・・・・・・・・・・・・・・・ 刀日其
ノー序≦（史手段である。
Claims (1)
- 入力及び／または出力ディジタル信号を遅延して複数個
の遅処信号を作り、夫々に所定の係数を乗り−シた後加
算するようにしたディジタル信号の処理装置において、
上記加算における複数のディジタル信号の加昇順序を変
更し得る手段が設けられていることを特徴とするディジ
タル信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7250183A JPS59198020A (ja) | 1983-04-25 | 1983-04-25 | デイジタル信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7250183A JPS59198020A (ja) | 1983-04-25 | 1983-04-25 | デイジタル信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59198020A true JPS59198020A (ja) | 1984-11-09 |
Family
ID=13491143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7250183A Pending JPS59198020A (ja) | 1983-04-25 | 1983-04-25 | デイジタル信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59198020A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS619694A (ja) * | 1984-06-25 | 1986-01-17 | ヤマハ株式会社 | 残響装置 |
| EP0614311A1 (en) * | 1993-03-03 | 1994-09-07 | RCA Thomson Licensing Corporation | IIR ghost cancelling system |
-
1983
- 1983-04-25 JP JP7250183A patent/JPS59198020A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS619694A (ja) * | 1984-06-25 | 1986-01-17 | ヤマハ株式会社 | 残響装置 |
| EP0614311A1 (en) * | 1993-03-03 | 1994-09-07 | RCA Thomson Licensing Corporation | IIR ghost cancelling system |
| TR27397A (tr) * | 1993-03-03 | 1995-02-28 | Rca Thomson Licensing Corp | Iir gölgelenme yoketme sistemi. |
| SG82534A1 (en) * | 1993-03-03 | 2001-08-21 | Rca Thomson Licensing Corp | Iir ghost cancelling system |
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