JPH0374530B2 - - Google Patents
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- Publication number
- JPH0374530B2 JPH0374530B2 JP57199393A JP19939382A JPH0374530B2 JP H0374530 B2 JPH0374530 B2 JP H0374530B2 JP 57199393 A JP57199393 A JP 57199393A JP 19939382 A JP19939382 A JP 19939382A JP H0374530 B2 JPH0374530 B2 JP H0374530B2
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- JP
- Japan
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- output
- multiplier
- sequence
- register
- parallel
- Prior art date
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- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 2
- 238000007792 addition Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明に、例えばデイジタルミキサのイコラ
イザ回路に使用される２次のデイジタル全域通過
回路に関する。
イザ回路に使用される２次のデイジタル全域通過
回路に関する。
「背景技術とその問題点」
伝送路の遅延等化のために用いられる全域通過
回路は、１次又は２次の全域通過回路の縦続接続
の構成とされる。デイジタル信号処理系において
も、同様である。２次のデイジタル全域通過回路
の特性は、｛Xo｝を入力系列、｛Yo｝を出力系列
とすると Yo＝aYo-1＋abYo-2＋abXo＋aXo-1−Xo-2
……(1) （但し、ａ、abはパラメータで、｜ａ｜≦２、｜
ab｜１である。） の差分方程式で表わされる。この差分方程式か
ら、Ｚ変換された入出力を関系づける伝達関数Ｈ
（Ｚ）は Ｈ（Ｚ）＝ab＋aZ-1−Z-2／１−aZ-1−abZ-2 ……(2) となる。Z-1は、単位遅延演算子である。これは、
巡回形デイジタルフイルタであり、第１図及び第
２図の夫々に従来の構成を示す。（参考文献、「デ
イジタル信号処理」伊達玄訳、オツペンハイム及
びシエーフアー、昭和53年コロナ社発行、150頁
〜151頁） 第１図に示す従来の全域通過回路は、(1)式の差
分方程式に従つて構成されたもので、１が入力端
子、２が出力端子である。また、第２図に示す従
来の全域通過回路は、単位遅延回路を構成するレ
ジスタの数を減少するように、改良された構成で
あり、精度の点でも優れている。
回路は、１次又は２次の全域通過回路の縦続接続
の構成とされる。デイジタル信号処理系において
も、同様である。２次のデイジタル全域通過回路
の特性は、｛Xo｝を入力系列、｛Yo｝を出力系列
とすると Yo＝aYo-1＋abYo-2＋abXo＋aXo-1−Xo-2
……(1) （但し、ａ、abはパラメータで、｜ａ｜≦２、｜
ab｜１である。） の差分方程式で表わされる。この差分方程式か
ら、Ｚ変換された入出力を関系づける伝達関数Ｈ
（Ｚ）は Ｈ（Ｚ）＝ab＋aZ-1−Z-2／１−aZ-1−abZ-2 ……(2) となる。Z-1は、単位遅延演算子である。これは、
巡回形デイジタルフイルタであり、第１図及び第
２図の夫々に従来の構成を示す。（参考文献、「デ
イジタル信号処理」伊達玄訳、オツペンハイム及
びシエーフアー、昭和53年コロナ社発行、150頁
〜151頁） 第１図に示す従来の全域通過回路は、(1)式の差
分方程式に従つて構成されたもので、１が入力端
子、２が出力端子である。また、第２図に示す従
来の全域通過回路は、単位遅延回路を構成するレ
ジスタの数を減少するように、改良された構成で
あり、精度の点でも優れている。
この第２図に示す構成において、入力系列を
｛Xo｝、出力系列を｛Yo｝、中間系列を｛Wo｝と
すると、演算は Wo＝Xo＋aWo-1＋abWo-2 Yo＝abWo＋aWo-1−Wo-2 ……(3) の順に行なわれる。つまり、中間系列の２時点前
の値Wo-2及びabと、１時点前の値Wo-1及びａと
の積を求め、この積の和に対し、入力Xoを加え
ることによつて、中間系列の値Woを求める。次
に、ab及びWoと、ａ及びWo-1との積を求め、こ
の積の和に対し、（−Wo-2）を加え、出力Yoを求
める。従つて、出力Yoを求めるのに、４回の乗
算と２回の加算とが必要となる。
｛Xo｝、出力系列を｛Yo｝、中間系列を｛Wo｝と
すると、演算は Wo＝Xo＋aWo-1＋abWo-2 Yo＝abWo＋aWo-1−Wo-2 ……(3) の順に行なわれる。つまり、中間系列の２時点前
の値Wo-2及びabと、１時点前の値Wo-1及びａと
の積を求め、この積の和に対し、入力Xoを加え
ることによつて、中間系列の値Woを求める。次
に、ab及びWoと、ａ及びWo-1との積を求め、こ
の積の和に対し、（−Wo-2）を加え、出力Yoを求
める。従つて、出力Yoを求めるのに、４回の乗
算と２回の加算とが必要となる。
このように、乗算の回数が多いために、処理時
間が長くなる問題点がある。処理時間を短縮化し
ようとすれば、乗算そのものの速度を上げる必要
があり、そのために、並直列乗算器（被乗数が並
列に、乗数が直列に入力され、出力が並列に得ら
れる乗算器）に代えて、並列並列形乗算器（乗
数、被乗数ともに並列で入力され、並列の出力が
瞬時に得られる乗算器）を使用しなければならな
い。しかし、並列並列形乗算器は、内部の構成が
非常に複雑であり、回路の高度の集積化には、多
くの困難がともなう。
間が長くなる問題点がある。処理時間を短縮化し
ようとすれば、乗算そのものの速度を上げる必要
があり、そのために、並直列乗算器（被乗数が並
列に、乗数が直列に入力され、出力が並列に得ら
れる乗算器）に代えて、並列並列形乗算器（乗
数、被乗数ともに並列で入力され、並列の出力が
瞬時に得られる乗算器）を使用しなければならな
い。しかし、並列並列形乗算器は、内部の構成が
非常に複雑であり、回路の高度の集積化には、多
くの困難がともなう。
「発明の目的」
この発明は、処理時間が従来の構成と比べて大
幅に低減され、集積化に適した２次のデイジタル
全域通過回路の実現を目的とするものである。
幅に低減され、集積化に適した２次のデイジタル
全域通過回路の実現を目的とするものである。
「発明の概要」
この発明は、乗算回路を少なくした構成であつ
て Wo＝Xo＋Vo-1＋Uo-2 Vo＝aWo Uo＝bVo（＝abWo） を満足する中間系列｛Wo｝、｛Vo｝、｛Uo｝を得る
手段と、中間系列｛Wo｝から他の中間系列
｛Wo-1｝、｛Wo-2｝を得る記憶手段と、中間系列
｛Vo｝から他の中間系列｛Vo-1｝、｛Vo-2｝を得る
記憶手段と、中間系列｛Uo｝から他の中間系列
｛Uo-1｝、｛Uo-2｝を得る記憶手段とを備えるもの
である。
て Wo＝Xo＋Vo-1＋Uo-2 Vo＝aWo Uo＝bVo（＝abWo） を満足する中間系列｛Wo｝、｛Vo｝、｛Uo｝を得る
手段と、中間系列｛Wo｝から他の中間系列
｛Wo-1｝、｛Wo-2｝を得る記憶手段と、中間系列
｛Vo｝から他の中間系列｛Vo-1｝、｛Vo-2｝を得る
記憶手段と、中間系列｛Uo｝から他の中間系列
｛Uo-1｝、｛Uo-2｝を得る記憶手段とを備えるもの
である。
「実施例」
第３図は、この発明の一実施例のブロツク図を
示す。第３図において、３は、第１の中間系列
｛Wo｝を貯えるレジスタを示し、４は、第２の中
間系列｛Vo＝aWo｝を貯えるレジスタを示し、
５は、第３の中間系列｛Uo＝abWo｝を貯えるレ
ジスタを示す。これらのパラメータの乗算は、乗
算器６，７によつてなされる。また、８，９は、
夫々加算器を示す。この発明の一実施例の演算
は、次のようにして行なわれる。
示す。第３図において、３は、第１の中間系列
｛Wo｝を貯えるレジスタを示し、４は、第２の中
間系列｛Vo＝aWo｝を貯えるレジスタを示し、
５は、第３の中間系列｛Uo＝abWo｝を貯えるレ
ジスタを示す。これらのパラメータの乗算は、乗
算器６，７によつてなされる。また、８，９は、
夫々加算器を示す。この発明の一実施例の演算
は、次のようにして行なわれる。
Wo＝Xo＋Vo-1＋Uo-2
Vo＝aWo
Uo＝abWo
Yo＝Uo＋Vo-1−Wo-2 ……(4)
つまり、第２の中間系列の１時点前の値Vo-1
と、第３の中間系列の２時点前の値Uo-2と入力
Xoとを加算することにより、第１の中間系列の
値Woが求められ、レジスタ３に貯えられる。次
に、乗算器６によつてaWoが求められ、これがレ
ジスタ４に貯えられると共に、乗算器７により
abWoが求められ、これがレジスタ５に貯えられ
る。出力Yoは、乗算器７の出力とレジスタ４の
出力との和に対し、（−Wo-2）が加算器９におい
て加えられることで求められる。
と、第３の中間系列の２時点前の値Uo-2と入力
Xoとを加算することにより、第１の中間系列の
値Woが求められ、レジスタ３に貯えられる。次
に、乗算器６によつてaWoが求められ、これがレ
ジスタ４に貯えられると共に、乗算器７により
abWoが求められ、これがレジスタ５に貯えられ
る。出力Yoは、乗算器７の出力とレジスタ４の
出力との和に対し、（−Wo-2）が加算器９におい
て加えられることで求められる。
前出の(3)式とこの発明の一実施例の(4)式とは、
同一のものであり、この発明の一実施例の特性
は、第２図の構成の特性に等しいことは明かであ
る。第４図は、この発明の他の実施例を示し、第
３図の構成におけるレジスタ４と乗算器６の接続
順序を変更したものである。
同一のものであり、この発明の一実施例の特性
は、第２図の構成の特性に等しいことは明かであ
る。第４図は、この発明の他の実施例を示し、第
３図の構成におけるレジスタ４と乗算器６の接続
順序を変更したものである。
第５図は、更に、この発明の他の実施例を示
す。この第３図における乗算器６の出力を乗算器
７に供給し、乗算器７に対しパラメータｂを供給
し、この乗算器７の出力に中間系列Uoを発生さ
せ、また、乗算器６の出力をレジスタ４に供給
し、このレジスタ４の出力に中間系列Vo-1を発
生させるようにしたものである。この第４図及び
第５図に夫々示すこの発明の他の実施例も、(4)式
で示される演算動作を行なう。
す。この第３図における乗算器６の出力を乗算器
７に供給し、乗算器７に対しパラメータｂを供給
し、この乗算器７の出力に中間系列Uoを発生さ
せ、また、乗算器６の出力をレジスタ４に供給
し、このレジスタ４の出力に中間系列Vo-1を発
生させるようにしたものである。この第４図及び
第５図に夫々示すこの発明の他の実施例も、(4)式
で示される演算動作を行なう。
「発明の効果」
この発明は、第１図或いは第２図に示す従来の
構成と比べて乗算の回数を４回から２回に減少さ
せることができる。したがつて、並直列形乗算器
の代りに、集積化が困難な並列並列形乗算器を用
いなくても、回路の処理時間の大幅な低減が可能
となる。
構成と比べて乗算の回数を４回から２回に減少さ
せることができる。したがつて、並直列形乗算器
の代りに、集積化が困難な並列並列形乗算器を用
いなくても、回路の処理時間の大幅な低減が可能
となる。
第１図及び第２図は従来の２次のデイジタル全
域通過回路の一例及び他の例の構成を夫々示すブ
ロツク図、第３図はこの発明の一実施例の構成を
示すブロツク図、第４図及び第５図は夫々この発
明の他の実施例及び更に他の実施例の構成を示す
ブロツク図である。 １…入力端子、２…出力端子、３，４，５…レ
ジスタ、６，７…乗算器、８，９…加算器。
域通過回路の一例及び他の例の構成を夫々示すブ
ロツク図、第３図はこの発明の一実施例の構成を
示すブロツク図、第４図及び第５図は夫々この発
明の他の実施例及び更に他の実施例の構成を示す
ブロツク図である。 １…入力端子、２…出力端子、３，４，５…レ
ジスタ、６，７…乗算器、８，９…加算器。
Claims (1)
- 【特許請求の範囲】 １ 入力系列｛Xo｝から Yo＝aYo-1＋abYo-2＋abXo＋aXo-1−Xo-2 （但し、｜ａ｜≦２、｜ab｜≦１） を満足する出力系列｛Yo｝を得る２次のデイジ
タル全域通過回路において Wo＝Xo＋Vo-1＋Uo-2 Vo＝aWo Uo＝bVo（＝abWo） を満足する中間系列｛Wo｝、｛Vo｝、｛Uo｝ を得る手段と、中間系列｛Wo｝から他の中間系
列｛Wo-1｝、｛Wo-2｝を得る記憶手段と、中間系
列｛Uo｝から他の中間系列｛Uo-1｝、｛Uo-2｝ を得る記憶手段とを備え、Uo＋Vo-1−Wo-2から
出力Yoを得ることを特徴とする２次のデイジタ
ル全域通過回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19939382A JPS5990419A (ja) | 1982-11-13 | 1982-11-13 | ２次のデイジタル全域通過回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19939382A JPS5990419A (ja) | 1982-11-13 | 1982-11-13 | ２次のデイジタル全域通過回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5990419A JPS5990419A (ja) | 1984-05-24 |
| JPH0374530B2 true JPH0374530B2 (ja) | 1991-11-27 |
Family
ID=16407028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19939382A Granted JPS5990419A (ja) | 1982-11-13 | 1982-11-13 | ２次のデイジタル全域通過回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5990419A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2179816B (en) * | 1985-08-28 | 1990-01-10 | Plessey Co Plc | Interpolator/decimator filter structure |
| JPH0795672B2 (ja) * | 1987-12-28 | 1995-10-11 | アルパイン株式会社 | ディジタル位相制御回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5724693A (en) * | 1980-07-18 | 1982-02-09 | Ebara Infilco Co Ltd | Disposal of organic waste water |
-
1982
- 1982-11-13 JP JP19939382A patent/JPS5990419A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5724693A (en) * | 1980-07-18 | 1982-02-09 | Ebara Infilco Co Ltd | Disposal of organic waste water |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5990419A (ja) | 1984-05-24 |
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