JPH09186554A - ディジタルフィルタ - Google Patents
ディジタルフィルタInfo
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- JPH09186554A JPH09186554A JP7352351A JP35235195A JPH09186554A JP H09186554 A JPH09186554 A JP H09186554A JP 7352351 A JP7352351 A JP 7352351A JP 35235195 A JP35235195 A JP 35235195A JP H09186554 A JPH09186554 A JP H09186554A
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- adder
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- multiplying
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Abstract
(57)【要約】
【課題】 ＤＳＰを用いた、極低いカットオフ周波数の
ＩＩＲディジタルフィルタにおいて、遅延信号のフィー
ドバック演算の際の乗算処理による丸め誤差の累積によ
る出力信号の精度の低下を減少する。 【解決手段】 フィードバック係数が±２m に近い値の
場合には遅延信号を２mだけシフトした広ビット幅の信
号と、該フィードバック係数と２m との差の値を遅延信
号に乗じた積との和をフィードバック値とすることによ
り、従来と同一の演算ビット幅のＤＳＰを用いて、出力
信号の精度を向上する。
ＩＩＲディジタルフィルタにおいて、遅延信号のフィー
ドバック演算の際の乗算処理による丸め誤差の累積によ
る出力信号の精度の低下を減少する。 【解決手段】 フィードバック係数が±２m に近い値の
場合には遅延信号を２mだけシフトした広ビット幅の信
号と、該フィードバック係数と２m との差の値を遅延信
号に乗じた積との和をフィードバック値とすることによ
り、従来と同一の演算ビット幅のＤＳＰを用いて、出力
信号の精度を向上する。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタルフィル
タ、特にＤＳＰ（ディジタルシグナルプロセッサ）を用
いたサンプリング周期に比べてカットオフ周波数の極低
いＩＩＲ（無限インパルス応答）ディジタルフィルタの
精度向上に関する。
タ、特にＤＳＰ（ディジタルシグナルプロセッサ）を用
いたサンプリング周期に比べてカットオフ周波数の極低
いＩＩＲ（無限インパルス応答）ディジタルフィルタの
精度向上に関する。
【０００２】
【従来の技術】一般にＩＩＲディジタルフィルタを構成
する場合、図３に示す２次の直接型Ｉ又は図４に示す２
次の直接型ＩＩと呼ばれる構成のディジタルフィルタを
複数縦続接続若しくは並列接続することにより希望する
周波数特性を得る。例えば、図３に示す２次の直接型Ｉ
構成のディジタルフィルタでは、アナログ信号波をサン
プリング周期ＴでサンプリングしＡＤ変換した入力信号
は乗算器２２０及び単位遅延器１１１に入力され、乗算
器２２０は入力信号をb0倍して加算器３に出力する。単
位遅延器１１１に入力された入力信号は１サンプル周期
であるＴだけ遅延され乗算器２２１でb1倍され加算器３
に入力される。また単位遅延器１１１でＴ遅延された入
力信号は単位遅延器１１２でさらにＴ遅延された後、乗
算器２２２でb2倍され加算器３に出力される。加算器３
の出力は、単位遅延器１２１でＴ遅延され、乗算器２１
１でa1倍された後再度加算器３にフィードバックされる
とともに、単位遅延器１２２でさらにＴ遅延され、乗算
器２１２でa2倍され加算器３にフィードバックされる。
加算器３は乗算器２１１、２１２、２２０、２２１及び
２２２の各出力を重畳しディジタルフィルタの出力信号
を合成する。
する場合、図３に示す２次の直接型Ｉ又は図４に示す２
次の直接型ＩＩと呼ばれる構成のディジタルフィルタを
複数縦続接続若しくは並列接続することにより希望する
周波数特性を得る。例えば、図３に示す２次の直接型Ｉ
構成のディジタルフィルタでは、アナログ信号波をサン
プリング周期ＴでサンプリングしＡＤ変換した入力信号
は乗算器２２０及び単位遅延器１１１に入力され、乗算
器２２０は入力信号をb0倍して加算器３に出力する。単
位遅延器１１１に入力された入力信号は１サンプル周期
であるＴだけ遅延され乗算器２２１でb1倍され加算器３
に入力される。また単位遅延器１１１でＴ遅延された入
力信号は単位遅延器１１２でさらにＴ遅延された後、乗
算器２２２でb2倍され加算器３に出力される。加算器３
の出力は、単位遅延器１２１でＴ遅延され、乗算器２１
１でa1倍された後再度加算器３にフィードバックされる
とともに、単位遅延器１２２でさらにＴ遅延され、乗算
器２１２でa2倍され加算器３にフィードバックされる。
加算器３は乗算器２１１、２１２、２２０、２２１及び
２２２の各出力を重畳しディジタルフィルタの出力信号
を合成する。
【０００３】この２次の直接型Ｉ構成のディジタルフィ
ルタの伝達関数Ｈ（ｚ）は、 Ｈ（ｚ）＝（b0＋b1・ｚ-1＋b2・ｚ-2）／（１−a1・ｚ-1−a2・ｚ-2） ・・・・（１） で与えられる。ここでｚ、ｚ-1、ｚ-2はそれぞれ、ある
周期の入力信号のサンプル値、この入力信号の１周期前
のサンプル値及びこの入力信号の２周期前のサンプル値
を示し、例えば、各乗算器の乗算係数a1、a2、b0、b1及
びb2の値を a1＝−２（ω2 −４／Ｔ2 ）／（ω2 ＋２√２ω／Ｔ＋４／Ｔ2 ） ・・・（２） a2＝−（ω2 −２√２ω／Ｔ＋４／Ｔ2 ）／（ω2 ＋２√２ω／Ｔ＋４／Ｔ 2 ）・・・・（３） b0＝b2＝ω2 ／（ω2 ＋２√２ω／Ｔ＋４／Ｔ2 ） b1＝２b0 と設定することにより、カットオフ角周波数ωのパタワ
ース特性を持つローパスフィルタを得ることができる。
ルタの伝達関数Ｈ（ｚ）は、 Ｈ（ｚ）＝（b0＋b1・ｚ-1＋b2・ｚ-2）／（１−a1・ｚ-1−a2・ｚ-2） ・・・・（１） で与えられる。ここでｚ、ｚ-1、ｚ-2はそれぞれ、ある
周期の入力信号のサンプル値、この入力信号の１周期前
のサンプル値及びこの入力信号の２周期前のサンプル値
を示し、例えば、各乗算器の乗算係数a1、a2、b0、b1及
びb2の値を a1＝−２（ω2 −４／Ｔ2 ）／（ω2 ＋２√２ω／Ｔ＋４／Ｔ2 ） ・・・（２） a2＝−（ω2 −２√２ω／Ｔ＋４／Ｔ2 ）／（ω2 ＋２√２ω／Ｔ＋４／Ｔ 2 ）・・・・（３） b0＝b2＝ω2 ／（ω2 ＋２√２ω／Ｔ＋４／Ｔ2 ） b1＝２b0 と設定することにより、カットオフ角周波数ωのパタワ
ース特性を持つローパスフィルタを得ることができる。
【０００４】図４の２次直接型ＩＩ構成は図３の直接型
Ｉ構成のフィードフォアワードとフィードバックループ
を転置し、加算器を２つ設けて単位遅延器を共用とした
もので、図３と同様に動作し、その伝達関数Ｈ（ｚ）は
同じく（１）式となる。
Ｉ構成のフィードフォアワードとフィードバックループ
を転置し、加算器を２つ設けて単位遅延器を共用とした
もので、図３と同様に動作し、その伝達関数Ｈ（ｚ）は
同じく（１）式となる。
【０００５】これらのディジタルフィルタをＤＳＰを用
いて構成する場合、各乗算器、単位遅延器、また加算器
はＤＳＰのメモリに読み込まれたプログラムとデータに
より具現化され、ＤＳＰの入力ポートに入力信号を入力
することにより、この入力信号に上記伝達関数Ｈ（ｚ）
を乗じた出力信号を出力ポートから得ることができる。
いて構成する場合、各乗算器、単位遅延器、また加算器
はＤＳＰのメモリに読み込まれたプログラムとデータに
より具現化され、ＤＳＰの入力ポートに入力信号を入力
することにより、この入力信号に上記伝達関数Ｈ（ｚ）
を乗じた出力信号を出力ポートから得ることができる。
【０００６】
【発明が解決しようとする課題】しかしながら、固定小
数点ＤＳＰでは、これらの演算処理が一定の桁数の２進
数演算により行われるため、丸め処理による演算誤差が
発生する。例えば、よく用いられる次のような諸元のＤ
ＳＰの丸め処理による演算誤差を考える。 ・パラレルＩＯポートビット幅：１６ビット ・アキュムレータビット幅：３２ビット ・Ｐレジスタビット幅：３２ビット ・Ｔレジスタビット幅：１６ビット ・内部データメモリビット幅：１６ビット このようなＤＳＰでは、内部の加減算処理は、設定値を
小数点位置として３２ビット幅で行われるが、乗算処理
は、被乗数の上位１６ビットを格納するＴレジスタと内
部データメモリの１６ビット幅の乗数とを乗算して得ら
れる３２ビット幅の積をＰレジスタに格納する事によっ
て演算される。乗算においては乗数、被乗数とも小数点
位置を任意に設定することができ、Ｐレジスタに格納す
る際にビット列をシフトすることにより、２n （ｎ：整
数）倍して小数点位置の整合をとる。このため、ＩＩＲ
ディジタルフィルタのように乗算のフィードバック演算
が行われる場合には、乗算時の下位１６ビットの丸め処
理の誤差が累積し上位１６ビットの出力値に影響してく
る。この丸め処理誤差は、乗数（又は被乗数）の値が±
２m （ｍ：整数）に近い場合に特に顕著となる。従来の
図３及び図４の構成のＩＩＲディジタルフィルタでは、
（２）式及び（３）式に示すパタワース特性における例
に見られるように、カットオフ角周波数を低くするとa1
及びa2の値が、それぞれ２及び−１に近づくため、この
丸め誤差の影響を大きく受け、出力信号の精度が低下す
る問題点があった。
数点ＤＳＰでは、これらの演算処理が一定の桁数の２進
数演算により行われるため、丸め処理による演算誤差が
発生する。例えば、よく用いられる次のような諸元のＤ
ＳＰの丸め処理による演算誤差を考える。 ・パラレルＩＯポートビット幅：１６ビット ・アキュムレータビット幅：３２ビット ・Ｐレジスタビット幅：３２ビット ・Ｔレジスタビット幅：１６ビット ・内部データメモリビット幅：１６ビット このようなＤＳＰでは、内部の加減算処理は、設定値を
小数点位置として３２ビット幅で行われるが、乗算処理
は、被乗数の上位１６ビットを格納するＴレジスタと内
部データメモリの１６ビット幅の乗数とを乗算して得ら
れる３２ビット幅の積をＰレジスタに格納する事によっ
て演算される。乗算においては乗数、被乗数とも小数点
位置を任意に設定することができ、Ｐレジスタに格納す
る際にビット列をシフトすることにより、２n （ｎ：整
数）倍して小数点位置の整合をとる。このため、ＩＩＲ
ディジタルフィルタのように乗算のフィードバック演算
が行われる場合には、乗算時の下位１６ビットの丸め処
理の誤差が累積し上位１６ビットの出力値に影響してく
る。この丸め処理誤差は、乗数（又は被乗数）の値が±
２m （ｍ：整数）に近い場合に特に顕著となる。従来の
図３及び図４の構成のＩＩＲディジタルフィルタでは、
（２）式及び（３）式に示すパタワース特性における例
に見られるように、カットオフ角周波数を低くするとa1
及びa2の値が、それぞれ２及び−１に近づくため、この
丸め誤差の影響を大きく受け、出力信号の精度が低下す
る問題点があった。
【０００７】本発明はかかる問題点を解決するためにな
されたものであり、従来と同一のＤＳＰを用いて、ハー
ドウェア規模を増大することなく、より精度の高い極低
周波のカットオフ周波数をもつＩＩＲディジタルフィル
タを提供することを目的とする。
されたものであり、従来と同一のＤＳＰを用いて、ハー
ドウェア規模を増大することなく、より精度の高い極低
周波のカットオフ周波数をもつＩＩＲディジタルフィル
タを提供することを目的とする。
【０００８】
【課題を解決するための手段】本願発明の実施形態の２
次直接型ＩＩＲディジタルフィルタは、ある周期の入力
信号に第１の係数を乗算した積、該周期の１周期前の前
記入力信号に第２の係数を乗算した積、該周期の２周期
前の前記入力信号に第３の係数を乗算した積、該周期の
１周期前の出力信号に第４の係数を乗算した積、該周期
の２周期前の前記出力信号に第５の係数を乗算した積及
び該周期の１周期前又は２周期前の前記出力信号のそれ
ぞれを、ｎをそれぞれ任意の整数として±２n 倍した値
の総和を該周期の前記出力信号とする演算手段を有す
る。
次直接型ＩＩＲディジタルフィルタは、ある周期の入力
信号に第１の係数を乗算した積、該周期の１周期前の前
記入力信号に第２の係数を乗算した積、該周期の２周期
前の前記入力信号に第３の係数を乗算した積、該周期の
１周期前の出力信号に第４の係数を乗算した積、該周期
の２周期前の前記出力信号に第５の係数を乗算した積及
び該周期の１周期前又は２周期前の前記出力信号のそれ
ぞれを、ｎをそれぞれ任意の整数として±２n 倍した値
の総和を該周期の前記出力信号とする演算手段を有す
る。
【０００９】また、本願発明の他の実施形態の２次直接
型ＩＩＲディジタルフィルタは、ある周期の入力信号、
該周期の１周期前の中間出力信号に第１の係数を乗算し
た積、該周期の２周期前の前記中間出力信号に第２の係
数を乗算した積及び該周期の１周期前又は２周期前の前
記中間出力信号のそれぞれを、ｎをそれぞれ任意の整数
として±２n 倍した値の総和を該周期の前記中間出力信
号とする演算手段と、該周期の前記中間出力信号に第３
の係数を乗算した積、該周期の１周期前の前記中間出力
信号に第４の係数を乗算した積及び該周期の２周期前の
前記中間出力信号に第５の係数を乗算した積のそれぞれ
を、ｎをそれぞれ任意の整数として±２n 倍した値の総
和を該周期の出力信号とする演算手段とを有する。
型ＩＩＲディジタルフィルタは、ある周期の入力信号、
該周期の１周期前の中間出力信号に第１の係数を乗算し
た積、該周期の２周期前の前記中間出力信号に第２の係
数を乗算した積及び該周期の１周期前又は２周期前の前
記中間出力信号のそれぞれを、ｎをそれぞれ任意の整数
として±２n 倍した値の総和を該周期の前記中間出力信
号とする演算手段と、該周期の前記中間出力信号に第３
の係数を乗算した積、該周期の１周期前の前記中間出力
信号に第４の係数を乗算した積及び該周期の２周期前の
前記中間出力信号に第５の係数を乗算した積のそれぞれ
を、ｎをそれぞれ任意の整数として±２n 倍した値の総
和を該周期の出力信号とする演算手段とを有する。
【００１０】このような演算手段により、１周期遅延信
号又は２周期遅延信号のフィードバック係数が±２m に
近い場合に於いても、当該遅延信号を２m シフトした広
ビット幅の値と、このフィードバック係数と２m の差の
値を当該遅延信号に乗算した積との加算値をフィードバ
ック値とすることにより、遅延信号の下位ビットの値が
乗算処理により丸められることなくフィードバックされ
るため、累積演算の結果上位出力ビットに丸め誤差が影
響することによる出力信号の精度の低下を防止すること
ができる。
号又は２周期遅延信号のフィードバック係数が±２m に
近い場合に於いても、当該遅延信号を２m シフトした広
ビット幅の値と、このフィードバック係数と２m の差の
値を当該遅延信号に乗算した積との加算値をフィードバ
ック値とすることにより、遅延信号の下位ビットの値が
乗算処理により丸められることなくフィードバックされ
るため、累積演算の結果上位出力ビットに丸め誤差が影
響することによる出力信号の精度の低下を防止すること
ができる。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は、図３に示した従来
の直接型Ｉ構成のＩＩＲディジタルフィルタに相当する
本発明の実施形態を示すブロック図であり、図３と同一
符号は同一又は相当部分を示す。なお各乗算器、単位遅
延器、また加算器の入出力線に記した数字は入出力ビッ
ト幅の一例を示す。
て図面を参照して説明する。図１は、図３に示した従来
の直接型Ｉ構成のＩＩＲディジタルフィルタに相当する
本発明の実施形態を示すブロック図であり、図３と同一
符号は同一又は相当部分を示す。なお各乗算器、単位遅
延器、また加算器の入出力線に記した数字は入出力ビッ
ト幅の一例を示す。
【００１２】本実施例では、単位遅延器１２１でＴ遅延
された加算器３の出力を、乗算処理を経ないで、従って
加減算処理のビット幅のまま１ビットシフトすることに
より２倍して、加算器３にフィードバックするとともに
（上位ビットを）乗算器２１１でc1倍した信号を加算器
３にフィードバックする。但し、c1＝a1−２であり、a1
は（１）式のa1と同じ値を用いる。加算器３は、各乗算
器２１１、２１２、２２０、２２１、２２２及び上記単
位遅延器１２１の出力をシフトした、それぞれ広ビット
幅のディジタル信号値を加算し出力信号として出力す
る。その他の動作は、図３に示す従来例とまったく同様
であり重複した説明は省略する。
された加算器３の出力を、乗算処理を経ないで、従って
加減算処理のビット幅のまま１ビットシフトすることに
より２倍して、加算器３にフィードバックするとともに
（上位ビットを）乗算器２１１でc1倍した信号を加算器
３にフィードバックする。但し、c1＝a1−２であり、a1
は（１）式のa1と同じ値を用いる。加算器３は、各乗算
器２１１、２１２、２２０、２２１、２２２及び上記単
位遅延器１２１の出力をシフトした、それぞれ広ビット
幅のディジタル信号値を加算し出力信号として出力す
る。その他の動作は、図３に示す従来例とまったく同様
であり重複した説明は省略する。
【００１３】このような演算処理を行うことにより、従
来乗算器２１１での乗算処理のため丸められていた１周
期遅延信号の下位ビットのデータを加算器３の広ビット
幅の加算値に反映することができるため、カットオフ周
波数が極低い場合にも十分に精度の高いＩＩＲディジタ
ルフィルタを提供することができる。
来乗算器２１１での乗算処理のため丸められていた１周
期遅延信号の下位ビットのデータを加算器３の広ビット
幅の加算値に反映することができるため、カットオフ周
波数が極低い場合にも十分に精度の高いＩＩＲディジタ
ルフィルタを提供することができる。
【００１４】図２は、図１の実施形態のフィードフォア
ワードとフィードバックループを転置した本発明の第２
の実施形態であり、図４に示す従来の直接型ＩＩ構成と
呼ばれるディジタルフィルタに相当するが、動作原理及
び発明の効果は図１で説明したものと同様であるので、
詳細な説明は省略する。
ワードとフィードバックループを転置した本発明の第２
の実施形態であり、図４に示す従来の直接型ＩＩ構成と
呼ばれるディジタルフィルタに相当するが、動作原理及
び発明の効果は図１で説明したものと同様であるので、
詳細な説明は省略する。
【００１５】これら実施形態では、１周期遅延信号のフ
ィードバック係数の乗算処理に伴う丸め誤差を減少する
演算処理の改良を行ったが、カットオフ周波数を極低く
する場合、前述のように、乗算器２１２で乗算される２
周期遅延信号のフィードバック係数a2も１に近づくため
同様の問題点が発生し、１周期遅延信号と同様の演算処
理により丸め誤差の減少を図ることができるが、２周期
遅延信号のフィードバック値の誤差の出力信号に対する
影響は１周期遅延信号に比較して小さいため、１周期遅
延信号の演算処理だけの改良により、演算処理を複雑化
することなく、十分に精度の高いＩＩＲディジタルフィ
ルタを提供することができる。
ィードバック係数の乗算処理に伴う丸め誤差を減少する
演算処理の改良を行ったが、カットオフ周波数を極低く
する場合、前述のように、乗算器２１２で乗算される２
周期遅延信号のフィードバック係数a2も１に近づくため
同様の問題点が発生し、１周期遅延信号と同様の演算処
理により丸め誤差の減少を図ることができるが、２周期
遅延信号のフィードバック値の誤差の出力信号に対する
影響は１周期遅延信号に比較して小さいため、１周期遅
延信号の演算処理だけの改良により、演算処理を複雑化
することなく、十分に精度の高いＩＩＲディジタルフィ
ルタを提供することができる。
【００１６】さらに、本発明の演算処理の応用は、カッ
トオフ周波数を低くする場合に限られるわけではなく、
１周期遅延信号又は２周期遅延信号のフィードバック係
数が±２m に近い値となる伝達関数を必要とする任意の
ＩＩＲディジタルフィルタの丸め誤差の減少にも応用で
きることは言うまでもない。
トオフ周波数を低くする場合に限られるわけではなく、
１周期遅延信号又は２周期遅延信号のフィードバック係
数が±２m に近い値となる伝達関数を必要とする任意の
ＩＩＲディジタルフィルタの丸め誤差の減少にも応用で
きることは言うまでもない。
【００１７】
【発明の効果】以上説明したように、本発明を実施する
ことにより、例えばカットオフ周波数の極低い場合に
も、従来と同様のＤＳＰを用いて、ハードウェアを大規
模化することなく、また演算処理を特に複雑化すること
なく、高精度のＩＩＲディジタルフィルタを提供するこ
とができる。
ことにより、例えばカットオフ周波数の極低い場合に
も、従来と同様のＤＳＰを用いて、ハードウェアを大規
模化することなく、また演算処理を特に複雑化すること
なく、高精度のＩＩＲディジタルフィルタを提供するこ
とができる。
【図１】本発明の一実施形態を示すブロック図である。
【図２】本発明の他の実施形態を示すブロック図であ
る。
る。
【図３】従来のＩＩＲディジタルフィルタの一例を示す
ブロック図である。
ブロック図である。
【図４】従来のＩＩＲディジタルフィルタの他の例を示
すブロック図である。
すブロック図である。
３、３１、３２ 加算器 １０１、１０２、１１１、１１２、１２１、１２２ 単
位遅延器 ２１１、２１２、２２０、２２１、２２２ 乗算器
位遅延器 ２１１、２１２、２２０、２２１、２２２ 乗算器
Claims (2)
- 【請求項１】 単一の単位ディジタルフィルタ、若しく
は複数の単位ディジタルフィルタを縦続接続又は並列接
続したディジタルフィルタにおいて、この単位ディジタ
ルフィルタとして、 ある周期の入力信号に第１の係数を乗算した積、 該周期の１周期前の前記入力信号に第２の係数を乗算し
た積、 該周期の２周期前の前記入力信号に第３の係数を乗算し
た積、 該周期の１周期前の出力信号に第４の係数を乗算した
積、 該周期の２周期前の前記出力信号に第５の係数を乗算し
た積及び該周期の１周期前又は２周期前の前記出力信号
のそれぞれを、ｎをそれぞれ任意の整数として±２n 倍
した値の総和を該周期の前記出力信号とする演算手段を
有するＩＩＲ（無限インパルス応答）ディジタルフィル
タを備えたことを特徴とするディジタルフィルタ。 - 【請求項２】 単一の単位ディジタルフィルタ、若しく
は複数の単位ディジタルフィルタを縦続接続又は並列接
続したディジタルフィルタにおいて、この単位ディジタ
ルフィルタとして、 ある周期の入力信号、 該周期の１周期前の中間出力信号に第１の係数を乗算し
た積、 該周期の２周期前の前記中間出力信号に第２の係数を乗
算した積及び該周期の１周期前又は２周期前の前記中間
出力信号のそれぞれを、ｎをそれぞれ任意の整数として
±２n 倍した値の総和を該周期の前記中間出力信号とす
る演算手段と、 該周期の前記中間出力信号に第３の係数を乗算した積、 該周期の１周期前の前記中間出力信号に第４の係数を乗
算した積及び該周期の２周期前の前記中間出力信号に第
５の係数を乗算した積のそれぞれを、ｎをそれぞれ任意
の整数として±２n 倍した値の総和を該周期の出力信号
とする演算手段とを有するＩＩＲ（無限インパルス応
答）ディジタルフィルタを備えたことを特徴とするディ
ジタルフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7352351A JPH09186554A (ja) | 1995-12-28 | 1995-12-28 | ディジタルフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7352351A JPH09186554A (ja) | 1995-12-28 | 1995-12-28 | ディジタルフィルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09186554A true JPH09186554A (ja) | 1997-07-15 |
Family
ID=18423469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7352351A Pending JPH09186554A (ja) | 1995-12-28 | 1995-12-28 | ディジタルフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09186554A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013508830A (ja) * | 2009-11-30 | 2013-03-07 | マルティン・ラウブッフ | マイクロプロセッサおよびマイクロプロセッサ上での精度が改善された積の和計算のための方法 |
-
1995
- 1995-12-28 JP JP7352351A patent/JPH09186554A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013508830A (ja) * | 2009-11-30 | 2013-03-07 | マルティン・ラウブッフ | マイクロプロセッサおよびマイクロプロセッサ上での精度が改善された積の和計算のための方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040406 |