JP3522492B2 - 複素係数乗算器および複素係数フィルタ - Google Patents
複素係数乗算器および複素係数フィルタInfo
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Description
し複素係数を乗算し複素出力信号を出力する複素係数乗
算器、および、この複素係数乗算器を用いた複素係数フ
ィルタの改良に関するものである。
交変換や、直交信号に対して直交空間上でフィルタリン
グ処理を行うのに使用される。例えば、信学技法、MW
96−219(1997年2月)、電子情報通信学会、
p.89−96においては、直交信号を遅延させたもの
に複素係数を乗算し元の直交信号に加算することにより
チャネルフイルタを実現している。
ィルタの基本素子として用いられている。通常市販され
ている複素係数フィルタとしては、PLESSEY S
EMICONDUCTORS社の「PDSP1611
2」や、Harris Seiconductor社の
「HSP43168」などのディジタル信号処理プロセ
ッサ(DSP)が知られている。これらは、複素数のア
ナログ信号をディジタル化した信号にディジタル値で与
えられる複素係数を乗算するものである。
構成図である。図中、101〜104は乗算器、10
5,106は加算器である。この複素係数乗算器は、複
素数の入力信号(x+jy)と、複素数の係数(a+j
b)とを乗算するもので、演算出力p=pR +jp
I は、次式の通りである。 p=pR +jpI =(a+jb)(x+jy) =(ax−by)+j(ay+bx) (1) 複素係数乗算は、上述した複素係数フィルタなど、信号
処理の演算においてはよく現れるものである。この複素
係数乗算を実現するには、乗算器101〜104におい
て、それぞれ、ax,ay,bx,bzの乗算を行い、
次に各出力を加算器105,106において、それぞれ
(ax−by),(ay+bx)の加算を行う。
成図である。図中、61〜63,68〜70はサンプル
ホールド回路、82,83は加算器、111〜113,
115〜117,119〜121,123〜125は乗
算器、114,118,122,126は加算器であ
る。この複素係数フィルタは、複素数の信号系列(x+
jy)と、複素数の係数系列(a(i)+jb(i))
とを乗算するFIR(Finite Impulse
Response)フィルタであり、複素信号出力p
(n)=pR (n)+jpI (n)の実部の値p
R (n)および虚部の値pI (n)は、次式の通りであ
る。
2,・・・N−1)は、第n番目のサンプルタイミング
において、長さNタップのフィルタ内に蓄積されている
複素数の信号系列を表わし、サンプルタイミングの進行
とともに、1サンプルずつ新たな信号が入力されて内部
でシフトして行く。複素信号出力p(n)は、この第n
番目のサンプルタイミングにおける出力を表す。
れたNタップのサンプルホールド回路61〜63上を1
サンプルタイミング毎にシフトし、虚部の値yは、同様
にサンプルホールド回路68〜70上をシフトする。上
述した複素係数フィルタを実現するために、0〜N−1
タップのそれぞれにおいて、図7に示した複素係数乗算
器をN個使用している。図8における乗算器111,1
15,119,123、乗算器112,116,12
0,124、乗算器113,117,121,125の
それぞれが、図7に示した1セットの乗算器101〜1
04に相当する。図8における加算器82,83は、図
7に示した加算器105,106に相当する。加算器8
2,83は、全タップ入力の加算器114,118、1
22,126により、各タップにおける加算器を1つで
兼用している。
器は、4個の乗算器と2個の加算器を用いるものである
が、乗算器は加算器に比べて回路規模が大きいため、こ
の複素係数乗算器を半導体チップ上に形成する際に大き
な面積を占めることになる。
複素係数乗算器を複数個使用する場合が多い。そのた
め、小型化,軽量化,低コスト化が要求される応用分野
において、複素係数フィルタを半導体集積回路上に実現
する場合、回路規模が大きくなることは大きな問題であ
る。上述した「HSP43168」では、1つの乗算器
を時分割で使用することにより、異なる処理タイミング
で2つの乗算を行うようにして、乗算器を2個ですませ
ている。しかし、処理速度が半減するという問題があ
る。
題点を解決するためになされたもので、乗算器の個数を
減らすことにより、処理速度を低下させることなく回路
規模を小さくできる複素係数乗算器および複素係数フィ
ルタを提供することを目的とするものである。
おいては、複素入力信号と複素係数とを乗算する複素係
数乗算器において、前記複素入力信号の実部の値に前記
複素係数の実部の値と虚部の値との和を乗算する第1の
乗算器と、前記複素入力信号の虚部の値に前記複素係数
の実部の値と虚部の値との差を乗算する第2の乗算器
と、前記複素入力信号の実部の値と虚部の値との和また
は差を演算する第1の加算器と、該第1の加算器の出力
に前記複素係数の虚部または実部の値を乗算する第3の
乗算器と、前記第1,第3の乗算器の出力を演算して複
素出力信号の実部または虚部の値の一方を出力する第2
の加算器と、前記第2,第3の乗算器の出力を演算して
前記複素出力信号の実部または虚部の値の他方を出力す
る第3の加算器を有するものである。したがって、必要
な乗算器は3個になり、4個の乗算器を必要とした従来
よりも乗算器を1個減らすことができ、回路規模を小さ
くすることができる。
1に記載の複素係数乗算器において、前記第1ないし第
3の乗算器は、それぞれ、乗算器用帰還コンデンサを有
する乗算器用反転増幅器と、該乗算器用反転増幅器の入
力に一端が接続されるとともに、他端に乗算係数の絶対
値の大きさに応じて乗算器入力が選択的に入力され、入
力されないときには基準電圧が入力される複数の乗算器
用入力コンデンサと、前記乗算器用反転増幅器の出力お
よび前記基準電圧を入力し前記乗算係数の極性に応じて
各入力を出力する端子を切り替える2入力2出力型のセ
レクタを有し、前記第1の加算器は、加算器用帰還コン
デンサを有する加算器用反転増幅器と、前記加算器の2
つの入力と前記加算器用反転増幅器の入力との間に個別
に接続される2つの加算器用入力コンデンサを有し、前
記第2,第3の加算器は、それぞれ、前段用帰還コンデ
ンサを有する前段用反転増幅器と、後段用帰還コンデン
サを有する後段用反転増幅器と、2つの非反転入力と前
記前段用反転増幅器との間に個別に接続される2つの前
段用入力コンデンサと、前記前段用反転増幅器の出力お
よび2つの反転入力と前記後段用反転増幅器との間に個
別に接続される3つの後段用入力コンデンサを有するも
のである。したがって、前記第1ないし第3の乗算器、
前記第1ないし第3の加算器の基本構成として、入力コ
ンデンサ,帰還コンデンサ,反転増幅器を有するアナロ
グ演算回路を用いているため、回路規模が小さく、か
つ、消費電力の少ない複素係数乗算器を実現することが
できる。
力信号系列と複素係数列とを乗算する複素係数フィルタ
において、前記複素入力信号系列の実部の値を順次入力
してシフトさせる第1のサンプルホールド回路列と、該
第1のサンプルホールド回路列と同期して前記複素入力
信号系列の虚部の値を順次入力してシフトさせる第2の
サンプルホールド回路列と、前記第1のサンプルホール
ド回路列の各タップ出力に、それぞれ、前記複素係数列
の対応する係数の実部の値と虚部の値との和を乗算する
第1の乗算器群と、前記第2のサンプルホールド回路列
の各タップ出力に、それぞれ、前記複素係数列の対応す
る係数の実部の値と虚部の値との差を乗算する第2の乗
算器群と、前記第1,第2のサンプルホールド回路列の
各タップ出力の和または差を演算する加算器群と、該加
算器群の各タップごとの出力に、それぞれ、前記複素係
数列の対応する係数の虚部または実部の値を乗算する第
3の乗算器群と、前記第1の乗算器群の各タップごとの
出力を加算する第1の加算器と、前記第2の乗算器群の
各タップごとの出力を加算する第2の加算器と、前記第
3の乗算器群の各タップごとの出力を加算する第3の加
算器と、前記第1,第3の加算器の出力を演算して複素
出力信号の実部または虚部の値の一方を出力する第4の
加算器と、前記第2,第3の加算器の出力を演算して前
記複素出力信号の実部または虚部の値の他方を出力する
第5の加算器を有するものである。したがって、タップ
毎に必要とする乗算器の個数を減らすことができ、回路
規模を小さくすることができる。
力信号系列と複素係数列とを乗算する複素係数フィルタ
において、前記複素入力信号系列の実部の値を順次入力
してシフトさせる第1のサンプルホールド回路列と、該
第1のサンプルホールド回路列と同期して前記複素入力
信号系列の虚部の値を順次入力してシフトさせる第2の
サンプルホールド回路列と、前記第1のサンプルホール
ド回路列の各タップ出力に、それぞれ、前記複素係数列
の対応する係数の実部の値と虚部の値との和を乗算する
第1の乗算器群と、前記第2のサンプルホールド回路列
の各タップ出力に、それぞれ、前記複素係数列の対応す
る係数の実部の値と虚部の値との差を乗算する第2の乗
算器群と、前記複素入力信号系列の実部の値と虚部との
値の和または差を演算する第1の加算器と、前記第1の
サンプルホールド回路列と同期して前記第1の加算器の
出力を順次入力してシフトさせる第3のサンプルホール
ド回路列と、前記第3のサンプルホールド回路列の各タ
ップごとの出力に、それぞれ、前記複素係数列の対応す
る係数の虚部または実部の値を乗算する第3の乗算器群
と、前記第1の乗算器群の各タップごとの出力を加算す
る第2の加算器と、前記第2の乗算器群の各タップごと
の出力を加算する第3の加算器と、前記第3の乗算器群
の各タップごとの出力を加算する第4の加算器と、前記
第2,第4の加算器の出力を演算して複素出力信号の実
部または虚部の値の一方を出力する第5の加算器と、前
記第3,第4の加算器の出力を演算して前記複素出力信
号の実部または虚部の値の他方を出力する第6の加算器
を有するものである。したがって、タップ毎に必要とす
る乗算器の個数を減らすことができ、回路規模を小さく
することができる。第1ないし第3のサンプルホールド
回路列を整然と配置することができ、また、各タップ出
力同士の演算がないため相互の接続配線を必要としない
ので、これらの点でも回路規模を小さくすることができ
る。
の第1の実施の形態の回路構成図である。図中、1,
5,6は加算器、2〜4は乗算器である。この複素係数
乗算器も、図7を参照して説明したブロック構成図と同
様に、複素数の入力信号(x+jy)と複素数の係数
(a+jb)とを乗算するものである。
て係数の実部の値aと虚部の値bの和である(a+b)
を乗算され、入力信号の虚部の値yは、乗算器4におい
て係数の実部の値aと虚部の値bの差である(a−b)
を乗算される。一方、入力信号の実部の値xと虚部の値
yとは、加算器1において加算された後に、乗算器3に
おいて係数の虚部の値bを乗算される。乗算器2,3の
出力は、加算器5において乗算器2の出力と乗算器3の
出力の差の演算がなされ、複素出力信号の実部の値pR
を出力する。また、乗算器4,3の出力は、加算器6に
おいて乗算器2の出力と乗算器3の出力の和の演算がな
され、複素出力信号の虚部の値pI を出力する。
算器においては、上述した式(1)に従って乗算を行っ
ていた。この実施の形態の複素係数乗算器は、式(1)
を次のように変形することにより、乗算器の数を減らし
たものである。 p=pR +jpI =(ax−by)+j(ay+bx) ={(a+b)x−b(x+y)} +j{(a−b)y+b(x+y)} (4) したがって、b(x+y)を実部および虚部の演算に対
して共通に使用することができる。その結果、乗算器2
〜4は、図7における乗算器101〜104よりも1個
少なくすることができる。その代わり、加算器1,5,
6は、図7における加算器105、106よりも1個多
くなる。また、複素数の係数(a+jb)の実部および
虚部の値を予め加減算し、乗算係数(a+b),(a−
b)を得ておく必要がある。
り、半導体基板上に小さな回路規模で形成することがで
きる。また、複素数の係数(a+jb)が、時間的に変
化しない定数係数である場合には、あらかじめ(a+
b)と(a−b)とを演算した上でこの複素係数乗算器
に設定すれば、(a+b),(a−b)の加算器を組み
込む必要はない。複素数の係数(a+jb)が定数であ
る応用分野は多く、例えば、従来技術において説明した
チャネルフイルタも定数の複素係数を用いている。
述したような(x+y),(a+b)x,b(x+
y),(a−b)yの式そのものを演算するものでも、
それぞれが極性反転した−(x+y),−(a+b)
x,−b(x+y),−(a−b)yを演算するもので
もよい。各演算器の極性反転の有無に応じて加算器5,
6の演算式を変更することにより、加算器5,6から、
複素出力pの実部pR および虚部jpI が得られる。し
たがって、加算器1,乗算器2,3,4は、極性反転し
て出力するものであるか否かを問わず、いずれの場合も
含むものである。もちろん、加算器5,6そのものも極
性反転した出力を出すものでもよい。
式(1)を、次のように変形することによっても乗算器
の数を減らすことができる。 p=pR +jpI =(ax−by)+j(ay+bx) ={(a−b)y+a(x−y)} +j{(a+b)x−a(x−y)} (5) すなわち、a(x−y)を実部および虚部の演算に対し
て共通に使用することができる。この場合、図1に示し
た回路構成を変更し、加算器1で(x−y)の演算、乗
算器2で(a+b)xの演算、乗算器4で(a−b)y
の演算、乗算器3でa(x−y)の演算を行えば、加算
器5から複素出力pの虚部pI 、加算器6から複素出力
の実部pR が出力される。この変形例の場合も、各演算
器は、極性反転して出力するものであるか否かを問わ
ず、いずれの場合も含むものである。
実施の形態の回路構成図であり、図1に示した複素係数
乗算器を具体化した一例の回路構成図である。図3は、
図2におけるセレクタの内部構成図である。図4は、図
2における乗算器の内部構成図である。図2において、
11,21,22,28、29は第1の入力コンデン
サ、12,23,26,30,33は第2の入力コンデ
ンサ、13,24,31,35,37は反転増幅器、1
4,25,32,36,38は帰還コンデンサ、15〜
17は乗算器、18〜20はセレクタ、27,34は第
3の入力コンデンサである。
デンサを用いた反転増幅器によるアナログ演算回路を基
本構成とするもので、このアナログ演算回路は、複数の
入力コンデンサ、反転増幅器、帰還コンデンサなどから
構成され、小規模で低消費電力であるという特長があ
る。反転増幅器は、例えば、本出願人が出願し出願公開
された特開平7−94957号公報等に記載されたもの
であり、CMOSインバータ回路が3段縦続接続され、
接地コンデンサおよび平衡抵抗により帰還コンデンサに
起因する発振を防止したものである。電源電圧の1/2
の電圧を基準電圧Vrefとして、アース電位から基準
電圧Vrefまでが負の値を表し、基準電圧Vrefか
ら電源電圧までが正の値を表すものとして使用する。な
お、正負対称の2電源を用いる場合には、基準電圧Vr
efはアース電位となる。入出力関係は、電荷保存式か
ら導かれるが説明は省略する。なお、後述する乗算器の
説明において電荷保存式を式(6)として示しており、
この式において、入力コンデンサが2個の場合に相当す
る。
よび帰還コンデンサ14および反転増幅器13は、図1
に示した加算器1の具体化例である。帰還コンデンサ1
4は反転増幅器13の入出力間の帰還路に設けられ、複
素入力信号の実部の値xに応じた電圧(基準電圧Vre
fを基準電位とする)が入力される入力端と反転増幅器
13の入力との間に第1の入力コンデンサ11が接続さ
れ、複素入力信号の虚部の値yに応じた電圧(基準電圧
Vrefを基準電位とする)が入力される入力端と反転
増幅器13の入力との間に第2の入力コンデンサ12が
接続される。ただし、帰還コンデンサ14の静電容量を
第1,第2の入力コンデンサ11,12の静電容量の2
倍としたときには、−(x+y)/2に応じた電圧(基
準電圧Vrefを基準電位とする)が出力される。
接続されたセレクタ18は、図1に示した乗算器2の具
体化例である。乗算器15は、図4を参照して後述する
ように、やはり上述した反転増幅器を用いたもので、基
準電圧Vrefを基準電位として動作し、−|a+b|
xに応じた電圧(基準電圧Vrefを基準電位とする)
が出力される。図4の回路では負の係数を乗算できない
ために、後段に2出力型のセレクタ18を用いて、−
(a+b)xに応じた電圧が出力されるようにしてい
る。
構成を説明する。41,42はマルチプレクサ(MU
X)である。マルチプレクサ41は、制御信号zが0か
1かに応じて、入力の一方を選択する1対のMOSスイ
ッチである。例えば、z=1のときに第2の入力Vin
が、また、z=0の時に第1の入力Vrefが選択さ
れ、Vout1に出力される。マルチプレクサ42は、
制御信号がzの否定信号であるため、z=1のときに第
1の入力Vrefが、z=0のときに第2の入力Vin
が選択されてVout2に出力される。
(a+b)が正極性でsgn(a+b)が1のときに、
第1の出力端子に乗算器15の出力信号が出力され、第
2の出力端子に基準電圧Vrefが出力される。逆に、
(a+b)が負極性でsgn(a+b)が0のときに
は、第1の出力端子に基準電圧Vrefが出力され、第
2の出力端子に乗算器15の出力信号が出力される。こ
のように、セレクタ18の出力位相を反転させることに
より負の係数の乗算を可能にしている。同様に、図2に
示した乗算器16およびセレクタ19の1組は、図1に
示した乗算器3の具体化例であり、b(x+y)に応じ
た電圧(基準電圧Vrefを基準電位とする)が出力さ
れる。同様に、乗算器17およびセレクタ20は、図1
に示した乗算器4の具体化例であり、−(a−b)yに
応じた電圧(基準電圧Vrefを基準電位とする)が出
力される。
2,第3の入力コンデンサ21,26,27および帰還
コンデンサ36および反転増幅器35、第1,第2の入
力コンデンサ22,23および帰還コンデンサ25およ
び反転増幅器24は、図1に示した加算器5の具体化例
であり、−(a+b)xと、b(x+y)/2の2倍と
に応じた電圧(基準電圧Vrefを基準電位とする)が
加算され、出力反転されて{(a+b)x−b(x+
y)}/5に応じた電圧(基準電圧Vrefを基準電位
とする)となり、式(4)の複素出力信号の実部の値p
R に応じた電圧(基準電圧Vrefを基準電位とする)
が出力されるものである。
およびセレクタ18,乗算器16およびセレクタ19の
ように反転,非反転の2出力を有するものとして具体化
しているために、図1に示した加算器5もこれに対応す
るように反転,非反転の2入力を有するものとして具体
化している。すなわち、第1の入力コンデンサ21およ
び第1の入力コンデンサ22の一端がセレクタ18に対
する反転,非反転の2入力端子となり、第3の入力コン
デンサ27および第2の入力コンデンサ23の一端がセ
レクタ19に対する反転,非反転の2入力端子となるよ
うにしている。
子は反転増幅器35の第1の入力コンデンサ21に接続
され、第2の出力端子は反転増幅器24の第1の入力コ
ンデンサ22に接続される。セレクタ19の第1の出力
端子は反転増幅器35の第3の入力コンデンサ27に接
続され、第2の出力端子は反転増幅器24の第2のコン
デンサ23に接続される。そして、反転増幅器24の出
力は反転増幅器35の第2のコンデンサ26に接続され
る。反転増幅器35の入出力間には帰還コンデンサ36
が設けられ、反転増幅器24の入出力間には帰還コンデ
ンサ25が設けられる。したがって、乗算器の係数(a
+b)またはbが負の場合にセレクタ18または19の
出力位相が反転するが、この位相反転は、反転増幅器3
5の入力電圧の極性反転(基準電圧Vrefを基準とす
る反転)となって現れる。なお、入力が基準電圧Vre
fのときには入力コンデンサの両端の電位が等しくな
り、反転増幅器の出力に影響を与えない。
増幅器24の第1の入力コンデンサ22の静電容量を1
としたとき、第2の入力コンデンサ23の静電容量を
2、帰還コンデンサ25の静電容量を3とする。第2の
入力コンデンサ23の静電容量を第1の入力コンデンサ
22の静電容量の2倍とすると、反転増幅器13の出力
が(x+y)に応じた出力の1/2になっていることと
のバランスをとることができる。帰還コンデンサ25の
静電容量を第1の入力コンデンサ22の静電容量と第2
の入力コンデンサ23の静電容量の和とすると、基準電
圧Vrefを基準電位とする出力が得られる。そして、
反転増幅器35の第1の入力コンデンサ21の静電容量
を1としたとき、第2の入力コンデンサの静電容量を
3、第3の入力コンデンサの静電容量を1、帰還コンデ
ンサ36の静電容量を5とする。この比率により、反転
増幅器24からの入力と他の入力とのバランスがとれる
とともに、基準電圧Vrefを基準電位とした出力が得
られる。
サ28,33,34および帰還コンデンサ38および反
転増幅器37、第1,第2のコンデンサ29,30およ
び帰還コンデンサ32および反転増幅器31は、図1に
示した加算器6の具体化例であり、−(a−b)yと、
b(x+y)/2の極性反転したものの2倍に応じた電
圧(基準電圧Vrefを基準電位とする)とが加算さ
れ、出力反転して{(a−b)y+b(x+y)}/5
に応じた電圧(基準電圧Vrefを基準電位とする)と
なり、式(4)の複素出力信号の虚部の値pI に応じた
電圧(基準電圧Vrefを基準電位とする)が出力され
るものである。
第1の出力端子は反転増幅器37の第1の入力コンデン
サ28に接続され、第2の出力端子は反転増幅器31の
第1の入力コンデンサ29に接続される。セレクタ19
の第1の出力端子は反転増幅器31の第2の入力コンデ
ンサ30に接続され、第2の出力端子は反転増幅器37
の第3のコンデンサ34に接続される。反転増幅器31
の出力は反転増幅器37の第2のコンデンサ33に接続
される。反転増幅器37の入出力間には帰還コンデンサ
38が設けられ、反転増幅器31の入出力間には帰還コ
ンデンサ32が設けられる。乗算器の係数bまたは(a
−b)が負であるためにセレクタ19,20の出力位相
が反転したときに、この位相反転は、反転増幅器38の
入力電圧の極性反転(基準電圧Vrefを基準とする反
転)となって現れる。なお、各コンデンサの静電容量
は、上述した反転増幅器24,35の各入力コンデンサ
および帰還コンデンサの静電容量と同様にして比率が決
められる。
が、乗算器16の前段の加算器として反転増幅器13を
用いたため、式(4)に示した複素出力信号の実部の値
pR =(a+b)x−b(x+y)における減算は、こ
れを利用して実現している。また、虚部の値pI =(a
−b)y+b(x+y)における加算は、セレクタ18
とセレクタ19の出力の後段への接続と、セレクタ20
とセレクタ19の出力の後段への接続を逆にすることで
実現している。このようにして、複素出力信号の実部の
値pR および虚部の値pI の演算に、共通の乗算器16
およびセレクタ19を用いることができる。
具体化例を示す。図中、51a〜51hはマルチプレク
サ、52a〜52hは入力コンデンサ、53は反転増幅
器、54は帰還コンデンサである。乗算器15について
説明するが、他の乗算器16,17についても、信号入
力と係数入力が異なるだけで同様の構成である。
デンサを備えた反転増幅器を基本構成とするものであ
る。複素数の入力信号の実部の値xに応じた電圧(基準
電圧Vrefを基準電位とする)を入力する端子には、
複数のマルチプレクサ51a〜51hの第1の入力端子
が共通に接続される。この複数のマルチプレクサ51a
〜51hの第2の入力端子には基準電圧Vrefが共通
に接続される。複数のマルチプレクサ51a〜51hの
出力端子には、それぞれ複数の入力コンデンサ52a〜
52hの一端が接続され、その他端は反転増幅器53の
入力に接続される。反転増幅器53の入出力間には帰還
コンデンサ54が接続される。
後述するように帰還コンデンサ54に対する容量比が異
なる。マルチプレクサ51a〜51hは、図3において
示したマルチプレクサ41、42と同様のものである。
各マルチプレクサ51a〜51hは、|a+b|の値に
より制御されて、2入力の一方を選択的に各入力コンデ
ンサ52a〜52hに出力する。その結果、少なくとも
1つの入力コンデンサ52a〜52hの一端に複素入力
信号の実部の値xに応じた電圧が入力され、この電圧が
入力されない一端には、基準電圧Vrefが入力され
て、複素入力信号の実部の値xに乗算係数の絶対値であ
る|a+b|に応じた電圧(基準電圧Vrefを基準電
位とする)を出力する。
コンデンサ54の容量を、C0 〜C7 ,C8 とし、入力
コンデンサ52a〜52hへの入力電圧を、V0 〜V7
とし、反転増幅器53の出力をVoutとすると、電荷
保存式により次式が成り立つ。
り立つ。
り立つ。
|a+b|の値をB0 〜B7 の8ビットで表し、最下位
ビットB0 でマルチプレクサ51aを制御し、順次、ビ
ットB1 〜B6 でマルチプレクサ51b〜51gを制御
し、最上位ビットB7 でマルチプレクサ51hを制御す
るものとする。この図では、各マルチプレクサ51a〜
51hは、制御ビットの値が0のときに、基準電圧Vr
efを選択して対応する入力コンデンサ52a〜52h
の入力電圧を基準電圧Vrefとし、制御ビットの値が
1のときに、入力信号の実部の値xに応じた電圧を選択
して対応する入力コンデンサ52a〜52hの入力電圧
をxに応じた電圧とする。
明らかなように、|a+b|の値を表す各ビットB0 〜
B7 の重みに応じて入出力電圧の比が制御され、入力信
号の実部の値xと|a+b|の値との積の極性反転出力
である−x|a+b|に応じた電圧(基準電圧Vref
を基準電位とする)を出力することができる。ただし、
(a+b)の値が負の時に出力電圧の反転(基準電圧V
refを基準電位とする反転)を行うことはできないた
め、図2を参照して説明したセレクタ18〜20を必要
としている。
値を8ビットで任意に設定することができるようにした
が、設定値が固定される用途の場合には、マルチプレク
サ51a〜51hをなくし、各入力コンデンサ52a〜
52hの入力信号を、それぞれ入力信号の実部の値xま
たは基準電圧Vrefのいずれかに固定するように回路
を形成してもよい。
の実施の形態の回路構成図である。図中、図8と同様な
部分には同じ符号を付して説明を省略する。64〜6
6,71〜73,76,78,80は乗算器、75,7
7,79,67,74,81は加算器である。この複素
係数フィルタは、図8を参照して説明した従来の複素係
数フィルタと同様に、複素数の信号系列(x+jy)
と、複素数の係数系列(a(i)+jb(i))とを乗
算し、複素信号出力p(n)=pR (n)+jp
I(n)を出力するものである。
乗算器を、図8に示したNタップのサンプルホールド回
路61〜63,68〜70の各タップ出力に対する4個
の乗算器に適用して、各3個の乗算器に置き換えてい
る。図8においては、図7に示した複素係数乗算器にお
ける加算器105,106の演算処理は、各タップにお
ける乗算結果を加算器114,118,122,126
で加算した後に、共通の加算器82,83で行ってい
た。これと同様に、この実施の形態においては、図1に
示した複素係数乗算器における2個の加算器5,6の演
算処理は、各タップにおける乗算結果を加算器67,7
4,81で加算した後に、共通の加算器82,83で行
っている。
れたNタップのサンプルホールド回路61〜63上を1
サンプルタイミング毎にシフトし、虚部の値yは、同様
にサンプルホールド回路68〜70上をシフトする。サ
ンプルホールド回路61〜63の各タップの出力は、乗
算器64〜66において、それぞれ、係数(a0 +
b0 )〜係数(aN-1 +bN-1 )と乗算されて加算器6
7に出力され、サンプルホールド回路68〜70の各タ
ップの出力は、乗算器71〜73において、それぞれ、
係数(a0 −b0 )〜係数(aN-1 −bN-1 )と乗算さ
れ加算器74に出力される。
の各タップの出力およびサンプルホールド回路68〜7
0の各タップの出力は、加算器75,77,79におい
てそれぞれ加算され、加算出力は、乗算器76,78,
80においてそれぞれ係数b0 〜bN-1 と乗算されて加
算器81に出力される。加算器82においては、加算器
67の出力と加算器81の出力との差を演算して出力信
号の実部の値PR (n)を出力し、加算器83において
は、加算器74の出力と加算器81の出力との和を演算
して出力信号の虚部の値PI (n)を出力する。
の実施の形態の回路構成図である。図中、図8,図5と
同様な部分には同じ符号を付して説明を省略する。91
〜93はサンプルホールド回路、94〜96は乗算器で
ある。この複素係数フィルタは、図5を参照して説明し
た第1の実施の形態の複素係数フィルタを改良したもの
で、図5に示した加算器77,79を不要とし、加算器
75についてはその入力対を変えたものである。
5の出力は、1サンプルタイミングずつ遅れて後段のタ
ップの加算器77,79に出力されている。したがっ
て、図6に示すように、入力信号の実部の値xと虚部の
値yとを加算する加算器75の出力をサンプルホールド
回路91〜93の縦続回路上をシフトさせて、このサン
プルホールド回路91〜93の各タップの出力に対し、
乗算器94〜96によって係数b0 〜bN-1 を乗算し加
算器81に出力している。
93の回路規模は、図5に示した加算器76,79の回
路規模よりも小さいものとなる。また、図6に示した実
施の形態では、サンプルホールド回路61〜63、68
〜70、91〜93の3つの系列が、乗算器64〜6
6、71〜73、94〜96とともに整然と配置され、
また、各系列の途中で相互に接続される配線がない。そ
の結果、この点でも、回路規模を小さくすることができ
る。
の説明は省略するが、複素係数フィルタは、図1に示し
た複素係数乗算器の適用例であるため、図2〜図4を参
照して説明した図1の複素係数乗算器の具体化例を用い
て具体化することができる。図1を参照した説明で加算
器1,乗算器2,3,4の極性反転について述べたと同
様に、各乗算器,加算器は、極性反転したものを出力す
るものでもよい。最終的に、加算器82,83から、複
素出力pの実部pR および虚部jpI またはこれらの極
性反転したものが得られればよい。したがって、各加算
器,乗算器は、極性反転して出力するものであるか否か
を問わず、いずれの場合も含むものである。
例として説明したものと同様な変形が可能であり、例え
ば、図5においては、加算器75〜79で(x−y)の
演算、乗算器64〜66で(a0 +b0 )x〜(aN-1
+bN-1 )xの演算、乗算器71〜73で(a0 −
b0 )y〜(aN-1 −bN-1 )yの演算、乗算器76〜
79でa0 (x−y)〜aN-1 (x−y)の演算を行え
ば、加算器82から複素出力pの虚部pI 、加算器83
から複素出力の実部pR が出力される。
転増幅器によるアナログ演算回路を基本構成とするもの
であったが、アナログ入力信号を離散化するものであっ
てスイッチドキャパシタフィルタ(SCF)を用いて信
号処理するもの、アナログ入力信号をディジタル化して
ディジタルフィルタで信号処理するものなど、いずれに
も適用することができる。いずれの場合も、乗算器は加
算器に比べて回路規模が大きいため、乗算器を加算器に
置き換えることにより、複素係数乗算器および複素係数
フィルタの回路規模を小さくすることができる。
明によれば、処理速度を低下させることなく回路規模を
小さくできる複素係数乗算器を得ることができるという
効果がある。小型化,軽量化,低コスト化が要求される
応用分野において、複素係数フィルタを半導体集積回路
上に実現する場合、乗算器を時分割で使用しなくても回
路規模を小さくすることができ、その結果、半導体のチ
ップ面積を小さくすることができる。乗算器、加算器の
基本構成として、入力コンデンサ,帰還コンデンサ,反
転増幅器を有するアナログ演算回路を用いた場合には、
回路規模が小さく、かつ、消費電力の少ない複素係数乗
算器および複素係数フィルタを実現することができる。
回路構成図である。
回路構成図である。
の回路構成図である。
の回路構成図である。
る。
2,28、29 第1の入力コンデンサ、12,23,
26,30,33 第2の入力コンデンサ、13,2
4,31,35,37,53 反転増幅器、14,2
5,32,36,38,54 帰還コンデンサ、15〜
17 乗算器、18〜20 セレクタ、27,34 第
3の入力コンデンサ、41,42,51a〜51h マ
ルチプレクサ、52a〜52h 入力コンデンサ、61
〜63,68〜70,91〜93 サンプルホールド回
路
Claims (4)
- 【請求項1】 複素入力信号と複素係数とを乗算する複
素係数乗算器において、前記複素入力信号の実部の値に
前記複素係数の実部の値と虚部の値との和を乗算する第
1の乗算器と、前記複素入力信号の虚部の値に前記複素
係数の実部の値と虚部の値との差を乗算する第2の乗算
器と、前記複素入力信号の実部の値と虚部の値との和ま
たは差を演算する第1の加算器と、該第1の加算器の出
力に前記複素係数の虚部または実部の値を乗算する第3
の乗算器と、前記第1,第3の乗算器の出力を演算して
複素出力信号の実部または虚部の値の一方を出力する第
2の加算器と、前記第2,第3の乗算器の出力を演算し
て前記複素出力信号の実部または虚部の値の他方を出力
する第3の加算器を有することを特徴とする複素係数乗
算器。 - 【請求項2】 前記第1ないし第3の乗算器は、それぞ
れ、乗算器用帰還コンデンサを有する乗算器用反転増幅
器と、該乗算器用反転増幅器の入力に一端が接続される
とともに、他端に乗算係数の絶対値の大きさに応じて乗
算器入力が選択的に入力され、入力されないときには基
準電圧が入力される複数の乗算器用入力コンデンサと、
前記乗算器用反転増幅器の出力および前記基準電圧を入
力し前記乗算係数の極性に応じて各入力を出力する端子
を切り替える2入力2出力型のセレクタを有し、前記第
1の加算器は、加算器用帰還コンデンサを有する加算器
用反転増幅器と、前記加算器の2つの入力と前記加算器
用反転増幅器の入力との間に個別に接続される2つの加
算器用入力コンデンサを有し、前記第2,第3の加算器
は、それぞれ、前段用帰還コンデンサを有する前段用反
転増幅器と、後段用帰還コンデンサを有する後段用反転
増幅器と、2つの非反転入力と前記前段用反転増幅器と
の間に個別に接続される2つの前段用入力コンデンサ
と、前記前段用反転増幅器の出力および2つの反転入力
と前記後段用反転増幅器との間に個別に接続される3つ
の後段用入力コンデンサを有することを特徴とする請求
項1に記載の複素係数乗算器。 - 【請求項3】 複素入力信号系列と複素係数列とを乗算
する複素係数フィルタにおいて、前記複素入力信号系列
の実部の値を順次入力してシフトさせる第1のサンプル
ホールド回路列と、該第1のサンプルホールド回路列と
同期して前記複素入力信号系列の虚部の値を順次入力し
てシフトさせる第2のサンプルホールド回路列と、前記
第1のサンプルホールド回路列の各タップ出力に、それ
ぞれ、前記複素係数列の対応する係数の実部の値と虚部
の値との和を乗算する第1の乗算器群と、前記第2のサ
ンプルホールド回路列の各タップ出力に、それぞれ、前
記複素係数列の対応する係数の実部の値と虚部の値との
差を乗算する第2の乗算器群と、前記第1,第2のサン
プルホールド回路列の各タップ出力の和または差を演算
する加算器群と、該加算器群の各タップごとの出力に、
それぞれ、前記複素係数列の対応する係数の虚部または
実部の値を乗算する第3の乗算器群と、前記第1の乗算
器群の各タップごとの出力を加算する第1の加算器と、
前記第2の乗算器群の各タップごとの出力を加算する第
2の加算器と、前記第3の乗算器群の各タップごとの出
力を加算する第3の加算器と、前記第1,第3の加算器
の出力を演算して複素出力信号の実部または虚部の値の
一方を出力する第4の加算器と、前記第2,第3の加算
器の出力を演算して前記複素出力信号の実部または虚部
の値の他方を出力する第5の加算器を有することを特徴
とする複素係数フィルタ。 - 【請求項4】 複素入力信号系列と複素係数列とを乗算
する複素係数フィルタにおいて、前記複素入力信号系列
の実部の値を順次入力してシフトさせる第1のサンプル
ホールド回路列と、該第1のサンプルホールド回路列と
同期して前記複素入力信号系列の虚部の値を順次入力し
てシフトさせる第2のサンプルホールド回路列と、前記
第1のサンプルホールド回路列の各タップ出力に、それ
ぞれ、前記複素係数列の対応する係数の実部の値と虚部
の値との和を乗算する第1の乗算器群と、前記第2のサ
ンプルホールド回路列の各タップ出力に、それぞれ、前
記複素係数列の対応する係数の実部の値と虚部の値との
差を乗算する第2の乗算器群と、前記複素入力信号系列
の実部の値と虚部との値の和または差を演算する第1の
加算器と、前記第1のサンプルホールド回路列と同期し
て前記第1の加算器の出力を順次入力してシフトさせる
第3のサンプルホールド回路列と、前記第3のサンプル
ホールド回路列の各タップごとの出力に、それぞれ、前
記複素係数列の対応する係数の虚部または実部の値を乗
算する第3の乗算器群と、前記第1の乗算器群の各タッ
プごとの出力を加算する第2の加算器と、前記第2の乗
算器群の各タップごとの出力を加算する第3の加算器
と、前記第3の乗算器群の各タップごとの出力を加算す
る第4の加算器と、前記第2,第4の加算器の出力を演
算して複素出力信号の実部または虚部の値の一方を出力
する第5の加算器と、前記第3,第4の加算器の出力を
演算して前記複素出力信号の実部または虚部の値の他方
を出力する第6の加算器を有することを特徴とする複素
係数フィルタ。
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