JP2003143008A - Ｄａ変換器 - Google Patents
Ｄａ変換器Info
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- JP2003143008A JP2003143008A JP2001338917A JP2001338917A JP2003143008A JP 2003143008 A JP2003143008 A JP 2003143008A JP 2001338917 A JP2001338917 A JP 2001338917A JP 2001338917 A JP2001338917 A JP 2001338917A JP 2003143008 A JP2003143008 A JP 2003143008A
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Abstract
(57)【要約】
【課題】プロセス変動に関係なく、そのアナログ出力に
帯域制限をかけて所望の周波数特性を得ることができる
ＤＡ変換器を提供する。 【解決手段】本発明のＤＡ変換器は、多ビットのデジタ
ル入力を、そのデジタルコードに対応し、かつ所定の伝
達関数で定義される周波数特性を持つアナログ出力に変
換するフィルタにより構成されている。このフィルタ
は、デジタル入力の各々のビットを順次シフトし遅延す
るシフトレジスタと、シフトレジスタによりシフトされ
たデジタル入力の各々のビットのデジタルコードに基づ
いて、各々対応するリファレンス電圧をチャージする複
数の並列に接続されたキャパシタを有するスイッチドキ
ャパシタ回路とを備えている。ここで、リファレンス電
圧は、デジタル入力の各々のビットに対して重み付けさ
れ、なおかつ伝達関数の係数がキャパシタの容量比で表
されている。
帯域制限をかけて所望の周波数特性を得ることができる
ＤＡ変換器を提供する。 【解決手段】本発明のＤＡ変換器は、多ビットのデジタ
ル入力を、そのデジタルコードに対応し、かつ所定の伝
達関数で定義される周波数特性を持つアナログ出力に変
換するフィルタにより構成されている。このフィルタ
は、デジタル入力の各々のビットを順次シフトし遅延す
るシフトレジスタと、シフトレジスタによりシフトされ
たデジタル入力の各々のビットのデジタルコードに基づ
いて、各々対応するリファレンス電圧をチャージする複
数の並列に接続されたキャパシタを有するスイッチドキ
ャパシタ回路とを備えている。ここで、リファレンス電
圧は、デジタル入力の各々のビットに対して重み付けさ
れ、なおかつ伝達関数の係数がキャパシタの容量比で表
されている。
Description
【０００１】
【発明の属する技術分野】本発明は、デジタル入力を、
所望の周波数特性を持つアナログ出力に変換するＤＡ変
換器に関するものである。
所望の周波数特性を持つアナログ出力に変換するＤＡ変
換器に関するものである。
【０００２】
【従来の技術】図４は、従来のＤＡ変換器の一例の構成
概念図である。同図に示すＤＡ変換器５０は、所定ビッ
ト数のデジタル入力を、そのデジタルコードに対応した
電圧を持つアナログ出力に変換するものである。
概念図である。同図に示すＤＡ変換器５０は、所定ビッ
ト数のデジタル入力を、そのデジタルコードに対応した
電圧を持つアナログ出力に変換するものである。
【０００３】この図に示すように、従来のＤＡ変換器５
０では、そのアナログ出力に一例として図示するような
アクティブフィルタ（ポストフィルタ）５２が接続さ
れ、このポストフィルタ５２の容量値や抵抗値を変えて
カットオフ周波数を設定することにより、アナログ出力
に特定の周波数で帯域制限をかけて所望の周波数特性を
得ている。同図に示すポストフィルタ５２の場合、その
カットオフ周波数ｆｃは、ｆｃ＝１／（２π√（Ｒ２＊
Ｒ３＊Ｃ１＊Ｃ２））の式で表される。
０では、そのアナログ出力に一例として図示するような
アクティブフィルタ（ポストフィルタ）５２が接続さ
れ、このポストフィルタ５２の容量値や抵抗値を変えて
カットオフ周波数を設定することにより、アナログ出力
に特定の周波数で帯域制限をかけて所望の周波数特性を
得ている。同図に示すポストフィルタ５２の場合、その
カットオフ周波数ｆｃは、ｆｃ＝１／（２π√（Ｒ２＊
Ｒ３＊Ｃ１＊Ｃ２））の式で表される。
【０００４】
【発明が解決しようとする課題】ここで、図４に示すＤ
Ａ変換器５０およびポストフィルタ５２をＬＳＩ上で構
成した場合、以下に述べる問題点がある。
Ａ変換器５０およびポストフィルタ５２をＬＳＩ上で構
成した場合、以下に述べる問題点がある。
【０００５】まず、ポストフィルタ５２のカットオフ周
波数の設定は、前述のように、その容量値や抵抗値を変
えることで行われるため、これらの容量値および抵抗値
の絶対精度が要求されることになるが、ＬＳＩ上でこれ
らの容量素子や抵抗素子を構成した場合、それらの値は
プロセスにより変動する。従って、このようなプロセス
変動による容量値、抵抗値の絶対精度がカットオフ周波
数に大きく影響するという問題がある。
波数の設定は、前述のように、その容量値や抵抗値を変
えることで行われるため、これらの容量値および抵抗値
の絶対精度が要求されることになるが、ＬＳＩ上でこれ
らの容量素子や抵抗素子を構成した場合、それらの値は
プロセスにより変動する。従って、このようなプロセス
変動による容量値、抵抗値の絶対精度がカットオフ周波
数に大きく影響するという問題がある。
【０００６】また、ポストフィルタ５２において急峻な
遮断特性が必要な場合、通常、アクティブフィルタを多
段に接続して高次のフィルタを構成することによって実
現するが、この場合、オペアンプが複数個必要になるの
で消費電力が大きくなるという問題があった。
遮断特性が必要な場合、通常、アクティブフィルタを多
段に接続して高次のフィルタを構成することによって実
現するが、この場合、オペアンプが複数個必要になるの
で消費電力が大きくなるという問題があった。
【０００７】本発明の目的は、前記従来技術に基づく問
題点を解消し、従来のポストフィルタを使用した場合
に、必要であった容量値、抵抗値のプロセス変動による
絶対精度からのズレを考慮することなく、そのアナログ
出力に帯域制限をかけて所望の周波数特性を得ることが
できるＤＡ変換器を提供することにある。
題点を解消し、従来のポストフィルタを使用した場合
に、必要であった容量値、抵抗値のプロセス変動による
絶対精度からのズレを考慮することなく、そのアナログ
出力に帯域制限をかけて所望の周波数特性を得ることが
できるＤＡ変換器を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、多ビットのデジタル入力を、そのデジタ
ルコードに対応し、かつ所定の周波数特性を有するアナ
ログ電圧として出力するＤＡ変換器において、前記デジ
タル入力の各々のビットを順次シフトし遅延するシフト
レジスタと、このシフトレジスタによりシフトされたデ
ジタル入力の各々のビットと前記周波数特性を定義する
伝達関数の係数との乗算および該乗算の結果を加算する
スイッチドキャパシタ回路とを備えたことを特徴とする
ＤＡ変換器を提供するものである。
に、本発明は、多ビットのデジタル入力を、そのデジタ
ルコードに対応し、かつ所定の周波数特性を有するアナ
ログ電圧として出力するＤＡ変換器において、前記デジ
タル入力の各々のビットを順次シフトし遅延するシフト
レジスタと、このシフトレジスタによりシフトされたデ
ジタル入力の各々のビットと前記周波数特性を定義する
伝達関数の係数との乗算および該乗算の結果を加算する
スイッチドキャパシタ回路とを備えたことを特徴とする
ＤＡ変換器を提供するものである。
【０００９】また、本発明は、多ビットのデジタル入力
を、そのデジタルコードに対応し、かつ所定の周波数特
性を有するアナログ電圧として出力するＤＡ変換器にお
いて、前記デジタル入力の各々のビットを順次シフトす
るシフトレジスタと、このシフトレジスタによりシフト
されたデジタル入力の各々のビットのデジタルコードに
基づいて、各々対応するリファレンス電圧をチャージす
る複数の並列に接続されたキャパシタを有するスイッチ
ドキャパシタ回路とから成り、前記周波数特性を定義す
る伝達関数を有するフィルタを備えたことを特徴とする
ＤＡ変換器を提供する。
を、そのデジタルコードに対応し、かつ所定の周波数特
性を有するアナログ電圧として出力するＤＡ変換器にお
いて、前記デジタル入力の各々のビットを順次シフトす
るシフトレジスタと、このシフトレジスタによりシフト
されたデジタル入力の各々のビットのデジタルコードに
基づいて、各々対応するリファレンス電圧をチャージす
る複数の並列に接続されたキャパシタを有するスイッチ
ドキャパシタ回路とから成り、前記周波数特性を定義す
る伝達関数を有するフィルタを備えたことを特徴とする
ＤＡ変換器を提供する。
【００１０】ここで、前記リファレンス電圧は、前記デ
ジタル入力の各々のビットに対して重み付けされ、なお
かつ前記伝達関数の係数が前記キャパシタの容量比で表
されているのが好ましい。
ジタル入力の各々のビットに対して重み付けされ、なお
かつ前記伝達関数の係数が前記キャパシタの容量比で表
されているのが好ましい。
【００１１】
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明のＤＡ変換器を詳細に説明す
る。
施例に基づいて、本発明のＤＡ変換器を詳細に説明す
る。
【００１２】図１は、本発明のＤＡ変換器の一実施例の
構成概略図である。同図に示すＤＡ変換器１０は、多ビ
ットのデジタル入力Ｄｉｎを、そのデジタルコードに対
応し、かつ特定の周波数で帯域制限のかけられた所望の
周波数特性を持つアナログ出力Ｖｏｕｔに変換するもの
であり、特定の周波数特性を定義する伝達関数を有する
フィルタを用いて実現される。
構成概略図である。同図に示すＤＡ変換器１０は、多ビ
ットのデジタル入力Ｄｉｎを、そのデジタルコードに対
応し、かつ特定の周波数で帯域制限のかけられた所望の
周波数特性を持つアナログ出力Ｖｏｕｔに変換するもの
であり、特定の周波数特性を定義する伝達関数を有する
フィルタを用いて実現される。
【００１３】すなわち、ＤＡ変換器１０は、デジタル入
力Ｄｉｎの各々のビットに対応して、それぞれ複数の遅
延回路（または遅延素子）１２およびスイッチドキャパ
シタ回路１８を備え、従来のデジタルフィルタ、例えば
ＦＩＲフィルタ（有限インパルス応答フィルタ）の伝達
関数で定義される周波数特性と同様の周波数特性を有す
るアナログ出力を得るようにしたものである。
力Ｄｉｎの各々のビットに対応して、それぞれ複数の遅
延回路（または遅延素子）１２およびスイッチドキャパ
シタ回路１８を備え、従来のデジタルフィルタ、例えば
ＦＩＲフィルタ（有限インパルス応答フィルタ）の伝達
関数で定義される周波数特性と同様の周波数特性を有す
るアナログ出力を得るようにしたものである。
【００１４】ここで、本発明の理解を容易にするため、
従来のデジタルフィルタについて簡単に説明する。
従来のデジタルフィルタについて簡単に説明する。
【００１５】図５は、従来のデジタルフィルタ（ＦＩＲ
フィルタ）の概略図である。一般に、ＦＩＲフィルタの
伝達関数Ｈ（ｚ）は下記式（１）で表される。 Ｈ（ｚ）＝ａ０＋ａ１・Ｚ-1＋ａ２・Ｚ-2＋…＋ａｍ・Ｚ-m … （１） すなわち、図５に示すデジタルフィルタ６０は、デジタ
ル入力Ｄｉｎを上記式（１）の伝達関数で表される周波
数特性を有するデジタル出力Ｄｏｕｔに変換するもので
あり、遅延回路６２、乗算器６４および加算器６６を備
える。
フィルタ）の概略図である。一般に、ＦＩＲフィルタの
伝達関数Ｈ（ｚ）は下記式（１）で表される。 Ｈ（ｚ）＝ａ０＋ａ１・Ｚ-1＋ａ２・Ｚ-2＋…＋ａｍ・Ｚ-m … （１） すなわち、図５に示すデジタルフィルタ６０は、デジタ
ル入力Ｄｉｎを上記式（１）の伝達関数で表される周波
数特性を有するデジタル出力Ｄｏｕｔに変換するもので
あり、遅延回路６２、乗算器６４および加算器６６を備
える。
【００１６】ここで、遅延回路６２は、入力される信号
を単位時間遅延するものである。全ての遅延回路６２が
一列（直列）に接続され、初段の遅延回路６２に入力さ
れるデジタル入力Ｄｉｎは、個々の遅延回路６２により
順次単位時間ずつ遅延される。デジタル入力Ｄｉｎおよ
び個々の遅延回路６２の出力信号は各々対応する乗算器
６４に入力されている。
を単位時間遅延するものである。全ての遅延回路６２が
一列（直列）に接続され、初段の遅延回路６２に入力さ
れるデジタル入力Ｄｉｎは、個々の遅延回路６２により
順次単位時間ずつ遅延される。デジタル入力Ｄｉｎおよ
び個々の遅延回路６２の出力信号は各々対応する乗算器
６４に入力されている。
【００１７】乗算器６４は、入力される信号に係数ａｉ
（ｉ＝０〜ｍ）を乗算するものである。初段の乗算器６
４にはデジタル入力Ｄｉｎが入力され、２段目以降の乗
算器６４には、各々対応する遅延回路６２の出力信号が
入力されている。また、初段の乗算器６４の出力信号は
初段の加算器６６に入力され、２段目以降の乗算器６４
の出力信号は、各々対応する加算器６６に入力されてい
る。
（ｉ＝０〜ｍ）を乗算するものである。初段の乗算器６
４にはデジタル入力Ｄｉｎが入力され、２段目以降の乗
算器６４には、各々対応する遅延回路６２の出力信号が
入力されている。また、初段の乗算器６４の出力信号は
初段の加算器６６に入力され、２段目以降の乗算器６４
の出力信号は、各々対応する加算器６６に入力されてい
る。
【００１８】加算器６６は、入力される２つの信号を加
算するものである。初段の加算器６６には、初段および
２段目の乗算器６４の出力信号が入力され、以下、２段
目以降の加算器６６には、３段目以降の各々対応する乗
算器６４の出力信号と前段の加算器６６の出力信号が入
力されている。すなわち、デジタル出力Ｄｏｕｔは、全
ての乗算器６４の出力信号を加算した値となる。
算するものである。初段の加算器６６には、初段および
２段目の乗算器６４の出力信号が入力され、以下、２段
目以降の加算器６６には、３段目以降の各々対応する乗
算器６４の出力信号と前段の加算器６６の出力信号が入
力されている。すなわち、デジタル出力Ｄｏｕｔは、全
ての乗算器６４の出力信号を加算した値となる。
【００１９】本発明のＤＡ変換器は、図１に示すよう
に、上述した従来のデジタルフィルタ（例では、ＦＩＲ
フィルタ）の伝達関数におけるＺ-1を遅延回路（また
は、遅延素子）、ａ０〜ａｍの係数乗算動作および加算
動作をスイッチドキャパシタ回路で行うことにより、多
ビットのデジタル入力Ｄｉｎを、そのデジタルコードに
対応し、かつ従来のデジタルフィルタの伝達関数で表さ
れる周波数特性と同様の周波数特性を有するアナログ出
力を得るものである。
に、上述した従来のデジタルフィルタ（例では、ＦＩＲ
フィルタ）の伝達関数におけるＺ-1を遅延回路（また
は、遅延素子）、ａ０〜ａｍの係数乗算動作および加算
動作をスイッチドキャパシタ回路で行うことにより、多
ビットのデジタル入力Ｄｉｎを、そのデジタルコードに
対応し、かつ従来のデジタルフィルタの伝達関数で表さ
れる周波数特性と同様の周波数特性を有するアナログ出
力を得るものである。
【００２０】次に、本発明のＤＡ変換器について具体的
な構成回路を挙げて説明する。
な構成回路を挙げて説明する。
【００２１】図２は、本発明のＤＡ変換器の一実施例の
構成回路図である。同図に示すＤＡ変換器２０は、図１
に示すＤＡ変換器を実現する具体的な回路構成の一例を
表すものであり、クロック生成回路２２と、シフトレジ
スタ２４と、スイッチドキャパシタ回路（以下、ＳＣ回
路という）２６とを備えている。
構成回路図である。同図に示すＤＡ変換器２０は、図１
に示すＤＡ変換器を実現する具体的な回路構成の一例を
表すものであり、クロック生成回路２２と、シフトレジ
スタ２４と、スイッチドキャパシタ回路（以下、ＳＣ回
路という）２６とを備えている。
【００２２】クロック生成回路２２は、クロック信号Ｃ
ＬＫに基づいて信号φ１およびφ２を生成するものであ
る。図３のタイミングチャートに示すように、信号φ１
はクロック信号ＣＬＫの正相信号であり、信号φ２は信
号φ１の反転信号、すなわちクロック信号の逆相信号で
ある。
ＬＫに基づいて信号φ１およびφ２を生成するものであ
る。図３のタイミングチャートに示すように、信号φ１
はクロック信号ＣＬＫの正相信号であり、信号φ２は信
号φ１の反転信号、すなわちクロック信号の逆相信号で
ある。
【００２３】シフトレジスタ２４は、図１の遅延回路１
２に相当するｎ＋１ビット幅、ｍ段のものであり、デジ
タル入力Ｄｉｎ＜ｎ：０＞の各々のビットに対応して、
ｍ段のフリップフロップ２８と、デジタル入力Ｄｉｎ＜
ｎ：０＞を反転出力するインバータ３０とを備えてい
る。
２に相当するｎ＋１ビット幅、ｍ段のものであり、デジ
タル入力Ｄｉｎ＜ｎ：０＞の各々のビットに対応して、
ｍ段のフリップフロップ２８と、デジタル入力Ｄｉｎ＜
ｎ：０＞を反転出力するインバータ３０とを備えてい
る。
【００２４】例えば、デジタル入力Ｄｉｎ＜０＞に対応
するシフトレジスタ２４の初段のフリップフロップ２８
のデータ入力端子Ｄにはデジタル入力Ｄｉｎ＜０＞が入
力されている。また、デジタル入力Ｄｉｎ＜０＞は信号
Ｓ００として出力され、その反転信号がインバータ３０
から信号Ｓ００ｂとして出力されている。
するシフトレジスタ２４の初段のフリップフロップ２８
のデータ入力端子Ｄにはデジタル入力Ｄｉｎ＜０＞が入
力されている。また、デジタル入力Ｄｉｎ＜０＞は信号
Ｓ００として出力され、その反転信号がインバータ３０
から信号Ｓ００ｂとして出力されている。
【００２５】その一部だけしか図示していないが、２段
目以降のフリップフロップ２８のデータ入力端子Ｄには
前段のフリップフロップ２８の出力信号が入力されてい
る。また、それぞれのフリップフロップ２８のデータ出
力端子Ｑからは信号Ｓ０ｉ（ｉ＝１〜ｍ）が出力され、
データ反転出力端子Ｑ￣からはその反転信号Ｓ０ｉｂが
出力されている。
目以降のフリップフロップ２８のデータ入力端子Ｄには
前段のフリップフロップ２８の出力信号が入力されてい
る。また、それぞれのフリップフロップ２８のデータ出
力端子Ｑからは信号Ｓ０ｉ（ｉ＝１〜ｍ）が出力され、
データ反転出力端子Ｑ￣からはその反転信号Ｓ０ｉｂが
出力されている。
【００２６】また、全てのフリップフロップ２８のクロ
ック入力端子ＣＫにはクロック信号ＣＬＫが共通に入力
されている。
ック入力端子ＣＫにはクロック信号ＣＬＫが共通に入力
されている。
【００２７】なお、デジタル入力Ｄｉｎ＜ｎ：１＞に対
応するシフトレジスタ２４の構成も同様である。従っ
て、デジタル入力Ｄｉｎ＜ｎ：０＞の各々のビットに対
応するシフトレジスタ２４から、信号Ｓｊｉ（ｊ＝０〜
ｎ、ｉ＝０〜ｍ）とその反転信号Ｓｊｉｂが出力され、
次に説明するＳＣ回路２６に入力される。
応するシフトレジスタ２４の構成も同様である。従っ
て、デジタル入力Ｄｉｎ＜ｎ：０＞の各々のビットに対
応するシフトレジスタ２４から、信号Ｓｊｉ（ｊ＝０〜
ｎ、ｉ＝０〜ｍ）とその反転信号Ｓｊｉｂが出力され、
次に説明するＳＣ回路２６に入力される。
【００２８】シフトレジスタ２４では、図３のタイミン
グチャートに示すように、デジタル入力Ｄｉｎ＜ｎ：０
＞の各々のビットは、クロック信号ＣＬＫの立ち上がり
に同期して各々対応するシフトレジスタ２４の初段のフ
リップフロップ２８に保持される。そして、初段のフリ
ップフロップ２８に保持されたデジタル入力Ｄｉｎ＜
ｎ：０＞のデジタルコードは、クロック信号ＣＬＫが入
力される毎に順次次段のフリップフロップ２８にシフト
され、信号Ｓｊｉとその反転信号Ｓｊｉｂが順次出力さ
れる。
グチャートに示すように、デジタル入力Ｄｉｎ＜ｎ：０
＞の各々のビットは、クロック信号ＣＬＫの立ち上がり
に同期して各々対応するシフトレジスタ２４の初段のフ
リップフロップ２８に保持される。そして、初段のフリ
ップフロップ２８に保持されたデジタル入力Ｄｉｎ＜
ｎ：０＞のデジタルコードは、クロック信号ＣＬＫが入
力される毎に順次次段のフリップフロップ２８にシフト
され、信号Ｓｊｉとその反転信号Ｓｊｉｂが順次出力さ
れる。
【００２９】続いて、ＳＣ回路２６は、図５の乗算器６
４および加算器６６に相当するものであり、シフトレジ
スタ２４から入力される信号Ｓｊｉとその反転信号Ｓｊ
ｉｂからなる組のそれぞれに対応して設けられたスイッ
チ素子３２，３４，３６およびキャパシタ３８と、スイ
ッチ素子４０，４２と、オペアンプ４４と、キャパシタ
４６とを備えている。
４および加算器６６に相当するものであり、シフトレジ
スタ２４から入力される信号Ｓｊｉとその反転信号Ｓｊ
ｉｂからなる組のそれぞれに対応して設けられたスイッ
チ素子３２，３４，３６およびキャパシタ３８と、スイ
ッチ素子４０，４２と、オペアンプ４４と、キャパシタ
４６とを備えている。
【００３０】例えば、信号Ｓ００とその反転信号Ｓ００
ｂからなる組に対応して設けられたスイッチ素子３２，
３４，３６およびキャパシタ３８において、スイッチ素
子３２は、キャパシタ３８の図中左側の端子とリファレ
ンス電圧Ｖｒｅｆ００との間に接続されている。このス
イッチ素子３２は、信号Ｓ００がハイレベルすなわちデ
ジタル入力Ｄｉｎ＜０＞がハイレベルかつ信号φ１がハ
イレベルの期間にオンし、それ以外の期間はオフする。
ｂからなる組に対応して設けられたスイッチ素子３２，
３４，３６およびキャパシタ３８において、スイッチ素
子３２は、キャパシタ３８の図中左側の端子とリファレ
ンス電圧Ｖｒｅｆ００との間に接続されている。このス
イッチ素子３２は、信号Ｓ００がハイレベルすなわちデ
ジタル入力Ｄｉｎ＜０＞がハイレベルかつ信号φ１がハ
イレベルの期間にオンし、それ以外の期間はオフする。
【００３１】また、スイッチ素子３４は、キャパシタ３
８の左側の端子とシグナルグランド（ＳＧ）との間に接
続されている。このスイッチ素子３４は、信号Ｓ００ｂ
がハイレベルすなわちデジタル入力Ｄｉｎ＜０＞がロウ
レベルかつ信号φ１がハイレベルの期間にオン、それ以
外の期間はオフする。
８の左側の端子とシグナルグランド（ＳＧ）との間に接
続されている。このスイッチ素子３４は、信号Ｓ００ｂ
がハイレベルすなわちデジタル入力Ｄｉｎ＜０＞がロウ
レベルかつ信号φ１がハイレベルの期間にオン、それ以
外の期間はオフする。
【００３２】スイッチ素子３６は、キャパシタ３８の左
側の端子とシグナルグランドとの間に接続されている。
このスイッチ素子３６は、信号φ２がハイレベルの期間
にオンし、ロウレベルの期間はオフする。
側の端子とシグナルグランドとの間に接続されている。
このスイッチ素子３６は、信号φ２がハイレベルの期間
にオンし、ロウレベルの期間はオフする。
【００３３】途中から図示を省略しているが、信号Ｓ０
１とその反転信号Ｓ０１ｂからなる組〜信号Ｓｎｍとそ
の反転信号Ｓｎｍｂからなる組にそれぞれ対応して設け
られたスイッチ素子３２，３４，３６およびキャパシタ
３８についても同様の構成である。
１とその反転信号Ｓ０１ｂからなる組〜信号Ｓｎｍとそ
の反転信号Ｓｎｍｂからなる組にそれぞれ対応して設け
られたスイッチ素子３２，３４，３６およびキャパシタ
３８についても同様の構成である。
【００３４】なお、信号Ｓｊｉとその反転信号Ｓｊｉｂ
からなる組にそれぞれ対応して供給されるリファレンス
電圧はＶｒｅｆｊｉであり、キャパシタ３８の静電容量
はＣｊｉである。
からなる組にそれぞれ対応して供給されるリファレンス
電圧はＶｒｅｆｊｉであり、キャパシタ３８の静電容量
はＣｊｉである。
【００３５】ここで、各々のキャパシタ３８の静電容量
Ｃｊｉは、上記式（１）の伝達関数の各係数ａ０〜ａｍ
を表現するものである。言い換えると、式（１）の伝達
関数で定義される係数ａ０〜ａｍは、ＳＣ回路２６では
キャパシタ３８の容量比で表されている。
Ｃｊｉは、上記式（１）の伝達関数の各係数ａ０〜ａｍ
を表現するものである。言い換えると、式（１）の伝達
関数で定義される係数ａ０〜ａｍは、ＳＣ回路２６では
キャパシタ３８の容量比で表されている。
【００３６】例えば、単位容量をＣとすると、
Ｃ００＝ａ０×Ｃ，Ｃ０１＝ａ１×Ｃ，…，Ｃ０ｍ＝ａｍ×Ｃ
Ｃ１０＝ａ０×Ｃ，Ｃ１１＝ａ１×Ｃ，…，Ｃ１ｍ＝ａｍ×Ｃ
…
Ｃｎ０＝ａ０×Ｃ，Ｃｎ１＝ａ１×Ｃ，…，Ｃｎｍ＝ａｍ×Ｃ
となる。
【００３７】また、各々のリファレンス電圧Ｖｒｅｆｊ
ｉは、ｎ＋１ビット幅のデジタル入力Ｄｉｎ＜ｎ：０＞
の各々のビットに対しての重み付けと、上記係数ａ０〜
ａｍの正負の符号を表現するものである。
ｉは、ｎ＋１ビット幅のデジタル入力Ｄｉｎ＜ｎ：０＞
の各々のビットに対しての重み付けと、上記係数ａ０〜
ａｍの正負の符号を表現するものである。
【００３８】すなわち、任意のリファレンス電圧をＶｒ
ｅｆとすると、Ｖｒｅｆ００〜Ｖｒｅｆｎｍの絶対値
は、 Ｖｒｅｆ００＝Ｖｒｅｆ０１＝…＝Ｖｒｅｆ０ｍ＝Ｖｒｅｆ／２-n Ｖｒｅｆ１０＝Ｖｒｅｆ１１＝…＝Ｖｒｅｆ１ｍ＝Ｖｒｅｆ／２-(n-1) … Ｖｒｅｆｎ０＝Ｖｒｅｆｎ１＝…＝Ｖｒｅｆｎｍ＝Ｖｒｅｆ となる。
ｅｆとすると、Ｖｒｅｆ００〜Ｖｒｅｆｎｍの絶対値
は、 Ｖｒｅｆ００＝Ｖｒｅｆ０１＝…＝Ｖｒｅｆ０ｍ＝Ｖｒｅｆ／２-n Ｖｒｅｆ１０＝Ｖｒｅｆ１１＝…＝Ｖｒｅｆ１ｍ＝Ｖｒｅｆ／２-(n-1) … Ｖｒｅｆｎ０＝Ｖｒｅｆｎ１＝…＝Ｖｒｅｆｎｍ＝Ｖｒｅｆ となる。
【００３９】このように、リファレンス電圧Ｖｒｅｆｊ
ｉは、デジタル入力Ｄｉｎ＜ｎ：０＞の上位ビットにな
るに従って２のべき乗で重み付けされる。また、係数ａ
０〜ａｍの符号が正の時には正のリファレンス電圧Ｖｒ
ｅｆが与えられ、負の時には負のリファレンス電圧−Ｖ
ｒｅｆが与えられる。これにより、信号Ｓｊｉとその反
転信号Ｓｊｉｂに基づいて、デジタル入力Ｄｉｎのデジ
タルコードに対応したアナログ出力Ｖｏｕｔを得ること
ができる。
ｉは、デジタル入力Ｄｉｎ＜ｎ：０＞の上位ビットにな
るに従って２のべき乗で重み付けされる。また、係数ａ
０〜ａｍの符号が正の時には正のリファレンス電圧Ｖｒ
ｅｆが与えられ、負の時には負のリファレンス電圧−Ｖ
ｒｅｆが与えられる。これにより、信号Ｓｊｉとその反
転信号Ｓｊｉｂに基づいて、デジタル入力Ｄｉｎのデジ
タルコードに対応したアナログ出力Ｖｏｕｔを得ること
ができる。
【００４０】続いて、信号Ｓｊｉとその反転信号Ｓｊｉ
ｂからなる組のそれぞれに対応して設けられたキャパシ
タ３８の図中右側の端子はショートされ、スイッチ素子
４２を介してオペアンプ４４の−端子に接続されてい
る。このスイッチ素子４２は、信号φ２がハイレベルの
期間にオンし、ロウレベルの期間はオフである。
ｂからなる組のそれぞれに対応して設けられたキャパシ
タ３８の図中右側の端子はショートされ、スイッチ素子
４２を介してオペアンプ４４の−端子に接続されてい
る。このスイッチ素子４２は、信号φ２がハイレベルの
期間にオンし、ロウレベルの期間はオフである。
【００４１】また、スイッチ素子４２の左側の端子とシ
グナルグランドとの間にはスイッチ素子４０が接続され
ている。このスイッチ素子４０は、信号φ１がハイレベ
ルの期間にオンし、ロウレベルの期間はオフする。
グナルグランドとの間にはスイッチ素子４０が接続され
ている。このスイッチ素子４０は、信号φ１がハイレベ
ルの期間にオンし、ロウレベルの期間はオフする。
【００４２】オペアンプ４４の＋端子はシグナルグラン
ドに接続され、その−端子と出力端子Ｖｏｕｔとの間に
は、このＳＣ回路２６の帰還容量となるキャパシタ４６
が接続されている。このキャパシタ４６の静電容量はＣ
ｆｂである。
ドに接続され、その−端子と出力端子Ｖｏｕｔとの間に
は、このＳＣ回路２６の帰還容量となるキャパシタ４６
が接続されている。このキャパシタ４６の静電容量はＣ
ｆｂである。
【００４３】このＳＣ回路２６では、信号φ１がハイレ
ベルの期間、信号Ｓｊｉがハイレベル（デジタルコード
が‘１’）であればスイッチ３２がオンし、これとは逆
に、信号Ｓｊｉｂがハイレベル（デジタルコードが
‘０’）であればスイッチ３４がオンする。また、信号
φ１がハイレベルの期間、スイッチ３６，４２はオフ
し、スイッチ４０はオンする。すなわち、キャパシタ３
８の図中右側の端子は電気的にシグナルグランドに接続
される。
ベルの期間、信号Ｓｊｉがハイレベル（デジタルコード
が‘１’）であればスイッチ３２がオンし、これとは逆
に、信号Ｓｊｉｂがハイレベル（デジタルコードが
‘０’）であればスイッチ３４がオンする。また、信号
φ１がハイレベルの期間、スイッチ３６，４２はオフ
し、スイッチ４０はオンする。すなわち、キャパシタ３
８の図中右側の端子は電気的にシグナルグランドに接続
される。
【００４４】従って、信号Ｓｊｉがハイレベルの場合、
キャパシタ３８にチャージされる電荷量Ｑ００〜Ｑｎｍ
は、 Ｑ００＝Ｖｒｅｆ００×Ｃ００，Ｑ０１＝Ｖｒｅｆ０１×Ｃ０１，…，Ｑ０ｍ ＝Ｖｒｅｆ０ｍ×Ｃ０ｍ Ｑ１０＝Ｖｒｅｆ１０×Ｃ１０，Ｑ１１＝Ｖｒｅｆ１１×Ｃ１１，…，Ｑ１ｍ ＝Ｖｒｅｆ１ｍ×Ｃ１ｍ … Ｑｎ０＝Ｖｒｅｆｎ０×Ｃｎ０，Ｑｎ１＝Ｖｒｅｆｎ１×Ｃｎ１，…，Ｑｎｍ ＝Ｖｒｅｆｎｍ×Ｃｎｍ となる。
キャパシタ３８にチャージされる電荷量Ｑ００〜Ｑｎｍ
は、 Ｑ００＝Ｖｒｅｆ００×Ｃ００，Ｑ０１＝Ｖｒｅｆ０１×Ｃ０１，…，Ｑ０ｍ ＝Ｖｒｅｆ０ｍ×Ｃ０ｍ Ｑ１０＝Ｖｒｅｆ１０×Ｃ１０，Ｑ１１＝Ｖｒｅｆ１１×Ｃ１１，…，Ｑ１ｍ ＝Ｖｒｅｆ１ｍ×Ｃ１ｍ … Ｑｎ０＝Ｖｒｅｆｎ０×Ｃｎ０，Ｑｎ１＝Ｖｒｅｆｎ１×Ｃｎ１，…，Ｑｎｍ ＝Ｖｒｅｆｎｍ×Ｃｎｍ となる。
【００４５】これに対し、信号Ｓｊｉｂがハイレベルの
場合、これに対応するキャパシタ３８にチャージされる
電荷量Ｑ００〜Ｑｎｍはゼロである。
場合、これに対応するキャパシタ３８にチャージされる
電荷量Ｑ００〜Ｑｎｍはゼロである。
【００４６】一方、信号φ２がハイレベルの期間、スイ
ッチ３２，３４，４０はオフし、スイッチ３６，４２が
オンする。すなわち、キャパシタ３８の図中左側の端子
は電気的にシグナルグランドに接続される。これによ
り、各々のキャパシタ３８にチャージされた電荷Ｑ００
〜Ｑｎｍは全て加算され、スイッチ４２を介してキャパ
シタ４６に移動する。
ッチ３２，３４，４０はオフし、スイッチ３６，４２が
オンする。すなわち、キャパシタ３８の図中左側の端子
は電気的にシグナルグランドに接続される。これによ
り、各々のキャパシタ３８にチャージされた電荷Ｑ００
〜Ｑｎｍは全て加算され、スイッチ４２を介してキャパ
シタ４６に移動する。
【００４７】すなわち、Ｑ００〜Ｑｎｍの全電荷をＱａ
ｌｌとすると、 Ｑａｌｌ＝Ｑ００＋Ｑ１１＋…＋Ｑｎｍ＝Ｖｏｕｔ×Ｃｆｂ … （２） となるので、この式（２）をＶｏｕｔについて解くと、 Ｖｏｕｔ＝（Ｖｒｅｆ００×ａ０×Ｃ＋Ｖｒｅｆ０１×ａ１×Ｃ＋…＋Ｖｒｅ ｆｎｍ×ａｍ×Ｃ）／Ｃｆｂ … （３） となる。
ｌｌとすると、 Ｑａｌｌ＝Ｑ００＋Ｑ１１＋…＋Ｑｎｍ＝Ｖｏｕｔ×Ｃｆｂ … （２） となるので、この式（２）をＶｏｕｔについて解くと、 Ｖｏｕｔ＝（Ｖｒｅｆ００×ａ０×Ｃ＋Ｖｒｅｆ０１×ａ１×Ｃ＋…＋Ｖｒｅ ｆｎｍ×ａｍ×Ｃ）／Ｃｆｂ … （３） となる。
【００４８】ここで、Ｃｆｂ＝Ｃとすると、上記式
（３）は、 Ｖｏｕｔ＝（ａ０×Ｖｒｅｆ００＋ａ１×Ｖｒｅｆ０１
＋…＋ａｍ×Ｖｒｅｆｎｍ） となる。
（３）は、 Ｖｏｕｔ＝（ａ０×Ｖｒｅｆ００＋ａ１×Ｖｒｅｆ０１
＋…＋ａｍ×Ｖｒｅｆｎｍ） となる。
【００４９】以上のように、キャパシタ３８には、各々
対応するデジタル入力Ｄｉｎのビットの重みに対応する
リファレンス電圧Ｖｒｅｆｊｉと、前述の式（１）に示
す伝達関数で定義される係数ａｉに対応する静電容量Ｃ
ｊｉとのかけ算によって決定される電荷がチャージされ
る。これにより、多ビットのデジタル入力Ｄｉｎのデジ
タルコードは、これに対応したアナログ電圧を持ち、な
おかつ式（１）に示す伝達関数で表される周波数特性を
持つアナログ出力Ｖｏｕｔに変換される。
対応するデジタル入力Ｄｉｎのビットの重みに対応する
リファレンス電圧Ｖｒｅｆｊｉと、前述の式（１）に示
す伝達関数で定義される係数ａｉに対応する静電容量Ｃ
ｊｉとのかけ算によって決定される電荷がチャージされ
る。これにより、多ビットのデジタル入力Ｄｉｎのデジ
タルコードは、これに対応したアナログ電圧を持ち、な
おかつ式（１）に示す伝達関数で表される周波数特性を
持つアナログ出力Ｖｏｕｔに変換される。
【００５０】本発明のＤＡ変換器では、伝達関数で定義
される任意の周波数特性を持つアナログ出力を得ること
ができる。従って、高次の遮断特性が必要な場合でも、
従来のアクティブフィルタのように複数個のオペアンプ
を必要としないので、消費電力を削減することができ
る。
される任意の周波数特性を持つアナログ出力を得ること
ができる。従って、高次の遮断特性が必要な場合でも、
従来のアクティブフィルタのように複数個のオペアンプ
を必要としないので、消費電力を削減することができ
る。
【００５１】また、伝達関数で定義される係数ａ０〜ａ
ｍは、ＳＣ回路２６内のキャパシタ３８の容量比で表さ
れるため、容量の相対精度のみに着目すればよい。すな
わち、本発明のＤＡ変換器をＬＳＩ上で構成した場合、
従来のアクティブフィルタのようにプロセス変動による
抵抗値や容量値の絶対精度を考慮することなく、任意の
周波数特性を持つアナログ出力を得ることができる。
ｍは、ＳＣ回路２６内のキャパシタ３８の容量比で表さ
れるため、容量の相対精度のみに着目すればよい。すな
わち、本発明のＤＡ変換器をＬＳＩ上で構成した場合、
従来のアクティブフィルタのようにプロセス変動による
抵抗値や容量値の絶対精度を考慮することなく、任意の
周波数特性を持つアナログ出力を得ることができる。
【００５２】なお、上記実施例では、デジタルフィルタ
としてＦＩＲフィルタの伝達関数で表される周波数特性
と同様の周波数特性を得るＤＡ変換器の例を挙げて説明
したが、本発明はこれに限定されず、ＩＩＲフィルタ
（無限インパルス応答フィルタ）の伝達関数で表される
周波数特性を実現することも可能である。また、図２に
具体的な構成回路を例示したが、これも限定されず、同
じ機能を実現する他の回路構成によっても実現可能であ
る。また、伝達関数は、得ようとする周波数特性に応じ
て適宜決定すればよい。
としてＦＩＲフィルタの伝達関数で表される周波数特性
と同様の周波数特性を得るＤＡ変換器の例を挙げて説明
したが、本発明はこれに限定されず、ＩＩＲフィルタ
（無限インパルス応答フィルタ）の伝達関数で表される
周波数特性を実現することも可能である。また、図２に
具体的な構成回路を例示したが、これも限定されず、同
じ機能を実現する他の回路構成によっても実現可能であ
る。また、伝達関数は、得ようとする周波数特性に応じ
て適宜決定すればよい。
【００５３】本発明のＤＡ変換器は、基本的に以上のよ
うなものである。以上、本発明のＤＡ変換器について詳
細に説明したが、本発明は上記実施例に限定されず、本
発明の主旨を逸脱しない範囲において、種々の改良や変
更をしてもよいのはもちろんである。
うなものである。以上、本発明のＤＡ変換器について詳
細に説明したが、本発明は上記実施例に限定されず、本
発明の主旨を逸脱しない範囲において、種々の改良や変
更をしてもよいのはもちろんである。
【００５４】
【発明の効果】以上詳細に説明した様に、本発明のＤＡ
変換器は、多ビットのデジタル入力を、そのデジタルコ
ードに対応し、かつ所定の伝達関数で定義される周波数
特性を持つアナログ出力に変換するフィルタにより構成
され、スイッチドキャパシタ回路のリファレンス電圧を
デジタル入力の各々のビットに対して重み付けし、なお
かつ伝達関数の係数をキャパシタの容量比で表すように
したものである。これにより、本発明のＤＡ変換器によ
れば、ＤＡ変換器をＬＳＩ上で構成した場合も、抵抗値
や容量値のプロセス変動による絶対精度からのズレを考
慮する必要はなく、キャパシタの容量値の相対精度のみ
に着目すればよく、伝達関数で定義される任意の周波数
特性を持つアナログ出力を得ることができる。
変換器は、多ビットのデジタル入力を、そのデジタルコ
ードに対応し、かつ所定の伝達関数で定義される周波数
特性を持つアナログ出力に変換するフィルタにより構成
され、スイッチドキャパシタ回路のリファレンス電圧を
デジタル入力の各々のビットに対して重み付けし、なお
かつ伝達関数の係数をキャパシタの容量比で表すように
したものである。これにより、本発明のＤＡ変換器によ
れば、ＤＡ変換器をＬＳＩ上で構成した場合も、抵抗値
や容量値のプロセス変動による絶対精度からのズレを考
慮する必要はなく、キャパシタの容量値の相対精度のみ
に着目すればよく、伝達関数で定義される任意の周波数
特性を持つアナログ出力を得ることができる。
【図１】 本発明のＤＡ変換器の一実施例の構成概略図
である。
である。
【図２】 本発明のＤＡ変換器の一実施例の構成回路図
である。
である。
【図３】 本発明のＤＡ変換器の動作を表す一実施例の
タイミングチャートである。
タイミングチャートである。
【図４】 従来のＤＡ変換器の一例の構成概念図であ
る。
る。
【図５】 従来のデジタルフィルタの概略図である。
１０，２０，５０ ＤＡ変換器
１２，６２ 遅延回路
２２ クロック生成回路
２４ シフトレジスタ
１８，２６ スイッチドキャパシタ回路
２８ フリップフロップ
３０ インバータ
３２，３４，３６，４０，４２ スイッチ素子
３８，４６ キャパシタ
４４ オペアンプ
５２ ポストフィルタ
６０ デジタルフィルタ
６４ 乗算器
６６ 加算器
Ｄｉｎ デジタル入力
Ｄｏｕｔ デジタル出力
Ｖｏｕｔ アナログ出力
ａ０〜ａｍ 係数
ＣＬＫ クロック信号
Ｓ００〜Ｓｎｍ，Ｓ００ｂ〜Ｓｎｍｂ，φ１，φ２ 信
号 ＳＧ シグナルグランド
号 ＳＧ シグナルグランド
Claims (3)
- 【請求項１】多ビットのデジタル入力を、そのデジタル
コードに対応し、かつ所定の周波数特性を有するアナロ
グ電圧として出力するＤＡ変換器において、 前記デジタル入力の各々のビットを順次シフトし遅延す
るシフトレジスタと、このシフトレジスタによりシフト
されたデジタル入力の各々のビットと前記周波数特性を
定義する伝達関数の係数との乗算および該乗算の結果を
加算するスイッチドキャパシタ回路とを備えたことを特
徴とするＤＡ変換器。 - 【請求項２】多ビットのデジタル入力を、そのデジタル
コードに対応し、かつ所定の周波数特性を有するアナロ
グ電圧として出力するＤＡ変換器において、 前記デジタル入力の各々のビットを順次シフトするシフ
トレジスタと、このシフトレジスタによりシフトされた
デジタル入力の各々のビットのデジタルコードに基づい
て、各々対応するリファレンス電圧をチャージする複数
の並列に接続されたキャパシタを有するスイッチドキャ
パシタ回路とから成り、前記周波数特性を定義する伝達
関数を有するフィルタを備えたことを特徴とするＤＡ変
換器。 - 【請求項３】前記リファレンス電圧は、前記デジタル入
力の各々のビットに対して重み付けされ、なおかつ前記
伝達関数の係数が前記キャパシタの容量比で表されてい
ることを特徴とする請求項２に記載のＤＡ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001338917A JP2003143008A (ja) | 2001-11-05 | 2001-11-05 | Ｄａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001338917A JP2003143008A (ja) | 2001-11-05 | 2001-11-05 | Ｄａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003143008A true JP2003143008A (ja) | 2003-05-16 |
Family
ID=19153338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001338917A Pending JP2003143008A (ja) | 2001-11-05 | 2001-11-05 | Ｄａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003143008A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006524967A (ja) * | 2003-04-24 | 2006-11-02 | クゥアルコム・インコーポレイテッド | 結合されたディジタル対アナログコンバータおよび信号フィルタ |
| JP2007036873A (ja) * | 2005-07-28 | 2007-02-08 | Sanyo Electric Co Ltd | ビデオ信号処理装置 |
| EP2736167A1 (en) * | 2012-11-26 | 2014-05-28 | Nxp B.V. | Amplifier with filtering |
| US9236875B2 (en) | 2012-10-19 | 2016-01-12 | Asahi Kasei Microdevices Corporation | D/A converter |
-
2001
- 2001-11-05 JP JP2001338917A patent/JP2003143008A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006524967A (ja) * | 2003-04-24 | 2006-11-02 | クゥアルコム・インコーポレイテッド | 結合されたディジタル対アナログコンバータおよび信号フィルタ |
| JP2007036873A (ja) * | 2005-07-28 | 2007-02-08 | Sanyo Electric Co Ltd | ビデオ信号処理装置 |
| US9236875B2 (en) | 2012-10-19 | 2016-01-12 | Asahi Kasei Microdevices Corporation | D/A converter |
| EP2736167A1 (en) * | 2012-11-26 | 2014-05-28 | Nxp B.V. | Amplifier with filtering |
| US8928401B2 (en) | 2012-11-26 | 2015-01-06 | Nxp, B.V. | Amplifier with filtering |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040527 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060425 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060502 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060905 |