JPH088465B2 - スイッチトキャパシタ回路 - Google Patents
スイッチトキャパシタ回路Info
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- JPH088465B2 JPH088465B2 JP4312416A JP31241692A JPH088465B2 JP H088465 B2 JPH088465 B2 JP H088465B2 JP 4312416 A JP4312416 A JP 4312416A JP 31241692 A JP31241692 A JP 31241692A JP H088465 B2 JPH088465 B2 JP H088465B2
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- Japan
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- switch
- capacitor
- connection point
- fixed potential
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H19/00—Networks using time-varying elements, e.g. N-path filters
- H03H19/004—Switched capacitor networks
Description
【０００１】
【産業上の利用分野】本発明は、集積回路における可変
係数スイッチトキャパシタ回路の構成に利用する。本発
明は、ユニットキャパシタの数を少なくしてレイアウト
面積を小さくし、演算増幅器の駆動能力を低くすること
ができるスイッチトキャパシタ回路に関する。
係数スイッチトキャパシタ回路の構成に利用する。本発
明は、ユニットキャパシタの数を少なくしてレイアウト
面積を小さくし、演算増幅器の駆動能力を低くすること
ができるスイッチトキャパシタ回路に関する。
【０００２】
【従来の技術】一般に、スイッチトキャパシタ回路は、
主にスイッチトキャパシタと演算増幅器により構成さ
れ、クロック１が“Ｈ”時に短絡するスイッチおよびク
ロック２が“Ｈ”時に短絡するスイッチは、図１０に示
すように周期Ｔが互いに逆相であり、非オーバーラップ
期間ＴS を持つクロック信号φおよび〔外１〕で開閉制
御され、入力信号を各キャパシタにて充放電サンプリン
グし、等価的に抵抗を作ることにより多種類の回路を構
成することができる。このようにして構成されたスイッ
チトキャパシタ回路の伝達関数の係数は、キャパシタの
絶対容量ではなく相対的な容量比で決まり、この容量比
を可変制御することにより、可変フィルタなどの可変係
数スイッチトキャパシタ回路が構成される。
主にスイッチトキャパシタと演算増幅器により構成さ
れ、クロック１が“Ｈ”時に短絡するスイッチおよびク
ロック２が“Ｈ”時に短絡するスイッチは、図１０に示
すように周期Ｔが互いに逆相であり、非オーバーラップ
期間ＴS を持つクロック信号φおよび〔外１〕で開閉制
御され、入力信号を各キャパシタにて充放電サンプリン
グし、等価的に抵抗を作ることにより多種類の回路を構
成することができる。このようにして構成されたスイッ
チトキャパシタ回路の伝達関数の係数は、キャパシタの
絶対容量ではなく相対的な容量比で決まり、この容量比
を可変制御することにより、可変フィルタなどの可変係
数スイッチトキャパシタ回路が構成される。
【０００３】
【外１】 図５は、従来の回路構成による８ｂｉｔの可変ゲイン設
定回路を示す図である。入力端子１から入った入力信号
は入力段のサンプリングキャパシタの総容量と被転送用
のキャパシタ８との容量比でゲイン調整される。このと
き、ある８ｂｉｔのデータでＤ１〜Ｄ８のゲイン可変用
選択スイッチ５ｂをＯＮ／ＯＦＦ制御することにより、
入力段のサンプリングキャパシタの総容量を可変設定
し、次式に示すようなゲインを得ることができる。
定回路を示す図である。入力端子１から入った入力信号
は入力段のサンプリングキャパシタの総容量と被転送用
のキャパシタ８との容量比でゲイン調整される。このと
き、ある８ｂｉｔのデータでＤ１〜Ｄ８のゲイン可変用
選択スイッチ５ｂをＯＮ／ＯＦＦ制御することにより、
入力段のサンプリングキャパシタの総容量を可変設定
し、次式に示すようなゲインを得ることができる。
【０００４】
【数１】 ここで、サンプリングキャパシタの総容量とは、入力信
号の固定サンプリングを行う並列キャパシタ７の容量と
データにより設定選択されたゲイン可変用キャパシタ６
の総容量との合計容量値である。
号の固定サンプリングを行う並列キャパシタ７の容量と
データにより設定選択されたゲイン可変用キャパシタ６
の総容量との合計容量値である。
【０００５】従って、図５に示す回路のゲインは、
【０００６】
【数２】 のように、２５６段階に可変設定できる。このように多
段階に可変設定する場合には、非常に大きな容量比を必
要とし、その結果、多数のユニットキャパシタが必要と
なる。図５の場合、ゲイン可変用キャパシタ６の総数は
２５５ユニットとなる。一方、プロセス技術の制約上、
容量比の精度は、キャパシタの容量値が小さくなるほど
悪くなるために、単位キャパシタを小さくするには限界
がある。従って、大きな容量比を実現するには、全キャ
パシタ容量が大きくなり、レイアウト面積が増大するこ
とになる。また、全体的なキャパシタ容量が大きくなる
と、これらを高速に充放電させるために、駆動能力の大
きな演算増幅器が必要となり、消費電流の増大を招く。
段階に可変設定する場合には、非常に大きな容量比を必
要とし、その結果、多数のユニットキャパシタが必要と
なる。図５の場合、ゲイン可変用キャパシタ６の総数は
２５５ユニットとなる。一方、プロセス技術の制約上、
容量比の精度は、キャパシタの容量値が小さくなるほど
悪くなるために、単位キャパシタを小さくするには限界
がある。従って、大きな容量比を実現するには、全キャ
パシタ容量が大きくなり、レイアウト面積が増大するこ
とになる。また、全体的なキャパシタ容量が大きくなる
と、これらを高速に充放電させるために、駆動能力の大
きな演算増幅器が必要となり、消費電流の増大を招く。
【０００７】これらの問題を解決するために、図６に示
すように３群のキャパシタを梯子型に接続し、等価的に
容量比を増大する方法が提案された。図７は図６の一部
を取り出した梯子型回路の基本構成である。スイッチ３
をＯＮ、スイッチ４をＯＦＦにしてＣ1 、Ｃ2 、Ｃ3 の
キャパシタに入力信号を充電した後、スイッチ３ａをＯ
ＦＦ、スイッチ４ａをＯＮにしてキャパシタＣ3 の電荷
のみを次段回路に転送する。転送される電荷Ｑ3 は、
すように３群のキャパシタを梯子型に接続し、等価的に
容量比を増大する方法が提案された。図７は図６の一部
を取り出した梯子型回路の基本構成である。スイッチ３
をＯＮ、スイッチ４をＯＦＦにしてＣ1 、Ｃ2 、Ｃ3 の
キャパシタに入力信号を充電した後、スイッチ３ａをＯ
ＦＦ、スイッチ４ａをＯＮにしてキャパシタＣ3 の電荷
のみを次段回路に転送する。転送される電荷Ｑ3 は、
【０００８】
【数３】 であり、Ｃ3 を１ユニットのキャパシタとすると、等価
的にキャパシタが１ユニットの場合の容量比のＣ1 ／
（Ｃ1 ＋Ｃ2 ＋Ｃ3 ）倍の容量比を作ることができる。
ここでＣ1 ／（Ｃ1 ＋Ｃ2 ＋Ｃ3 ）＜Ｃ1 、Ｃ2 、Ｃ3
であるので、この等価的な容量比は１ユニットのキャパ
シタより小さくでき、結果として総キャパシタ容量を削
減できる。
的にキャパシタが１ユニットの場合の容量比のＣ1 ／
（Ｃ1 ＋Ｃ2 ＋Ｃ3 ）倍の容量比を作ることができる。
ここでＣ1 ／（Ｃ1 ＋Ｃ2 ＋Ｃ3 ）＜Ｃ1 、Ｃ2 、Ｃ3
であるので、この等価的な容量比は１ユニットのキャパ
シタより小さくでき、結果として総キャパシタ容量を削
減できる。
【０００９】図６に示す回路は、図５に示す従来例の回
路の全キャパシタの容量比を一定のまま、つまり、入力
信号のゲイン設定値を維持しつつ、全キャパシタ（ゲイ
ン可変用キャパシタ６、固定サンプリングを行う並列キ
ャパシタ７、被転送用のキャパシタ８）の総容量値を削
減し、等価的な絶対容量値としては１／６４にした回路
である。例えば、図５に示すスイッチＤ１で制御するゲ
イン可変用キャパシタ６の容量１ユニットが、図６では
６４ユニット使用して図５に示す例に比べて容量比１／
６４を実現している。その結果、固定サンプリング用の
並列キャパシタ７、被転送用のキャパシタ８の容量を１
／６４で構成することができ、全体として図５に示す回
路の場合、ゲイン可変用キャパシタ６が２５５ユニット
必要だったのに対して図６に示す回路では１３１ユニッ
トに削減できる。
路の全キャパシタの容量比を一定のまま、つまり、入力
信号のゲイン設定値を維持しつつ、全キャパシタ（ゲイ
ン可変用キャパシタ６、固定サンプリングを行う並列キ
ャパシタ７、被転送用のキャパシタ８）の総容量値を削
減し、等価的な絶対容量値としては１／６４にした回路
である。例えば、図５に示すスイッチＤ１で制御するゲ
イン可変用キャパシタ６の容量１ユニットが、図６では
６４ユニット使用して図５に示す例に比べて容量比１／
６４を実現している。その結果、固定サンプリング用の
並列キャパシタ７、被転送用のキャパシタ８の容量を１
／６４で構成することができ、全体として図５に示す回
路の場合、ゲイン可変用キャパシタ６が２５５ユニット
必要だったのに対して図６に示す回路では１３１ユニッ
トに削減できる。
【００１０】また、図８は図６および図７に示す梯子型
変換をさらに１段増やしたもので、図９はその基本構成
部である。図７で説明したと同様に次段回路に転送され
る電荷Ｑ5 は、
変換をさらに１段増やしたもので、図９はその基本構成
部である。図７で説明したと同様に次段回路に転送され
る電荷Ｑ5 は、
【００１１】
【数４】 であり、Ｃ5 を１ユニットとすると、等価的にＣ1 Ｃ3
／｛（Ｃ1 ＋Ｃ2 ）・（Ｃ3 ＋Ｃ4 ＋１）＋（Ｃ4 ＋
１）｝倍の１ユニットより小さな容量比を作ることがで
きる。Ｃ1 〜Ｃ5 を摘切に選べば図７に示す梯子型回路
より少ないユニットキャパシタで大きな容量比を構成す
ることができる。
／｛（Ｃ1 ＋Ｃ2 ）・（Ｃ3 ＋Ｃ4 ＋１）＋（Ｃ4 ＋
１）｝倍の１ユニットより小さな容量比を作ることがで
きる。Ｃ1 〜Ｃ5 を摘切に選べば図７に示す梯子型回路
より少ないユニットキャパシタで大きな容量比を構成す
ることができる。
【００１２】例えば、図６に示すスイッチＤ１で制御す
る梯子型回路は、ユニットキャパシタ６４個で容量比１
／６４を作っているが、図８に示すπ型梯子型回路で
は、１／６４の容量比を１７個のユニットキャパシタで
実現している。このようにして、全部のゲイン可変用キ
ャパシタは６５ユニットとなり図６に示す回路の約半分
で構成することができる。
る梯子型回路は、ユニットキャパシタ６４個で容量比１
／６４を作っているが、図８に示すπ型梯子型回路で
は、１／６４の容量比を１７個のユニットキャパシタで
実現している。このようにして、全部のゲイン可変用キ
ャパシタは６５ユニットとなり図６に示す回路の約半分
で構成することができる。
【００１３】以上説明したように、従来の回路は一つの
可変用等価容量比を一つのスイッチにより選択するよう
に構成されていた。
可変用等価容量比を一つのスイッチにより選択するよう
に構成されていた。
【００１４】前述の各図面において、キャパシタに付し
た定数値は、絶対的な容量値ではなく、ユニットキャパ
シタＣUNIT（単位キャパシタの容量値であり、スイッチ
トキャパシタ回路で使用する各種容量値のキャパシタ
は、すべてこの単位キャパシタを最小単位として、並列
接続することにより作られる）の数量を表している。
た定数値は、絶対的な容量値ではなく、ユニットキャパ
シタＣUNIT（単位キャパシタの容量値であり、スイッチ
トキャパシタ回路で使用する各種容量値のキャパシタ
は、すべてこの単位キャパシタを最小単位として、並列
接続することにより作られる）の数量を表している。
【００１５】
【発明が解決しようとする課題】このような従来の可変
容量比設定の回路構成では、大きな容量比を持つ多種類
の等価容量比回路各々をそれぞれ１種類の等価容量比と
して、一つのスイッチで選択するように構成されている
ために、多数のユニットキャパシタが必要となり、した
がってレイアウト面積が増大し、高い駆動能力の演算増
幅器を必要とする問題があった。
容量比設定の回路構成では、大きな容量比を持つ多種類
の等価容量比回路各々をそれぞれ１種類の等価容量比と
して、一つのスイッチで選択するように構成されている
ために、多数のユニットキャパシタが必要となり、した
がってレイアウト面積が増大し、高い駆動能力の演算増
幅器を必要とする問題があった。
【００１６】本発明はこのような問題を解決するもの
で、ユニットキャパシタの数を少なくしてレイアウト面
積を小さくし、演算増幅器の駆動能力を低くすることが
できるスイッチトキャパシタ回路を提供することを目的
とする。
で、ユニットキャパシタの数を少なくしてレイアウト面
積を小さくし、演算増幅器の駆動能力を低くすることが
できるスイッチトキャパシタ回路を提供することを目的
とする。
【００１７】
【課題を解決するための手段】本発明は、入力端子と固
定電位点間に直列に接続され、互いに逆相で開閉制御さ
れる第一のスイッチおよび第二スイッチと、出力と固定
電位点間に直列に接続され互いに逆相で開閉制御される
第三のスイッチおよび第四のスイッチとを備え、この第
三のスイッチおよび第四のスイッチの接続点と固定電位
点間に、互いに逆相で開閉制御される一対のデータ切り
換え用スイッチが並列に複数組接続され、この並列の複
数組のデータ切り換え用スイッチのそれぞれの接続点に
その一端が接続されその他端が１点で接続された複数の
ゲイン可変用キャパシタと、前記第一のスイッチおよび
前記第二のスイッチの接続点と前記複数個のゲイン可変
用キャパシタの同一接続点との間に接続された少なくと
も１個の固定直列キャパシタと、前記ゲイン可変用キャ
パシタの同一接続点と固定電位点との間に接続された少
なくとも１個の並列キャパシタとを備えたことを特徴と
する。
定電位点間に直列に接続され、互いに逆相で開閉制御さ
れる第一のスイッチおよび第二スイッチと、出力と固定
電位点間に直列に接続され互いに逆相で開閉制御される
第三のスイッチおよび第四のスイッチとを備え、この第
三のスイッチおよび第四のスイッチの接続点と固定電位
点間に、互いに逆相で開閉制御される一対のデータ切り
換え用スイッチが並列に複数組接続され、この並列の複
数組のデータ切り換え用スイッチのそれぞれの接続点に
その一端が接続されその他端が１点で接続された複数の
ゲイン可変用キャパシタと、前記第一のスイッチおよび
前記第二のスイッチの接続点と前記複数個のゲイン可変
用キャパシタの同一接続点との間に接続された少なくと
も１個の固定直列キャパシタと、前記ゲイン可変用キャ
パシタの同一接続点と固定電位点との間に接続された少
なくとも１個の並列キャパシタとを備えたことを特徴と
する。
【００１８】前記データ切り換え用スイッチの接続点に
接続された係数可変用キャパシタの容量値は、それぞれ
単位容量の２のべき乗倍であり、前記固定直列キャパシ
タが複数個の場合に、そのすべての相互接続間と固定電
位点との間に接続された少なくとも１個の並列キャパシ
タを備えることが望ましく、前記入力端子と前記出力と
は入れ換えて配置することができる。
接続された係数可変用キャパシタの容量値は、それぞれ
単位容量の２のべき乗倍であり、前記固定直列キャパシ
タが複数個の場合に、そのすべての相互接続間と固定電
位点との間に接続された少なくとも１個の並列キャパシ
タを備えることが望ましく、前記入力端子と前記出力と
は入れ換えて配置することができる。
【００１９】また、非反転入力が固定電位点に接続され
前記第四のスイッチの出力が反転入力に接続された演算
増幅器を備え、さらに、この演算増幅器の反転入力と出
力端子との間に設けられたキャパシタと、前記演算増幅
器の出力端子と固定電位点間に直列に接続され互いに逆
相で開閉制御される第五のスイッチおよび第六のスイッ
チと、前記第三のスイッチおよび前記第四のスイッチの
接続点と前記第五のスイッチおよび前記第六のスイッチ
の接続点との間に接続されたキャパシタとを備えること
が望ましい。
前記第四のスイッチの出力が反転入力に接続された演算
増幅器を備え、さらに、この演算増幅器の反転入力と出
力端子との間に設けられたキャパシタと、前記演算増幅
器の出力端子と固定電位点間に直列に接続され互いに逆
相で開閉制御される第五のスイッチおよび第六のスイッ
チと、前記第三のスイッチおよび前記第四のスイッチの
接続点と前記第五のスイッチおよび前記第六のスイッチ
の接続点との間に接続されたキャパシタとを備えること
が望ましい。
【００２０】
【作用】一種類で大容量比を構成している等価容量比回
路の次段への電荷転送用キャパシタを多種類設け、それ
ぞれのキャパシタをスイッチで切り換え転送する電荷量
を調整し、等価的に様々な容量比を設定して一つの等価
容量比回路を有効に使用する。
路の次段への電荷転送用キャパシタを多種類設け、それ
ぞれのキャパシタをスイッチで切り換え転送する電荷量
を調整し、等価的に様々な容量比を設定して一つの等価
容量比回路を有効に使用する。
【００２１】これにより、使用する単位キャパシタのユ
ニット数を削減することができ、したがって、チップの
レイアウト面積を小さくすることが可能となり、演算増
幅器の駆動能力をより低くすることができる。
ニット数を削減することができ、したがって、チップの
レイアウト面積を小さくすることが可能となり、演算増
幅器の駆動能力をより低くすることができる。
【００２２】
【実施例】次に、本発明実施例を図面に基づいて説明す
る。
る。
【００２３】（第一実施例）図１は本発明第一実施例の
回路構成を示す図、図２は本発明第一実施例における主
要部分の構成を示す図である。
回路構成を示す図、図２は本発明第一実施例における主
要部分の構成を示す図である。
【００２４】本発明第一実施例は、入力端子１と固定電
位点１０間に直列に接続され、互いに逆相で開閉制御さ
れる第一のスイッチ３および第二のスイッチ４と、出力
２ａと固定電位点１０間に直列に接続され互いに逆相で
開閉制御される第三のスイッチ３ａおよび第四のスイッ
チ４ａとを備え、この第三のスイッチ３ａおよび第四の
スイッチ４ａの接続点と固定電位点１０間に、互いに逆
相で開閉制御される一対のデータ切り換え用スイッチ５
が並列に複数組接続され、この並列の複数組のデータ切
り換え用スイッチ５のそれぞれの接続点にその一端が接
続されその他端が１点で接続された複数のゲイン可変用
キャパシタ６と、第一のスイッチ３および第二のスイッ
チ４の接続点と複数個のゲイン可変用キャパシタ６の同
一接続点との間に接続された少なくとも１個の固定直列
キャパシタ６ａと、ゲイン可変用キャパシタ６の同一接
続点と固定電位点との間に接続された少なくとも１個の
並列キャパシタ６ｂと、固定直列キャパシタ６ａが複数
個の場合に、固定直列キャパシタ６ａの全ての相互接続
間と固定電位点１０との間に接続された少なくとも１個
の並列キャパシタ７と、非反転入力が固定電位点１０に
接続され反転入力が出力２ａに接続された演算増幅器１
１とを備え、この演算増幅器１１の反転入力と出力端子
２との間に設けられた出力のホールディングを行うキャ
パシタ９と、演算増幅器の出力端子２と固定電位点１０
との間に直列に接続され互いに逆相で開閉制御される第
五のスイッチ３ｂおよび第六のスイッチ４ｂと、第三の
スイッチ３ａおよび第四のスイッチ４ａの接続点と第５
のスイッチ３ｂおよび第六のスイッチ４ｂの接続点との
間に接続された被転送用のキャパシタ８とを備える。
位点１０間に直列に接続され、互いに逆相で開閉制御さ
れる第一のスイッチ３および第二のスイッチ４と、出力
２ａと固定電位点１０間に直列に接続され互いに逆相で
開閉制御される第三のスイッチ３ａおよび第四のスイッ
チ４ａとを備え、この第三のスイッチ３ａおよび第四の
スイッチ４ａの接続点と固定電位点１０間に、互いに逆
相で開閉制御される一対のデータ切り換え用スイッチ５
が並列に複数組接続され、この並列の複数組のデータ切
り換え用スイッチ５のそれぞれの接続点にその一端が接
続されその他端が１点で接続された複数のゲイン可変用
キャパシタ６と、第一のスイッチ３および第二のスイッ
チ４の接続点と複数個のゲイン可変用キャパシタ６の同
一接続点との間に接続された少なくとも１個の固定直列
キャパシタ６ａと、ゲイン可変用キャパシタ６の同一接
続点と固定電位点との間に接続された少なくとも１個の
並列キャパシタ６ｂと、固定直列キャパシタ６ａが複数
個の場合に、固定直列キャパシタ６ａの全ての相互接続
間と固定電位点１０との間に接続された少なくとも１個
の並列キャパシタ７と、非反転入力が固定電位点１０に
接続され反転入力が出力２ａに接続された演算増幅器１
１とを備え、この演算増幅器１１の反転入力と出力端子
２との間に設けられた出力のホールディングを行うキャ
パシタ９と、演算増幅器の出力端子２と固定電位点１０
との間に直列に接続され互いに逆相で開閉制御される第
五のスイッチ３ｂおよび第六のスイッチ４ｂと、第三の
スイッチ３ａおよび第四のスイッチ４ａの接続点と第５
のスイッチ３ｂおよび第六のスイッチ４ｂの接続点との
間に接続された被転送用のキャパシタ８とを備える。
【００２５】本第一実施例は、図６に示す従来例回路に
おいて容量比１／６４、１／３２、１／１６、１／８、
１／４を構成し、スイッチＤ１、Ｄ２、Ｄ３、Ｄ４、Ｄ
５にて制御する等価容量構成部に適用されたものであ
る。この一つの梯子型回路で５つの容量比を構成する方
法について図２を参照して説明する。
おいて容量比１／６４、１／３２、１／１６、１／８、
１／４を構成し、スイッチＤ１、Ｄ２、Ｄ３、Ｄ４、Ｄ
５にて制御する等価容量構成部に適用されたものであ
る。この一つの梯子型回路で５つの容量比を構成する方
法について図２を参照して説明する。
【００２６】スイッチ５のＤ１〜ＤＮ、〔外２〕によ
り、ＣV1〜ＣVNの各ゲイン可変用キャパシタ６の一方の
電極をアナロググランド側、または次段回路への出力側
に選択接続する。第一のスイッチ３がＯＮして入力信号
を各キャパシタでサンプリングすると、このときのノー
ドＭの電圧ＶM は、
り、ＣV1〜ＣVNの各ゲイン可変用キャパシタ６の一方の
電極をアナロググランド側、または次段回路への出力側
に選択接続する。第一のスイッチ３がＯＮして入力信号
を各キャパシタでサンプリングすると、このときのノー
ドＭの電圧ＶM は、
【００２７】
【数５】 となり、各データ切り換え用スイッチ５のＤ１〜ＤＮ、
〔外２〕の状態にかかわらず一定となる。
〔外２〕の状態にかかわらず一定となる。
【００２８】
【外２】 次に、第二のスイッチ４がＯＮしたとき、ゲイン可変用
キャパシタ６のＣV1〜ＣVNのうちデータ切り換え用スイ
ッチ５のＤ１〜ＤＮ、〔外２〕により、次段回路側へ接
続されているキャパシタ（ＣCH1 〜ＣCHM とする）すべ
てに充電されている次の電荷ＱV が転送される。
キャパシタ６のＣV1〜ＣVNのうちデータ切り換え用スイ
ッチ５のＤ１〜ＤＮ、〔外２〕により、次段回路側へ接
続されているキャパシタ（ＣCH1 〜ＣCHM とする）すべ
てに充電されている次の電荷ＱV が転送される。
【００２９】
【数６】 従って、各データ切り換え用スイッチ５のＤ１〜ＤＮ、
〔外２〕のＯＮ／ＯＦＦを制御するデータによって作ら
れる等価容量比は、
〔外２〕のＯＮ／ＯＦＦを制御するデータによって作ら
れる等価容量比は、
【００３０】
【数７】 となる。このようにして多種類の容量比を実現すること
ができる。
ができる。
【００３１】これをゲイン調整回路に適用した本第一実
施例は、図２に示す回路において、Ｃ1 ＝１、Ｃ2 ＝３
２、ＣV1＝１、ＣV2＝２、ＣV3＝４、ＣV4＝８、ＣV5＝
１６、（Ｎ＝５）とした回路構成を含み、例えば、デー
タ切り換え用スイッチ５のＤ１のみＯＮ、Ｄ２〜Ｄ５が
全てＯＦＦ時には、容量比は１／６４で、スイッチＤ１
〜Ｄ５全てがＯＮ時には、３１／６４となる。
施例は、図２に示す回路において、Ｃ1 ＝１、Ｃ2 ＝３
２、ＣV1＝１、ＣV2＝２、ＣV3＝４、ＣV4＝８、ＣV5＝
１６、（Ｎ＝５）とした回路構成を含み、例えば、デー
タ切り換え用スイッチ５のＤ１のみＯＮ、Ｄ２〜Ｄ５が
全てＯＦＦ時には、容量比は１／６４で、スイッチＤ１
〜Ｄ５全てがＯＮ時には、３１／６４となる。
【００３２】このように、各スイッチをＯＮ／ＯＦＦ制
御することにより、１／６４から３１／６４まで以下の
ように容量比を設定することができる。
御することにより、１／６４から３１／６４まで以下の
ように容量比を設定することができる。
【００３３】
【数８】 そして、図１に示す回路全体としては、このゲイン可変
用キャパシタ６、並列キャパシタ（固定サンプリングキ
ャパシタ）７、被転送用のキャパシタ８の比で、
用キャパシタ６、並列キャパシタ（固定サンプリングキ
ャパシタ）７、被転送用のキャパシタ８の比で、
【００３４】
【数９】 と、２５６段階にゲインが設定できる。この構成によ
り、図６に示した従来例に比べ、１３１ユニットが７１
ユニットになり６０２ユニットのキャパシタを削減する
ことができる。
り、図６に示した従来例に比べ、１３１ユニットが７１
ユニットになり６０２ユニットのキャパシタを削減する
ことができる。
【００３５】（第二実施例）図３は本発明第二実施例の
回路の構成を示す図、図４は本発明第二実施例における
主要部分の構成を示す図である。
回路の構成を示す図、図４は本発明第二実施例における
主要部分の構成を示す図である。
【００３６】本発明第二実施例は、基本的には第一実施
例同様に構成され、等価容量１／１６、１／３２、１／
６４に適用される。
例同様に構成され、等価容量１／１６、１／３２、１／
６４に適用される。
【００３７】その動作も第一実施例同様に、ゲイン可変
用キャパシタ６のＣV1〜ＣVNをアナロググランド、また
は次段回路に選択接続され、入力信号を各キャパシタに
てサンプリングしたときのノードＭの電圧ＶM は、
用キャパシタ６のＣV1〜ＣVNをアナロググランド、また
は次段回路に選択接続され、入力信号を各キャパシタに
てサンプリングしたときのノードＭの電圧ＶM は、
【００３８】
【数１０】 １であり、ゲイン可変用キャパシタ６のＣV1〜ＣVNの接
続に関係なく、一定となる。そして、次段へ転送される
電荷ＱV は、
続に関係なく、一定となる。そして、次段へ転送される
電荷ＱV は、
【００３９】
【数１１】 となり、その等価容量比は、
【００４０】
【数１２】 となり、多種類の等価容量を実現することができる。
【００４１】これをゲイン調整回路に適用した本第二実
施例は、図４において、Ｃ1 ＝１、Ｃ2 ＝３、Ｃ3 ＝
１、Ｃ4 ＝５、ＣV1＝１、ＣV2＝２、ＣV3＝４、（Ｎ＝
３）とした場合で、例えば、データ切り換え用スイッチ
５のＤ１のみＯＮ、Ｄ２、Ｄ３が全てＯＦＦ時には、容
量比は１／６４となり、スイッチＤ１、Ｄ２、Ｄ３全て
がＯＮ時には７／６４となり、ここでは、
施例は、図４において、Ｃ1 ＝１、Ｃ2 ＝３、Ｃ3 ＝
１、Ｃ4 ＝５、ＣV1＝１、ＣV2＝２、ＣV3＝４、（Ｎ＝
３）とした場合で、例えば、データ切り換え用スイッチ
５のＤ１のみＯＮ、Ｄ２、Ｄ３が全てＯＦＦ時には、容
量比は１／６４となり、スイッチＤ１、Ｄ２、Ｄ３全て
がＯＮ時には７／６４となり、ここでは、
【００４２】
【数１３】 の容量比を設定することができる。以上の構成によりゲ
イン可変用キャパシタ６を６５ユニットから３６ユニッ
トまで削減することができる。
イン可変用キャパシタ６を６５ユニットから３６ユニッ
トまで削減することができる。
【００４３】前述の各図面において、キャパシタに付し
た定数値は、絶対的な容量値ではなく、ユニットキャパ
シタＣUNIT（単位キャパシタの容量値であり、スイッチ
トキャパシタ回路で使用する各種容量値のキャパシタ
は、すべてこの単位キャパシタを最小単位として、並列
接続することにより作られる）の数量を表している。
た定数値は、絶対的な容量値ではなく、ユニットキャパ
シタＣUNIT（単位キャパシタの容量値であり、スイッチ
トキャパシタ回路で使用する各種容量値のキャパシタ
は、すべてこの単位キャパシタを最小単位として、並列
接続することにより作られる）の数量を表している。
【００４４】
【発明の効果】以上説明したように本発明によれば、使
用する単位キャパシタのユニット数を削減することがで
きるため、演算増幅器の駆動能力をより低く設計するこ
とができ、また、チップのレイアウト面積を小さくする
ことができる効果がある。
用する単位キャパシタのユニット数を削減することがで
きるため、演算増幅器の駆動能力をより低く設計するこ
とができ、また、チップのレイアウト面積を小さくする
ことができる効果がある。
【図１】本発明第一実施例の回路の構成を示す図。
【図２】本発明第一実施例における主要部分の構成を示
す図。
す図。
【図３】本発明第二実施例の回路の構成を示す図。
【図４】本発明第二実施例における主要部分の構成を示
す図。
す図。
【図５】従来例における多段階可変設定型回路の構成を
示す図。
示す図。
【図６】従来例における梯子型回路の構成を示す図。
【図７】図６に示す回路の等価容量構成主要部を示す
図。
図。
【図８】従来例におけるπ型梯子型回路の構成を示す
図。
図。
【図９】図８に示す回路の等価容量構成主要部を示す
図。
図。
【図１０】従来例における制御用クロック信号のタイミ
ング例を示す図。
ング例を示す図。
１ 入力端子 ２ 出力端子 ３ 第一のスイッチ ３ａ 第三のスイッチ ３ｂ 第五のスイッチ ４ 第二のスイッチ ４ａ 第四のスイッチ ４ｂ 第六のスイッチ ５ データ切り換え用スイッチ ５ｂ ゲイン可変用選択スイッチ ６ ゲイン可変用キャパシタ ６ａ 固定直列キャパシタ ６ｂ、７ 並列キャパシタ ８、９ キャパシタ １０ 固定電位点 １１ 演算増幅器
Claims (5)
- 【請求項１】 入力端子（１）と固定電位点（１０）間
に直列に接続され、互いに逆相で開閉制御される第一の
スイッチ（３）および第二のスイッチ（４）と、 出力（２ａ）と固定電位点（１０）間に直列に接続され
互いに逆相で開閉制御される第三のスイッチ（３ａ）お
よび第四のスイッチ（４ａ）と を備え、 この第三のスイッチおよび第四のスイッチの接続点と固
定電位点（１０）間に、互いに逆相で開閉制御される一
対のデータ切り換え用スイッチ（５）が並列に複数組接
続され、 この並列の複数組のデータ切り換え用スイッチのそれぞ
れの接続点にその一端が接続されその他端が１点で接続
された複数のゲイン可変用キャパシタ（６）と、 前記第一のスイッチおよび前記第二のスイッチの接続点
と前記複数個の係数可変用のキャパシタの同一接続点と
の間に接続された少なくとも１個の固定直列キャパシタ
（６ａ）と、 前記ゲイン可変用キャパシタの同一接続点と固定電位点
との間に接続された少なくとも１個の並列キャパシタ
（６ｂ）と を備えたことを特徴とするスイッチトキャパシタ回路。 - 【請求項２】 前記データ切り換え用スイッチの接続点
に接続されたゲイン可変用キャパシタの容量値は、それ
ぞれ単位容量の２のべき乗倍である請求項１記載のスイ
ッチトキャパシタ回路。 - 【請求項３】 前記固定直列キャパシタが複数個の場合
に、そのすべての相互接続間と固定電位点との間に接続
された少なくとも１個の並列キャパシタ（６ｂ）を備え
た請求項１記載のスイッチトキャパシタ回路。 - 【請求項４】 前記入力端子と前記出力とが入れ換えて
配置された請求項１記載のスイッチトキャパシタ回路。 - 【請求項５】 非反転入力が固定電位点に接続され、反
転入力が前記出力（２ａ）に接続された演算増幅器（１
１）を備え、 さらに、前記出力（２ａ）と前記演算増幅器の出力端子
との間に設けられたキャパシタ（９）と、 前記演算増幅器の出力端子と固定電位点間に直列に接続
され互いに逆相で開閉制御される第五のスイッチ（３
ｂ）および第六のスイッチ（４ｂ）と、 前記第三のスイッチおよび前記第四のスイッチの接続点
と前記第五のスイッチおよび前記第六のスイッチの接続
点との間に接続されたキャパシタ（８）と を備えた請求項１ないし３のいずれかに記載のスイッチ
トキャパシタ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4312416A JPH088465B2 (ja) | 1992-11-20 | 1992-11-20 | スイッチトキャパシタ回路 |
| DE69325875T DE69325875T2 (de) | 1992-11-20 | 1993-11-19 | Schaltung mit geschalteten Kapazitäten |
| CA002109561A CA2109561C (en) | 1992-11-20 | 1993-11-19 | Switched capacitor circuit having reduced capacitance units |
| EP93309235A EP0599557B1 (en) | 1992-11-20 | 1993-11-19 | Switched capacitor circuit |
| US08/156,812 US5440306A (en) | 1992-11-20 | 1993-11-22 | Switched capacitor circuit having reduced capacitance units |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4312416A JPH088465B2 (ja) | 1992-11-20 | 1992-11-20 | スイッチトキャパシタ回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH06164323A JPH06164323A (ja) | 1994-06-10 |
| JPH088465B2 true JPH088465B2 (ja) | 1996-01-29 |
Family
ID=18028971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4312416A Expired - Fee Related JPH088465B2 (ja) | 1992-11-20 | 1992-11-20 | スイッチトキャパシタ回路 |
Country Status (5)
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| EP (1) | EP0599557B1 (ja) |
| JP (1) | JPH088465B2 (ja) |
| CA (1) | CA2109561C (ja) |
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| US6621445B1 (en) * | 2002-06-24 | 2003-09-16 | Intel Corporation | Low power reference buffer circuit utilizing switched capacitors |
| US20040226773A1 (en) * | 2003-05-01 | 2004-11-18 | Jeffrey Beaver | Rotation limiter for center-folding ladder |
| TW200827755A (en) | 2006-09-11 | 2008-07-01 | Sony Corp | Charge sampling filter circuit and charge sampling method |
| CN101355347B (zh) * | 2007-07-25 | 2010-07-21 | 盛群半导体股份有限公司 | 线性可程序开关电容增益放大器 |
| US7663352B2 (en) * | 2007-08-27 | 2010-02-16 | System General Corp. | Control circuit for measuring and regulating output current of CCM power converter |
| KR100937403B1 (ko) * | 2007-10-05 | 2010-01-19 | 한국전자통신연구원 | 높은 전압 이득 선형성을 갖는 스위치드-커패시터 가변이득 증폭기 |
| US20110032143A1 (en) * | 2009-08-05 | 2011-02-10 | Yulan Sun | Fixed User Terminal for Inclined Orbit Satellite Operation |
| US8106803B2 (en) * | 2009-09-22 | 2012-01-31 | Broadcom Corporation | Discharge digital-to-analog converter |
| US9641201B2 (en) * | 2014-04-29 | 2017-05-02 | Infineon Technologies Ag | System and method for a radio frequency integrated circuit |
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|---|---|---|---|---|
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| JPS57160212A (en) * | 1981-03-27 | 1982-10-02 | Fujitsu Ltd | Switched capacitor filter |
| JPS63224415A (ja) * | 1987-03-13 | 1988-09-19 | Toshiba Corp | デイジタル−アナログ変換器 |
| NL8700983A (nl) * | 1987-04-27 | 1988-11-16 | Philips Nv | Digitaal-analoog omzetter. |
| WO1989002192A1 (en) * | 1987-08-28 | 1989-03-09 | The University Of Melbourne | Switched capacitor circuit |
| US5274376A (en) * | 1992-04-01 | 1993-12-28 | Texas Instruments Incorporated | Multi-mode digital to analog converter and method |
-
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- 1992-11-20 JP JP4312416A patent/JPH088465B2/ja not_active Expired - Fee Related
-
1993
- 1993-11-19 DE DE69325875T patent/DE69325875T2/de not_active Expired - Fee Related
- 1993-11-19 EP EP93309235A patent/EP0599557B1/en not_active Expired - Lifetime
- 1993-11-19 CA CA002109561A patent/CA2109561C/en not_active Expired - Fee Related
- 1993-11-22 US US08/156,812 patent/US5440306A/en not_active Expired - Fee Related
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| DE69325875D1 (de) | 1999-09-09 |
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| EP0599557A3 (en) | 1995-09-20 |
| EP0599557B1 (en) | 1999-08-04 |
| JPH06164323A (ja) | 1994-06-10 |
| CA2109561C (en) | 1997-09-23 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |