JPS6243563B2 - - Google Patents
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- JPS6243563B2 JPS6243563B2 JP11447880A JP11447880A JPS6243563B2 JP S6243563 B2 JPS6243563 B2 JP S6243563B2 JP 11447880 A JP11447880 A JP 11447880A JP 11447880 A JP11447880 A JP 11447880A JP S6243563 B2 JPS6243563 B2 JP S6243563B2
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- capacitor
- charge
- weighting coefficient
- capacitors
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- 239000003990 capacitor Substances 0.000 claims description 88
- 238000005070 sampling Methods 0.000 claims description 19
- 230000010354 integration Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 11
- 238000004965 Hartree-Fock calculation Methods 0.000 description 4
- 208000033707 Early-onset X-linked optic atrophy Diseases 0.000 description 2
- 208000025019 optic atrophy 2 Diseases 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H19/00—Networks using time-varying elements, e.g. N-path filters
- H03H19/004—Switched capacitor networks
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Filters That Use Time-Delay Elements (AREA)
Description
【発明の詳細な説明】
本発明は、フイルタ特性を任意に変更設定し得
るプログラマブル・スイツチド・キヤパシタ・フ
イルタに関するものである。
るプログラマブル・スイツチド・キヤパシタ・フ
イルタに関するものである。
スイツチとキヤパシタと演算増幅器とを組合せ
たスイツチド・キヤパシタ・フイルタ（以下
SCFと略称する）は、MOS LSI技術等の発達に
よりモノリシツク集積回路化が可能になり、又フ
イルタ特性はキヤパシタの容量そのものではな
く、容量比で決まり、温度特性が優れているの
で、各種の用途に開発が進められている。
たスイツチド・キヤパシタ・フイルタ（以下
SCFと略称する）は、MOS LSI技術等の発達に
よりモノリシツク集積回路化が可能になり、又フ
イルタ特性はキヤパシタの容量そのものではな
く、容量比で決まり、温度特性が優れているの
で、各種の用途に開発が進められている。
第１図は従来のSCFの要部回路図であり、双
２次回路（Biguad回路）の例を示すものであ
る。同図に於いて、SW１〜SW５はトランジス
タ等からなるスイツチ、Ｃ，K0C〜K4Cはキヤパ
シタ、OP１，OP２は演算増幅器であり、この
SCFの等価回路は第２図に示すものとなり、サ
ンプリング周期をＴとすると、α０＝Ｋ０／Ｔ、α１ ＝Ｋ１／Ｔ、α２＝Ｋ２／Ｔ、α３＝K3、α４＝Ｋ４／
Ｔの関係と なる。又−１／Ｓはスイツチド・キヤパシタ積分器関 数を近似的にアナログ積分器関数で表わしたもの
である。
２次回路（Biguad回路）の例を示すものであ
る。同図に於いて、SW１〜SW５はトランジス
タ等からなるスイツチ、Ｃ，K0C〜K4Cはキヤパ
シタ、OP１，OP２は演算増幅器であり、この
SCFの等価回路は第２図に示すものとなり、サ
ンプリング周期をＴとすると、α０＝Ｋ０／Ｔ、α１ ＝Ｋ１／Ｔ、α２＝Ｋ２／Ｔ、α３＝K3、α４＝Ｋ４／
Ｔの関係と なる。又−１／Ｓはスイツチド・キヤパシタ積分器関 数を近似的にアナログ積分器関数で表わしたもの
である。
入出力電圧については次式が成立つものであ
る。
る。
V2′＝α０（−１／Ｓ）V1＋α１（−１／Ｓ）V2……(1
) V2＝−α（−１／Ｓ）V2′＋α４（−１／Ｓ）V2−α3V
1… …(2) (1)、(2)式からV2′を消去してV2／V1を求める
と、 この(3)式の伝達関数Ｈ（Ｓ）（＝V2／V1）は、
中心周波数ω０、選択度Ｑ、減衰極周波数ωzを
用いて表わすと、次式に示すようになる。
) V2＝−α（−１／Ｓ）V2′＋α４（−１／Ｓ）V2−α3V
1… …(2) (1)、(2)式からV2′を消去してV2／V1を求める
と、 この(3)式の伝達関数Ｈ（Ｓ）（＝V2／V1）は、
中心周波数ω０、選択度Ｑ、減衰極周波数ωzを
用いて表わすと、次式に示すようになる。
(3)式と(4)式とから次の関係式が得られる。
Ｇ＝K3（−ω0 2＋Ｋ０Ｋ２／Ｋ３・S ２）Ｑ ……(8)
(8)式は中心周波数ω０に於ける利得Ｇを示すも
のである。
のである。
今、K2を一定とすると、ω０はK1によつて、
ＱはK4によつて、ωzとＧとはK0とK3とによつて
それぞれ決めることができる。従つてこれら特性
を決定するキヤパシタを希望する可変特性の種類
だけ用意して、切換接続することによりフイルタ
特性を可変とすることが提案されている。（例え
ばDouglas B.Cox and Lyon T.Lin、“Ａ
Realtime Programble Switched Capacitor
Filter”1980、IEEE ISSCC、第94頁）。
ＱはK4によつて、ωzとＧとはK0とK3とによつて
それぞれ決めることができる。従つてこれら特性
を決定するキヤパシタを希望する可変特性の種類
だけ用意して、切換接続することによりフイルタ
特性を可変とすることが提案されている。（例え
ばDouglas B.Cox and Lyon T.Lin、“Ａ
Realtime Programble Switched Capacitor
Filter”1980、IEEE ISSCC、第94頁）。
第１図に示す構成に前述のω０とＱとを可変と
し得る構成を付加した例を第３図に示す。同図に
於いて第１図と同一符号は同一部分を示し、LG
１，LG２は論理回路、Ca，CbはK1C，K4Cを構
成するキヤパシタ、SW６，SW７はキヤパシタ
の並列接続数を決めるスイツチである。即ち論理
回路LG１，LG２によりスイツチSW６，SW７を
制御してキヤパシタCa，Cbの並列接続数を決め
ることにより、K1C，K4Cの値を選定するもので
ある。
し得る構成を付加した例を第３図に示す。同図に
於いて第１図と同一符号は同一部分を示し、LG
１，LG２は論理回路、Ca，CbはK1C，K4Cを構
成するキヤパシタ、SW６，SW７はキヤパシタ
の並列接続数を決めるスイツチである。即ち論理
回路LG１，LG２によりスイツチSW６，SW７を
制御してキヤパシタCa，Cbの並列接続数を決め
ることにより、K1C，K4Cの値を選定するもので
ある。
このような構成に於いては、キヤパシタCa，
Cbの数だけの種類のフイルタ特性を得ることが
できるが、更に多くの種類を得ることが要望され
る場合、キヤパシタの数が多くなり、所要面積が
大きくなるので、１チツプ上に集積化するのが困
難となる。
Cbの数だけの種類のフイルタ特性を得ることが
できるが、更に多くの種類を得ることが要望され
る場合、キヤパシタの数が多くなり、所要面積が
大きくなるので、１チツプ上に集積化するのが困
難となる。
そこで、キヤパシタCa，Cbをそれぞれ基準容
量の2-1、2-2、2-3、……２-nのｎ個のキヤパシ
タとし、それらのキヤパシタの並列接続の組合せ
を選択することにより、ｎ個のキヤパシタで２n
の種類のフイルタ特性が得られるようにすること
が提案されている。しかし、例えば８個のキヤパ
シタを用意して28＝256種類のフイルタ特性を得
るようにした場合、最小容量のキヤパシタは、基
準容量Ｃの1/256の容量としなければならない。
即ち基準容量Ｃを32pFとしたとき、最小容量
Cminは0.125pFとなり、このような微小容量の
キヤパシタを精度良くチツプ上に製作するのは、
実際上非常に困難である。
量の2-1、2-2、2-3、……２-nのｎ個のキヤパシ
タとし、それらのキヤパシタの並列接続の組合せ
を選択することにより、ｎ個のキヤパシタで２n
の種類のフイルタ特性が得られるようにすること
が提案されている。しかし、例えば８個のキヤパ
シタを用意して28＝256種類のフイルタ特性を得
るようにした場合、最小容量のキヤパシタは、基
準容量Ｃの1/256の容量としなければならない。
即ち基準容量Ｃを32pFとしたとき、最小容量
Cminは0.125pFとなり、このような微小容量の
キヤパシタを精度良くチツプ上に製作するのは、
実際上非常に困難である。
本発明は、前述の如き従来の欠点を改善したも
ので、フイルタ特性の可変種類を多くしても、キ
ヤパシタの個数が少なくて済み、集積回路化が容
易で、２進数で重み付けされたフイルタ係数を実
現し得るようにすることを目的とするものであ
る。以下実施例について詳細に説明する。
ので、フイルタ特性の可変種類を多くしても、キ
ヤパシタの個数が少なくて済み、集積回路化が容
易で、２進数で重み付けされたフイルタ係数を実
現し得るようにすることを目的とするものであ
る。以下実施例について詳細に説明する。
第４図は本発明の原理説明用回路図であり、Ｑ
１〜Ｑ５はMOSトランジスタにより構成された
スイツチ、Ｃ１，Ｃ２，CBはキヤパシタ、OPA
は演算増幅器、WTは重み係数回路、φS，φ
１，φD、φD′はスイツチを制御するパルスであ
る。入力信号Vinは、フイルタのサンプリング周
波数Sで決まる周期ＴS＝１／SのパルスφSに
よりスイツチＱ１がオンとなつてサンプリング用
キヤパシタＣ１に加えられる。パルスφ１は周期
ＴSのｎ分の１の周期T1であり、キヤパシタＣ１
の充電電荷をスイツチＱ２を介して電荷分割用キ
ヤパシタＣ２に分割するものである。
１〜Ｑ５はMOSトランジスタにより構成された
スイツチ、Ｃ１，Ｃ２，CBはキヤパシタ、OPA
は演算増幅器、WTは重み係数回路、φS，φ
１，φD、φD′はスイツチを制御するパルスであ
る。入力信号Vinは、フイルタのサンプリング周
波数Sで決まる周期ＴS＝１／SのパルスφSに
よりスイツチＱ１がオンとなつてサンプリング用
キヤパシタＣ１に加えられる。パルスφ１は周期
ＴSのｎ分の１の周期T1であり、キヤパシタＣ１
の充電電荷をスイツチＱ２を介して電荷分割用キ
ヤパシタＣ２に分割するものである。
重み係数回路WTは２進数で設定されたｎビツ
トの重み係数を出力するものであり、その出力パ
ルスφDが“１”であればキヤパシタＣ２の電荷
はキヤパシタCBに転送され、出力パルスφD′が
“１”であればキヤパシタＣ２の電荷はアースに
放出される。従つてサンプリング周期ＴS内に於
いて、キヤパシタＣ１の充電電荷は、重み係数に
対応して積分用キヤパシタCBに転送されること
になる。
トの重み係数を出力するものであり、その出力パ
ルスφDが“１”であればキヤパシタＣ２の電荷
はキヤパシタCBに転送され、出力パルスφD′が
“１”であればキヤパシタＣ２の電荷はアースに
放出される。従つてサンプリング周期ＴS内に於
いて、キヤパシタＣ１の充電電荷は、重み係数に
対応して積分用キヤパシタCBに転送されること
になる。
例えばキヤパシタＣ１，Ｃ２の容量が等しいと
き、キヤパシタＣ１の充電電荷を１とし、キヤパ
シタＣ２がスイツチＱ２がオンとなつて並列に接
続されると、キヤパシタＣ１の電荷はキヤパシタ
Ｃ２に分配されて1/2となる。キヤパシタＣ２の
1/2の電荷は、前述の如く重み係数に応じて、キ
ヤパシタCB又はアースに放出されて零となり、
次のタイミングでスイツチＱ２が再びオンとなる
と、キヤパシタＣ１の電荷は1/4となる。以下同
様にして電荷は1/8、1/16、……となる。即ち１
回の動作毎に電荷が1/2になり、キヤパシタCBに
は重み係数に対応した電荷が積分されることにな
る。
き、キヤパシタＣ１の充電電荷を１とし、キヤパ
シタＣ２がスイツチＱ２がオンとなつて並列に接
続されると、キヤパシタＣ１の電荷はキヤパシタ
Ｃ２に分配されて1/2となる。キヤパシタＣ２の
1/2の電荷は、前述の如く重み係数に応じて、キ
ヤパシタCB又はアースに放出されて零となり、
次のタイミングでスイツチＱ２が再びオンとなる
と、キヤパシタＣ１の電荷は1/4となる。以下同
様にして電荷は1/8、1/16、……となる。即ち１
回の動作毎に電荷が1/2になり、キヤパシタCBに
は重み係数に対応した電荷が積分されることにな
る。
第５図は動作説明図で、ｎ＝８の場合について
のものであり、従つてパルスφ１の周期T1はフ
イルタのサンプリング周期ＴSの1/8である。又同
図に於けるφD，φD′は８ビツトの重み係数の上
位ビツトからのタイミングを示すもので、重み係
数がオール“１”の場合、出力信号Voutは、パ
ルスφDが“１”となる毎に2-1、2-2、……2-7と
増加し、８回目に2-8とスイツチＱ５を介して加
えられる帰還信号とが同時に入力され、回路系全
体で決まる一定の振幅となるものである。又重み
係数が“10001010”であるとすると、キヤパシタ
Ｃ１の充電電荷の2-1＋2-5＋2-7の電荷がキヤパ
シタCBに転送されることになる。従つて256種の
組合せが８ビツトの重み係数によつて得られるこ
とになる。
のものであり、従つてパルスφ１の周期T1はフ
イルタのサンプリング周期ＴSの1/8である。又同
図に於けるφD，φD′は８ビツトの重み係数の上
位ビツトからのタイミングを示すもので、重み係
数がオール“１”の場合、出力信号Voutは、パ
ルスφDが“１”となる毎に2-1、2-2、……2-7と
増加し、８回目に2-8とスイツチＱ５を介して加
えられる帰還信号とが同時に入力され、回路系全
体で決まる一定の振幅となるものである。又重み
係数が“10001010”であるとすると、キヤパシタ
Ｃ１の充電電荷の2-1＋2-5＋2-7の電荷がキヤパ
シタCBに転送されることになる。従つて256種の
組合せが８ビツトの重み係数によつて得られるこ
とになる。
又キヤパシタＣ１，Ｃ２の容量を異ならせた場
合は、キヤパシタＣ１の充電電荷の分割が1/2ず
つにはならないので、重み係数の変化を非線形化
することができる。例えば容量比としてC1／C2
＝1/2とした場合、重み係数を2/3、1/3×2/3、
（1/3）２×2/3、（1/3）３×2/3、（1/3）４×2/
3、（1/3）５×2/3、（1/3）６×2/3、（1/3）７×
2/3の８個の値の組合せとして256種類の選択を可
能とすることができる。この場合の最小値への
（１／３）７×２／３＝0.000305は、（1/2）11.6に等
しいもの となり、前述の如く容量をC1＝C2とした場合の
最小値は（1/2）８であるからC1≠C2とすること
により最小値を更に小さくできることになる。即
ち値の小さい重み係数を得ることができる。
合は、キヤパシタＣ１の充電電荷の分割が1/2ず
つにはならないので、重み係数の変化を非線形化
することができる。例えば容量比としてC1／C2
＝1/2とした場合、重み係数を2/3、1/3×2/3、
（1/3）２×2/3、（1/3）３×2/3、（1/3）４×2/
3、（1/3）５×2/3、（1/3）６×2/3、（1/3）７×
2/3の８個の値の組合せとして256種類の選択を可
能とすることができる。この場合の最小値への
（１／３）７×２／３＝0.000305は、（1/2）11.6に等
しいもの となり、前述の如く容量をC1＝C2とした場合の
最小値は（1/2）８であるからC1≠C2とすること
により最小値を更に小さくできることになる。即
ち値の小さい重み係数を得ることができる。
重み係数回路WTは、設定された重み係数に対
応して第５図のφD，φD′に示すタイミングでス
イツチＱ３，Ｑ４を制御するパルスを出力する構
成であれば良く、スイツチ又は読取専用メモリ
（ROM）等を用いて構成することができる。
応して第５図のφD，φD′に示すタイミングでス
イツチＱ３，Ｑ４を制御するパルスを出力する構
成であれば良く、スイツチ又は読取専用メモリ
（ROM）等を用いて構成することができる。
以上説明した本発明の原理を第１図に示す双２
次回路に適用し、係数K0，K1，K3，K4を可変し
得るようにした本発明の実施例を第６図に示す。
同図に於いて、Ｗ０，Ｗ１，Ｗ３，Ｗ４はフイル
タの重み係数を与える重み係数回路であり、例え
ばROMで構成され、重み係数を２進数で記憶
し、タイミングパルスによつて上位ビツトから順
次読出され、サンプリング周期毎に同じ動作が繰
返される。又OPA１，OPA２は演算増幅器、Ｃ
３〜Ｃ１７，CB１，CB２はキヤパシタ、Ｄ１〜
Ｄ６は重み係数によつて動作するスイツチ回路で
ある。
次回路に適用し、係数K0，K1，K3，K4を可変し
得るようにした本発明の実施例を第６図に示す。
同図に於いて、Ｗ０，Ｗ１，Ｗ３，Ｗ４はフイル
タの重み係数を与える重み係数回路であり、例え
ばROMで構成され、重み係数を２進数で記憶
し、タイミングパルスによつて上位ビツトから順
次読出され、サンプリング周期毎に同じ動作が繰
返される。又OPA１，OPA２は演算増幅器、Ｃ
３〜Ｃ１７，CB１，CB２はキヤパシタ、Ｄ１〜
Ｄ６は重み係数によつて動作するスイツチ回路で
ある。
第７図は重み係数を２進数の８ビツトで表わし
たときの各部のスイツチを動作させる為のタイミ
ング説明図であり、符号φS，S，S′、φS″，
S″φ１，φD，φD′は第６図の同一符号のパル
スを示すものである。なおφD，φD′は第５図と
同様にタイミングのみ示し、重み係数に対応して
重み係数回路から出力されるものである。
たときの各部のスイツチを動作させる為のタイミ
ング説明図であり、符号φS，S，S′、φS″，
S″φ１，φD，φD′は第６図の同一符号のパル
スを示すものである。なおφD，φD′は第５図と
同様にタイミングのみ示し、重み係数に対応して
重み係数回路から出力されるものである。
第１図のキヤパシタK3Cは現在の入力信号のサ
ンプル値とその１周期前のサンプル値との差を積
分キヤパシタに転送する役目を有するものであ
り、第６図の実施例に於いては、キヤパシタＣ７
〜Ｃ１２がK3Cに対応している。そして、キヤパ
シタＣ８，Ｃ９が交互にキヤパシタＣ７に比べて
１周期前の入力信号電荷を位相反転して積分キヤ
パシタに転送し、結果としてキヤパシタＣ７から
転送される現在の入力信号電荷との差電荷が積分
キヤパシタに転送されることになる。即ちパルス
φS′，φS″はサンプリング周期ＴSのパルスφSの
1/2倍の周期で、相互に半周期ずれているもので
ある。
ンプル値とその１周期前のサンプル値との差を積
分キヤパシタに転送する役目を有するものであ
り、第６図の実施例に於いては、キヤパシタＣ７
〜Ｃ１２がK3Cに対応している。そして、キヤパ
シタＣ８，Ｃ９が交互にキヤパシタＣ７に比べて
１周期前の入力信号電荷を位相反転して積分キヤ
パシタに転送し、結果としてキヤパシタＣ７から
転送される現在の入力信号電荷との差電荷が積分
キヤパシタに転送されることになる。即ちパルス
φS′，φS″はサンプリング周期ＴSのパルスφSの
1/2倍の周期で、相互に半周期ずれているもので
ある。
又キヤパシタＣ３，Ｃ４はキヤパシタＣ５に加
えられる信号に１周期ＴSの遅延を与える為のも
のであり、これはキヤパシタＣ７〜Ｃ９を介した
信号が１周期ＴS遅れて出力信号V2となるから、
時間合せを行なう為のものである。
えられる信号に１周期ＴSの遅延を与える為のも
のであり、これはキヤパシタＣ７〜Ｃ９を介した
信号が１周期ＴS遅れて出力信号V2となるから、
時間合せを行なう為のものである。
キヤパシタＣ６，Ｃ１０〜Ｃ１２，Ｃ１５，Ｃ
１７はサンプリング周期ＴSの１／ｎでの周期T1
毎に電荷を分割する電荷分割用キヤパシタであ
り、キヤパシタＣ５，Ｃ６及びスイツチ回路Ｄ１
により第１図のキヤパシタK0Cに相当する部分が
構成され、キヤパシタＣ１４，Ｃ１５及びスイツ
チ回路Ｄ５によりキヤパシタK1Cに相当する部分
が構成され、キヤパシタＣ１６，Ｃ１７及びスイ
ツチ回路Ｄ６によりキヤパシタK4Cに相当する部
分が構成されている。従つて重み係数回路Ｗ０，
Ｗ１，Ｗ３，Ｗ４に２進数の重み係数K0，K1，
K3，K4を設定することにより、スイツチ回路Ｄ
１〜Ｄ６は重み係数に従つて電荷分割用キヤパシ
タから積分用キヤパシタへ電荷を転送するかアー
スへ放電するかが制御され、設定された重み係数
に従つたフイルタ特性を得ることができる。
１７はサンプリング周期ＴSの１／ｎでの周期T1
毎に電荷を分割する電荷分割用キヤパシタであ
り、キヤパシタＣ５，Ｃ６及びスイツチ回路Ｄ１
により第１図のキヤパシタK0Cに相当する部分が
構成され、キヤパシタＣ１４，Ｃ１５及びスイツ
チ回路Ｄ５によりキヤパシタK1Cに相当する部分
が構成され、キヤパシタＣ１６，Ｃ１７及びスイ
ツチ回路Ｄ６によりキヤパシタK4Cに相当する部
分が構成されている。従つて重み係数回路Ｗ０，
Ｗ１，Ｗ３，Ｗ４に２進数の重み係数K0，K1，
K3，K4を設定することにより、スイツチ回路Ｄ
１〜Ｄ６は重み係数に従つて電荷分割用キヤパシ
タから積分用キヤパシタへ電荷を転送するかアー
スへ放電するかが制御され、設定された重み係数
に従つたフイルタ特性を得ることができる。
前述の実施例は双２次回路についてのものであ
るが、他の構成のSCF又は更に高次のSCFにも
適用し得ることは勿論である。又電荷分割用キヤ
パシタとサンプリング用キヤパシタの対を複数個
設けることにより、少ない分割動作回数で、多数
回の分割動作と同様の分割電荷が得られることに
なる。例えばサンプリング用キヤパシタＣ１及び
電荷分割用キヤパシタＣ２としてはC1＝C2、C1
＝C2＝１／２４の２組のキヤパシタを設けた場合は、 １回の分割動作で２種類の分割電荷が得られ、４
回の分割動作で、前述の実施例と同様の８回の分
割動作を行なつたときに得られる８種類の分割電
荷を得ることができる。その場合、電荷分割用キ
ヤパシタ対応に積分用キヤパシタへ電荷を転送す
るかアースへ放電させるかを制御するスイツチ回
路を設けることになる。
るが、他の構成のSCF又は更に高次のSCFにも
適用し得ることは勿論である。又電荷分割用キヤ
パシタとサンプリング用キヤパシタの対を複数個
設けることにより、少ない分割動作回数で、多数
回の分割動作と同様の分割電荷が得られることに
なる。例えばサンプリング用キヤパシタＣ１及び
電荷分割用キヤパシタＣ２としてはC1＝C2、C1
＝C2＝１／２４の２組のキヤパシタを設けた場合は、 １回の分割動作で２種類の分割電荷が得られ、４
回の分割動作で、前述の実施例と同様の８回の分
割動作を行なつたときに得られる８種類の分割電
荷を得ることができる。その場合、電荷分割用キ
ヤパシタ対応に積分用キヤパシタへ電荷を転送す
るかアースへ放電させるかを制御するスイツチ回
路を設けることになる。
以上説明したように、本発明は、サンプリング
用キヤパシタＣ１にサンプリング周期毎に信号電
荷をサンプリングし、サンプリング周期より短い
周期毎に電荷分割用キヤパシタＣ２に電荷を分割
し、この分割電荷を積分用キヤパシタCBに転送
するかアースに放電するかを重み係数回路WTに
設定した２進数の重み係数に従つて電荷分割毎に
スイツチ回路で制御するもので、キヤパシタの数
は少なくて済むので、集積回路化は容易となる。
又サンプリング用キヤパシタＣ１と電荷分割用キ
ヤパシタＣ２との容量を異ならせることにより重
み付けを非線形化することができる。又スイツチ
回路ははサンプリング周期より短い周期で動作す
るものであるが、高速動作のMOSトランジスタ
も容易に形成できると共に、その所要面積はキヤ
パシタに比較して小さいので、集積回路化の障害
にななることはない。
用キヤパシタＣ１にサンプリング周期毎に信号電
荷をサンプリングし、サンプリング周期より短い
周期毎に電荷分割用キヤパシタＣ２に電荷を分割
し、この分割電荷を積分用キヤパシタCBに転送
するかアースに放電するかを重み係数回路WTに
設定した２進数の重み係数に従つて電荷分割毎に
スイツチ回路で制御するもので、キヤパシタの数
は少なくて済むので、集積回路化は容易となる。
又サンプリング用キヤパシタＣ１と電荷分割用キ
ヤパシタＣ２との容量を異ならせることにより重
み付けを非線形化することができる。又スイツチ
回路ははサンプリング周期より短い周期で動作す
るものであるが、高速動作のMOSトランジスタ
も容易に形成できると共に、その所要面積はキヤ
パシタに比較して小さいので、集積回路化の障害
にななることはない。
第１図は従来の双２次回路スイツチド・キヤパ
シタ・フイルタの回路図、第２図は第１図の等価
回路、第３図は従来のプログラマブル・スイツチ
ド・キヤパシタ・フイルタの回路図、第４図は本
発明の原理説明用回路図、第５図は第４図の動作
説明図、第６図は本発明の実施例の回路図、第７
図は第６図の動作説明図である。 WT，Ｗ０，Ｗ１，Ｗ３，Ｗ４は重み係数回
路、OPA，OPA１，OPA２は演算増幅器、CB，
CB１，CB２は積分用キヤパシタ、Ｄ１〜Ｄ６は
スイツチ回路、Ｑ１〜Ｑ５はスイツチ、Ｃ１〜Ｃ
１７はキヤパシタである。
シタ・フイルタの回路図、第２図は第１図の等価
回路、第３図は従来のプログラマブル・スイツチ
ド・キヤパシタ・フイルタの回路図、第４図は本
発明の原理説明用回路図、第５図は第４図の動作
説明図、第６図は本発明の実施例の回路図、第７
図は第６図の動作説明図である。 WT，Ｗ０，Ｗ１，Ｗ３，Ｗ４は重み係数回
路、OPA，OPA１，OPA２は演算増幅器、CB，
CB１，CB２は積分用キヤパシタ、Ｄ１〜Ｄ６は
スイツチ回路、Ｑ１〜Ｑ５はスイツチ、Ｃ１〜Ｃ
１７はキヤパシタである。
Claims (1)
- １ 複数のスイツチ、キヤパシタ及び演算増幅器
を組合せて構成したスイツチド・キヤパシタ・フ
イルタに於いて、サンプリング周期で信号電荷を
サンプリングするサンプリング用キヤパシタと、
該サンプリング用キヤパシタの電荷を前記サンプ
リング周期より短い周期毎に分割する電荷分割用
キヤパシタと、フイルタ特性を決める２進数の重
み係数を任意に設定し得る重み係数回路と、該重
み係数回路に設定された重み係数に従つて前記電
荷分割用キヤパシタの電荷を前記演算増幅器の負
入力端子と出力端子との間に接続した積分用キヤ
パシタに転送するか又はアースに放電するかを電
荷分割毎に制御するスイツチ回路とを備えたこと
を特徴とするプログラマブル・スイツチド・キヤ
パシタ・フイルタ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11447880A JPS5738020A (en) | 1980-08-20 | 1980-08-20 | Programmable switched capacitor filter |
| US06/292,275 US4468749A (en) | 1980-08-20 | 1981-08-12 | Adjustable attenuator circuit |
| EP81303768A EP0047098B1 (en) | 1980-08-20 | 1981-08-19 | Adjustable attenuator circuit |
| DE8181303768T DE3167708D1 (en) | 1980-08-20 | 1981-08-19 | Adjustable attenuator circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11447880A JPS5738020A (en) | 1980-08-20 | 1980-08-20 | Programmable switched capacitor filter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5738020A JPS5738020A (en) | 1982-03-02 |
| JPS6243563B2 true JPS6243563B2 (ja) | 1987-09-16 |
Family
ID=14638737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11447880A Granted JPS5738020A (en) | 1980-08-20 | 1980-08-20 | Programmable switched capacitor filter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5738020A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59175209A (ja) * | 1983-03-25 | 1984-10-04 | Hitachi Ltd | 信号伝達回路 |
-
1980
- 1980-08-20 JP JP11447880A patent/JPS5738020A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5738020A (en) | 1982-03-02 |
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