JPH0117291B2 - - Google Patents
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- JPH0117291B2 JPH0117291B2 JP7901981A JP7901981A JPH0117291B2 JP H0117291 B2 JPH0117291 B2 JP H0117291B2 JP 7901981 A JP7901981 A JP 7901981A JP 7901981 A JP7901981 A JP 7901981A JP H0117291 B2 JPH0117291 B2 JP H0117291B2
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- JP
- Japan
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- capacitor
- filter
- amplifier
- switching period
- sample
- Prior art date
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- 239000003990 capacitor Substances 0.000 claims description 56
- 238000005070 sampling Methods 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 6
- 230000010354 integration Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H19/00—Networks using time-varying elements, e.g. N-path filters
- H03H19/004—Switched capacitor networks
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Filters That Use Time-Delay Elements (AREA)
Description
【発明の詳細な説明】
本発明は演算増幅器と容量を共通に使用して、
複数の異なるフイルタ特性を時分割で実現できる
スイツチド・キヤパシタ・フイルタに関するもの
である。
複数の異なるフイルタ特性を時分割で実現できる
スイツチド・キヤパシタ・フイルタに関するもの
である。
従来のスイツチド・キヤパシタ・フイルタの一
例として、２次バンドパスフイルタの回路構成を
第１図に示す。第１図において１，２，３，４，
５，６は容量、７，８は演算増幅器、１１，１
２，１３，１４，１５，１６，１７，１８はスイ
ツチ、２１は信号入力端子、２２は信号出力端
子、２３はノード端子である。また第１図のスイ
ツチド・キヤパシタ・フイルタにおける各スイツ
チの動作タイミングを第２図に示す。第２図にお
いて、ａはスイツチ１１，１２，１７，１８の動
作を、ｂはスイツチ１３，１４，１５，１６の動
作を、ｃは出力端子２２の波形をそれぞれ示して
いる。ここでTcは各スイツチにおけるスイツチ
ング周期である。
例として、２次バンドパスフイルタの回路構成を
第１図に示す。第１図において１，２，３，４，
５，６は容量、７，８は演算増幅器、１１，１
２，１３，１４，１５，１６，１７，１８はスイ
ツチ、２１は信号入力端子、２２は信号出力端
子、２３はノード端子である。また第１図のスイ
ツチド・キヤパシタ・フイルタにおける各スイツ
チの動作タイミングを第２図に示す。第２図にお
いて、ａはスイツチ１１，１２，１７，１８の動
作を、ｂはスイツチ１３，１４，１５，１６の動
作を、ｃは出力端子２２の波形をそれぞれ示して
いる。ここでTcは各スイツチにおけるスイツチ
ング周期である。
第１図のスイツチド・キヤパシタ・フイルタに
おいては、演算増幅器７と容量５の構成に容量
１，２を接続して２つの加算器を構成しており、
容量４とスイツチ１１，１２，１３，１４を接続
して逆相積分器を構成している。また演算増幅器
８と容量６の構成に容量３とスイツチ１５，１
６，１７，１８を接続して、正相積分器を構成し
ている。容量５に対する容量２の容量値の比を
K1、容量５に対する容量４の容量値の比をK2、
容量５に対する容量１の容量値の比をK4、容量
６に対する容量３の容量値の比をK3とすれば、
このフイルタのＺ伝達関数は Ｈ（Ｚ）＝−K3K4Z-1（１−Z-1）／１＋（K2K3＋K1K3
−２）Z-1＋（１−K1K3）Z-2 となり、バンドフイルタのＺ伝達特性を有する。
ただしＺ＝ej〓Tcであり、ωは信号の角周波数、
Tcはスイツチング周期である。
おいては、演算増幅器７と容量５の構成に容量
１，２を接続して２つの加算器を構成しており、
容量４とスイツチ１１，１２，１３，１４を接続
して逆相積分器を構成している。また演算増幅器
８と容量６の構成に容量３とスイツチ１５，１
６，１７，１８を接続して、正相積分器を構成し
ている。容量５に対する容量２の容量値の比を
K1、容量５に対する容量４の容量値の比をK2、
容量５に対する容量１の容量値の比をK4、容量
６に対する容量３の容量値の比をK3とすれば、
このフイルタのＺ伝達関数は Ｈ（Ｚ）＝−K3K4Z-1（１−Z-1）／１＋（K2K3＋K1K3
−２）Z-1＋（１−K1K3）Z-2 となり、バンドフイルタのＺ伝達特性を有する。
ただしＺ＝ej〓Tcであり、ωは信号の角周波数、
Tcはスイツチング周期である。
このように、スイツチド・キヤパシタ・フイル
タの伝達特性はスイツチ周期と容量比だけで決ま
り、容量比が精度良く実現できる現在の
MOSLSI技術を用いて、要求特性を精度良く実
現できる。しかしながら、複数個のフイルタを含
みフイルタ次数の総和が大きい装置へこのフイル
タ構成方法を適用してLSI化を図る場合、演算増
幅器数および容量値総和が著しく増加し、消費電
力と占有面積の増大を招く欠点があつた。
タの伝達特性はスイツチ周期と容量比だけで決ま
り、容量比が精度良く実現できる現在の
MOSLSI技術を用いて、要求特性を精度良く実
現できる。しかしながら、複数個のフイルタを含
みフイルタ次数の総和が大きい装置へこのフイル
タ構成方法を適用してLSI化を図る場合、演算増
幅器数および容量値総和が著しく増加し、消費電
力と占有面積の増大を招く欠点があつた。
本発明はスイツチド・キヤパシタ・フイルタの
演算増幅器と容量を複数の異なる特性をもつフイ
ルタ間で共有し、フイルタを多重化して、前述の
欠点を除去することを目的としている。以下、実
施例について説明する。
演算増幅器と容量を複数の異なる特性をもつフイ
ルタ間で共有し、フイルタを多重化して、前述の
欠点を除去することを目的としている。以下、実
施例について説明する。
第３図は本発明の一実施例であり、ゲイン、Ｑ
が一定で中心角周波数ω0が異なる２つのバンド
パスフイルタを多重化して実現したときの回路構
成を示している。第３図において、１，２，３，
４，５，６は容量、７，８は演算増幅器、９，１
０は容量、１１，１２，１３，１４，１５，１
６，１７，１８，１９，２０はスイツチ、２１は
信号入力端子、２２は信号出力端子、２３はノー
ド端子、２４，２５，２６，２７，３１，３２，
３３，３４，３５，３６，３７，３８はスイツ
チ、３９は容量である。また第４図は各スイツチ
の動作タイミングを示している。第４図におい
て、ａはスイツチ３１，３２，３３，３４の動作
を、ｂはスイツチ３５，３６，３７，３８の動作
を、ｃはスイツチ１５，１６，２０の動作を、ｄ
はスイツチ１７，１８，１９の動作を、ｅはスイ
ツチ１３，１４の動作を、ｆはスイツチ１１，１
２の動作を、ｇはスイツチ２６，２７の動作を、
ｈはスイツチ２４，２５の動作をそれぞれ示して
いる。ここでTcは各スイツチのスイツチング周
期、T1は第１のフイルタの動作期間、T2は第２
のフイルタの動作期間である。
が一定で中心角周波数ω0が異なる２つのバンド
パスフイルタを多重化して実現したときの回路構
成を示している。第３図において、１，２，３，
４，５，６は容量、７，８は演算増幅器、９，１
０は容量、１１，１２，１３，１４，１５，１
６，１７，１８，１９，２０はスイツチ、２１は
信号入力端子、２２は信号出力端子、２３はノー
ド端子、２４，２５，２６，２７，３１，３２，
３３，３４，３５，３６，３７，３８はスイツ
チ、３９は容量である。また第４図は各スイツチ
の動作タイミングを示している。第４図におい
て、ａはスイツチ３１，３２，３３，３４の動作
を、ｂはスイツチ３５，３６，３７，３８の動作
を、ｃはスイツチ１５，１６，２０の動作を、ｄ
はスイツチ１７，１８，１９の動作を、ｅはスイ
ツチ１３，１４の動作を、ｆはスイツチ１１，１
２の動作を、ｇはスイツチ２６，２７の動作を、
ｈはスイツチ２４，２５の動作をそれぞれ示して
いる。ここでTcは各スイツチのスイツチング周
期、T1は第１のフイルタの動作期間、T2は第２
のフイルタの動作期間である。
次に本発明のスイツチド・キヤパシタ・フイル
タの動作について説明する。まず、スイツチ３
１，３２，３３，３４をオンとし、第１の特性を
有するバンドパスフイルタの積分容量５，６を演
算増幅器に接続しておく。この状態でスイツチ１
５，１６，２０をオンとし、演算増幅器７，８の
出力電圧をそれぞれサンプル容量３，２にサンプ
ルする。このとき、同時にスイツチ１３，１４を
オンとし、サンプル容量４の電荷を放電してお
く。次に入力信号を演算増幅器７の出力に加算
し、同時にスイツチ２０をオフ、１９をオン、１
３，１４をオフ、１１，１２をオンとして、容量
２および容量４を用いて、演算増幅器８の出力電
圧を演算増幅器７の出力に、それぞれ加算および
積分する。同時にスイツチ１５，１６をオフ、１
７，１８をオンとして、サンプル容量３を用いて
演算増幅器７の出力電圧を演算増幅器８の出力に
積分する。次にスイツチ１１，１２，１９，１
７，１８をオフとし第１の特性を有するバンドパ
スフイルタの動作を終了して、スイツチ３１，３
２，３３，３４をオフとし第１の特性を有するバ
ンドパスフイルタの積分容量５，６を演算増幅器
７，８から切りはなす。第２の特性を有するバン
ドパスフイルタについても積分容量９，１０、サ
ンプル容量３９，１，２，３およびこれに接続さ
れたスイツチを用いて第１の特性を有するバンド
パスフイルタと同様の動作を行なう。ただしサン
プル容量１，２，３は第１、第２のフイルタで共
通である。ここで各バンドパスフイルタにおい
て、積分容量の電荷が次の同一のフイルタの動作
時まで保存されるため、これを演算増幅器出力電
圧として取り出せば、フイルタの時分割多重動作
が可能である。
タの動作について説明する。まず、スイツチ３
１，３２，３３，３４をオンとし、第１の特性を
有するバンドパスフイルタの積分容量５，６を演
算増幅器に接続しておく。この状態でスイツチ１
５，１６，２０をオンとし、演算増幅器７，８の
出力電圧をそれぞれサンプル容量３，２にサンプ
ルする。このとき、同時にスイツチ１３，１４を
オンとし、サンプル容量４の電荷を放電してお
く。次に入力信号を演算増幅器７の出力に加算
し、同時にスイツチ２０をオフ、１９をオン、１
３，１４をオフ、１１，１２をオンとして、容量
２および容量４を用いて、演算増幅器８の出力電
圧を演算増幅器７の出力に、それぞれ加算および
積分する。同時にスイツチ１５，１６をオフ、１
７，１８をオンとして、サンプル容量３を用いて
演算増幅器７の出力電圧を演算増幅器８の出力に
積分する。次にスイツチ１１，１２，１９，１
７，１８をオフとし第１の特性を有するバンドパ
スフイルタの動作を終了して、スイツチ３１，３
２，３３，３４をオフとし第１の特性を有するバ
ンドパスフイルタの積分容量５，６を演算増幅器
７，８から切りはなす。第２の特性を有するバン
ドパスフイルタについても積分容量９，１０、サ
ンプル容量３９，１，２，３およびこれに接続さ
れたスイツチを用いて第１の特性を有するバンド
パスフイルタと同様の動作を行なう。ただしサン
プル容量１，２，３は第１、第２のフイルタで共
通である。ここで各バンドパスフイルタにおい
て、積分容量の電荷が次の同一のフイルタの動作
時まで保存されるため、これを演算増幅器出力電
圧として取り出せば、フイルタの時分割多重動作
が可能である。
本実施例のバンドパスフイルタは、次式のＳ伝
達関数を有する状態変数形RCアクテイブフイル
タから構成した。その回路構成を第５図に示す。
第５図の回路におけるＳ伝達関数Ｔ（Ｓ）は次式
で示される。
達関数を有する状態変数形RCアクテイブフイル
タから構成した。その回路構成を第５図に示す。
第５図の回路におけるＳ伝達関数Ｔ（Ｓ）は次式
で示される。
Ｔ（Ｓ）＝−C4／C1・１／R2C2Ｓ／S2＋C31／C1R5C2
Ｓ＋１／R2R3C1C2 上式でR3C1＝R2C2と決めると、このフイルタ
の中心角周波数ω0，Ｑ、ゲインＧはそれぞれ ω0＝１／R3C1＝１／R2C2 Ｑ＝C1／C3＝R2C2／R3C3 Ｇ＝C4／C3 となる。抵抗R2，R3をスイツチと容量で置き換
え、K3＝Tc／R3C1、K2＝Tc／R2C2、K1＝C3／
C1、K4＝C4／C1とおくことによりスイツチド・
キヤパシタ・フイルタを構成した場合の、第１の
特性を有するバンドパスフイルタの中心角周波数
ω0，Ｑ、ゲインＧは、それぞれ次の式で表わせ
る。
Ｓ＋１／R2R3C1C2 上式でR3C1＝R2C2と決めると、このフイルタ
の中心角周波数ω0，Ｑ、ゲインＧはそれぞれ ω0＝１／R3C1＝１／R2C2 Ｑ＝C1／C3＝R2C2／R3C3 Ｇ＝C4／C3 となる。抵抗R2，R3をスイツチと容量で置き換
え、K3＝Tc／R3C1、K2＝Tc／R2C2、K1＝C3／
C1、K4＝C4／C1とおくことによりスイツチド・
キヤパシタ・フイルタを構成した場合の、第１の
特性を有するバンドパスフイルタの中心角周波数
ω0，Ｑ、ゲインＧは、それぞれ次の式で表わせ
る。
ω0＝K2／Tc＝K3Tc
Ｑ＝１／K1
Ｇ＝K4／K1
ただし、信号周期はクロツク周期Tcより十分
大きいとする。これらの式からＱ，Ｇを変化させ
ないでω0のみを変えて第２の特性を有するバン
ドパスフイルタを実現するためにはK1，K4を一
定としてK2，K3のみを変えことができればよい。
K3は各フイルタごとに設ける積分容量の値を変
えれば可変でき、K2はK1，K4を一定とするため
積分容量は変えることができず、サンプル容量４
を３９に変更して可変する。このように積分容量
とただ１つのサンプル容量の切換えだけの切換え
でＱ，ゲインが一定で中心角周波数が異なる２つ
のバンドパスフイルタを実現できる。
大きいとする。これらの式からＱ，Ｇを変化させ
ないでω0のみを変えて第２の特性を有するバン
ドパスフイルタを実現するためにはK1，K4を一
定としてK2，K3のみを変えことができればよい。
K3は各フイルタごとに設ける積分容量の値を変
えれば可変でき、K2はK1，K4を一定とするため
積分容量は変えることができず、サンプル容量４
を３９に変更して可変する。このように積分容量
とただ１つのサンプル容量の切換えだけの切換え
でＱ，ゲインが一定で中心角周波数が異なる２つ
のバンドパスフイルタを実現できる。
さらに切替える容量数を増せば、多重数を拡張
できることは言うまでもない。積分容量および１
つのサンプル容量をｎ組設けることによりｎ多重
バンドパスフイルタを実現した場合、１つのバン
ドパスフイルタあたりの演算増幅器数は多重しな
いときに対し１／ｎとなるので消費電力は約１／
ｎに低減できる。また、サンプル容量１，２，３
は各バンドパスフイルタごとに設ける必要はな
く、容量数が減少し占有面積の低減も可能であ
る。
できることは言うまでもない。積分容量および１
つのサンプル容量をｎ組設けることによりｎ多重
バンドパスフイルタを実現した場合、１つのバン
ドパスフイルタあたりの演算増幅器数は多重しな
いときに対し１／ｎとなるので消費電力は約１／
ｎに低減できる。また、サンプル容量１，２，３
は各バンドパスフイルタごとに設ける必要はな
く、容量数が減少し占有面積の低減も可能であ
る。
また、Ｑ、ゲインが各バンドパスフイルタで一
定でない場合はサンプル容量１，２，３も切換え
るようにすればよく、この場合はこれらが一定の
場合に比べてサンプル容量数とスイツチ数の減少
量は小さいが、演算増幅器数は上記と同様の低減
が可能であり、本発明回路の適用により消費電力
と占有面積の低減が可能である。
定でない場合はサンプル容量１，２，３も切換え
るようにすればよく、この場合はこれらが一定の
場合に比べてサンプル容量数とスイツチ数の減少
量は小さいが、演算増幅器数は上記と同様の低減
が可能であり、本発明回路の適用により消費電力
と占有面積の低減が可能である。
以上説明したように、本発明によつてスイツチ
ド・キヤパシタ・フイルタを多重化することによ
り、１つのフイルタあたりの消費電力と占有面積
を従来のスイツチド・キヤパシタ・フイルタに比
べて、大幅に低減することが可能である。よつ
て、本発明をフイルタ次数の総和が大きい装置の
集積化に適用すれば、占有面積と消費電力の低減
が顕著であり、経済化に有効である。
ド・キヤパシタ・フイルタを多重化することによ
り、１つのフイルタあたりの消費電力と占有面積
を従来のスイツチド・キヤパシタ・フイルタに比
べて、大幅に低減することが可能である。よつ
て、本発明をフイルタ次数の総和が大きい装置の
集積化に適用すれば、占有面積と消費電力の低減
が顕著であり、経済化に有効である。
また本発明では、第２、第３、第４のサンプル
容量の端子に存在する浮遊容量の電荷は、容量の
片側または両側の端子がスイツチングにより積分
１回ごとに接地されて放電されるので、演算増幅
器出力電圧の誤差の原因になることがなく、従つ
てフイルタ特性が設計値から崩れることがない。
容量の端子に存在する浮遊容量の電荷は、容量の
片側または両側の端子がスイツチングにより積分
１回ごとに接地されて放電されるので、演算増幅
器出力電圧の誤差の原因になることがなく、従つ
てフイルタ特性が設計値から崩れることがない。
第１図は従来のスイツチド・キヤパシタ・フイ
ルタの構成例を示す回路図、第２図は第１図のス
イツチド・キヤパシタ・フイルタにおける各スイ
ツチの動作タイミングを示す図、第３図は本発明
のスイツチド・キヤパシタ・フイルタの一実施例
の構成を示す回路図、第４図は第３図のスイツチ
ド・キヤパシタ・フイルタにおける各スイツチの
動作タイミングを示す図、第５図は状態変数形
RCアクテイブフイルタの構成を示す回路図であ
る。 １，２，３，４…サンプル容量、５，６…積分
容量、７，８…演算増幅器、９，１０…積分容
量、１１，１２，１３，１４，１５，１６，１
７，１８，１９，２０…スイツチ、２１…信号入
力端子、２２…信号出力端子、２３…ノード端
子、２４，２５，２６，２７，３１，３２，３
３，３４，３５，３６，３７，３８…スイツチ、
３９…サンプル容量。
ルタの構成例を示す回路図、第２図は第１図のス
イツチド・キヤパシタ・フイルタにおける各スイ
ツチの動作タイミングを示す図、第３図は本発明
のスイツチド・キヤパシタ・フイルタの一実施例
の構成を示す回路図、第４図は第３図のスイツチ
ド・キヤパシタ・フイルタにおける各スイツチの
動作タイミングを示す図、第５図は状態変数形
RCアクテイブフイルタの構成を示す回路図であ
る。 １，２，３，４…サンプル容量、５，６…積分
容量、７，８…演算増幅器、９，１０…積分容
量、１１，１２，１３，１４，１５，１６，１
７，１８，１９，２０…スイツチ、２１…信号入
力端子、２２…信号出力端子、２３…ノード端
子、２４，２５，２６，２７，３１，３２，３
３，３４，３５，３６，３７，３８…スイツチ、
３９…サンプル容量。
Claims (1)
- １ 反転入力端子と出力端子の間にそれぞれ第１
または第２の積分容量を接続され非反転入力端子
を接地された第１および第２の増幅器と、該第１
の増幅器の入力端子と信号入力端子との間に接続
された第１のサンプル容量と、第１のスイツチン
グ期間に前記第１の増幅器の出力端子と接地間に
接続され第２のスイツチング期間に接地と第２の
増幅器の入力端子との間に接続される第２のサン
プル容量と、前記第２の増幅器の出力端子と第１
の増幅器の入力端子との間に接続された第３のサ
ンプル容量と、第２のスイツチング期間に前記第
２の増幅器の出力端子と第１の増幅器の入力端子
との間に接続され第１のスイツチング期間に切離
されて両端を接地される第４のサンプル容量とか
らなるスイツチド・キヤパシタ・フイルタにおい
て、前記第３のサンプル容量が第２のスイツチン
グ期間に第１の増幅器に接続され第１のスイツチ
ング期間に切離されて接地されるようにするとと
もに、前記第１、第２の積分容量と前記第２、第
３、第４のサンプル容量との全部または一部を任
意の複数組設け、それぞれの組の容量が前記第１
および第２のスイツチング期間からなるスイツチ
ング周期ごとに順次時分割的に選択されてそれぞ
れの位置に接続され選択されない期間においては
すべて開放されているようにしたことを特徴とす
るスイツチド・キヤパシタ・フイルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7901981A JPS57193116A (en) | 1981-05-25 | 1981-05-25 | Switched capacitor filter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7901981A JPS57193116A (en) | 1981-05-25 | 1981-05-25 | Switched capacitor filter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57193116A JPS57193116A (en) | 1982-11-27 |
| JPH0117291B2 true JPH0117291B2 (ja) | 1989-03-29 |
Family
ID=13678224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7901981A Granted JPS57193116A (en) | 1981-05-25 | 1981-05-25 | Switched capacitor filter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57193116A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4763088A (en) * | 1986-04-30 | 1988-08-09 | Silicon Systems, Inc. | Switching scheme for switched capacitor filters |
| JP4578450B2 (ja) * | 2006-09-13 | 2010-11-10 | パナソニック株式会社 | デルタシグマａｄ変換器 |
-
1981
- 1981-05-25 JP JP7901981A patent/JPS57193116A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57193116A (en) | 1982-11-27 |
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