JPS6351571B2 - - Google Patents

Description

請求の範囲 １ モノリシツク半導体基板に作られ所定の周波
数範囲にわたる入力可聴周波数を通すスイツチト
キヤパシタフイルタであつて、 (イ) 入力端子６４及び出力端子６２を持つ第１の
増幅器６０と、 (ロ) この第１増幅器の入力端子と出力端子との間
に接続した第１の積分器コンデンサ６６と、 (ハ) 入力端子９４及び出力端子９２を持つ第２の
増幅器９０と、 (ニ) この第２増幅器の入力端子と出力端子との間
に接続した第２の積分器コンデンサ９６と、 (ホ) 前記の第１増幅器入力端子及び第２増幅器出
力端子の間に第１の接続手段７０，７２，７６
により接続され、第１のクロツク位相中に前記
第２増幅器の出力を標本化して保持することに
より前記第２増幅器の出力端子を前記第１積分
器コンデンサから隔離するが、第２のクロツク
位相中には前記の第２増幅器の標本化し保持し
た出力を前記第１積分器コンデンサに加えるよ
うにした第１の入力スイツチトキヤパシタ８２
と、 (ヘ) 前記の第１増幅器出力端子及び第２増幅器入
力端子の間に第２の接続手段１０２，１０４に
より接続され、前記第２クロツク位相中に前記
第１増幅器の出力を前記第２積分器コンデンサ
に加えるようにした第２の入力スイツチトキヤ
パシタ１１２と、 を含み、さらに (ト) 前記第１入力スイツチトキヤパシタが前記第
２増幅器出力端子から隔離されると、入力信号
を前記第１入力スイツチトキヤパシタに接続す
る第１のスイツチ手段７４と、 (チ) 前記第２入力スイツチトキヤパシタが前記第
１増幅器出力端子から隔離されると、入力信号
を前記第２入力スイツチトキヤパシタに接続す
る第２のスイツチ手段１０６と、 を含むことを特徴とする、前記スイツチトキヤパ
シタフイルタ。

２ 第１のスイツチ手段７４として第１及び第２
の端子と制御端子とを持つものを、そして第１の
接続手段としてそれぞれ第１及び第２の端子と制
御端子とを持つ第３、第４、及び第５のスイツチ
手段７０，７２，７６を含み、 (i) 前記第３スイツチ手段７０の第１端子は地電
位に接続し、前記第３スイツチ手段の第２端子
は前記第４スイツチ手段７２の第１端子に接続
して第１の接続点７８を形成し、前記第４スイ
ツチ手段の第２端子は前記第１増幅器の入力端
子に接続し、 (ii) 前記第３スイツチ手段の制御端子７０ｃは第
１のクロツク位相中に第１のクロツク信号を受
けるように接続し、 (iii) 前記第４スイツチ手段の制御端子７２ｃは第
２のクロツク位相中に第２のクロツク信号を受
けるように接続し、 (iv) 前記第１スイツチ手段７４の第１端子は入力
信号を受けるように接続し、前記第１スイツチ
手段の第２端子は前記第５スイツチ手段７６の
第１端子に接続して第２の接続点８０を形成
し、前記第５スイツチ手段７６の第２端子は前
記第２増幅器の出力端子に接続し、 (v) 前記第１スイツチ手段の制御端子７４ｃは前
記第２クロツク信号を受けるように接続し、 (vi) 前記第５スイツチ手段の制御端子７６ｃは前
記第１クロツク信号を受けるように接続した、
前項１に記載のスイツチトキヤパシタフイル
タ。

３ 第１及び第２の接続点７８，８０間に第１の
入力スイツチトキヤパシタ８２を接続した前項２
に記載のスイツチトキヤパシタフイルタ。

４ 地電位と第２の入力スイツチトキヤパシタ１
１２との間に接続した第６のスイツチ手段１００
を備えた前項１に記載のスイツチトキヤパシタフ
イルタ。

５ 第２のスイツチ手段１０６及び第６のスイツ
チ手段１００としてそれぞれ第１及び第２の端子
と制御端子とを持つものを、そして第２の接続手
段としてそれぞれ第１及び第２の端子と制御端子
とを持つ第７及び第８のスイツチ手段１０２，１
０４を含み、 (i) 前記第６スイツチ手段の第１端子は地電位に
接続し、前記第６スイツチ手段の第２端子は前
記第７スイツチ手段１０２の第１端子に接続し
て第３の接続点１０８を形成し、前記第７スイ
ツチ手段の第２端子は第２の増幅器の入力端子
に接続し、 (ii) 前記第６スイツチ手段の制御端子１００ｃは
第１クロツク位相中に第１のクロツク信号を受
けるように接続し、 (iii) 前記第７スイツチ手段の制御端子１０２ｃは
第２のクロツク位相中に第２の制御信号を受け
るように接続し、 (iv) 前記第８スイツチ手段１０４の第１端子は第
１の増幅器の出力端子に接続し、前記第８スイ
ツチ手段の第２端子は前記第２スイツチ手段の
第１の端子に接続して第４の接続点１１０を形
成し、前記第２スイツチ手段の第２端子は入力
信号を受けるように接続し、 (v) 前記第８スイツチ手段の制御端子１０４ｃは
前記第２クロツク信号を受けるように接続し、 (vi) 前記第２スイツチ手段の制御端子１０６ｃは
前記第１クロツク信号を受けるように接続し
た、 前項４に記載のスイツチトキヤパシタフイルタ。

６ 第１の増幅器、第１の積分器コンデンサ及び
第１の入力スイツチトキヤパシタにより入力可聴
周波数信号に位相遅れを導入し、第２の増幅器、
第２の積分器コンデンサ及び第２の入力スイツチ
トキヤパシタにより可聴周波数信号に位相進みを
導入して、得られる処理信号に移相を伴わない構
成とした前項１に記載のスイツチトキヤパシタフ
イルタ。

技術的分野 本発明は、可聴周波数フイルタ、ことにモノリ
シツクMOS半導体基板上に作るスイツチトキヤ
パシタラダー形フイルタ（switched−capacitor
ladder filter）に関する。以下本明細書において
簡単のために“スイツチトキヤパシタ”を
“SWC”と略称することがある。

背景技術 たとえばパルス−符号変調（PCM）を利用す
る電気通信装置とその他の音声帯域装置とのよう
な電子装置は精密な高次フイルタを必要とする。
可聴周波及びその他の低周波のフイルタによる普
通のろ波手段では抵抗体−コンデンサ差動積分器
を利用している。金属−酸化物−半導体（MOS）
技術の開発に伴い、このような普通のフイルタは
抵抗体−コンデンサ製品としてモノリシツク状態
に作られている。このような製法は、抵抗回路素
子及びコンデンサ回路素子の各各の絶対値を大面
積の半導体基板上で精密に制御することを必要と
した。この制御は温度及び処理の変化に対して極
めてむずかしい。

低周波フイルタのモノリシツク形成は、長い時
定数を持つ受動低周波フイルタに類似のフイルタ
動作を必要とするが、小さな半導体基板面積に作
りパラメータ変化に感じない伝達関数を利用しな
ければならない。さらにこのようなモノリシツク
形成では外部の仕上げ作業によらないで精密なレ
スポンスの得られることが望ましい。薄膜回路又
はハイブリツド回路を備えた従来開発されている
普通の能動フイルタは温度及び処理の変化に感じ
ない精密なフイルタを形成しない。

仕上げ作業により高次フイルタに利用する部品
の絶対値を確実にする必要と温度及び処理の変化
の無関係性を保つ必要とによつて、SWC積分器
フイルタが開発された。このようなSWC回路は
普通の差動積分器に極めて近似している。差動
SWC積分器は、二相非重複クロツクにより動作
する。MOSSWCフイルタについての説明は1978
年12月刊行のIEEEジヤーナル・オブ・ソリツド
−ステート・サーキツツ（Journal of Solid−
State Circuits）SC−13巻第６号のアルストツト
（Allstot）等を著者とする論文『MOSSWCラダ
ー形フイルタ』に記載してある。

受動フイルタに使うコンデンサ素子及び誘導素
子を模すには、SWC積分器は、処理する信号に
移相を導入してはならない。誘導子−コンデンサ
フイルタを模す従来開発されているSWCフイル
タは、これ等のフイルタ素子が損失のある誘導子
及び損失のあるコンデンサとして現われるような
移相を導入している。入力信号に移相を導入する
と出力レスポンスに低下が生じ既存のSWCフイ
ルタは受動フイルタ素子を精密には模さなくな
る。

このようにして、模したコンデンサ素子及び誘
導素子が電圧電流領域でこれ等の素子を模す回路
の有効な零移相に基づいて損失を生じない受動ラ
ダー形フイルタのコンデンサ素子及び誘導素子を
必要とすることになる。このようなSWCフイル
タは温度及び処理の制御装置により導入されるパ
ラメータ変化に鈍感でなければならない。なお各
回路部品値を仕上げを必要としないで生ずること
のできるSWCフイルタが必要になつている。さ
らに部品変化に鈍感な高域フイルタ、低域フイル
タ及び帯域フイルタのような２重端子付きラダー
形フイルタをSWCフイルタ回路に設けることが
必要になつている。さらに各フイルタ素子を半導
体基板の小さな面積に作り高密度の実装チツプが
得られると共にこれと同時に寄生的キヤパシタン
スの影響をなくしたSWCフイルタが必要になつ
ている。

発明の説明 本発明によればモノリシツクMOS半導体基板
に作られ、被処理信号に移相をなくすことを含む
SWCフイルタに従来伴う問題を実質的になくし
たSWCフイルタが得られる。

本発明によればモノリシツク半導体基板に作ら
れ所定の周波数範囲にわたる可聴周波数を通す
SWCフイルタが得られる。このSWCフイルタは
第１の増幅器とこの第１増幅器に相互に接続した
第１の積分器コンデンサとを備えている。又第２
の増幅器とこの第２増幅器に相互に接続した第２
の積分器コンデンサを設けてある。第１の入力
SWCは第１増幅器の入力端子と第２増幅器の出
力端子との間に接続され、第１入力SWCが第１
のクロツク位相中に第２増幅器の出力を標本化し
保持することにより第２増幅器の出力を第１積分
器コンデンサから隔離し、第２のクロツク位相中
に第２増幅器の標本化し保持した出力を第１積分
器コンデンサに加える。第２の入力SWCは第１
増幅器の出力端子と第２増幅器の入力端子との間
に接続され、第１クロツク位相中に第２入力
SWCが零の貯蔵電荷にリセツトし、そして第２
クロツク位相中に第２入力コンデンサが第１増幅
器の出力を第２積分器コンデンサに加える。

なお本発明によれば、反転入力端子、非反転入
力端子及び出力端子を持つ第１の差動増幅器を備
えたSWCフイルタが得られる。第１の積分器コ
ンデンサは第１差動増幅器の反転入力端子及び出
力端子の間に接続してあるが、非反転入力端子は
接地してある。反転入力端子、非反転入力端子及
び出力端子を持つ第２の差動増幅器を設けてあ
る。第２の積分器コンデンサは第２差動増幅器の
反転入力端子及び出力端子間に接続してあるが、
非反転入力端子は接地してある。第１及び第２の
入力SWCはSWCフイルタ内に設けてある。第１
のスイツチ回路は第１差動増幅器及び第１入力
SWCに接続してある。第２のスイツチ回路は第
２差動増幅器及び第２入力SWCに接続してある。
第１及び第２のクロツク信号を生ずるようにクロ
ツク源を設けてある。第１入力SWCは第１スイ
ツチ回路に又第１差動増幅器の反転入力端子及び
第２差動増幅器の出力端子の間に接続され、各ス
イツチ回路が第１クロツク信号を受けると、第１
入力SWCが第２差動増幅器の出力を標本化して
保持することにより第２差動増幅器の出力を第１
差動増幅器の第１積分器コンデンサから隔離し、
又各スイツチ回路が第２クロツク信号を受ける
と、第２差動増幅器の第２差動増幅器の出力を標
本化し保持することにより第２差動増幅器の出力
を第１差動増幅器の第１積分器コンデンサから隔
離し、又各スイツチ回路が第２クロツク信号を受
けると第２差動増幅器の標本化し保持した出力を
第１積分器コンデンサに加える。第２入力SWC
は第２スイツチ回路に又第１差動増幅器の出力端
子及び第２差動増幅器の反転入力端子の間に接続
され、各スイツチ回路が第２クロツク信号を受け
ると、第２入力SWCが第１差動増幅器の出力を
第２積分器コンデンサに加える。

【図面の簡単な説明】

本発明とその目的及び利点とを一層十分に理解
するように添付図面について以下に詳細に説明す
る。

第１図は本発明SWCフイルタを利用するパル
ス符号変調電気通信装置のブロツク図である。

第２図は本発明SWCフイルタの１実施例の回
路線図である。

詳細な説明 第１図にはパルス−符号変調（PCM）電気通
信装置１０を例示してある。装置１０は変換器１
４とアナログ・デイジタル及びデイジタル・アナ
ログ変換器（CODEC）１６との間に接続したフ
イルタ回路網１２を備えている。変換器１４は、
電話機１８から入力信号を受け、たとえば利得整
定増幅器２０にアナログ入力を加える２−４線変
換器から成る。利得整定増幅器２０の出力は帯域
フイルタ２４を通過する。フイルタ２４の出力は
PCM電気通信リンクの出力を符号化するCODEC
１６に加える。

帯域フイルタ２４は、フイルタ２８，３０，３
２及び３４から成る。フイルタ２８及び３４は時
間的に連続して作動する連続時間抵抗体−コンデ
ンサフイルタたとえばアナログフイルタである。
フイルタ２８はたとえば32kHzのしや断周波数を
持つ第３次サレン（Sallen）キー形フイルタでよ
い。フイルタ２８の出力は、たとえば300Hzのし
や断周波数を持つ第３次高域フイルタでよい
SWCフイルタ３０に加える。SWCフイルタ３０
の出力は、たとえば3.2kHzのしや断周波数を持つ
第５次低域フイルタでよいSWCフイルタ３２に
加える。各SWCフイルタ３０，３２は、本発明
の主題であり第２図について詳述する。SWCフ
イルタ３２の出力は、たとえば48kHzのしや断周
波数を持つ第２次サレンキー形フイルタでよい連
続時間抵抗体コンデンサフイルタ３４に加える。

PCM電気通信リンクからの信号は、解読のた
めにCODEC１６に受けSWCフイルタ４０に加え
る。本発明の主題であるフイルタ４０はたとえば
3.2kHzのしや断周波数を持つ第５次低域フイルタ
でよくCODEC出力波形に存在する電圧段を平滑
化し、CODEC１６の通過帯域に１の利得を生ず
るのに必要な補正を行う。この補正は通過帯域の
端部での振幅減衰等のスペクトル変化をsin ｘ／
ｘ変換により補正するものである。SWCフイル
タ４０の出力は電話機１８に送るように変換器１
４に加える。クロツク信号CLKは、各SWCフイ
ルタ３０，３２，４０に加えるようにＣ１及びＣ
２のクロツク信号を生ずるクロツク分周回路４２
に加える。フイルタ回路網１２はモノリシツク半
導体基板に作る。フイルタ回路網１２は利得整定
増幅器２０、抵抗体−コンデンサフイルタ２８，
３４、SWCフイルタ３０，３２，４０及びクロ
ツク分周回路４２から成り第１図の破線内に示し
た全部の回路部品を含む。

第２図には本発明によるSWC回路５０を例示
してある。SWC回路５０は積分ブロツク５２及
び積分ブロツク５４を備えている。各積分ブロツ
ク５２，５４は、ラダー形フイルタの形成及び模
擬のために多重の帰還又はリープフロツグ形に相
互に接続することのできる２個の積分器ループを
形成する。とくに本発明によればSWC回路５０
は、ろ波処理中に各積分ブロツク５２，５４から
成る２個の積分器ループのまわりで処理される信
号に移相を導入しない。積分ブロツク５２はたと
えば、ろ波作用を受ける入力信号に位相遅れを導
入する逆方向オイラー（Euler）積分器から成つ
ている。積分ブロツク５４はたとえばろ波作用を
受ける信号に位相進みを導入する順方向オイラー
積分器から成つている。各積分ブロツク５２，５
４のループ接続の全効果は、処理を受ける信号に
導入される位相遅れ及び位相進みをつりあわせ
て、SWC回路５０はLCフイルタ内の誘導子−コ
ンデンサ受動素子を模す損失なし回路として動作
する。

SWC回路５０はラダー形フイルタを形成する
リープフロツグ形又は多重帰還形状のその他の
SWC回路５０を模しこれに接続され一層高次の
フイルタに任意の個数の極を形成する。たとえば
SWCフイルタ３０（第１図）は多重帰還形に１
１／２回転繰返し接続したSWC回路５０から成る。
同様に第１図に示したSWCフイルタ３２，４０
は、SWC回路５０をリープフロツグ形に５回繰
返し接続することにより形成する。この場合各増
幅器は互に隣接するループ間に割当てる。

積分ブロツク５２は、出力端子６２及び反転入
力端子６４を持つ差動増幅器６０を備える。差動
増幅器３０の出力端子６２及び反転入力端子６４
の間には積分器コンデンサ６６を接続してある。
差動増幅器６０の非反転入力端子は接地してあ
る。

積分ブロツク５２はさらに、端子７０ａ，７０
ｂ及び制御端子７０ｃを持つスイツチ７０と、端
子７２ａ，７２ｂ及び制御端子７２ｃを持つスイ
ツチ７２と、端子７４ａ，７４ｂ及び制御端子７
４ｃを持つスイツチ７４と、端子７６ａ，７６ｂ
及び制御端子７６ｃを持つスイツチ７６とを備え
ている。スイツチ７０の端子７０ｂは接地してあ
る。スイツチ７０の端子７０ａはスイツチ７２の
端子７２ｂに接続され接続点７８を形成してあ
る。スイツチ７４の端子７４ｂは入力電圧源に接
続してある。この入力電圧源は、積分ブロツク５
２に協働する端末回路網とSWCフイルタ５０を
後述の高域フイルタとして低域フイルタとして構
成するかどうかとに従つて地電位か又は地電位以
上の値かである。スイツチ７４の端子７４ａはス
イツチ７６の端子７６ｂに接続され接続点８０を
形成する。各接続点７８，８０間には入力SWC
８２を接続してある。スイツチ７２の端子７２ａ
は差動増幅器６０の反転入力端子６４に接続して
ある。

積分ブロツク５４は、出力端子９２及び反転入
力端子９４を持つ差動増幅器９０を備えている。
差動増幅器９０の出力端子９２及び反転入力端子
９４の間には積分器コンデンサ９６を接続してあ
る。差動増幅器９０の非反転入力端子は接地して
ある。

積分ブロツク５４はさらに、端子１００ａ，１
００ｂ及び制御端子１００ｃを持つスイツチ１０
０と、端子１０２ａ，１０２ｂ及び制御端子１０
２ｃを持つスイツチ１０２と、端子１０４ａ，１
０４ｂ及び制御端子１０４ｃを持つスイツチ１０
４と、端子１０６ａ，１０６ｂ及び制御端子１０
６ｃを持つスイツチ１０６とを備えている。スイ
ツチ１００の端子１００ｂは接地してある。スイ
ツチ１００の端子１００ａはスイツチ１０２の端
子１０２ｂに接続され接続点１０８を形成する。
スイツチ１０４の端子１０４ａはスイツチ１０６
の端子１０６ｂに接続され接続点１１０を形成す
る。入力SWC１１２は接続点１０８，１１０間
に接続してある。スイツチ１０６の端子１０６ａ
は電圧源に接続してある。この電圧源は、積分ブ
ロツク５４の端末回路網とSWCフイルタ５０が
高域フイルタとして構成してあるか低域フイルタ
として構成してあるかとに従つて地電位又は地電
位以外の値である。スイツチ１０２の端子１０２
ａは差動増幅器９０の反転入力端子９４に接続し
てある。

各積分ブロツク５２，５４は、差動増幅器６０
の出力端子６２をスイツチ１０４の端子１０４ｂ
に接続し差動増幅器９０の出力端子９２をスイツ
チ７６の端子７６ａに接続するように接続してあ
る。付加的なSWC回路５０は同様な多重帰還形
に又はリープフロツグ形に接続してある。各スイ
ツチ７０，７６，１００，１０６の制御端子に
は、作用すると、各スイツチ７０，７６，１０
０，１０６を導通させるクロツク信号Ｃ１を加え
る。クロツク信号Ｃ２は各スイツチ７２，７４，
１０２，１０４の制御端子に加え、クロツク信号
Ｃ２が作用すると各スイツチ７２，７４，１０
２，１０４が導通するようにしてある。

この説明のためにSWC５０の動作時にスイツ
チ７４の端子７４ｂとスイツチ１０６の端子１０
６ａとを接地するものとする。クロツク信号Ｃ１
が作用するような第１クロツク位相中に差動増幅
器９０の出力は積分ブロツク５２の接続点８０で
入力SWC８２に加える。スイツチ７０は又第１
クロツク位相中に導通するから、スイツチ７０の
端子７０ｂが地電位になることにより入力SWC
８２を差動増幅器９０の出力電圧の値に帯電させ
る。各スイツチ７２，７４は第１クロツク位相中
に切れる。従つて入力SWC８２が第１クロツク
位相中に差動増幅器９０の出力電圧を標本化し保
持するのは明らかである。

第２クロツク位相中に信号Ｃ２が生じ各スイツ
チ７２，７４の制御端子７２ｃ，７４ｃに加わり
スイツチ７２，７４を導通させる。接続点７８は
差動増幅器６０により地電位に保持され又端子７
４ｂは地電位であるから、入力SWC８２の標本
化し貯蔵した電荷は積分器コンデンサ６６内に積
分される。差動増幅器６０の出力端子で差動増幅
器９０の出力電圧信号に位相遅れを導入してあ
る。

第１クロツク位相中に積分ブロツク５４のスイ
ツチ１００，１０６は導通し、入力SWC１１２
の接続点１０８に地電位が加わりそして入力
SWC１１２の接続点１１０に地電位が加わり、
SWC１１２により零電荷が保たれる。

クロツク信号Ｃ２の生ずる第２クロツク位相中
に各スイツチ１０４，１０２が導通する。従つて
差動増幅器６０の出力端子６２からの電圧出力が
入力SWC１１２に加わり入力SWCを差動増幅器
６０の出力電圧にすぐに帯電させる。スイツチ１
０２は又第２クロツク位相中に導通し端子９４が
増幅器９０により地電位に保持されるからSWC
１１２に入れる電荷は差動増幅器９０の反転入力
端子９４にすぐに加わり、積分器コンデンサ９６
は入力SWC１１２を横切つて現われる電圧を積
分する。第１クロツク位相の次のサイクル時に差
動増幅器９０によりその出力端子９２に現われる
電圧出力はスイツチ７６の端子７６ａに加わる。
従つて一方のクロツク位相に対し入力SWC８２
への給電により、この電荷を積分器コンデンサ６
６が受ける前に、積分ブロツク５４は入力SWC
１１２を横切つて現われる電圧をすぐに積分する
が、積分ブロツク５２は差動増幅器９０の出力電
圧を標本化し保持する。差動増幅器６０の出力電
圧は第２のクロツク位相の間に積分器コンデンサ
９６に直接送られ直接積分される。

要するに差動増幅器６０の出力電圧は入力
SWC１１２及び積分器コンデンサ９６を経て差
動増幅器９０の出力に直接送られる。差動増幅器
９０の出力は第１クロツク位相中に入力SWC８
２により標本化して保持され、次で第２クロツク
位相中に積分器コンデンサ６６に送られる。入力
SWC８２の標本化及び保持の作用により差動増
幅器９０の出力の電圧変化が第２クロツク位相ま
では差動増幅器６０の出力端子に現われないよう
にするが、差動増幅器６０の出力電圧の変化は差
動増幅器９０の出力端子に直接生ずる。入力
SWC８２の動作により差動増幅器６０は一方の
クロツク位相中に差動増幅器９０から隔離され
る。積分ブロツク５２は差動増幅器９０の出力信
号の正の積分を行うが積分ブロツク５４は差動増
幅器６０により生ずる出力信号の負の積分を行い
このループのまわりで処理する信号に移相を生じ
ないようにする。

前記したようにスイツチ７４の端子７４ｂは交
互に、地電位以外の電圧源に接続される。SWC
回路５０がSWCフイルタ３２（第１図）内の第
１の積分器ループであれば、スイツチ７４の端子
７４ｂはSWCフイルタ３０により生ずる出力信
号に通ずる。SWC回路５０がSWCフイルタ４０
（第１図）内の第１の積分器ループであればスイ
ツチ７４の端子７４ｂはCODEC１６により生ず
る出力信号に通ずる。

SWCフイルタ３２，４０（第１図）には、又
結合SWCと共にSWC８２及び各スイツチ７４，
７６に類似なように相互に接続した２個の付加的
スイツチを利用して入力を加える。結合SWCの
頂板は接続点７８又は接続点１０８に接続してあ
るが、結合SWCの底板は、２個の付加的スイツ
チ間の接続点８０に対応する接続点に接続してあ
る。付加的スイツチの一方は、入力電圧源又は
SWCフイルタ３０の出力信号端子又はCODEC１
６（第１図）の出力端子と共通の接続点との間に
接続してあるが、第２の付加的スイツチは地電位
及び共通接続点の間に接続してある。このように
して得られる構成は低域フイルタを形成する。

SWC回路５０をSWCフイルタ３０（第１図）
内に形成すると、結合コンデンサが抵抗−コンデ
ンサフイルタ２８の出力信号端子から接続点６４
又は接続点９４（第２図）に接続され、SWC回
路５０のこのようにして得られる構造は高域フイ
ルタとして作用する。

積分ブロツク５２の伝達関数は次のようにな
る。

Vout／Vin＝＋C₁／C₂１／Ｚ−１(1) この式でV₁は差動増幅器６０の出力電圧であ
り、V₂は差動増幅器９０の出力電圧であり、C₁
はコンデンサ８２の値であり、C₂はコンデンサ
６６の値であり、そしてｚは双一次変換を介して
連続周波数変数に関連する標本化データ周波数変
数である。ｓ＝（Ｚ−１）／（Ｚ＋１） 積分ブロツク５４の伝達関数は次の通りであ
る。

Vout／Vin＝−C₁／C₂ｚ／Ｚ−１(2) この式でV₁は差動増幅器６０の出力電圧であ
り、V₂は差動増幅器９０の出力電圧であり、C₃
はコンデンサ１１２の値であり、C₄はコンデン
サ９６の値であり、Ｚは標本化データ周波数変数
である。

とくに本発明によればSWC回路５０により処
理する信号に対し移相を導入しないSWC回路５
０のほかに、SWCフイルタ５０に対する寄生的
キヤパシタンスの影響が実質的になくなる。従来
開発されているSWCは入力SWCを寄生的キヤパ
シタンスがこれ等のフイルタの動作にあまり著し
い影響を及ぼさないように極めて大きくする必要
があつた。入力SWCを大きくすることにより、
入力SWCに対する半導体基板面積の対応する増
加は、これにより半導体基板上の各素子の実装密
度を低下させ半導体基板の全寸法及び全費用を増
加させる必要があつた。

本発明によるSWCフイルタの構成によつて入
力SWC８２，１１２は寄生的キヤパシタンスに
鈍感であり、入力SWC８２，１１２は半導体基
板に極めて小さい面積に作ることができる。

又第２図に示すように入力SWC８２の接続点
７８は差動増幅器６０に保持される地電位とスイ
ツチ７０の端子７０ｂにおける地電位との間で切
換えられるから、接続点７８の任意の寄生的キヤ
パシタンスは接続点７８に現われる同じ電圧につ
ねに帯電する。従つて接続点７８に現われる寄生
的キヤパシタンスによつて入力SWC８２では電
荷が失われない。接続点８０は差動増幅器９０か
ら加わる電圧とスイツチ７４の端子７４ｂに現わ
れる電圧源電圧との間で切換わるから、任意の寄
生的キヤパシタンスが接続点８０に現われると、
この寄生的キヤパシタンスは、差動増幅器９０の
出力電圧を給電されスイツチ７４の端子７４ｂに
現われる電圧源により放電する。従つて接続点８
０に現われるどの寄生的電圧も本発明による
SWC回路５０の積分部には入らない。同様に積
分ブロツク５４の接続点１０８，１１０に存在す
るどの寄生的キヤパシタンスもSWC１１２に影
響を及ぼさない。

一層高次のSWCフイルタは、ラダー形回路網
に基づくSWC回路５０の多重帰還又はリープフ
ロツグ形の接続を構成することにより本発明によ
るSWC回路５０′を使つて形成することができ
る。一層高次のラダー形回路網の奇数の積分ブロ
ツクは正の積分を行うが、このラダー形回路網の
偶数の積分ブロツクは負の積分を行う。各積分ブ
ロツク５２，５４は高域フイルタとして又は低域
フイルタとして作用するように構成することがで
きる。たとえば積分ブロツク５２は直列誘導子を
通る電流を模すが、積分ブロツク５４は低域フイ
ルタ内の並列コンデンサに対する電圧を模す。

SWC回路５０に対する端末回路網は各積分ブ
ロツク５２，５４に対し同様に構成され、逆方向
積分器を使い積分ブロツク５２に終ると、順方向
積分器を利用し積分ブロツク５４に終るようにす
る。誘導子−コンデンサラダー内の第１の積分器
ループに抵抗性端子を利用する構成では、接続点
７４ｂ（第２図）は差動増幅器６０の出力端子６
２に接続され逆方向オイラー積分器を形成し、そ
して誘導子−コンデンサラダー内の最後の積分器
ループの端子１０６ａは順方向オイラー積分器を
形成する差動増幅器９０の出力端子９２に接続す
ることができる。このようにして得られる端末は
損失のある積分器であり誘導子−コンデンサラダ
ー回路の入力端子又は出力端子における抵抗性イ
ンピーダンスを模す。

SWC回路５０用の端末回路網は積分ブロツク
５２，５４と同様に構成され、逆方向積分器を使
い積分ブロツク５２に終ると、順方向積分器を利
用し積分ブロツク５４に終るようにする。誘導子
−コンデンサラダー回路内の第１積分器ループに
抵抗性端末を利用する構成では、接続点７４ｂ
（第２図）を差動増幅器６０の出力端子６２に接
続し逆方向オイラー積分器を形成し、そして誘導
子−コンデンサラダー形回路内の最後の積分器ル
ープの端子１０６ａを差動増幅器９０の出力端子
に接続し順方向オイラー積分器を形成することが
できる。このようにして得られる端末は損失を伴
う積分器であり誘導子−コンデンサラダー形回路
の入力端子又は出力端子に抵抗性インピーダンス
を模す。

前記したような多重帰還形又はリープフロツグ
形構成内のSWC回路５０の各積分ループ間を結
合するには、低域フイルタ構成内で付加的入力
SWCを接続点７８又は接続点１０８或は両接続
点７８，１０８（第２図）に接続する。この付加
的入力SWCは、スイツチ７４，７６又はスイツ
チ１０４，１０６と同様に形成した２個の付加的
スイツチを利用して接続され、SWC回路５０の
動作に対し前記したようにして隣接SWC積分器
と協動して入力信号を受けるように動作する。

各SWC回路５０間の高域フイルタ結合の形成
のために、SWC回路５０内の増幅器６０，９０
の一方又は両方の反転入力端子６４又は反転入力
端子９４（第２図）にコンデンサを直接接続して
ある。これ等の入力コンデンサは、加算コンデン
サであり特定の積分ブロツク５２又は積分ブロツ
ク５４の積分器コンデンサ６６又は積分器コンデ
ンサ９６の値に等しい値を持ちSWC回路５０内
の増幅器６０又は増幅器９０の出力を次のSWC
回路５０の増幅器６０又は増幅器９０に対応する
増幅器の反転入力端子に送る。

すなわち低域フイルタ結合はSWC回路５０に
加える入力信号の積分を使つてできる。高域フイ
ルタ結合は、各SWC回路５０を相互に接続する
ことにより生ずる入力信号の加算を利用して行
う。

従つてMOSSWC積分器を使う本発明による
SWC回路により高域又は低域のフイルタラダー
回路の損失なしの誘導子−コンデンサ素子値を精
密に形成することができるのは明らかである。
SWCフイルタの使用により精密部品の仕上げを
必要としない精密フイルタが得られる。コンデン
サ比により定まる利得定数を持つSWC積分器の
使用により、MOS技術で製造が容易にでき温度
安定性が得られる。さらに本発明によるSWC回
路は寄生キヤパシタンスを伴わないで動作し本発
明の能力を高め部品値の仕上げを必要としない精
密フイルタを形成する。本発明によるSWC回路
は小さな面積の半導体基板に作られ半導体基板の
全面積を最小にすることにより本発明SWCフイ
ルタの製造費を最低にすることができる。

本発明をその特定の実施例について述べたが、
当業者には明らかなように種種の変化変型を行う
ことができこのような変化変型が本発明の各請求
の範囲になるのはもちろんである。