JPH0225290B2 - - Google Patents
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- JPH0225290B2 JPH0225290B2 JP56024667A JP2466781A JPH0225290B2 JP H0225290 B2 JPH0225290 B2 JP H0225290B2 JP 56024667 A JP56024667 A JP 56024667A JP 2466781 A JP2466781 A JP 2466781A JP H0225290 B2 JPH0225290 B2 JP H0225290B2
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- voltage
- circuit
- switch
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- 238000010586 diagram Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
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- 230000035945 sensitivity Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H19/00—Networks using time-varying elements, e.g. N-path filters
- H03H19/004—Switched capacitor networks
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Filters That Use Time-Delay Elements (AREA)
Description
【発明の詳細な説明】
本発明は、スイツチ、キヤパシタおよび演算増
幅器から構成されるスイツチド・キヤパシタ
（SC）回路の構成に関し、特に、キヤパシタの充
放電をスイツチを用いて高速に切換えて、等価的
に大きな抵抗および大きな時定数を作るスイツチ
ド・キヤパシタ回路の構成に関する。
幅器から構成されるスイツチド・キヤパシタ
（SC）回路の構成に関し、特に、キヤパシタの充
放電をスイツチを用いて高速に切換えて、等価的
に大きな抵抗および大きな時定数を作るスイツチ
ド・キヤパシタ回路の構成に関する。
SC回路は、スイツチ、キヤパシタおよび演算
増幅器から構成されるアナログ・フイルタであ
り、MOS集積回路技術を用いて大規模集積化も
可能である。SC回路は、抵抗を含まず、フイル
タの特性を容量の比で決められるので素子感度が
小さく、外部から加えられるクロツクの周波数を
変化させることによつて、フイルタの特性をプロ
グラマブルに変えることができ、経済性と信頼性
に優れている。SC回路の動作原理は、キヤパシ
タの充放電をスイツチで高速に切換えれば、エネ
ルギーを消費して、抵抗になるという発想に基づ
いている。従つて、SCフイルタは、能動RCフイ
ルタの抵抗素子を単にスイツチとキヤパシタに置
換して構成されることが多い。特に、SCフイル
タは、状態変数法を用いて設計される能動RCフ
イルタ内部において、第１図ａに示されるアナロ
グRC積分器のＲ素子をスイツチとキヤパシタに
置換して構成される。前記アナログRC積分器の
Ｒ素子をスイツチとキヤパシタに置換してできる
回路は、SC積分器と呼ばれる。
増幅器から構成されるアナログ・フイルタであ
り、MOS集積回路技術を用いて大規模集積化も
可能である。SC回路は、抵抗を含まず、フイル
タの特性を容量の比で決められるので素子感度が
小さく、外部から加えられるクロツクの周波数を
変化させることによつて、フイルタの特性をプロ
グラマブルに変えることができ、経済性と信頼性
に優れている。SC回路の動作原理は、キヤパシ
タの充放電をスイツチで高速に切換えれば、エネ
ルギーを消費して、抵抗になるという発想に基づ
いている。従つて、SCフイルタは、能動RCフイ
ルタの抵抗素子を単にスイツチとキヤパシタに置
換して構成されることが多い。特に、SCフイル
タは、状態変数法を用いて設計される能動RCフ
イルタ内部において、第１図ａに示されるアナロ
グRC積分器のＲ素子をスイツチとキヤパシタに
置換して構成される。前記アナログRC積分器の
Ｒ素子をスイツチとキヤパシタに置換してできる
回路は、SC積分器と呼ばれる。
従来、この種のSC積分器は、第１図ｂに示さ
れるように、第１図ａのアナログRC積分器のＲ
素子を正逆２相のクロツクパルスで制御される２
つのスイツチ１０，１１と単一のキヤパシタC1
に置換して構成されていた。
れるように、第１図ａのアナログRC積分器のＲ
素子を正逆２相のクロツクパルスで制御される２
つのスイツチ１０，１１と単一のキヤパシタC1
に置換して構成されていた。
第１図ｂを参照すれば、スイツチ１０がONし
ている時間区域I0ではスイツチ１１はOFFである
から、キヤパシタC1に貯えられる電荷は、入力
電圧をｕ（ｔ）とすれば、C1u（kT）である。こ
こで、Ｔはクロツク周期で、ｋは任意の整数であ
る。続いて、スイツチ１０がOFFしている時間
区域I1でスイツチ１１がONすれば、節点１０１
は、演算増幅器１２の入力端子、すなわち
Imaginary Ground（Ｇ）に接続されるので、零
電位になり、キヤパシタC1において貯えられて
いた前記電荷C1u（kT）は、すべて帰還キヤパシ
タCfに移される。従つて、v2をキヤパシタC2の電
圧とすれば、電荷保存則は、 −C1u（kT）＋C1×０ ＝Cfv2（kT＋１／２Ｔ）−Cfv2（kT） となる。そして、時刻（kT＋Ｔ）において再び
キヤパシタC1に電荷C1u（kT＋Ｔ）が入力され
る。すなわち、微小な時間間隔Ｔにおいて流れた
電流Δiは Δi＝C1／Ｔ（ｕ（kT＋Ｔ）−ｕ（kT）） となり、入力側の等価抵抗RIは、近似的に RI＝Ｔ／C1 となる。
ている時間区域I0ではスイツチ１１はOFFである
から、キヤパシタC1に貯えられる電荷は、入力
電圧をｕ（ｔ）とすれば、C1u（kT）である。こ
こで、Ｔはクロツク周期で、ｋは任意の整数であ
る。続いて、スイツチ１０がOFFしている時間
区域I1でスイツチ１１がONすれば、節点１０１
は、演算増幅器１２の入力端子、すなわち
Imaginary Ground（Ｇ）に接続されるので、零
電位になり、キヤパシタC1において貯えられて
いた前記電荷C1u（kT）は、すべて帰還キヤパシ
タCfに移される。従つて、v2をキヤパシタC2の電
圧とすれば、電荷保存則は、 −C1u（kT）＋C1×０ ＝Cfv2（kT＋１／２Ｔ）−Cfv2（kT） となる。そして、時刻（kT＋Ｔ）において再び
キヤパシタC1に電荷C1u（kT＋Ｔ）が入力され
る。すなわち、微小な時間間隔Ｔにおいて流れた
電流Δiは Δi＝C1／Ｔ（ｕ（kT＋Ｔ）−ｕ（kT）） となり、入力側の等価抵抗RIは、近似的に RI＝Ｔ／C1 となる。
第１図ｂのSC積分器の伝達関数Ｈ（ｓ）は、第
１図ａのアナログRC積分器の伝達関数が１／RCfＳ （Ｓは複素周波数）であるから、Ｒ≒RIとして、 Ｈ（ｓ）≒C1／Cf１／ST となる。
１図ａのアナログRC積分器の伝達関数が１／RCfＳ （Ｓは複素周波数）であるから、Ｒ≒RIとして、 Ｈ（ｓ）≒C1／Cf１／ST となる。
従つて、従来のSC積分器の等価的な時定数を
大きくするためには、帰還キヤパシタCfが固定し
ているときは、等価入力抵抗RI＝（Ｔ／C1）を大
きくする必要があるため、帰還キヤパシタCfに比
べて、非常に小さな値をもつキヤパシタC1を製
造するか、スイツチのクロツク周波数ｆ（＝１／Ｔ） を小さくする必要があつた。
大きくするためには、帰還キヤパシタCfが固定し
ているときは、等価入力抵抗RI＝（Ｔ／C1）を大
きくする必要があるため、帰還キヤパシタCfに比
べて、非常に小さな値をもつキヤパシタC1を製
造するか、スイツチのクロツク周波数ｆ（＝１／Ｔ） を小さくする必要があつた。
ところが、第１図ｂのSC積分器が第１図ａの
アナログRC積分器とほぼ等価に動作するために
は、クロツク周波数ｆが入力周波数よりも数10倍
から数100倍に高くする必要があるため、クロツ
ク周波数ｆを小さくして等価入力抵抗RIを大き
くすることには限界があつた。又、帰還キヤパシ
タCfに比べて非常に小さなキヤパシタC1を製造す
ることは、IC内部では非常にむつかしい。
アナログRC積分器とほぼ等価に動作するために
は、クロツク周波数ｆが入力周波数よりも数10倍
から数100倍に高くする必要があるため、クロツ
ク周波数ｆを小さくして等価入力抵抗RIを大き
くすることには限界があつた。又、帰還キヤパシ
タCfに比べて非常に小さなキヤパシタC1を製造す
ることは、IC内部では非常にむつかしい。
結局、第１図ｂに示される従来のSC積分器の
構成では時定数Cf／C1Ｔの値には制限があり、従来 は、時定数の大きな積分器をモノシリツクICで
製造することはできなかつた。
構成では時定数Cf／C1Ｔの値には制限があり、従来 は、時定数の大きな積分器をモノシリツクICで
製造することはできなかつた。
本発明は、上記欠点を除去し、キヤパシタC0
に格納された電圧は、前記キヤパシタC0と電荷
零の他のキヤパシタC1を並列接続すれば前記電
圧はC0／C0＋C1倍に減じることを利用して、SC積分 器内では等価的に大きな抵抗を作ることを特徴と
するスイツチド・キヤパシタ回路を提供するもの
である。
に格納された電圧は、前記キヤパシタC0と電荷
零の他のキヤパシタC1を並列接続すれば前記電
圧はC0／C0＋C1倍に減じることを利用して、SC積分 器内では等価的に大きな抵抗を作ることを特徴と
するスイツチド・キヤパシタ回路を提供するもの
である。
本発明は複数のスイツチと複数のキヤパシタと
から成るスイツチド・キヤパシタ回路網であつ
て、前記複数のスイツチを制御するクロツクの
（Ｐ＋１）個の時間区域｛I0，I1，…，IP｝におい
て、 前記（Ｐ＋１）個の時間区域の１つの時間区域
I0において、１つのキヤパシタC0に入力電圧を格
納させる入力スイツチング手段と、時間区域I1の
直前において、キヤパシタC1の格納電圧を零に
し、時間区域I1において、前記２つのキヤパシタ
C0とC1をお互いに並列接続させて、前記キヤパ
シタC1に前記入力電圧を減じた電圧を格納させ
る第１スイツチング手段を少なくとも含み、ある
時間区域Iiの直前において、キヤパシタCiの格納
電圧を零にし、時間区域Iiにおいて、特定のキヤ
パシタCkと前記キヤパシタCiの少なくとも２つの
キヤパシタをお互いに並列接続させて、前記キヤ
パシタCiに前記入力電圧を減じた電圧を格納させ
る第ｉスイツチング手段を有し、前記（Ｐ＋１）
個の時間区域｛I0，I1，…，IP｝において、前記
第ｉスイツチング手段を連続的に実行することに
よつて、前記時間区域I0で前記キヤパシタC0に取
込んだ入力電圧を減じた電圧を出力スイツチを通
して出力することを特徴とするスイツチド・キヤ
パシタ回路を提供するものである。
から成るスイツチド・キヤパシタ回路網であつ
て、前記複数のスイツチを制御するクロツクの
（Ｐ＋１）個の時間区域｛I0，I1，…，IP｝におい
て、 前記（Ｐ＋１）個の時間区域の１つの時間区域
I0において、１つのキヤパシタC0に入力電圧を格
納させる入力スイツチング手段と、時間区域I1の
直前において、キヤパシタC1の格納電圧を零に
し、時間区域I1において、前記２つのキヤパシタ
C0とC1をお互いに並列接続させて、前記キヤパ
シタC1に前記入力電圧を減じた電圧を格納させ
る第１スイツチング手段を少なくとも含み、ある
時間区域Iiの直前において、キヤパシタCiの格納
電圧を零にし、時間区域Iiにおいて、特定のキヤ
パシタCkと前記キヤパシタCiの少なくとも２つの
キヤパシタをお互いに並列接続させて、前記キヤ
パシタCiに前記入力電圧を減じた電圧を格納させ
る第ｉスイツチング手段を有し、前記（Ｐ＋１）
個の時間区域｛I0，I1，…，IP｝において、前記
第ｉスイツチング手段を連続的に実行することに
よつて、前記時間区域I0で前記キヤパシタC0に取
込んだ入力電圧を減じた電圧を出力スイツチを通
して出力することを特徴とするスイツチド・キヤ
パシタ回路を提供するものである。
次に、本発明の実施例について、図面を参照し
て説明する。
て説明する。
第２図は、本発明の第１の実施例を示すSC回
路であり、節点２１，２２にそれぞれ接続された
２個のキヤパシタC0，C1と４個のスイツチSI，
Ｓ，，SOUTから成る。本実施例のSC回路では、
まず、４個のスイツチのONとOFFの制御を行う
クロツクの連続する（Ｐ＋１）個の時間区域
｛I0，I1，…，IP｝の時間区域I0において、スイツ
チSIはON状態になり、キヤパシタC0に節点２０
から入力された入力信号ｕ（t0）を格納する。こ
の第１の実施例においては、I0以外の他の時間区
域｛I0，I1，…，IP｝においては、前記入力電圧
ｕ（t0）以後の入力電圧ｕ（ｔ）はしや断される。
時間区域I1の直前、すなわち、時間区域I0の最終
では、キヤパシタC1をスイツチで短絡して格
納電圧を零にさせ、時間区域I1において、前記２
つのキヤパシタC0とC1をスイツチＳのONとスイ
ツチのOFFによつて並列接続させて前記キヤ
パシタC0（およびC1）に前記入力信号ｕ（t0）に対
して、〔C0／（C0＋C1）〕ｕ（t0）に減じた電圧を
格納させる第１スイツチング手段Ｓ，を含んで
いる。今、C0＝C1として、 C0／C0＋C1＝１／２ とする。時間区域I3の直前、すなわち時間区域I2
において、スイツチはONでスイツチＳはOFF
となるので、キヤパシタC1は短絡されて格納電
圧を零とし、時間区域I3において、前記キヤパシ
タC0と前記キヤパシタC1は再び並列接続される。
この制御を行う第３スイツチング手段はやはり、
スイツチＳ，である。前記第３スイツチング手
段によつて、キヤパシタC0の両端すなわち節点
２１の電圧は、C0＝C1に対して、 （１／２）2u（t0） となる。
路であり、節点２１，２２にそれぞれ接続された
２個のキヤパシタC0，C1と４個のスイツチSI，
Ｓ，，SOUTから成る。本実施例のSC回路では、
まず、４個のスイツチのONとOFFの制御を行う
クロツクの連続する（Ｐ＋１）個の時間区域
｛I0，I1，…，IP｝の時間区域I0において、スイツ
チSIはON状態になり、キヤパシタC0に節点２０
から入力された入力信号ｕ（t0）を格納する。こ
の第１の実施例においては、I0以外の他の時間区
域｛I0，I1，…，IP｝においては、前記入力電圧
ｕ（t0）以後の入力電圧ｕ（ｔ）はしや断される。
時間区域I1の直前、すなわち、時間区域I0の最終
では、キヤパシタC1をスイツチで短絡して格
納電圧を零にさせ、時間区域I1において、前記２
つのキヤパシタC0とC1をスイツチＳのONとスイ
ツチのOFFによつて並列接続させて前記キヤ
パシタC0（およびC1）に前記入力信号ｕ（t0）に対
して、〔C0／（C0＋C1）〕ｕ（t0）に減じた電圧を
格納させる第１スイツチング手段Ｓ，を含んで
いる。今、C0＝C1として、 C0／C0＋C1＝１／２ とする。時間区域I3の直前、すなわち時間区域I2
において、スイツチはONでスイツチＳはOFF
となるので、キヤパシタC1は短絡されて格納電
圧を零とし、時間区域I3において、前記キヤパシ
タC0と前記キヤパシタC1は再び並列接続される。
この制御を行う第３スイツチング手段はやはり、
スイツチＳ，である。前記第３スイツチング手
段によつて、キヤパシタC0の両端すなわち節点
２１の電圧は、C0＝C1に対して、 （１／２）2u（t0） となる。
一般に、本発明は、ある時間区域Ii（ｉ＝2k＋
１）の直前、すなわち時間区域Ii-1において、キ
ヤパシタC1の格納電圧を零にし、時間区域Iiにお
いて、特定のキヤパシタC0と前記キヤパシタC1
をお互いに並列接続させて、前記キヤパシタC1
に前記入力電圧を減じた電圧、すなわち、C0＝
C1に対して、 （１／２）k+1ｕ（t0）；ｋ＝０，１，２，…，Ｐ−１
／２ を格納させる第ｉスイツチング手段Ｓ，を有し
ている。そして、本発明は、前記（Ｐ＋１）個の
時間区域｛I0，I1，…，IP｝において、前記第ｉ
スイツチング手段をｉ＝１，２，…，Ｐに対して
連続的に実行することによつて、前記時間区域I0
で前記キヤパシタC0に取込んだ入力電圧ｕ（t0）
を（1/2）P+1/2倍に減じた電圧を時間区域IPにおい
てのみONとなる出力スイツチSOUTを通して出力
Ｇに出力している。このように、本発明のスイツ
チド・キヤパシタ回路は、キヤパシタの並列接続
化を時間的にくり返して、時間区域I0に入力した
入力電圧ｕ（t0）を減じて、時間区域IPでとり出
すことによつて、電圧を分割し、後述するSC積
分器内では等価的に大きな抵抗を実現することを
特徴としている。
１）の直前、すなわち時間区域Ii-1において、キ
ヤパシタC1の格納電圧を零にし、時間区域Iiにお
いて、特定のキヤパシタC0と前記キヤパシタC1
をお互いに並列接続させて、前記キヤパシタC1
に前記入力電圧を減じた電圧、すなわち、C0＝
C1に対して、 （１／２）k+1ｕ（t0）；ｋ＝０，１，２，…，Ｐ−１
／２ を格納させる第ｉスイツチング手段Ｓ，を有し
ている。そして、本発明は、前記（Ｐ＋１）個の
時間区域｛I0，I1，…，IP｝において、前記第ｉ
スイツチング手段をｉ＝１，２，…，Ｐに対して
連続的に実行することによつて、前記時間区域I0
で前記キヤパシタC0に取込んだ入力電圧ｕ（t0）
を（1/2）P+1/2倍に減じた電圧を時間区域IPにおい
てのみONとなる出力スイツチSOUTを通して出力
Ｇに出力している。このように、本発明のスイツ
チド・キヤパシタ回路は、キヤパシタの並列接続
化を時間的にくり返して、時間区域I0に入力した
入力電圧ｕ（t0）を減じて、時間区域IPでとり出
すことによつて、電圧を分割し、後述するSC積
分器内では等価的に大きな抵抗を実現することを
特徴としている。
本発明の第２の実施例は、第３図に示されてい
る。第３図のスイツチド・キヤパシタ回路は、第
２図のスイツチド・キヤパシタ回路に、節点２３
に接続されるキヤパシタC2とスイツチＳを付加
した構成としたものである。第２図に示したスイ
ツチド・キヤパシタ回路では、前述したように、
偶然時間区域｛I2，I4，…，I2k…｝において、キ
ヤパシタC1がスイツチのONによつて短絡され
るが、この間、キヤパシタC0は、時間区域I2k-1
において格納された電圧を保持することになり、
電圧を減少させる動作を行なわず時間区域I2kで
は待ち状態となる。従つて、第２図に示されるス
イツチド・キヤパシタ回路は構成要素が少なく簡
単であるが、入力電圧ｕ（t0）をある定められた
値まで減じるまでの時間がかかり、速度が遅い。
第３図に示されるスイツチド・キヤパシタ回路
は、前記待ち状態をなくすために、キヤパシタ
C2とそれに並列接続されるスイツチＳが付加さ
れている。時間区域I2k-1においてこのスイツチ
Ｓによつて短絡されていたキヤパシタC2は、キ
ヤパシタC1がスイツチによつて短絡されてい
る時間区域I2kにおいてキヤパシタC0と並列接続
されるので、キヤパシタC0は、時間区域I2kにお
いても待ち状態とならず、格納電圧を減少させる
動作を行うことになる。従つて、第３図に示され
るスイツチド・キヤパシタ回路では、時間区域I0
において入力電圧ｕ（t0）をキヤパシタC0に取り
込むと、時間区域Iiにおいては、キヤパシタC0の
電圧は、 C0＝C1＝C2に対して、 （１／２）iｕ（t0） となる。又、出力スイツチSOUTがON状態になる
最終の時間区域IPにおいては、キヤパシタC0の格
納電圧は、C0＝C1＝C2に対して、（１／２）Pｕ（t0） まで減じられ、出力端子Ｇに出力される。従つ
て、第３図のスイツチド・キヤパシタ回路は、第
２図に示されるスイツチド・キヤパシタ回路より
も高速に入力電圧ｕ（t0）をある定められた値ま
で減じることができる。
る。第３図のスイツチド・キヤパシタ回路は、第
２図のスイツチド・キヤパシタ回路に、節点２３
に接続されるキヤパシタC2とスイツチＳを付加
した構成としたものである。第２図に示したスイ
ツチド・キヤパシタ回路では、前述したように、
偶然時間区域｛I2，I4，…，I2k…｝において、キ
ヤパシタC1がスイツチのONによつて短絡され
るが、この間、キヤパシタC0は、時間区域I2k-1
において格納された電圧を保持することになり、
電圧を減少させる動作を行なわず時間区域I2kで
は待ち状態となる。従つて、第２図に示されるス
イツチド・キヤパシタ回路は構成要素が少なく簡
単であるが、入力電圧ｕ（t0）をある定められた
値まで減じるまでの時間がかかり、速度が遅い。
第３図に示されるスイツチド・キヤパシタ回路
は、前記待ち状態をなくすために、キヤパシタ
C2とそれに並列接続されるスイツチＳが付加さ
れている。時間区域I2k-1においてこのスイツチ
Ｓによつて短絡されていたキヤパシタC2は、キ
ヤパシタC1がスイツチによつて短絡されてい
る時間区域I2kにおいてキヤパシタC0と並列接続
されるので、キヤパシタC0は、時間区域I2kにお
いても待ち状態とならず、格納電圧を減少させる
動作を行うことになる。従つて、第３図に示され
るスイツチド・キヤパシタ回路では、時間区域I0
において入力電圧ｕ（t0）をキヤパシタC0に取り
込むと、時間区域Iiにおいては、キヤパシタC0の
電圧は、 C0＝C1＝C2に対して、 （１／２）iｕ（t0） となる。又、出力スイツチSOUTがON状態になる
最終の時間区域IPにおいては、キヤパシタC0の格
納電圧は、C0＝C1＝C2に対して、（１／２）Pｕ（t0） まで減じられ、出力端子Ｇに出力される。従つ
て、第３図のスイツチド・キヤパシタ回路は、第
２図に示されるスイツチド・キヤパシタ回路より
も高速に入力電圧ｕ（t0）をある定められた値ま
で減じることができる。
本発明の第３の実施例は第４図に示される。第
４図のスイツチド・キヤパシタ回路は、第２図お
よび第３図に示されるスイツチド・キヤパシタ回
路より、構成要素が多いが、パイプライン方式
で、より高速に入力電圧ｕ（t0）を減じることが
できるものである。スイツチSIがONになる時間
区域I0において、キヤパシタC0に入力電圧ｕ（t0）
を取り込むが、この間、b0以外のスイツチb1，
b2，…，boをONさせて、キヤパシタC1，C2，
…，Coを短絡させておく。時間区域I1において、
S1をON、b1をOFFすることによつて、前記入力
電圧ｕ（t0）を減じてキヤパシタC1に格納する。
時間区域I2において、スイツチb0をONさせてキ
ヤパシタC0を短絡するとともにスイツチb2も短絡
させておき、時間区域I3において、スイツチS2を
ONさせて、前記入力電圧ｕ（t0）を、さらに減じ
て、キヤパシタC2にその減じられた電圧を格納
する。このとき、時間区域I3において、キヤパシ
タC0が待ち状態にならないように、入力スイツ
チSIをONさせておくことによつて、前記入力電
圧ｕ（t0）と異なり、時間区域I3における入力電
圧ｕ（t3）を入力させてしまうことにする。こう
することによつて、出力Ｇにおいて観察すれば、
時間区域I0において入力された入力電圧ｕ（t0）
は、 C0＝C1＝……＝Coに対して、時間区域Ioにおい
て （１／２）nｕ（t0） となつて出力され、時間区域I3において、入力さ
れた入力電圧ｕ（t3）は、時間区域Io+3において （１／２）nｕ（t3） となつて出力される。従つて、第４図のスイツチ
ド・キヤパシタ回路は、入力に対する待ち状態が
少なく、より高速に電圧の減少化動作を行うこと
ができる。
４図のスイツチド・キヤパシタ回路は、第２図お
よび第３図に示されるスイツチド・キヤパシタ回
路より、構成要素が多いが、パイプライン方式
で、より高速に入力電圧ｕ（t0）を減じることが
できるものである。スイツチSIがONになる時間
区域I0において、キヤパシタC0に入力電圧ｕ（t0）
を取り込むが、この間、b0以外のスイツチb1，
b2，…，boをONさせて、キヤパシタC1，C2，
…，Coを短絡させておく。時間区域I1において、
S1をON、b1をOFFすることによつて、前記入力
電圧ｕ（t0）を減じてキヤパシタC1に格納する。
時間区域I2において、スイツチb0をONさせてキ
ヤパシタC0を短絡するとともにスイツチb2も短絡
させておき、時間区域I3において、スイツチS2を
ONさせて、前記入力電圧ｕ（t0）を、さらに減じ
て、キヤパシタC2にその減じられた電圧を格納
する。このとき、時間区域I3において、キヤパシ
タC0が待ち状態にならないように、入力スイツ
チSIをONさせておくことによつて、前記入力電
圧ｕ（t0）と異なり、時間区域I3における入力電
圧ｕ（t3）を入力させてしまうことにする。こう
することによつて、出力Ｇにおいて観察すれば、
時間区域I0において入力された入力電圧ｕ（t0）
は、 C0＝C1＝……＝Coに対して、時間区域Ioにおい
て （１／２）nｕ（t0） となつて出力され、時間区域I3において、入力さ
れた入力電圧ｕ（t3）は、時間区域Io+3において （１／２）nｕ（t3） となつて出力される。従つて、第４図のスイツチ
ド・キヤパシタ回路は、入力に対する待ち状態が
少なく、より高速に電圧の減少化動作を行うこと
ができる。
本発明の第４の実施例を第５図に示す。第５図
の回路は、帰還スイツチSfがないときSC積分器
であり、帰還スイツチSfがあるときはSC倍数器
又はSC加算器として動作するものである。演算
増幅器１２のマイナス入力には、前記第３図に示
される本発明のスイツチド・キヤパシタ回路３０
が付加されている。帰還スイツチSfがないSC積
分器においては、前記スイツチド・キヤパシタ回
路３０は等価的には大きな抵抗の代りとして使用
される。前述したように、入力信号ｕ（t0）が時
間区域I0において節点２０に入力されると、連続
する時間区域｛I0，I1，…，IP｝の最終の時間区
域IPにおいては出力スイツチSOUTがONして、前
記入力電圧ｕ（t0）は、C0＝C1＝C2に対して、 （１／２）Pｕ（t0） となる電圧が出力Ｇに印加される。しかし、SC
積分器では、このＧ点が演算増幅器１２の
Imaginary Groundになつているので、時間区域
IPにおいては、キヤパシタC0は零ボルトに短絡さ
れてしまう。そこで、時間区域IPにおいて、格納
された電荷 （C0＋C1）×（１／２）Pｕ（t0） は、すべて帰還キヤパシタCfの時間区域I0の直前
の電荷に加えられるようにCfに移動して、積分さ
れることになる。従つて、このSC積分器では、
出力ｙ（ｔ）は、近似的に時間区域I0からIPまで
の周期をＴとすると、 ｙ（ｔ）≒−C0＋C1／Cf・１／Ｔ∫t 0（１／２）Pｕ
（ｔ）dt となり、時定数が （Ｔ／C0＋C1×2P）×Cf に大きくなつている。すなわち第１図ｂの従来の
SC積分器では時定数用の等価抵抗が（Ｔ／C1）
であるが、本発明の第５図のSC積分器では、時
定数用の等価抵抗が、C0＝C1で、同じ周期Ｔに
対して、2P-1倍されていることになる。
の回路は、帰還スイツチSfがないときSC積分器
であり、帰還スイツチSfがあるときはSC倍数器
又はSC加算器として動作するものである。演算
増幅器１２のマイナス入力には、前記第３図に示
される本発明のスイツチド・キヤパシタ回路３０
が付加されている。帰還スイツチSfがないSC積
分器においては、前記スイツチド・キヤパシタ回
路３０は等価的には大きな抵抗の代りとして使用
される。前述したように、入力信号ｕ（t0）が時
間区域I0において節点２０に入力されると、連続
する時間区域｛I0，I1，…，IP｝の最終の時間区
域IPにおいては出力スイツチSOUTがONして、前
記入力電圧ｕ（t0）は、C0＝C1＝C2に対して、 （１／２）Pｕ（t0） となる電圧が出力Ｇに印加される。しかし、SC
積分器では、このＧ点が演算増幅器１２の
Imaginary Groundになつているので、時間区域
IPにおいては、キヤパシタC0は零ボルトに短絡さ
れてしまう。そこで、時間区域IPにおいて、格納
された電荷 （C0＋C1）×（１／２）Pｕ（t0） は、すべて帰還キヤパシタCfの時間区域I0の直前
の電荷に加えられるようにCfに移動して、積分さ
れることになる。従つて、このSC積分器では、
出力ｙ（ｔ）は、近似的に時間区域I0からIPまで
の周期をＴとすると、 ｙ（ｔ）≒−C0＋C1／Cf・１／Ｔ∫t 0（１／２）Pｕ
（ｔ）dt となり、時定数が （Ｔ／C0＋C1×2P）×Cf に大きくなつている。すなわち第１図ｂの従来の
SC積分器では時定数用の等価抵抗が（Ｔ／C1）
であるが、本発明の第５図のSC積分器では、時
定数用の等価抵抗が、C0＝C1で、同じ周期Ｔに
対して、2P-1倍されていることになる。
このように、本発明のスイツチド・キヤパシタ
回路をSC積分器の入力側に使用すれば、２つの
キヤパシタを連続的に並列化することによつて入
力電圧を減じてから演算増幅器に入力されるの
で、等価的に時定数の大きなSC積分器を構成で
きることになる。
回路をSC積分器の入力側に使用すれば、２つの
キヤパシタを連続的に並列化することによつて入
力電圧を減じてから演算増幅器に入力されるの
で、等価的に時定数の大きなSC積分器を構成で
きることになる。
又、第５図に示される回路において、帰還スイ
ツチSfの存在を考慮すれば、この回路はSC倍数
器あるいはSC加算器として働く。すなわち、時
間区域I0においてキヤパシタC0に取込まれた入力
電圧ｕ（t0）は、時間区域I0，I1，…，IPと移る間
に2-P倍されて演算増幅器１２のマイナス入力に
加えられるが、SC積分器と異なり、帰還キヤパ
シタCfは時間区域IPの直前では帰還スイツチSfの
ONによつて格納電荷が零となるように制御され
る。電荷保存則より、 ０−（C0＋C1）×2-Pｕ（t0）＝Cfｙ（tP）−０ となり、出力電圧ｙ（ｔ）は、近似的には、 ｙ（ｔ）＝−C0＋C1／Cf×2-P・ｕ（ｔ） となる。
ツチSfの存在を考慮すれば、この回路はSC倍数
器あるいはSC加算器として働く。すなわち、時
間区域I0においてキヤパシタC0に取込まれた入力
電圧ｕ（t0）は、時間区域I0，I1，…，IPと移る間
に2-P倍されて演算増幅器１２のマイナス入力に
加えられるが、SC積分器と異なり、帰還キヤパ
シタCfは時間区域IPの直前では帰還スイツチSfの
ONによつて格納電荷が零となるように制御され
る。電荷保存則より、 ０−（C0＋C1）×2-Pｕ（t0）＝Cfｙ（tP）−０ となり、出力電圧ｙ（ｔ）は、近似的には、 ｙ（ｔ）＝−C0＋C1／Cf×2-P・ｕ（ｔ） となる。
このように、本発明のスイツチド・キヤパシタ
回路をSC倍数器あるいはSC加算器の入力側に使
用すれば、２つのキヤパシタを連続的に並列化す
ることによつて、入力電圧を減じてから演算増幅
器に入力されるので、等価的に倍数係数が小さい
SC倍数器あるいはSC加算器が構成できることに
なる。
回路をSC倍数器あるいはSC加算器の入力側に使
用すれば、２つのキヤパシタを連続的に並列化す
ることによつて、入力電圧を減じてから演算増幅
器に入力されるので、等価的に倍数係数が小さい
SC倍数器あるいはSC加算器が構成できることに
なる。
なお、第５図に示される回路には、第３図に示
される実施例のスイツチド・キヤパシタ回路が使
用されているが、第２図あるいは第４図に示され
る本発明の実施例のスイツチド・キヤパシタ回路
が使用されてもよく、あるいは本発明の特許請求
の範囲に示される内容が使用される他のスイツチ
ド・キヤパシタ回路が使用されてもよい。
される実施例のスイツチド・キヤパシタ回路が使
用されているが、第２図あるいは第４図に示され
る本発明の実施例のスイツチド・キヤパシタ回路
が使用されてもよく、あるいは本発明の特許請求
の範囲に示される内容が使用される他のスイツチ
ド・キヤパシタ回路が使用されてもよい。
本発明は、このように、キヤパシタの並列化動
作を連続的にくり返して入力電圧を分割的に減じ
ることを特徴とするスイツチド・キヤパシタ回路
であつて、他の能動SC回路と組合せることによ
つて、いろいろな動作を行うSC回路が構成され、
しかも、そのSC回路をMOS素子の組合せのみで
構成できるので、モノシリツクICおよびLSIとし
て実現できるという効果がある。
作を連続的にくり返して入力電圧を分割的に減じ
ることを特徴とするスイツチド・キヤパシタ回路
であつて、他の能動SC回路と組合せることによ
つて、いろいろな動作を行うSC回路が構成され、
しかも、そのSC回路をMOS素子の組合せのみで
構成できるので、モノシリツクICおよびLSIとし
て実現できるという効果がある。
時定数の大きなSC回路網をモノシリツクな
MOS集積回路で構成する場合、第１図ｂに示さ
れる従来のSC積分器では、２つの容量比（Cf／
C1）の大きいものが必要であることから、１つ
のキヤパシタCfを大きくするか、あるいはもう１
つのキヤパシタC1を小さくしなくてはならなか
つた。しかし、従来では、浮遊容量の影響のため
に、キヤパシタの容量は小さくできないので、結
果的には大容量のキヤパシタCfが必要となる。例
えば、前記容量比が1000の場合を考えると面積が
1000倍のキヤパシタが必要となり、従来では実現
がむつかしくなるという欠点があつた。
MOS集積回路で構成する場合、第１図ｂに示さ
れる従来のSC積分器では、２つの容量比（Cf／
C1）の大きいものが必要であることから、１つ
のキヤパシタCfを大きくするか、あるいはもう１
つのキヤパシタC1を小さくしなくてはならなか
つた。しかし、従来では、浮遊容量の影響のため
に、キヤパシタの容量は小さくできないので、結
果的には大容量のキヤパシタCfが必要となる。例
えば、前記容量比が1000の場合を考えると面積が
1000倍のキヤパシタが必要となり、従来では実現
がむつかしくなるという欠点があつた。
本発明のスイツチド・キヤパシタ回路は、キヤ
パシタの空間的な広がりを時間的な広がりに変換
するという着想に基づいているもので、任意の大
きさの時定数を実現するのに、キヤパシタの空間
的な領域は、２〜３倍の増加のみで済むので、回
路の集積化、大規模集積化にとつて、本発明は不
可欠のものである。
パシタの空間的な広がりを時間的な広がりに変換
するという着想に基づいているもので、任意の大
きさの時定数を実現するのに、キヤパシタの空間
的な領域は、２〜３倍の増加のみで済むので、回
路の集積化、大規模集積化にとつて、本発明は不
可欠のものである。
第１図ａは、従来のRCアナログ積分器、第１
図ｂは、従来のSC積分器のそれぞれの回路図、
第２図は、本発明のスイツチド・キヤパシタ回路
の第１の実施例の回路図、第３図は、本発明のス
イツチド・キヤパシタ回路の第２の実施例の回路
図、第４図は、本発明のパイプライン方式による
スイツチド・キヤパシタ回路の第３の実施例の回
路図、第５図は、本発明のスイツチド・キヤパシ
タ回路をSC積分器又はSC倍数器（加算器）に応
用した場合の第４の実施例の回路図である。 １２……演算増幅器、２０……入力端子、２
１，２２，２３……節点、C0，C1，C2，…，Co
……キヤパシタ、SI……入力スイツチ、Ｓ，…
…内部スイツチ、S1，S2，…，So……内部スイツ
チ、b0，b1，…，bo……内部スイツチ、SOUT……
出力スイツチ、Ｇ……イマジナリイグランドにな
る出力端子、Cf……帰還キヤパシタ、Sf……帰還
スイツチ。
図ｂは、従来のSC積分器のそれぞれの回路図、
第２図は、本発明のスイツチド・キヤパシタ回路
の第１の実施例の回路図、第３図は、本発明のス
イツチド・キヤパシタ回路の第２の実施例の回路
図、第４図は、本発明のパイプライン方式による
スイツチド・キヤパシタ回路の第３の実施例の回
路図、第５図は、本発明のスイツチド・キヤパシ
タ回路をSC積分器又はSC倍数器（加算器）に応
用した場合の第４の実施例の回路図である。 １２……演算増幅器、２０……入力端子、２
１，２２，２３……節点、C0，C1，C2，…，Co
……キヤパシタ、SI……入力スイツチ、Ｓ，…
…内部スイツチ、S1，S2，…，So……内部スイツ
チ、b0，b1，…，bo……内部スイツチ、SOUT……
出力スイツチ、Ｇ……イマジナリイグランドにな
る出力端子、Cf……帰還キヤパシタ、Sf……帰還
スイツチ。
Claims (1)
- 【特許請求の範囲】 １ 複数のスイツチと複数のキヤパシタとから成
るスイツチド・キヤパシタ回路網であつて、前記
複数のスイツチを制御するクロツクの（Ｐ＋１）
個の時間区域｛I0，I1，…，IP｝において、 前記（Ｐ＋１）個の時間区域の１つの時間区域
I0において、１つのキヤパシタC0に入力電圧を格
納させ、 時間区域I1の直前において、キヤパシタC1の格
納電圧を零にし、時間区域I1において、前記２つ
のキヤパシタC0とC1をお互いに並列接続させて、
前記キヤパシタC1に前記入力電圧を減じた電圧
を格納させ、 ある時間区域Iiの直前において、キヤパシタCi
の格納電圧を零にし、時間区域Iiにおいて、特定
のキヤパシタCkと前記キヤパシタCiの少なくとも
２つのキヤパシタをお互いに並列接続させて、前
記キヤパシタCiに前記入力電圧を減じた電圧を格
納させ、前記（Ｐ＋１）個の時間区域｛I0，I1，
…，IP｝において、前記並列動作を連続的に実行
することによつて、前記時間区域I0で前記キヤパ
シタC0に取込んだ入力電圧を順次減じた電圧を
出力することを特徴とするスイツチド・キヤパシ
タ回路。 ２ 演算増幅器を含んでなる特許請求の範囲第１
項記載のスイツチド・キヤパシタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2466781A JPS5883423A (ja) | 1981-02-21 | 1981-02-21 | スイツチド・キヤパシタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2466781A JPS5883423A (ja) | 1981-02-21 | 1981-02-21 | スイツチド・キヤパシタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5883423A JPS5883423A (ja) | 1983-05-19 |
| JPH0225290B2 true JPH0225290B2 (ja) | 1990-06-01 |
Family
ID=12144487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2466781A Granted JPS5883423A (ja) | 1981-02-21 | 1981-02-21 | スイツチド・キヤパシタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5883423A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03129183U (ja) * | 1990-04-11 | 1991-12-25 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60197010A (ja) * | 1984-03-21 | 1985-10-05 | Hitachi Ltd | スイツチトキヤパシタ形電圧分割回路 |
| JPH02213215A (ja) * | 1989-02-13 | 1990-08-24 | Mitsubishi Electric Corp | スイツチトキャパシタ回路 |
| US6420917B1 (en) * | 1999-10-01 | 2002-07-16 | Ericsson Inc. | PLL loop filter with switched-capacitor resistor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55115713A (en) * | 1979-02-28 | 1980-09-05 | Fujitsu Ltd | Switched capacitor filter |
| JPS56136019A (en) * | 1980-03-28 | 1981-10-23 | Hitachi Ltd | Switched capacitor circuit |
-
1981
- 1981-02-21 JP JP2466781A patent/JPS5883423A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55115713A (en) * | 1979-02-28 | 1980-09-05 | Fujitsu Ltd | Switched capacitor filter |
| JPS56136019A (en) * | 1980-03-28 | 1981-10-23 | Hitachi Ltd | Switched capacitor circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03129183U (ja) * | 1990-04-11 | 1991-12-25 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5883423A (ja) | 1983-05-19 |
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