JPS6138884B2 - - Google Patents
Info
- Publication number
- JPS6138884B2 JPS6138884B2 JP53164977A JP16497778A JPS6138884B2 JP S6138884 B2 JPS6138884 B2 JP S6138884B2 JP 53164977 A JP53164977 A JP 53164977A JP 16497778 A JP16497778 A JP 16497778A JP S6138884 B2 JPS6138884 B2 JP S6138884B2
- Authority
- JP
- Japan
- Prior art keywords
- switched capacitor
- operational amplifier
- switch
- period
- filter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H19/00—Networks using time-varying elements, e.g. N-path filters
- H03H19/004—Switched capacitor networks
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Filters That Use Time-Delay Elements (AREA)
Description
【発明の詳細な説明】
本発明は信号を時分割で繰り返し多重通過させ
ることによつて高次化したスイツチド・キヤパシ
タ・フイルタに関するものである。
ることによつて高次化したスイツチド・キヤパシ
タ・フイルタに関するものである。
信号処理用大規模集積回路（LSI）の開発に伴
つて、フイルタの集積回路化が提案され、一部で
既に実用化されている。このようなフイルタの一
種として、MOS技術を応用したスイツチド・キ
ヤパシタ・フイルタがある。
つて、フイルタの集積回路化が提案され、一部で
既に実用化されている。このようなフイルタの一
種として、MOS技術を応用したスイツチド・キ
ヤパシタ・フイルタがある。
第１図は３次ローパス・フイルタを構成するス
イツチド・キヤパシタ・フイルタの構成例を示し
たものである。同図においてAMP１〜AMP３は
演算増幅器、CA１〜CA３，CA１′はスイツチ
ド・キヤパシタ、CB１〜CB３は積分キヤパシ
タ、So，Sa−１〜Sa−３，Sb−１〜Sb−３は例
えばMOSトランジスタ等によつて構成されたス
イツチ、Tiは入力端子、Toは出力端子、Vinは端
子Tiにおける入力信号、Voutは端子Toにおける
出力信号である。
イツチド・キヤパシタ・フイルタの構成例を示し
たものである。同図においてAMP１〜AMP３は
演算増幅器、CA１〜CA３，CA１′はスイツチ
ド・キヤパシタ、CB１〜CB３は積分キヤパシ
タ、So，Sa−１〜Sa−３，Sb−１〜Sb−３は例
えばMOSトランジスタ等によつて構成されたス
イツチ、Tiは入力端子、Toは出力端子、Vinは端
子Tiにおける入力信号、Voutは端子Toにおける
出力信号である。
第１図において任意の段ｉ（ｉ＝１、２、３）
の演算増幅器AMPiの出力電圧Viは、積分キヤパ
シタCBiの充電電荷をQiとすればVi＝Qi／CBiで
示される。各スイツチSo，Sa−１〜Sa−３，Sb
−１〜Sb−３はクロツク周波数fcで切替動作を
行い、スイツチド・キヤパシタCAiにはＴ＝１／
fcの期間中に入力信号Vinまたは前段の演算増幅
器AMP（ｉ−１）の出力電圧Ｖ（ｉ−１）と、
後段の演算増幅器AMP（ｉ＋１）の出力電圧Ｖ
（ｉ＋１）との差電圧に相当する電荷△Qi＝CAi
｛Ｖ（ｉ−１）−Ｖ（ｉ＋１）｝が充電され、その
電荷△Qiはスイツチの切替動作により積分キヤ
パシタCBiに放電される。従つて演算増幅器
AMPiの出力電圧はVi＝（Qi＋△Qi）／CBiとな
る。このような動作が期間Ｔごとに繰り返されて
電圧信号は順次後段へ伝送される。
の演算増幅器AMPiの出力電圧Viは、積分キヤパ
シタCBiの充電電荷をQiとすればVi＝Qi／CBiで
示される。各スイツチSo，Sa−１〜Sa−３，Sb
−１〜Sb−３はクロツク周波数fcで切替動作を
行い、スイツチド・キヤパシタCAiにはＴ＝１／
fcの期間中に入力信号Vinまたは前段の演算増幅
器AMP（ｉ−１）の出力電圧Ｖ（ｉ−１）と、
後段の演算増幅器AMP（ｉ＋１）の出力電圧Ｖ
（ｉ＋１）との差電圧に相当する電荷△Qi＝CAi
｛Ｖ（ｉ−１）−Ｖ（ｉ＋１）｝が充電され、その
電荷△Qiはスイツチの切替動作により積分キヤ
パシタCBiに放電される。従つて演算増幅器
AMPiの出力電圧はVi＝（Qi＋△Qi）／CBiとな
る。このような動作が期間Ｔごとに繰り返されて
電圧信号は順次後段へ伝送される。
第２図はクロツク信号fcを示す説明図である。
第２図において１周期Ｔのうちtaは各スイツチが
第１図に示された状態になつている期間を示し、
この期間にスイツチド・キヤパシタCAiは充電さ
れる。またtbは各スイツチが第１図に示された状
態と逆（矢印の方向）に切り替えられている期間
を示し、この期間にスイツチド・キヤパシタCAi
の電荷が積分キヤパシタCBiに放電される。
第２図において１周期Ｔのうちtaは各スイツチが
第１図に示された状態になつている期間を示し、
この期間にスイツチド・キヤパシタCAiは充電さ
れる。またtbは各スイツチが第１図に示された状
態と逆（矢印の方向）に切り替えられている期間
を示し、この期間にスイツチド・キヤパシタCAi
の電荷が積分キヤパシタCBiに放電される。
このようなスイツチド・キヤパシタ・フイルタ
は時分割で多重に動作させることができる。第３
図は３次ローパス・フイルタを構成するスイツチ
ド・キヤパシタ・フイルタを２多重に動作させた
場合の構成例を示したものである。
は時分割で多重に動作させることができる。第３
図は３次ローパス・フイルタを構成するスイツチ
ド・キヤパシタ・フイルタを２多重に動作させた
場合の構成例を示したものである。
第３図においてAMP１〜AMP３，CA１〜CA
３，CA１′，So，Sa−１〜Sa−３，Sb−１〜Sb
−３は第１図の場合と同様である。積分キヤパシ
タ（CB１１，CB１２）、（CB２１，CB２２）、
（CB３１，CB３２）は各段ごとにそれぞれ２個
ずつ備えられ、スイツチSc−１〜Sc−３によつ
て同期的に切り替えられるようになつている。入
力端子Ti−１，Ti−２に加えられた２入力信号
Vin−１，Vin−２は、切り替えスイツチSdで交
互に入力され、積分キヤパシタの切り替えもスイ
ツチSc−１〜Sc−３の同期的切り替えによつて
同時に行われる。さらに出力もスイツチSeによ
つて同期的に交互に切り替えられて、２つの出力
端子To−１，To−２にそれぞれ出力電圧Vout−
１，Vout−２を交互に生じる。各段ｉ（ｉ＝
１、２、３）の演算増幅器の出力電圧Viは、積
分容量CBij（ｉ＝１、２、３；ｊは入力信号Vin
−１，Vin−２に対してｊ＝１、２）の充電電荷
をQijとすればVi＝Qij／CBijで示され、スイツチ
Sc−１〜Sc−３の切り替えにより入力信号の切
り替えに対応して交互に切り替えられる。
３，CA１′，So，Sa−１〜Sa−３，Sb−１〜Sb
−３は第１図の場合と同様である。積分キヤパシ
タ（CB１１，CB１２）、（CB２１，CB２２）、
（CB３１，CB３２）は各段ごとにそれぞれ２個
ずつ備えられ、スイツチSc−１〜Sc−３によつ
て同期的に切り替えられるようになつている。入
力端子Ti−１，Ti−２に加えられた２入力信号
Vin−１，Vin−２は、切り替えスイツチSdで交
互に入力され、積分キヤパシタの切り替えもスイ
ツチSc−１〜Sc−３の同期的切り替えによつて
同時に行われる。さらに出力もスイツチSeによ
つて同期的に交互に切り替えられて、２つの出力
端子To−１，To−２にそれぞれ出力電圧Vout−
１，Vout−２を交互に生じる。各段ｉ（ｉ＝
１、２、３）の演算増幅器の出力電圧Viは、積
分容量CBij（ｉ＝１、２、３；ｊは入力信号Vin
−１，Vin−２に対してｊ＝１、２）の充電電荷
をQijとすればVi＝Qij／CBijで示され、スイツチ
Sc−１〜Sc−３の切り替えにより入力信号の切
り替えに対応して交互に切り替えられる。
第４図はスイツチSo，Sa−１〜Sa−３，Sb−
１〜Sb−３に対するクロツクfc−１とスイツチ
Sc−１〜Sc−３，Sd，Seに対するクロツクfc−
２とを示す説明図である。第４図において周期Ｔ
＝１／fc−１としたとき、クロツク信号fc−２の
周期はＴ／２である。第４図においてクロツク信
号fc−１の１周期ＴのうちのtaはスイツチSc−１
〜Sc−３，Sd，Seが第３図に示された状態にな
つている期間を、tbは逆に切り替えられた期間を
示し、クロツク信号fc−２の１周期Ｔ／２のうち
tcはスイツチSa−１〜Sa−３，Sb−１〜Sb−
３，Sd，Seが第３図に示された状態になつてい
る期間を、tdは逆に切り替えられた期間を示して
いる。
１〜Sb−３に対するクロツクfc−１とスイツチ
Sc−１〜Sc−３，Sd，Seに対するクロツクfc−
２とを示す説明図である。第４図において周期Ｔ
＝１／fc−１としたとき、クロツク信号fc−２の
周期はＴ／２である。第４図においてクロツク信
号fc−１の１周期ＴのうちのtaはスイツチSc−１
〜Sc−３，Sd，Seが第３図に示された状態にな
つている期間を、tbは逆に切り替えられた期間を
示し、クロツク信号fc−２の１周期Ｔ／２のうち
tcはスイツチSa−１〜Sa−３，Sb−１〜Sb−
３，Sd，Seが第３図に示された状態になつてい
る期間を、tdは逆に切り替えられた期間を示して
いる。
スイツチド・キヤパシタCAiは期間tcにおい
て、入力信号Vin−１または前段の演算増幅器
AMP（ｉ−１）の出力電圧Ｖ（ｉ−１）と、後
段の演算増幅器AMP（ｉ＋１）の出力電圧Ｖ
（ｉ＋１）の差電圧に相当する電荷△Qi＝CAi
｛Ｖ（ｉ−１）−Ｖ（ｉ＋１）｝によつて充電され
る。次に期間tdにおいて、スイツチド・キヤパシ
タCAiの電荷は積分キヤパシタCBijに放電され
る。このとき演算増幅器AMPiの出力電圧はVi＝
（Qi1＋△Qi1）／CBi1となり、第１図に示された
回路と同様に動作する。
て、入力信号Vin−１または前段の演算増幅器
AMP（ｉ−１）の出力電圧Ｖ（ｉ−１）と、後
段の演算増幅器AMP（ｉ＋１）の出力電圧Ｖ
（ｉ＋１）の差電圧に相当する電荷△Qi＝CAi
｛Ｖ（ｉ−１）−Ｖ（ｉ＋１）｝によつて充電され
る。次に期間tdにおいて、スイツチド・キヤパシ
タCAiの電荷は積分キヤパシタCBijに放電され
る。このとき演算増幅器AMPiの出力電圧はVi＝
（Qi1＋△Qi1）／CBi1となり、第１図に示された
回路と同様に動作する。
期間tbにおいては、演算増幅器AMPiの出力電
圧はVi＝Qi2／CBi2となるが、１周期Ｔ後再びta
の期間になつて新しい電荷△Q′i１が充電される
まで、積分コンデンサCBi１には電荷（Qi1＋△
Qi1）が充電されたままになつている。
圧はVi＝Qi2／CBi2となるが、１周期Ｔ後再びta
の期間になつて新しい電荷△Q′i１が充電される
まで、積分コンデンサCBi１には電荷（Qi1＋△
Qi1）が充電されたままになつている。
このようにして演算増幅器AMP３の出力にお
いて、tbの期間中に適当なタイミングでサンプル
アンドホールドを行うことによつて、第１図に示
したごとき単一信号を処理するスイツチド・キヤ
パシタ・フイルタと同様な出力が２つ得られる。
いて、tbの期間中に適当なタイミングでサンプル
アンドホールドを行うことによつて、第１図に示
したごとき単一信号を処理するスイツチド・キヤ
パシタ・フイルタと同様な出力が２つ得られる。
第５図は第３図のスイツチド・キヤパシタ・フ
イルタの等価回路を示す図である。第５図のスイ
ツチド・キヤパシタ・フイルタは第３図に示すご
とく２個の３次ローパス・フイルタLPF−１，
LPF−２と同等である。但しローパス・フイルタ
LPF−２の出力信号は、ローパス・フイルタLPF
−１の出力よりＴ／２だけ遅れている。
イルタの等価回路を示す図である。第５図のスイ
ツチド・キヤパシタ・フイルタは第３図に示すご
とく２個の３次ローパス・フイルタLPF−１，
LPF−２と同等である。但しローパス・フイルタ
LPF−２の出力信号は、ローパス・フイルタLPF
−１の出力よりＴ／２だけ遅れている。
本発明はこのような従来のスイツチド・キヤパ
シタ・フイルタをさらに一歩進めて、信号を時分
割で繰り返し通過させることによつて高次化した
フイルタを経済的に実現することを目的としたも
のである。この目的を達成するため本発明のスイ
ツチド・キヤパシタ・フイルタにおいては、演算
増幅器と、該演算増幅器の出力端子と入力端子と
の間に接続された積分キヤパシタと、入力電圧ま
たは前段の演算増幅器の出力電圧もしくは後段の
演算増幅器の出力電圧に相当する電荷を充放電す
るスイツチド・キヤパシタとを各段に具えてなる
スイツチド・キヤパシタ・フイルタにおいて、各
段における前記積分キヤパシタを伝送繰り返し数
に対応して設けるとともに該積分キヤパシタを伝
送繰り返しの順に選択的に接続するスイツチを各
段に設け、さらに最終段演算増幅器の出力電圧に
相当する電荷を充電する出力スイツチド・キヤパ
シタと、この出力スイツチド・キヤパシタを伝送
繰り返しの状態に応じて選択的に初段演算増幅器
入力端子に接続するスイツチとを設けたことを特
徴としている。
シタ・フイルタをさらに一歩進めて、信号を時分
割で繰り返し通過させることによつて高次化した
フイルタを経済的に実現することを目的としたも
のである。この目的を達成するため本発明のスイ
ツチド・キヤパシタ・フイルタにおいては、演算
増幅器と、該演算増幅器の出力端子と入力端子と
の間に接続された積分キヤパシタと、入力電圧ま
たは前段の演算増幅器の出力電圧もしくは後段の
演算増幅器の出力電圧に相当する電荷を充放電す
るスイツチド・キヤパシタとを各段に具えてなる
スイツチド・キヤパシタ・フイルタにおいて、各
段における前記積分キヤパシタを伝送繰り返し数
に対応して設けるとともに該積分キヤパシタを伝
送繰り返しの順に選択的に接続するスイツチを各
段に設け、さらに最終段演算増幅器の出力電圧に
相当する電荷を充電する出力スイツチド・キヤパ
シタと、この出力スイツチド・キヤパシタを伝送
繰り返しの状態に応じて選択的に初段演算増幅器
入力端子に接続するスイツチとを設けたことを特
徴としている。
以下実施例について詳細に説明する。
第６図は本発明のスイツチド・キヤパシタ・フ
イルタの一実施例の構成を示す回路図である。同
図においてAMP１〜AMP３，CA１〜CA３，CA
１′，CB１１，CB１２，CB２１，CB２２，CB
３１，CB３２，So，Sa−１〜Sa−３，Sb−１〜
Sb−３，Sc−１〜Sc−３，Sd，Se，Ti，Toは第
１図および第２図の場合と異ならない。Sf−１，
Sf−２，Sgはそれぞれ切り替えスイツチ、Ccは
スイツチド・キヤパシタである。
イルタの一実施例の構成を示す回路図である。同
図においてAMP１〜AMP３，CA１〜CA３，CA
１′，CB１１，CB１２，CB２１，CB２２，CB
３１，CB３２，So，Sa−１〜Sa−３，Sb−１〜
Sb−３，Sc−１〜Sc−３，Sd，Se，Ti，Toは第
１図および第２図の場合と異ならない。Sf−１，
Sf−２，Sgはそれぞれ切り替えスイツチ、Ccは
スイツチド・キヤパシタである。
また第７図は第６図の回路における各スイツチ
の切り替えタイミングを示すクロツク信号の説明
図である。クロツク信号fc−１はスイツチSc−１
〜Sc−３，Sd，Se，Sf−１，sf−２の、クロツ
ク信号fc−２はスイツチSa−１〜Sa−３，Sb−
１〜Sb−３の、クロツク信号fc−３はスイツチ
Sgの切り替えタイミングにそれぞれ対応してい
る。クロツク信号fc−１の周期をＴ＝１／fc−１
としたとき、クロツク信号fc−２の周期はＴ／
２、クロツク信号fc−３の周期はＴである。第７
図においてtaはスイツチSc−１〜Sc−３，Sd，
Se，Sf−１，Sf−２が第６図に示された状態に
なつている期間を、tbは逆に切り替えられた期間
を示し、tcはスイツチSa−１〜Sa−３，Sb−１
〜Sb−３が第６図に示された状態になつている
期間を、tdはスイツチSgが矢印の方向に倒れた
状態の期間をそれぞれ示している。
の切り替えタイミングを示すクロツク信号の説明
図である。クロツク信号fc−１はスイツチSc−１
〜Sc−３，Sd，Se，Sf−１，sf−２の、クロツ
ク信号fc−２はスイツチSa−１〜Sa−３，Sb−
１〜Sb−３の、クロツク信号fc−３はスイツチ
Sgの切り替えタイミングにそれぞれ対応してい
る。クロツク信号fc−１の周期をＴ＝１／fc−１
としたとき、クロツク信号fc−２の周期はＴ／
２、クロツク信号fc−３の周期はＴである。第７
図においてtaはスイツチSc−１〜Sc−３，Sd，
Se，Sf−１，Sf−２が第６図に示された状態に
なつている期間を、tbは逆に切り替えられた期間
を示し、tcはスイツチSa−１〜Sa−３，Sb−１
〜Sb−３が第６図に示された状態になつている
期間を、tdはスイツチSgが矢印の方向に倒れた
状態の期間をそれぞれ示している。
第６図の回路の期間taにおける動作は第１図に
示された回路と同様であり、積分キヤパシタとし
てCB１１，CB２１，CB３１が選択された状態
でスイツチド・キヤパシタ・フイルタとして動作
し、終段の演算増幅器AMP３の出力は、スイツ
チド・キヤパシタCcに充電される。
示された回路と同様であり、積分キヤパシタとし
てCB１１，CB２１，CB３１が選択された状態
でスイツチド・キヤパシタ・フイルタとして動作
し、終段の演算増幅器AMP３の出力は、スイツ
チド・キヤパシタCcに充電される。
期間tbにおいては、積分キヤパシタCB２１，
CB２２，CB３２が選択される。スイツチド・キ
ヤパシタCcは期間te中はその電荷を保持し、期
間tfにおいてスイツチSgが矢印方向に倒れた状態
となるため、キヤパシタCcの電荷は入力段演算
増幅器AMP１に帰還され、積分キヤパシタCB１
２に放電される。この状態ではスイツチSdは接
地されていて入力信号は遮断される。
CB２２，CB３２が選択される。スイツチド・キ
ヤパシタCcは期間te中はその電荷を保持し、期
間tfにおいてスイツチSgが矢印方向に倒れた状態
となるため、キヤパシタCcの電荷は入力段演算
増幅器AMP１に帰還され、積分キヤパシタCB１
２に放電される。この状態ではスイツチSdは接
地されていて入力信号は遮断される。
期間tcではスイツチド・キヤパシタCA１が演
算増幅器AMP１の入力に接続され、第６図のス
イツチド・キヤパシタ・フイルタはスイツチド・
キヤパシタCA１の端子電圧を入力として動作す
る。
算増幅器AMP１の入力に接続され、第６図のス
イツチド・キヤパシタ・フイルタはスイツチド・
キヤパシタCA１の端子電圧を入力として動作す
る。
このようにして第６図のスイツチド・キヤパシ
タ・フイルタは３次ローパス・フイルタを２段縦
続に接続したのと同様に動作させることができ
る。
タ・フイルタは３次ローパス・フイルタを２段縦
続に接続したのと同様に動作させることができ
る。
第８図は第６図のスイツチド・キヤパシタ・フ
イルタの等価回路を示す図である。第６図のスイ
ツチド・キヤパシタ・フイルタは第８図に示すご
とく２個の３次ローパス・フイルタLPF−１，
LPF−２を縦続に接続したものと同等であり、従
つて６次ローパス・フイルタを実現できる。
イルタの等価回路を示す図である。第６図のスイ
ツチド・キヤパシタ・フイルタは第８図に示すご
とく２個の３次ローパス・フイルタLPF−１，
LPF−２を縦続に接続したものと同等であり、従
つて６次ローパス・フイルタを実現できる。
なお第６図の実施例においては２繰り返し伝送
の場合を示したが本発明はこれに限定されるもの
でなく、積分キヤパシタの並列数の増加とクロツ
ク周波数の上昇によつて任意の繰り返し数を選択
できることは言うまでもない。
の場合を示したが本発明はこれに限定されるもの
でなく、積分キヤパシタの並列数の増加とクロツ
ク周波数の上昇によつて任意の繰り返し数を選択
できることは言うまでもない。
スイツチド・キヤパシタ・フイルタは、積分キ
ヤパシタCBijとスイツチド・キヤパシタCAiとの
比CBij／CAiを自由に選ぶことによつて任意にそ
の特性を選択することができる。従つて例えば繰
り返し数に応じて積分キヤパシタを並列に設け、
かつこれらの値を適当に選択することによつて所
望の特性を有する高次スイツチド・キヤパシタ・
フイルタを実現でき、しかも必要な演算増幅器の
数は増加しない。またスイツチド・キヤパシタ・
フイルタは、集積回路化した場合、多数の積分キ
ヤパシタCBijとスイツチド・キヤパシタCAiに対
する温度の影響は同一であり、従つて比CBij／
CAiは変化しないので、安定なフイルタ特性が得
られる利点がある。
ヤパシタCBijとスイツチド・キヤパシタCAiとの
比CBij／CAiを自由に選ぶことによつて任意にそ
の特性を選択することができる。従つて例えば繰
り返し数に応じて積分キヤパシタを並列に設け、
かつこれらの値を適当に選択することによつて所
望の特性を有する高次スイツチド・キヤパシタ・
フイルタを実現でき、しかも必要な演算増幅器の
数は増加しない。またスイツチド・キヤパシタ・
フイルタは、集積回路化した場合、多数の積分キ
ヤパシタCBijとスイツチド・キヤパシタCAiに対
する温度の影響は同一であり、従つて比CBij／
CAiは変化しないので、安定なフイルタ特性が得
られる利点がある。
以上説明したように本発明のスイツチド・キヤ
パシタ・フイルタによれば、演算増幅器等の主要
構成要素の数を少くしてより高級な高次スイツチ
ド・キヤパシタを構成することができるので、経
済的であり、また集積回路における素子面積の縮
小等優れた効果が得られる。
パシタ・フイルタによれば、演算増幅器等の主要
構成要素の数を少くしてより高級な高次スイツチ
ド・キヤパシタを構成することができるので、経
済的であり、また集積回路における素子面積の縮
小等優れた効果が得られる。
第１図は３次ローパス・フイルタを構成するス
イツチド・キヤパシタ・フイルタの構成を示す図
路図、第２図は第１図の回路におけるクロツク信
号を示す説明図、第３図は３次ローパス・フイル
タを構成するスイツチド・キヤパシタ・フイルタ
を２多重に動作させた場合の構成を示す回路図、
第４図は第３図の回路におけるクロツク信号を示
す説明図、第５図は第３図のスイツチド・キヤパ
シタ・フイルタの等価回路図、第６図は本発明の
スイツチド・キヤパシタ・フイルタの一実施例の
構成を示す回路図、第７図は第６図の回路におけ
るクロツク信号を示す説明図、第８図は第６図の
スイツチド・キヤパシタ・フイルタの等価回路図
である。 AMP１〜AMP３……演算増幅器、CA１〜CA
３，CA１′，Cc……スイツチド・キヤパシタ、
CB１〜CB３，CB１１，CB２１，CB３１，CB
１２，CB２２，CB３２……積分コンデンサ、
So，Sa−１〜Sa−３，Sb−１〜Sb−３，Sc−１
〜Sc−３，Sd，Se，Sf−１，Sf−２，Sg……ス
イツチ、Ti，Ti−１，Ti−２……入力端子、
To，To−１，To−２……出力端子。
イツチド・キヤパシタ・フイルタの構成を示す図
路図、第２図は第１図の回路におけるクロツク信
号を示す説明図、第３図は３次ローパス・フイル
タを構成するスイツチド・キヤパシタ・フイルタ
を２多重に動作させた場合の構成を示す回路図、
第４図は第３図の回路におけるクロツク信号を示
す説明図、第５図は第３図のスイツチド・キヤパ
シタ・フイルタの等価回路図、第６図は本発明の
スイツチド・キヤパシタ・フイルタの一実施例の
構成を示す回路図、第７図は第６図の回路におけ
るクロツク信号を示す説明図、第８図は第６図の
スイツチド・キヤパシタ・フイルタの等価回路図
である。 AMP１〜AMP３……演算増幅器、CA１〜CA
３，CA１′，Cc……スイツチド・キヤパシタ、
CB１〜CB３，CB１１，CB２１，CB３１，CB
１２，CB２２，CB３２……積分コンデンサ、
So，Sa−１〜Sa−３，Sb−１〜Sb−３，Sc−１
〜Sc−３，Sd，Se，Sf−１，Sf−２，Sg……ス
イツチ、Ti，Ti−１，Ti−２……入力端子、
To，To−１，To−２……出力端子。
Claims (1)
- １ 演算増幅器と、該演算増幅器の出力端子と入
力端子との間に接続された積分キヤパシタと、入
力電圧または前段の演算増幅器の出力電圧もしく
は後段の演算増幅器の出力電圧に相当する電荷を
充放電するスイツチド・キヤパシタとを各段に具
えてなるスイツチド・キヤパシタ・フイルタにお
いて、各段における前記積分キヤパシタを伝送繰
り返し数に対応して設けるとともに該積分キヤパ
シタを伝送繰り返しの順に選択的に接続するスイ
ツチを各段に設け、さらに最終段演算増幅器の出
力電圧に相当する電荷を充電する出力スイツチ
ド・キヤパシタと、この出力スイツチド・キヤパ
シタを伝送繰り返しの状態に応じて選択的に初段
演算増幅器入力端子に接続するスイツチとを設け
たことを特徴とするスイツチド・キヤパシタ・フ
イルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16497778A JPS5591227A (en) | 1978-12-28 | 1978-12-28 | Switched capacitor filter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16497778A JPS5591227A (en) | 1978-12-28 | 1978-12-28 | Switched capacitor filter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5591227A JPS5591227A (en) | 1980-07-10 |
| JPS6138884B2 true JPS6138884B2 (ja) | 1986-09-01 |
Family
ID=15803478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16497778A Granted JPS5591227A (en) | 1978-12-28 | 1978-12-28 | Switched capacitor filter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5591227A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63206150A (ja) * | 1987-02-23 | 1988-08-25 | Sumitomo Electric Ind Ltd | リニアモ−タ用リアクシヨンプレ−ト |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5744319A (en) * | 1980-08-29 | 1982-03-12 | Fujitsu Ltd | Variable attenuator |
| JPS57106216A (en) * | 1980-12-24 | 1982-07-02 | Fujitsu Ltd | Switched capacitor filter |
| JPS62209913A (ja) * | 1986-03-10 | 1987-09-16 | Hitachi Ltd | スイツチトキヤパシタフイルタ |
| JPH07109977B2 (ja) * | 1986-12-18 | 1995-11-22 | 株式会社日立製作所 | スイツチトキヤパシタフイルタ |
-
1978
- 1978-12-28 JP JP16497778A patent/JPS5591227A/ja active Granted
Non-Patent Citations (4)
| Title |
|---|
| IEEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE=1977 * |
| IEEE JOURNAL OF SOLID STATE CIRCVITS=1977 * |
| IEEE TRANSACTIONS ON AUDIO AND ELECTROACDUSTICS=1968 * |
| IEEE TRANSACTIONS ON AUDIO AND ELECTRONICS=1968 * |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63206150A (ja) * | 1987-02-23 | 1988-08-25 | Sumitomo Electric Ind Ltd | リニアモ−タ用リアクシヨンプレ−ト |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5591227A (en) | 1980-07-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR930007299B1 (ko) | 반도체 집적회로 | |
| CA1190615A (en) | Switched capacitor n-path filter | |
| EP0799527B1 (en) | Differential switched capacitor filtering | |
| JPS6329849B2 (ja) | ||
| JPS6336580B2 (ja) | ||
| JPS62245813A (ja) | 容量素子を多重する方法及び回路 | |
| US5680072A (en) | Differential interpolating switched capacitor filter and method | |
| CA1159910A (en) | Switched-capacitor cosine filter | |
| US4338571A (en) | Low sensitivity switched-capacitor ladder filter using monolithic MOS chip | |
| JP2944302B2 (ja) | サンプリング回路 | |
| JPS6138884B2 (ja) | ||
| US4354169A (en) | Switched-capacitor filter circuit having at least one simulated inductance having controlled switches, capacitors, and an amplifier | |
| JP3465951B2 (ja) | 反転遅延回路 | |
| US4779056A (en) | Active filter | |
| JPS61276411A (ja) | 除去フイルタ | |
| JPS60114020A (ja) | 非巡回型デジタルフィルタ回路 | |
| CA1162995A (en) | Switched capacitor bilinear resistors | |
| JP3111722B2 (ja) | 線形変換装置 | |
| JPS5883423A (ja) | スイツチド・キヤパシタ回路 | |
| JP3037502B2 (ja) | スイッチトキャパシタサンプルホールド遅延回路 | |
| Herbst et al. | VIS-SC-filters with reduced influences of parasitic capacitances | |
| EP0103410B1 (en) | Switched-capacitor stage with differential output | |
| JPS6382117A (ja) | スイツチトキヤパシタ型フイルタ回路 | |
| JP2004007529A (ja) | スイッチトキャパシタフィルタ回路およびその製造方法 | |
| JPS6138649B2 (ja) |