JPS5850817A - スイツチド・キヤパシタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明゛は、スイッチ、キャノ母シタ及び演算増幅器か
ら構成されるスイッチド・キャパシタ（８Ｃ）回路の構
成に関し、特に、キャノ量シタに蓄えられた電荷をスイ
ッチを用いて高速に分割して、適当に加え合せて０等価
的に任意の容量値をもつキャノ臂シタを構成するＳＣ回
路の構成に関する。

ＳＣ回路は、スイッチ、キャパシタ及び演算増幅器から
構成されるアナログ回路であり、ｙｔｏａ集積回路技術
を用いて大規模集積化４可能である。

ＳＣ回路は、抵抗を含まず、回路の特性を容量の比で決
定出来るため、素子感度が小さく、集積化し易い等の長
所をもつ、ＳＣ回路は、キヤ、−タシタに蓄えられ比電
荷をスイッチで短絡して、エネルギーを消費させること
により、尋価的に抵抗を作るものである。

キャノ譬シタとスイッチによって勢価的に抵抗を作るス
イ、チド・キャノ着シタ（８ｖｌｔｓｈ＠シーＣａｐａ
ａ１ｔｏｒ以下ｓｃ）の手法は、回路を集積化する上で
、抵抗に比ベキャＩ４シタの値が正確に実現出来る丸め
、精度や温度特性の良す回路を得る方法として非常に有
益である・しかじ、８Ｃ回路を集積化する場合、キャノ
タシタの容量値には限界かあ〕、回路特性【決定す名□
容量比を大きくすることが出来ない、２個又は３個のキ
ヤ／ｆシ、りｔスイ、チを介して並列に接続し、キヤ／
豐シタの電１＃ヲ電圧分配器を用い、等価的に大暑な容
量比を得る方法については特願昭ｓ　ａ　−ｏ２１＋Ｇ
（ｌニア号に記載されている。

本発明は、°単一容量値のキヤ／ぐシタとスイッチを梯
子状に接続し、入力信号によりて蓄えられた電荷を移動
させる度に１７２ずつに分割してゆき、適轟なキャ／ｌ
シタの組み合わ七を選び、演算増幅器へ同時に入力する
ことによ〕、各キャ・嗜シタの電荷が加えられ、等価的
に任意の容量値を得る回路ｔｍ案して込る。本回路を用
いて単一容量値のみで回路を構成した場合、一つの回路
においてキヤ／＃シタを接続するスイッチのコントロー
ルによって、任意の回路特性を得ることが可能となシ、
一つの回路を作れば、幾種類もの特性の異なる回路を構
成する必要がなくなる。また、色々な値のキャノヤシタ
を精度良く作ることはむずかしいが、零回路ｔ−恩いれ
ば一つの容量値を作るだけで良く一８Ｃ回路を集積化す
る上で非常に有益な手法である。

更に１本回路を用いて、時定数や加算係数がｌロダラマ
プルな積分器や加算器を構成し、それらの回路によ〕、
特性が可変出来るパントノヤス・フィルタを設計してい
る。また、本回路の１番目の′キャノ９シタの両端の電
圧が入力電圧の（１／２　）倍になっている点に着目し
て、Ｄ／ム変換器を容易に構成出来ることも記している
。

本発明は、複数のスイッチと複数のキャー臂シタから成
る８Ｃ（ｉｍ路網であって、前記複数のスイ。

チを制御するクロックの（Ｐ＋１　）個の時間区域（ｌ
・＠Ｚ１＋”・・、ＩＰ）において、少なくと２も１つ
の時間区域！・において、すべてのキャパシタの格納電
圧を零にするスイッチング手段と、時間区域Ｉｌにおい
て、少なくとも１つのキャノ譬シタＣ・に入力電圧上格
納させる入力スイッチング手段と、時間区域Ｉ、におい
て、キクＩ４シタＣ１と前記キャＩ豐シタＣ・會互いに
並列接続させて、前記キダノ譬シタ０１に前記入力電圧
を減じた電圧を格納させる第１スイ、チンダ手段を少な
くとも含み、ある時間区域ｌＩにおいて、特定のキャー
４シタＣｋとＣ１の少くとも２つのキャノクシタを互い
に並列接続させて、前記キャパシタＣ１に前記入力電圧
を減じた電圧を格納させるＩＩｌスイッチング手段を有
し、前記（Ｐ＋１　）個の時間区域（■・＊Ｉｌ＊、”
・、ＩＰ）におｈて、前記−１スイツチング・手段を連
続的に実行することによりて、すべてのキャー４シタに
前記入力電圧金滅じ九電圧を格納し、前記（Ｐ＋１）個
の時間区域の少なくとも１つの時間区域ＩＰにおいて、
前記キャパシタにおいて、少なくとも１つ以上のキヤ／
臂シタを選択し、同時に接続することによシ、格納され
た電荷を加え合わせ、出力させる出力スイッチング手段
を有することを特徴とするＳＣ回路を提供するものであ
る・ 次に本発明の実施例について、図面を参照して読切する
。

８Ｃ回路は、キャ／？シタに蓄えられた電荷をスイッチ
で短絡してエネルギーを消費させることにより、等価的
に抵抗を作るものである。

容量儲の等しいキヤ／中シタＣ１ｅ　ｃ！＃　Ｃ８がス
イ、チを介して一続され九″ｆ／ＡＩＩ！Ｉの回路につ
いて考える・初期の状態では、各キャ／４シタの電荷は
放出されてるものとし、スイッチは図の（、）（ｂ）　
（、）の順にＯＮ　、　ＯＦＦする。

ム端子に接続されたＣ１には、Ｑｌ−Ｃｔ−ｖｔの電荷
が蓄えられる０次にその電荷をＣＩに分配し、それぞれ
のキャノ９シタの電荷は（１／２　）・Ｑｔとなる。

更ＫＣｘの電荷はＣｌに分配され、その電荷は共に（１
／２　）・東になる。

キャパシタの数を増した翠２１！１（２）回路において
同様の操作を繰ル返すと、ｉ・番目のキャノ量シタＣ１
に蓄えられた電荷は、最初に入力電圧ｖ１によってＣ１
に蓄えられた電荷Ｑ１に対しく１／２）’倍になる。

演算増幅器の十入力端子が接地されている一入力端子に
接続されている通常の８Ｃ回路の等価抵抗は、入力電圧
と演算増幅器に流れ込む電流によって決定される。電流
は単位時間６た多の電荷の移動量であるから、ｊＩＺ図
（ａ）の回路において電荷の分配を行なった後、複数個
のキヤ／やシタ′ｆｔ選択し、同時に演算増幅器の入力
端子へ接続することによシ、それぞれの電荷が加算され
る。入力するキャ／４シタの組み゛合わせを変える、こ
とにょシ、色々な電荷量を作ることが出来、等価的に任
意の等価抵抗を構成することが可能となる。

第２図（ｂ）は、本発明の実施例を示す基本的なＳＣｌ
路で１Ｌ節点（２’　１　、２２　、　川、　ｆｌ（ｎ
＋１））にそれぞれ接続されたｎ＋４１１１スイッ５’
−（Ｓ、。

ａｌｅ・・・ｅ　Ｓ！ｌ＋１　）と鳳十Ｅ個のΦヤノ豐
シタ（ＣａｔＣｌ、・・・、Ｃｎ、）から成る０本実施
例のＳＣｌ路では１まず、ｎ＋４個のスイッチのＯＮと
ＯＦＦの制御を行うクロックの連続する（　Ｐ＋１　）
個の時間区域（ＩＯ１山１ｒ、ｘ、　）の時間区域ＩＯ
において、スイッチＳ・とＳｆＱ＋Ｖを除くすべてのス
イッチをＯＮ状履にし、すべてのキヤ／ｆシタの格納電
圧を零にする・時間区域！１において、スイッチ８０と
８１はＯＮ状１１に＆シ、キャノ譬シタＣｏに節点２０
から入力された゛入力電圧ｕ（ｔＩ）を格納する０時間
区域１１において、キャノ中シタＣ・とＣｓ’ｔスイ、
スイｉ。

８１をＯＮすることによル、並列接続させて、前記　　
　　・キャノｆシタＣｏには、前記入力電圧ｕ（ｔｔ）
に対して、（Ｃｏ／（Ｃｏ＋Ｃｘ））ｕ（ｔｔ）　Ｋ誠
じた電圧を、前記キャノ譬シｆｉ　Ｃ１ニａ　（ＣＯ／
（ＣＩ＋ＣＩ）　）ｕ（ｔｘ）Ｋ滅じた電圧を格納させ
るｇｔススイチンダ手段（ｓｌ。

Ｓ怠）を含んでいる。ここで、すべてのキャノ母シタの
容量値が等しいとすると、前記キャ／ｌシタＣ０と０１
に格納され九電圧は前記入力電圧の１／２になる０時間
区域１．におｈて、スイッチｓｍ　ｍ　ｓ＝をＯＮする
ことによシ、前記キ考・壽シタＣ１とＣ８は並列接続さ
れ、各キャ／ヤシ−には、前記入力電圧ｕ（ｔｓ）に対
し、（−Ｌ）’　ｕ（ｔりに減じた電圧をそれぞれ格納
する第２スイッチング手段（８！　＋　Ｓｓ　）を含ん
ている。

一般に、本発明は、ある時間区域’ｉ＋ｔＫ＞Ｌｎて、
キャノ９シタＣムー息とＣｉを、スイッチ８１とＳｉ＋
１ｔ−ＯＮすることによシ、並列接続させて、前記キヤ
ノｆシタＣｉ−，とＣｉに前記入力電圧ｕ（ｔｘ）を減
じ友電圧、すなわち（２）’ｕ（’ｓ）を格納させる１
スイ、チング手段（８１、Ｓｔ＋ｔ　）を有している。

そして、本発明は、前記（Ｐ＋１）個の時間区域（■−
９１１、−・・ｓ　ｘｐ　）において、−前記薦貞スイ
ツチング手段を１−１．２．・・・、Ｐ−２に対して連
続的に貴行することによ・シ、前記時間区域！１で前記
キャノ櫂シタＣ・に取り込んだ入力電圧ｕ（ｔｇ）を、
前記Ｏ梯子状に接続されたナベてのキャノ４シタｃｋに
おいて、（２）”　ｕ（ｔｔ）に減じて格納し、前記時
間区域！、においてミ前記キャΔシタ群における、少な
くとも１つ以上０キヤー々シタを選択し、そのキャーシ
タに接続されているスイッチをＯＮすることによｐ、各
キャーシタに格納されている電荷が加え合わされ、それ
を時間区域！、においてのみＯＮするスイッチ’Ｈ＋２
を通して出力Ｇに出方している・この様に、本発明の８
Ｃ回−路は、キヤ／帯シタの並列接続を時間的に繰シ返
して、時間区域１１に入力し九入力電圧ｕ（ｔｓ）を減
じて蓄えておき、時間区域Ｉ。

で適当なキヤ／譬シタを選び、そこに格納された電荷を
加見合わせて出力する仁とを特徴としている。

一般にＢ−ＣＦｍ路の等価抵抗は、その素子の両端にか
かる電圧と、そζに流れる平均電流の比よシ、時間区域
夏で出力端ｒｃ後接続るキャノ母シタのスイッチを＝ン
ト田−ルすることにより、異なる値をもつ等価抵抗が、
得られ、この８Ｃ回路は、等価的に任意の値の等価抵抗
を実現することが出来る。

８Ｃ回路網を集積化する場合、本発明のＳＣ回路を用い
ることによル、１つの回路ノ！ターンを構成すれば、キ
ャノｆシタに接続され九スイ、チをコントロールするこ
とによシ、任意の特性をもつ回路を得ることが可能とな
り、非常に有益なものである。

先に述べた手法を用＾て、８Ｃ回路の基本となる積分器
と加算器を構成する。

まず積分器について述べる。

纂２図−）の回路を用いて単一容量値のキャＩ４シタの
みで積分器を構成する。（謳３図）図のスイッチに記し
た数字は、何相目のクロ、りでスイッチがＯＮするかを
示したもので、入力の梯子状８０回路において、１，３
，４．６番目のキャａ４シタを用いて積分器の入力抵抗
を構成している。

このＳＣ積分器の伝達関数仲、 となる、他のキヤ・臂シタを８相月のクロックで演を構
成することが出来る。同一の回路におｈて、キ４　Ｉ４
シタの組み合わせをスイッチでコントロールすることに
より任意の時定数をもり８Ｃ積分器を得ること示可能と
なる。

、１３ａの様に、Ｎ個のキヤ／譬シタを梯子状に接続し
九回路では、Ｎ＋２相のクロ、りがコントロールに必要
となる０図４の回路を用いた場合、スイッチの数は約２
倍になるが、Ｎ＋１相のクロ、ツクでコントロールする
ことが出来る。

次に加算器につｈて述べる。

一般に加算器ＦｉＳＣ回路網において、アナログ回路の
加算器の帰還抵抗が通常の８０回路で置き換えられない
こ゛とや、キャパシタのみで構成されたものが、演算増
幅器のバイアス電流等で非常に不安定に・なってしまう
丸め、それ単独で用いられることはなく、積分器と組み
合わせ良積分加算―として用いられている。そこでそれ
らの問題点を補り九回路として、加算器の帰還抵抗とし
てキヤ／ｆシタを用い、毎回シ曹−卜する方法やゝ′直
直列型ＳＣ絡路韮列に用いる方法　が提案されている。

籐２図−）の回路を入力側の８Ｃ励路として用す加算器
を構成する。　（皐５１１）この回路出力は次式％式％ 通常の８Ｃ加算器において加算係数を変化させる場合、
各人力ｓｃ［［２１路のクロック周波数を独立ＫＲ化さ
せる必要があるが、本回路では等価的にＳＣ回路のキヤ
／ｆシタの値を変化させるため、独立のクロ、りを用い
なくても加算係数を任意に選ぶことが出来る。

次に本発明の応用回路について述べる。

先に述べ九手法を用いて、特性が！ロダラマツルなバン
ドパス・フィルタと、回路が非常に簡単なり／ム変換器
を構成する。

ＢＰＦは、８Ｃ回路を用偽るとｖＡＣ口の回路で構成す
ることが出来、その伝達関数は、（３）式で表わされる
。

また、１ｌＰＦの伝達関数は一般に、 で与えられ、（５）（６）式よシ、５Ｃ−ＢＰＦｏ％性
であるクロック周波数ｆ６と中心周波数ｆ・の比ム（＝
１、／ｆ・）、利得Ｈ１通過帯域比Ｑを決め九場合、Ｃ
ＩＷ　Ｃ１とすると、嬉６図の各キャパシタの容量比は となる、このＢＰＦを、ム；２π×５．Ｈ冨ｌと定め、
ｌ五ｏ回路を用い単一容量値のキャパシタのみで構成す
る。（第７図） ０皿の容量値を１とした場合、Ｃ４の容量値１７５は、
４１個俤シタ１１個梯子状に接続した回路で、３．４．
７，８，１０誉目のキヤ／ｆシタの電荷を加え合わせる
ことで、等制約に実現出来る。　Ｃｓ。

Ｃ１も同様にキャａ４シタの組み合せで構成する丸め、
その組み合わせを変えることくよｊ５、ＢＰＦ（ｉりＱ
を変化する仁とが出来る。第７図の回路の人出力特性Ｈ
ｚ変換によシ（６）式で与えられる。

かＳの回路は、キヤ／中シタをスイッチを介して梯子状
に接続することにより、電荷を分割しながら移動させ蓄
えておく、仁の性質を利用してＤ／ム変Ｉｌ＆器を構成
する。（！［８図）基準電ＨＶ、　ＫよりてＣＩ　Ｋチ
ャージされ比電荷Ｑ１は、キャノヤシタ関を移動する度
に１／２−に分割され、五番目のキ４　／ｆシタには（
１／２　）’・Ｑｌ　　の電荷が蓄えられてｈる。入力
のｒイジタル信号の＠ｌ”に対応するキャノ臂シタのス
イッチをＯＮ　ｌ、、その電荷を演算増幅器に入力する
ことにょシ、アナログ出力を得ることが出来る。

本発明で提案した８ｃ回路は、単一容量値のみのキャノ
ずシタを用＾て、人力信号によってチャージされた電荷
を１／２ずつに分割してゆき、それら七遍癲に選び加え
合わせることにょ〕、等制約に任意の容量をもつキヤ／
ｆシタを構成するものである。

遣え、本発明の手法を用いた回路は、（（梯子状に接続
したキャノ豐シ！のａ）＋２）相のクロ。

りを必要とする。第３図の回路を用いれば、クロ、りの
相数をｌ相削減することが出来るが、かなシ高速Ｏクロ
ックを要する。そのために周波数特性の良い演算増幅器
が必要となる。そこで、第９図のＩＩＩＫ演算増幅器ヘ
キャー譬シタの電荷を入力するクロックを１相のみでな
く多相にすることで、り０ツク周波、数は等制約に低（
なル、ｊｌ波数特性の間趙は改善される。、更にこの方
法を有効に利用する方法として、演算増幅ａｔ多ｌして
用い、第７図のＢＰＦの回路を演算増幅器１個で構成す
る第１θ図の回路も考えられる。この場合、演為増幅器
が扱う周波Ｍは第７図の回路に比べ１７７以下になシ、
周波数特性の良すものを用りる必＊がなくなる。

本発明では、単一容量値のキャー量シタをスイ。

ｉ１介して梯子状に接続し、電荷を次々と分割しながら
移動させ蓄えておき、演算増幅器への入力時に適歯なキ
ヤ／ｆシタを選び、その電荷を加え合わせ、等制約に任
意の容量値のキャパシタを構成する方法について述べた
。その手法を用いた秋分器や加Ｓ器の時定数、加算係数
はりＯｙり周波数をＫえることなく自由に選ぶことが出
来る。ｌた、それらの回路によってフィルタを構成し、
キャパシタの組み合わせをコントロールすることにに９
、特性のプログラマツルなフィルタを得ることが出来る
。

更に、実際の回゛路に応用する一合に、演算増幅器の周
波数特性を高域までとらなくても良い方法につｂても提
案してｂる。

ここで述べた等制約に任意の容量値を得る回路は、単一
容量値のキャ／ｌシタのみを作れば良く、しかも、同一
の回路においてスイッチの制御によｐ％プログラマブル
な回路特性を得ることが可能とな）、８Ｃ回路の集積化
にとりで極めて有効な手段と考えられる・

【図面の簡単な説明】

第１図と第２図は本発明のスイッチドキャ／ｆシタ回路
の原理を示す回路図、第３図線本発明を用いて構成した
積分器の一実施例の回路図、第４図は本発明を用いて構
成し九積公器の他の実施例の回路図、第５図は本発明を
用−て構成した加算器の実施例の回路図、第６図社容量
が固定なバンド・／ｌス・７′イルタの回路図、第７図
は本発明を用いて構成したパンＶ・／ｌス・フィルタの
実施例の回路図、第８図線本発明を用いて構成した〇Ａ
変換器の実施例の回路図、第９図は本発明を用いて構成
した多相タ、ロック制゛御による積分器の実施例の回路
図、第１０図は本発明を用いて演算増幅器１個で構成し
たバンド・ノ々ス・フィルタの実施例の回路図である。 Ｃ雪　、Ｃ嘗　、・−８Ｃｈはキャパシタ、Ｑ＠　ａＱ
２　ｇ＝　−Ｑｓは電荷１８１　＃　８２　ｅ　”＠ｅ
　８１１ｅ　８ｎ＋１　ａ　＆ｎ＋２＃８ｎ＋！１はス
イッチで６る・ 特許出願人　森　　　真　作 代理人　弁理士　大　菅　義　之 Ｑ１＝Ｃ１・ｖｌ （Ｇ） （ｂ） 篤　１図 富２同（α） ａ：１・２−９　　　ｂ：　２・３・９　　　ｃ：　３
・４・９　　　ｄ：４・５・９ｅ：５・６・９　　　ｆ
：６・’７’９　　　ｈニア・９１．３図 ａ　：　１・２・８ｂ：　２−３・８　　　　Ｃ：　３
・４−８ｄ：４−５・８　　　ｅ：　５・６・３　　　
ｆ　：　６・８第５図 第６図 ａ：１・２１６　　ｂ：２・３・１６　　ｃ：３・４・
１６　　ｄ：４・５１６ｅ：５・６・１６ｆ：６・７・
１６９ニア・１６ｈ：８〜１５葛９図

Claims (1)

1. 【特許請求の範囲】 １、　複数のスイッチと複数のキャノ譬シタとｔ嶋成ル
   スイ、チド争キャΔシタ回路網であって、前記複数のス
   イッチ管制御するクロ、りの（Ｐ＋１）個の時間区域（
   Ｉ・、ｘｌ、ａｌｌ・、Ｘ、）において前記（Ｐ＋１）
   個の時間区〜城の少なくとも１つの時間区域Ｉ＠忙おい
   て、すべてのキヤ／豐シタの格納電圧を零にするスイッ
   チング手段と、。 時間区域ＩＩにおいて、少なくとも１つのキヤ／＃手段
   と、 ノ譬シタＣｏｔ互いに並列接続させて、前記キャノ臂シ
   タＣｔＫ前記入力電圧を減じた電圧を格納させる馬１ス
   イ、チング手段を少なくとも含み ある時間区域１１において、特定のキャー臂シタＣｋと
   Ｃ１の少なくとも２つのキャノ臂シタを互いに並列接続
   させて、゛前記ζヤノクシタＩＪＫ前記入力電圧を減じ
   た電圧を格納させる第１スイッチング手段を有し、前記
   （ｐ十′″ｉ）個の時懺区域（ｌ・・！・・”・ｅ　１
   ｇ　）において、前記第１スイ、チング手段を連続的に
   実科することによりて、すべてのキャパシタに前記入力
   電圧を減じた電圧を格納し、前記（ｐ＋１）個の時間区
   域の少なくとも１つの時間区域Ｉ、ＩＣおいて、前記キ
   ャノ譬シタにおいて、少なくと％１つ以上のキャノ母シ
   タを選択し同時に接続することＫより、格納された電荷
   管加え合わせる、出カスイツチング手段管有することを
   特徴とするスイッチド・キャノ臂シタ回路。 λ　演算増幅器を含んでなる特許請求の範囲第１項記載
   のスイッチド・キャノヤシタ回路。