JPH06237173A

JPH06237173A - 電荷転送素子を用いた乗算装置またはｄａ変換器

Info

Publication number: JPH06237173A
Application number: JP5043262A
Authority: JP
Inventors: Yasuo Nagazumi; 靖夫永積
Original assignee: G D S KK; GDS KK
Current assignee: G D S KK; GDS KK
Priority date: 1993-02-08
Filing date: 1993-02-08
Publication date: 1994-08-23
Anticipated expiration: 2012-04-09
Also published as: JP2599679B2

Abstract

(57)【要約】【目的】アナログ信号処理、ニューラルネットワーク
回路、ＤＡ変換器、乗算装置に適用できる電荷転送素子
を用いた乗算装置またはＤＡ変換器に関する。【構成】電荷転送素子上の電荷信号を特定の比率を有
する少なくも２個の部分に分割するセパレータ装置と、
分割された電荷信号を選択的に共通の加算回路に印加す
るための出力回路群と、前記選択を制御するためのディ
ジタル信号線とよりなる電荷転送素子を用いて構成され
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はアナログ信号処理、ニュ
ーラルネットワーク回路、ＤＡ変換器、乗算装置に適用
できる電荷転送素子を用いた乗算装置またはＤＡ変換器
に関するものである。

【０００２】

【従来の技術】従来、ＣＣＤに代表される電荷転送素子
は、撮像素子やディレーラインなどの形で広く普及して
いるが、その応用は目下アナログシフトレジスタやアナ
ログメモリーとしての用途に限定され、一部でマッチド
フィルタや多値ディジタル論理回路への利用が検討され
てはいるが、このような信号処理分野への利用は極めて
少ない。

【０００３】ＣＣＤは一般に消費電力が少なく、高密度
の集積が可能な点で優れた特性を有していると言われ、
より高度な信号処理機能の確立が期待されている。特に
信号どうしの乗算については、目下のところ精度の不足
や複雑化を伴い充分に合理的な実現方法が提案されてい
ない現状にある。

【０００４】例えば、図９に示すＣＣＤマッチドフィル
タは、ＣＣＤアナログシフトレジスタ上に配置された一
対のフローティング電極群の形状でフィルタ特性を調整
し、個々のステージ上にある電荷信号と電極面積の相互
作用を間接的に利用してアナログ乗算を各ステージで並
列的に実行しており、演算速度は比較的に高速である
が、電極面積の誤差が個々の乗算精度に直接影響を与え
るので、当然ながら回路の微細化とともに演算精度は悪
化する傾向にあり、高密度の集積化には限界があると考
えられる。また、この方式では乗数の変更は不可能で、
応用の範囲はかなり限定される。

【０００５】また、ＣＣＤの多値論理回路への利用は、
現在基本となる論理処理操作を模索している段階で、乗
算器のように高度の処理を実現する見通しについては、
未だ不明と思われる。

【０００６】これ以外にも、例えば、ＣＣＤを利用した
ホップフィールド型ニューラルネットワーク等が検討さ
れているが、この場合は、乗算の主体は抵抗ネットワー
クとオペレーショナルアンプであり、ＣＣＤはこれらの
パラメータを記憶させるためのアナログメモリーに過ぎ
ず、演算機能として利用されているわけではない。

【０００７】更に、ＤＡ変換に電気容量を利用する構成
があるが、従来の方法はスイッチドキャパシタ回路に属
する「電荷再分布形」と呼ばれる形式に代表されるもの
で、参照電位を発生する電圧源と複数の容量素子、それ
らの間を結合するアナログスイッチ群で構成されている
点が共通の構成であり、大別して、以下に説明する図１
０に示されるような並列型と、図１１に示されるような
逐次型の２種類に分類される。（両方式とも参照電位と
して別のアナログ信号を用いれば、当然、乗算装置とし
て利用することができる。）

【０００８】図１０は並列型の基本構成を示すが、この
動作は極めて単純で容量素子の片方の端子を共通の出力
端子とし、それぞれの容量素子は入力デジタルコードの
各ビットが有する重みに対応した容量が与えられてお
り、各容量素子のもう一方の端子はアナログスイッチを
介してゼロ電位か参照電位に選択的に接続される。この
結果、各容量素子の共通端子の電位は素子相互の綱引き
の結果、デイジタルコードに対応したアナログ電位にバ
ランスする。

【０００９】図１１は逐次型の基本構成を示す。この形
式では、容量素子を２個用いて最下位ビット（ＬＳＢ）
から順に実行していく構成であり、上記のアナログ電位
を逐次的に合成していくもので、並列型とは異なり、ビ
ットで選択された参照電位またはゼロ電位でＣ１に発生
する電荷とＣ２に蓄積された電荷（初期値ゼロ）との和
を中央のスイッチＳ１で正確に２等分しながらその片方
をＣ２に蓄積し、他方は捨てていく方法で、結果として
出力電位Ｖ₀を得る構成を有している。

【００１０】上記の２例は、入力信号は安定した電圧源
であることが必須条件で、前段からの信号が電荷信号で
ある場合は、何等かの変換手段を介して電圧信号に変換
せねばならず、また出力信号も直接に電荷信号として取
り出すことは不可能である。それは、もともとスイッチ
ドキャパシタ型の回路が、容量素子に蓄積された電荷信
号を丸ごと別の容量素子に転送するためのものでないこ
とに起因している。

【００１１】

【発明が解決しようとする課題】本発明は、主として電
荷転送素子で伝達される電荷信号に直接ディジタル信号
を乗じる操作を通じて、高精度のアナログ乗算をより単
純な回路で実現するための電荷転送素子を用いた乗算装
置またはＤＡ変換器回路を得ようとするものである。

【００１２】

【課題を解決するための手段】本発明は上記の如き観点
に鑑みてなされたものであって、電荷転送素子上の電荷
信号を特定の比率を有する少なくも２個の部分に分割す
るセパレータ装置と、分割された電荷信号を選択的に共
通の加算回路に印加するための出力回路群と、前記選択
を制御するためのディジタル信号線とよりなる電荷転送
素子を用いた乗算装置またはＤＡ変換器を提供しようと
するものである。

【００１３】

【作用】次に、本発明の作用について説明する。一般に
アナログ入力データにディジタルデータを乗じアナログ
出力データを得る回路は、アナログ入力データとして一
定の基準データを供給すればＤＡ変換器と全く同じ機能
を果たすため、以下、乗算装置について説明すればＤＡ
変換器の説明にもなるので、ＤＡ変換器としての説明は
省略する。

【００１４】本発明による回路は構成する素子数が少な
いため、集積回路上に大量に組み込むことが可能であ
り、積和演算を大量に実行するための並列アナログプロ
セサーを形成できるので、たとえばニューラルネットワ
ークや画像処理の分野に応用できる。

【００１５】以下、演算の理論的構成について説明す
る。電荷転送素子の１個のステージは電荷を保持する機
能としてはコンデンサーと等価な役割を果しており、そ
の容量はコンデンサーと同様に主としてステージの面積
で決定されるが、充分な精度を有するステージ上では電
荷はほぼ均一に分布し、そのステージを分割する位置に
配置されたセパレータ電極に電位を印加した場合、分割
されたそれぞれの面積に比例してその上の電荷も分割さ
れる。

【００１６】この分割の方法には様々な方式が考えられ
るが、最も単純にラディックスを２とした「ｎ分割」を
例にとって説明すると、上記の分割は１／２：１／４：１／８：．．．：１／２ⁿ の比率となり、もとの電荷量をＣとすれば、ｎ個に分割
された電荷量はそれぞれＣ／２，Ｃ／４，Ｃ／８，．．．．．，Ｃ／２ⁿ となる。

【００１７】ここでｄ₀をＬＳＢとするｎビットの２値
ディジタル信号Ｄ（ｄn-1、ｄn-2、.....ｄ2、ｄ1、ｄ
0）のそれぞれのビットで上記ｎ個の電荷信号を選別
し、ビットが１であるものだけを累積する操作は、１）
式で表される。この式は、Ｓ１が電荷量Ｃとディジタル数値Ｄの間の積
に対応した出力であることを意味している。同様に、ビ
ットが０であるものを累積する操作は、式（２）とな
る。

【００１８】具体的に４ビットのＤに対する、ＤとＳ１
／Ｃ，Ｓ２／Ｃの関係を計算すると下記の表１のよう
になる。

【００１９】表１から分かる通り、２系統の出力を差動
出力信号（Ｓ１−Ｓ２）／Ｃとして捉えると、ディジ
タルデータ７と８の中間点を中立点としてそれ以下を
負、それ以上を正の数値に対応させれば、正の電荷信号
Ｃに正負両極性のディジタルデータを乗じる「２象限乗
算」もこの装置で実現できることになる。

【００２０】更に、上記について入力電荷信号が差動信
号Ｃ１，Ｃ２である場合について、それぞれの入力に対
して式（１）、（２）の処理を加えると結果は次の式
（３）ー（６）の４種類の出力となる。

【００２１】ここで、総合出力信号Ｓ1,Ｓ2 をＳ1＝
Ｓ11＋Ｓ22、Ｓ2＝Ｓ12＋Ｓ21とし、上記（３）ー
（６）式の結果をまとめると、次の（７）、（８）式が
得られる。

【００２２】上記両（７）（８）式中の右辺第２項は共
通であり、差動信号としては意味がないので無視でき、
実質的に式（１）、（２）のＣを（Ｃ1−Ｃ2）に置き換
えた式となっている。

【００２３】この結果から、正負両極性の差動入力信号
Ｃ１，Ｃ２に対してこの演算処理は、同様に両極性の
ディジタル信号との積に対応した差動出力Ｓ1、Ｓ2を与
える処理であることを示している。

【００２４】従って、式（１）、（２）の２象限乗算器
２個の組み合わせで「４象限乗算」を実行できることが
わかる。

【００２５】

【実施例】以下、本発明の具体的な処理回路の構成の一
実施例を図面を参照しながら説明する。電荷転送素子
（ＣＴＤ）は、一般に入力信号によって変調を受けた電
荷量が、一定の閉じた領域から別の閉じた領域に転送さ
れる動作を基本として構成されており、その移動機構の
違いから様々な方式が派生している。

【００２６】本発明は、このような移動機構にかかわり
なく共通して適用可能な概念であるため、以下の説明で
はその閉じた領域を「ステージ」と呼び、それらの間の
具体的な電荷転送機構は煩雑化を避ける目的で省略して
図示する。

【００２７】図１は上記の（１）式に従った演算をＣＴ
Ｄ上で実行する回路の一例を示す。この例では、入力電
荷はまずＣＴＤのひとつのステージ上に形成されたセパ
レータに注入される。セパレータには電荷を所定の比率
で分割するためのセパレータ電極が配置されており、電
荷注入時にはこの電極は中立電位に保持されて障壁は形
成されない。電荷注入の終了後、この電極には電位が印
加され、その障壁によってステージ内の電荷は所定の比
率に分割される。

【００２８】分割されたそれぞれの電荷信号は、それぞ
れ独立したＣＴＤステージに移動されるが、それらのＣ
ＴＤステージはディジタル信号Ｄの各ビットで制御され
ており、ビットが１のステージの信号のみがサミングノ
ードに移動されるように構成されており、逆にビットが
０のステージが保持している信号は採用されず、次の入
力の注入と同時にＣＬＲ端子からまとめて排出される。

【００２９】この結果、サミングノードには式（１）で
示される信号が出力され、遅れてＣＬＲ端子から式
（２）に対応した信号が出力される。

【００３０】図１の例は正の数値どうしの乗算を実行す
る場合を説明するための簡単な例であるが、分割数が多
い場合はセパレータの精度管理が困難となり、前記のマ
ッチドフィルタ同様に回路の微細化には限界がある。

【００３１】この点を改善したのが図２の例である。図
２において、入力電荷信号は直列に接続されたｎ個の１
／２分割セパレータに印加され、各段毎に２分割されて
いくが、その片方の出力は次段のセパレータの入力信号
として使われ、もう一方の出力は図２の例と同様にディ
ジタル信号Ｄの各ビットで制御されつつ、ビットの０／
１に対応した２系統のサミングノードにそれぞれ集めら
れる。即ち、この回路はそれぞれ前述の（１）、（２）
両式に対応した信号処理を並行して実行する構成であ
る。

【００３２】この構成では、電荷の２分割操作だけで構
成されているため、電極サイズが均一になることから分
割精度管理が容易で回路の微細化に適している。この場
合、各セパレータ段からのビット選択出力は、同時には
出力されないので、この例ではセパレータ間のデータ移
動に同期して作動する別のＣＴＤシフトレジスタ列を用
いて累積データを移動しながら、動的に結果の累積を行
う形式を採用している。

【００３３】図２に図示の＜＊＞印のタイミングで入力
ゲートから注入された電荷信号に７ビットのディジタル
信号Ｄ（1,0,0,1...）を乗じる場合を例にとり、図に沿
ってその作動を説明する。まず、注入された電荷は分割
ゲート電位ＶＧが中立であるため、最初の１／２分割セ
パレータを構成するステージの全域に分散する。その後
ＶＧはセパレータ内に障壁を形成し注入電荷を２等分す
る。分離された一方の電荷信号はＲ６＋，Ｒ６−で示さ
れる２個のステージまたは転送チャンネルに接続されて
おり、そのどちらかを経由して、別のＣＴＤシフトレジ
スターに加算的に注入されるが、ここでは乗数Ｄの最上
位ビット（ＭＳＢ）は１であるので、２分割された最初
の電荷信号はＲ６＋の経路を経て転送されるよう構成さ
れているとする。

【００３４】分割されたもう一方の信号は、次の電荷信
号の注入に同期して２段目の１／２分割セパレータに転
送され、上記と同様にＤの次のビットである０に対応し
て、Ｒ５−のステージよりＣＴＤシフトレジスターに注
入されるが、この間ＣＴＤシフトレジスターはシフト１
の駆動によって２ステージ分右に移動しているので、最
初のセパレータで注入された信号に加算されながら右方
向に移動していく。

【００３５】以上の過程を繰り返した後、ＣＴＤシフト
レジスタの右端の２ステージには上記式（１）、（２）
に示す信号が累積されて出力されることになる。尚、＊
に前後して入力される別の入力信号の処理も上記と並行
して独立に実行されるので、この装置は１種の半アナロ
グ式パイプライン乗算器として機能することになる。

【００３６】図３は、上記図２の例と等価な機能を構成
する別の例を示している。この例では、セパレータとし
て独立の１／２分割セパレータを使わずに、１対のくし
型セパレータ電極Ｇ１，Ｇ２を用いて、同一のステージ
上で順次１／２分割動作を実行する構成を採用してい
る。

【００３７】図４は、上記図３の例に即して信号処理の
時間経過を模式的に示したもので、図４の左側は電荷量
を液体になぞらえてハッチングで示している。図４の左
側に沿って説明すると、まず、初期状態においてＧ２電
極は中立電位を保っているため、障壁はＧ１電極のみで
形成されている。この状態で入力電荷は（ａ）の左端の
区画に外部から注入されるが、この電荷はＧ２電極に電
位が印加されると同時に（ｂ）のように等しい電荷を有
する２個の区画に分断される。

【００３８】このうち、図４の左の区画の電荷信号は、
すべてＲ６＋，Ｒ６−のいずれかの経路を経てサミング
ノードに排出され、残ったもう一方の電荷信号（ｃ）は
Ｇ１電極の電位が中立となる時点で、（ｄ）のように２
倍の容量を有する領域に拡散される。

【００３９】以上（ｂ）−（ｄ）の過程を１回繰り返す
と、最初の電荷信号は１／４に減少し、隣の区画に移動
して初期状態（ａ）と同じ状態に復帰するため、次の入
力を再度ステージ左端から注入できる状態になる。上記
の動作の繰り返しによって１／２分割操作が必要な回数
だけ実行される。

【００４０】図５は、上記図２の例をただ１個の１／２
分割セパレータを時分割多重利用によって処理する構成
の例である。図５において、セパレータに左端より注入
される電荷信号は一度セパレータ全体に拡散され、その
後セパレータ電極Ｇに印加される電位ＶＧが発生する障
壁によってそれぞれ等量の電荷信号を有する２区画の部
分に分断される。

【００４１】図５の右端の区画はＲ＋，Ｒ−の２個の経
路を経てそれぞれ独立したサミングノードに結合されて
おり、上記の分割操作後にＤ１，Ｄ２のいずれかの転送
命令に基づきいずれかのサミングノードに累積される
が、この転送命令Ｄ１，Ｄ２は乗数であるデジタルデー
タのＭＳＢによって制御されており、例えばビットが１
の時はＤ１が、ビットが０の時はＤ２がそれぞれ発生す
るよう構成されている。

【００４２】転送終了後、ＶＧは再度中立電位になるの
で、図５の左の区画に残留していた電荷信号はセパレー
タ全域に拡散され、次のＶＧの立ち上がりによって再度
分断される。

【００４３】以上の操作は、Ｄ１，Ｄ２の制御ソースを
順次入力ディジタルデータの低位ビットに切り替えなが
ら繰り返し実行され、全ビットにつき累積動作を完了し
た時点では、２個のサミングノード上には上記式
（１）、（２）に相当する差動出力信号が保持されてい
る。

【００４４】尚、この例では４ビットのディジタルデー
タを乗数に採用しているが、表１の結果から分かる通
り、この場合、完全にゼロを乗数とした乗算は不可能に
なる。このため、図５の例では、一連の１／２分割処理
を終了した後に、左の区画に残留している電荷信号を最
後にＲ−の経路で排出する構成をとっており、ディジタ
ルデータの中立点を丁度８に合わせるようしてある。

【００４５】図５の例の場合、１／２分割操作の回数を
ソフトウェア的に調整するだけで、理論上は任意のビッ
ト長を有するディジタルデータに対応でき、装置の柔軟
な運用の見地から優れた性質を有していると同時に、上
記図２、３の例に比してさらに単純な回路構成を有し、
高密度の集積回路に適用するのに最も適しているが、さ
らにセパレータが１個であることから、精度管理の面で
も極めて有利な構成になる。特に、図６に示すような分
割比率自動調整システムの併用が容易で、高精度の処理
を加える場合に適している。

【００４６】図６において比較器Ｘには、２個のサミン
グノードの電荷信号が直接または間接的に伝達され、そ
れらの相対関係が例えば差の形で検出される。乗数とし
て８が選ばれた場合、理想的には２個のサミングノード
の出力は最終的に等しくなるはずであるが、セパレータ
の分割比率が１／２と異なり誤差を有している場合、こ
の差はゼロにならず、セパレータに内在する誤差傾向を
示す有限の数値となるので、この数値からセパレータの
分割比率の微調整装置に帰還制御を加えることで、分割
比率の精度を向上させることができる。

【００４７】図６の例は、１／２分割セパレータの一部
に微調整用の電極ＧＡを設置し、セパレータの一方の区
画の電気容量を制御し、この制御電圧に前記の帰還信号
を加える構成によって実現する場合を示している。当
然、この制御はディジタルデータが８の場合についての
み有効であるため、比率の校正後は調整結果を保持しな
がら帰還回路を断つ必要があり、端子ＣＡＬはそのため
の制御端子を示す。

【００４８】図７は上記図５に示す例を２系列結合し
て、上記式（７）、（８）に対応する４象限乗算を実行
するシステムの構成を示す。差動入力信号Ｃ１，Ｃ２は
それぞれの系列の乗算器に印加されるが、それぞれで加
えられる内部操作は上記図５の例と全く同じである。そ
れぞれの差動出力は、互いに加算されＳ１，Ｓ２の総合
差動出力が形成される。

【００４９】図８は、ＤＦＧＡ（分布フローティングゲ
ート増幅器）型ＣＣＤ回路を用いて間接的に入力電荷信
号を検出し、上記図２、３と等価な機能を実現する回路
の例を示す。図８において、入力電荷信号Ｃは上段のＣ
ＣＤシフトレジスタに左端より注入され順次右に移動す
るが、同時に下段のＣＣＤシフトレジスタも同期して右
にシフトされている。

【００５０】Ｆ０−６に示すハッチング部分は、ＣＣＤ
に付設されたフローティングゲート電極で、その直下の
ＣＣＤステージ上の電荷量を検出する電極であり、結果
はアンプ群Ａ０−６で増幅されて、電荷の形で下段
のシフトレジスタに順次加算されていくが、アンプ群を
構成する個々のアンプのゲインは、通常の分布フローテ
ィングゲート増幅器と異なり、例えば１／２，１／
４．．．１／２n に調整してあり、さらにその出力は
ディジタル信号Ｄの各ビット（ｄ0,ｄ1,....ｄn）によ
って制御されている。

【００５１】この場合、セパレータは、直接入力電荷を
分割する代わりに、入力電荷に比例関係にある複製電荷
を作成する形式となるが、機能的には上記図２、３と同
様の処理が実行できる。

【００５２】この例では、入力電荷信号は直接加工され
ず、非破壊的な検出によって処理されるため、同じデー
タを別の処理に流用することが可能になる利点があるほ
か、アンプ群のゲイン調整によって分割比率の適正化を
電気的に行えるようになる点も利点である。

【００５３】

【発明の効果】電力消費が少なく集積密度の点で有利な
ＣＴＤを用いて、従来ＣＴＤでは比較的に困難であった
乗算処理を高精度で実行するシステムを構成できる。

【００５４】また、構成が極めて単純になるため、超並
列アナログプロセサーの実現に有効に利用できる上、従
来ＣＴＤの主要な用途であった光学信号の入力手段とし
ての機能を併用することで、映像処理などの用途にも応
用され得る。

【００５５】さらに、装置を大量に集積化する際に増幅
手段など異質な回路を大量に介在させる必要がなく、集
積密度の向上と消費電力の削減を可能とし、ＣＣＤによ
るセンサー入力の直接処理にも利用できる。

【図面の簡単な説明】

【図１】本発明の所定の演算をＣＴＤ上で実行する一実
施例の回路構成図である。

【図２】本発明の他の実施例の回路構成図である。

【図３】本発明の更に他の実施例の回路構成図である。

【図４】図３の例に即して信号処理の時間経過を示した
模式図である。

【図５】図２の例をただ１個の１／２分割セパレータを
時分割多重利用によって処理する一例の構成図である。

【図６】本発明の一実施例の分割比率自動調整システム
を示す構成図である。

【図７】図５に示す例を２系列結合して、所定の４象限
乗算を実行するシステムの構成図である。

【図８】本発明のＤＦＧＡ型ＣＣＤ回路（分布フローテ
ィングゲート増幅器）を用いて間接的に入力電荷信号を
検出し、図２及び図３と等価な機能を実現する一例の回
路構成図である。

【図９】従来のＣＣＤマッチドフィルタの一例を示す構
成図である。

【図１０】従来の電気容量を利用する並列型スイッチド
キャパシタ回路である。

【図１１】従来の電気容量を利用する逐次型スイッチド
キャパシタ回路である。

【符号の説明】

ＣＴＤ電荷転送素子Ｄディジタル信号ＶＧ分割ゲート電位Ｒｘ＋ディジタルデータのビットｘで制御される、プ
ラス側の転送チャンネルＲｘ− ディジタルデータのビットｘで制御される、マ
イナス側の転送チャンネルＭＳＢ最上位ビットＬＳＢ最下位ビットＧ１，Ｇ２くし型セパレータＧセパレータ電極Ｄ１，Ｄ２転送命令Ｘ比較器ＧＡ微調整用電極ＣＡＬキャリブレーション制御端子Ｃ１，Ｃ２差動入力信号Ｓ１，Ｓ２差動出力ＤＦＧＡ分布フローティングゲート増幅器Ｃ入力電荷信号Ａ０−６アンプ群

Claims

【特許請求の範囲】

【請求項１】電荷転送素子上の電荷信号を特定の比率
を有する少なくも２個の部分に分割するセパレータ装置
と、分割された電荷信号を選択的に共通の加算回路に印
加するための出力回路群と、前記選択を制御するための
ディジタル信号線とよりなる電荷転送素子を用いた乗算
装置またはＤＡ変換器。
【請求項２】前記セパレータ装置が入力電荷を１／
２，１／４，１／８・・・２^(-n)（ｎは任意の自然数）
を含む比率に分割する請求項１記載の電荷転送素子を用
いた乗算装置またはＤＡ変換器。
【請求項３】前記加算回路を２系統備え、選択制御信
号によって、分割された信号をどちらか一方の加算回路
に印加する請求項１記載の電荷転送素子を用いた乗算装
置またはＤＡ変換器。
【請求項４】前記電荷転送素子のステージを２個以上
に分割する線上に電極を配置し、この電極の電位を操作
して電荷を分割するセパレータを備えた請求項１記載の
電荷転送素子を用いた乗算装置またはＤＡ変換器。
【請求項５】前記セパレータが入力電荷を同時にｎ個
の部分に分割する請求項２記載の電荷転送素子を用いた
乗算装置またはＤＡ変換器。
【請求項６】前記ｎ個の１／２分割セパレータを直列
的に接続し、各接続段で逐次的にｎ回の１／２分割操作
を繰り返し、順次分割を行う請求項２記載の電荷転送素
子を用いた乗算装置またはＤＡ変換器。
【請求項７】少なくも１個の１／２分割セパレータを
有し、その出力電荷信号の片方を再度セパレータ入力と
し、逐次的に必要な回数の１／２分割操作を行う請求項
２記載の電荷転送素子を用いた乗算装置またはＤＡ変換
器。
【請求項８】入力電荷量に比例した電荷信号を発生す
る電荷発生装置群によって等価的に構成されたセパレー
タを備えた請求項２記載の電荷転送素子を用いた乗算装
置またはＤＡ変換器。
【請求項９】前記乗算装置を２個備え、それぞれの入
力信号の相対関係を例えば差で表現される正負両極性の
入力信号に対し、独立して乗算処理を行い、それぞれに
付設された各２個の加算回路の出力を２個づつ加算し
て、両極性の出力信号を形成する請求項３記載の電荷転
送素子を用いた乗算装置またはＤＡ変換器。
【請求項１０】前記加算回路をアナログシフトレジス
タ列で構成し、ｎ回の分割操作の進行に同期したシフト
を実行しながら、各段からの出力電荷信号を累積する請
求項６記載の電荷転送素子を用いた乗算装置またはＤＡ
変換器。
【請求項１１】１個の１／２分割セパレータの２本の
出力積算値の相互関係を計測し、その結果から分割比率
の微調整を行う帰還制御回路を設置した請求項７記載の
電荷転送素子を用いた乗算装置またはＤＡ変換器。
【請求項１２】前記電荷発生装置として入力電荷信号
を所定のゲイン比率に調節された複数のフローティング
ゲートアンプ群で構成する形式のセパレータを備えた請
求項８記載の電荷転送素子を用いた乗算装置またはＤＡ
変換器。