KR101126035B1

KR101126035B1 - 높은 동작 주파수에서 전하결합소자 안의 일정한 전하량을 감산/가산하기 위한 장치

Info

Publication number: KR101126035B1
Application number: KR1020077001504A
Authority: KR
Inventors: 로렌스 제이. 쿠쉬너; 마이클 피. 안토니; 에드워드 코힐러
Original assignee: 케네트, 인크
Priority date: 2004-06-21
Filing date: 2005-06-20
Publication date: 2012-03-19
Also published as: EP1766631A4; JP2008504602A; WO2006009966A2; US7003068B2; EP1766631A2; US20050281369A1; KR20070042532A; CA2571537A1; WO2006009966A3

Abstract

전하 결합 소자(CCD)에서와 같은, 전하 샘플로부터 전하량을 부가 또는 감산하기 위한 회로는, 메모리 효과에 영향을 받지 않기 위해서, 처리 스테이지들을 분할하고 파이프라인으로 정렬하여 구성한다. 감산과 같은 동작들은 다수의 스테이지로 나뉘며. 각 스테이지들은 제거되길 원하는 총 전하량의 오직 일부분을 확실히 제거한다. 상기 감산 파이프라인 스테이지들은 희망하는 총 전하량을 제거하기 위해 함께 동작한다. 그 결과, 이전의 전하 감산 방법에 비하여 제거할 전하량이 매우 정확하며, 뿐만 아니라 더 높은 주파수에서도 동작한다.

Description

높은 동작 주파수에서 전하결합소자 안의 일정한 전하량을 감산/가산하기 위한 장치 {DEVICE FOR SUBTRACTING/ADDING A CONSTANT AMOUNT OF CHARGE IN A CHARGE-COUPLED DEVICE}

본 출원은 2004년 6월 21일자 미국 출원 NO. 10/872,820의 계속 출원이다. 상기 출원의 전문은 본원에 참고문헌으로 포함된다.

본 발명은 가령, 전하결합소자(CCD)에서 사용될 수 있는 주어진 전하 샘플(given charge sample)에서 일정한 전하량을 감산하는 회로에 관한 것이다.

전하결합소자(CCD)는 현재, 디지털 카메라, 핸드폰, 무선 데이터 네트워크 장비, MP3 플레이어와 같은 오디오 장치, DVD 플레이어나 HDTV와 같은 비디오 장치와 같은 수많은 다른 제품들을 포함하는 가전기기에서 폭넓게 사용된다. CCD 기반 회로들에서, 신호들은 전하 패킷들이나 차동 전하 패킷 쌍들(differential charge packet-pairs)로써 표시된다.

CCD 소자들은 분리된 전하 패킷들을 저장하고, 이동시키는 기본적인 기능을 제공한다. 상기 저장된 패킷들에 대한 계산이나 다른 동작들을 수행하기 위한 여러 회로들이 이 기술분야에 공지되어 있다. 예를 들면, 전하 패킷들을 서로 합쳐질 수도 있고(병합될 수도 있고), 둘 이상의 조각으로 나눌 수도 있으며, 하나 또는 다른 하나의 회로 경로로 제한적으로 보낼질 수 있으며, 파괴적으로 또는 비파괴적으로 감지될 수 있으며, 그와 비슷한 동작들이 수행될 수 있다. 이러한 회로들을 이용함으로써, CCD들은 다수의 신호 처리 작업에 쉽게 이용된다.

수행하기에 다소 어렵다고 증명된 하나의 수학적 연산이 감산(subtraction)이다. 이를 위한 다양한 방법들이 이전의 간행물 및/또는 특허들에 기재되어 있다. 예를 들면 에드워드(Edwards, N. P.) 등이 등록받고, International Business Machines Corporation에게 양도된, 미국 특허 No. 4,239,983은 두 개의 원래 전하량들의 차이를 나타내는 전기적인 전하량을 획득하기 위한 회로를 개시하고 있다. 상기 특허에 기재된 방식에 의하면, 한 쌍의 CCD 입력 쉬프트 레지스터들은 플로팅 게이트 모드에서 동작하는 적어도 하나의 퍼텐셜 우물을 각각 가지고 있다. 상기 두 개의 공간적으로 분리되는 전하 패킷들은 상기 레지스터 쌍으로 그리고 레지스터 쌍으로부터 시퀀싱된다. 그 다음 상기 두 개의 플로팅 게이트 전극 출력들은 공통 노드에서 결합되고 정류된다. 상기 정류된 출력은 상기 두 개의 원래 전하 패킷의 차이를 나타낸다.

포슘(Fossum, E. R)에 의한 간행물, "A linear and compact charge coupled charge packet differencer/replicator", IEEE Trans. Electron Devices, Vol. 31, No. 12, pp 1284-1287, December 1984; 와 "Wire transfer of charge packets using a CCD-BVD structure for a charge domain signal processing", IEEE Trans. Electron Devices, Vol. 38, No. 2, pp. 291-298, February 1991, 은 전하 패킷으로부터 일정한 양의 전하를 제거하는 전하 감산에 대한 다른 해결 방법을 역시 제시했다. 그러나 이러한 회로들은 비선형성의 야기, 잡음에 대한 민감성 및 느린 작동 속도와 같은 다양한 문제점들이 있다.

또한, 종래 기술에는 전하 감산을 위해, 커패시터에 저장된 전압을 사용하는 다른 방법이 있다. 이 방법은 두 신호 전하 패킷들을 직접 감산하지 않고, 신호(또는 전압으로 유도되는 일정한 값)가 감산할 일정한 양의 전하를 결정하게 한다. 이 회로에서는, 포슘(Fossum)의 상기의 연구논문에서 서술된 것과 유사한 소위 "전선 이동(wire transfer)" 소자가 사용된다. 그러나 이 개량된 해결방법에서는, 전하 감산을 수행하기 위해 커패시터 및 스위칭되는 전압 노드(switched voltage node)가 전선 이동 소자와 함께 사용된다.

본 기술은 (1) 감산된 또는 가산된 값들에 대해 매우 선형적이며, (2) 감산이 시작되는 출발 전하 패킷 값에 관하여 매우 선형으로 만들 수 있으며, (3) 이 기술이 내장된 CCD 신호 처리 소자와 동일한 속도로 작동되며, (4) 매우 적은 노이즈를 발생시키며, (5) 감산/가산 처리 과정 동안, 하나의 CCD 세그먼트로부터 비-인접한 CCD 세그먼트까지 전하를 이동하는데 사용할 수 있기 때문에, 다른 전하 감산 방법에 비해 이점들을 가지고 있다.

전선 이동 소자와 전압 스위칭되는 커패시터(voltage-switched capacitor)를 사용하는 전하 감산 회로들은 본 기술분야에 공지되어 있다. 그러나 감산할 전하의 양이 입력 전하에 대해 높은 비율(80%나 90% 이상)인 경우에는, 상기 회로에서 "메모리 효과(memory effect)"가 발생한다. 다르게 말하면, 이전 입력 값이 다음 샘플에 대해 감산되면 실제 전하량에 심대한 영향을 미칠지도 모른다. 이것은 높은 작동 주파수에서, 연속적인 클록 사이클 동안, 매우 정확한 양의 전하를 감산해야 할 회로에서는 매우 바람직하지 않은 결과이다.

본 발명은, 이미 알려진 전선 이동, 스위치드(switched) 커패시터 타입의 소자를 사용하는 전하 감산 또는 가산 기술의 연장이다. 본 발명의 바람직한 실시예에서는, 전하 처리 회로를 파이프라인으로 설계하여, 몇몇 연속적인 스테이지들에서 원하는 전하 양을 감산 또는 가산한다.

예를 들면, 감산 수행의 경우에 다수의 전하 감산 스테이지들이 제공된다. 각각의 스테이지에서는 제거할 전체 총 전하량의 상대적으로 낮은 비율을 감산하며, 이 비율은 메모리 효과의 발생을 막을 수 있을 정도로 충분히 작다. 각 감산 스테이지의 결과는, 다음 감산 스테이지로 옮겨질 준비가 될 때까지는, 예를 들어, CCD 홀딩 레지스터에 의해 바람직하게 보호된다. 일련의 모든 감산 스테이지들을 거친 결과, 원하는 총 전하량이 제거된다. 결과적으로, 어떠한 스테이지에서도 메모리 효과를 발생시키지 않으며, 전체적으로 원하는 양의 전하를, 심지어 입력 전하의 80%나 90% 또는 그 이상의 높은 비율이라고 하더라도, 감산할 수 있다.

바람직한 실시예에서는, 상기 감산은 적어도 두 스테이지를 사용하여 파이프라인닝된다. 하지만, 두 스테이지 이상으로 확장하는 것은 어렵지 않으며, 높은 주파수에서 동작하는 것이 요구되는 설계에서나, 입력 전하량의 상대적으로 높은 비율(예를 들어, 입력 전하량의 90% 이상)의 감산이 요구되는 경우에는 전형적으로 사용된다.

일정한 실시예들에서, 상기 감산 전하량은 파이프라인의 연속적인 스테이지에 대해 점진적으로 작게 선택된다.

상술한 것과 본 발명의 다른 목적들, 특징들 및 장점들은 첨부한 도면들에 도시된, 본 발명의 바람직한 실시예에 대한 다음의 보다 상세한 설명으로부터 명백할 것이며, 도면에서 동일한 도면 부호는 다른 도면에서도 동일한 부분들을 나타낸다. 도면들은 반드시 크기가 스케일링된 것은 아니며, 대신에 본 발명의 원리들을 설명하기 위해 강조되어 배치된다.

도 1은 전선 이동 감산 스테이지의 상세한 다이어그램이다.

도 2는 본 발명의 전하 감산 회로 구현을 위한 회로도이다.

도 3A-3C는 전선 이동 감산 스테이지의 동작을 도시하는 전하 퍼텐셜 다이어그램의 첫 번째 열을 도시한다.

도 3D-3G는 상기 감산 스테이지의 동작을 도시하는 추가적인 다이어그램이다.

도 4는 도 2의 감산 스테이지의 다양한 노드에 인가된 전압을 도시하는 타이밍도이다.

본 발명은 전하결합소자(CCD)에서 주어진 전하 샘플로부터 정확한 전하량을 감산하기 위해 구성 가능한 회로에 관한 것이다. 본 발명의 중요한 특징은, 심지어 입력 전하 샘플의 (90% 이상의) 매우 높은 비율의 전하량을 감산해야하는 경우에도, 높은 작동 주파수에서 샘플링되는 어떤 샘플 입력 전하로부터 일정한 양의 전하를 감산하는 기술이다. 종래 기술의 전하 감산 방법과 다르게, 본 발명은 감산된 전하량에 미치는 메모리 효과의 문제가 없다. 상기 감산 동작은 둘 이상의 스테이지로 나눠지는데, 각각의 스테이지는 제거할 총 전하량의 오직 일정한 부분만을 제거한다. 각 감산 스테이지들을 서로 결합해, 원하는 총 전하량을 제거한다. 바람직한 실시예에서는, 각각의 연속적인 감산 스테이지들은 순차적으로 점점 적은 전하량을 제거한다. 본 발명은 이전에 알려진 전하 감산 회로들에 비해, 제거할 전하량에 있어서 더욱 정확하며, 뿐만 아니라 더 높은 주파수에서도 동작한다.

이제 도 1을 참조하면, 본 발명이 전하 감산 기능(10)을 수행할 때, 본 발명은 둘 이상의 전하 감산 스테이지들(20-1, 20-2,...20-n)로 구성된다. 전형적인 첫 번째 전하 감산 스테이지(20-1)는, 왼쪽으로부터의 입력 전하와 제거할 전하량(ΔQ1)을 나타내는 전압을 받아들인다. 원하는 만큼의 전하량을 제거한 후에, 출력 CCD 홀딩 레지스터(30-1)는 상응하는 스테이지(20-1)의 감산 결과를 저장한다.

스테이지(20-2)와 같은 일련의 감산 스테이지들은 첫 번째 감산 스테이지(20-1)와 유사하게 동작한다. 그러나 스테이지(20-2)는 전과는 다른 전하량(ΔQ2)을 제거하며, CCD 홀딩 레지스터(30-2)는 두 번째 감산 스테이지(20-2)의 결과를 저장하는데 사용된다.

궁극적으로, n번째 감산 스테이지(20-n)는 이에 상응하는 전하량(ΔQn)을 제거하며, 출력 홀딩 레지스터(30-n)는 마지막 결과를 출력한다.

제거된 총 전하량(ΔQd)은 다음과 같다.

ΔQd = ΔQ1 + ΔQ2 + ... + ΔQn

바람직한 실시예에서는, 상기 연속적인 감산 스테이지들(20-2, , , ,20-n)은 각각 바로 전스테이지에서 제거한 전하량보다 적은 양을 제거한다. 예를 들면, 100fC(fempto-coulombs)의 입력 전하에서 93.6fC을 즉, 93.6%를 제거하는 실행에서, 각각의 스테이지들은 다음과 같이 나타낼 수 있다.

ΔQ1 = 60 fC = 60% QI1

ΔQ2 = 24 fC = 60% QI2

ΔQ3 = 9.6 fC = 60% QI3

따라서

ΔQd = 60 fC + 24 fC + 9.6 fC = 93.6 fC = 93.6% QI1

상기 최종 결과는 입력 전하의 대략 93.6%의 제거로 나타난다. 이러한 결과는 각각의 감산 스테이지들(20-1, 20-2,...20-n) 중 어떠한 스테이지도 총 입력 전하의 약 60%보다 많이 제거하는 데 대해 책임져야 할 필요없이 얻어질 수 있다. 어떠한 특정 감산 스테이지(20)가 처리해야 하는, 전하 샘플 제거량을 이와 같이 제한함으로써, 정확히 제거하는 능력에 대한 어떠한 심각한 메모리 효과도 회피될 수 있다. 다르게 말하면, 다음 샘플들에 대해 감산되는 전하량에 있어서의 많은 부정확성은 더 이상 발생하지 않을 것이다.

우리는 이제 전선 이동 소자와 저장 커패시터(storage capacitor)를 이용한 감산 스테이지들 중 한 스테이지의 동작을 논의할 것이다. 다른 전하 감산 회로도 또한 사용될 수 있다는 점을 이해해야만 한다.

도 2는 상기 감산 스테이지(20-1)와 레지스터(30-1)를 더욱 상세히 도시한다.

도 3A-3G는 연속적인 시간에서 스테이지(20-1)의 다수의 전극들의 채널 퍼텐셜(표면 퍼텐셜) 레벨을 도시한다.

도 4는 전술한 논의에 따른 게이트 전압 파형들을 도시한다. 도 3A-3G가 표시한 순간들은 참고를 위해 도 2에 표시되며, T_3A - T_3G로 식별된다.

도 2의 상기 소자 요소들과 도 3의 전하와 퍼텐셜들은 CCD를 이용한 설계 전문가들에게 익숙한 표시 형태라는 것에 주의해야 한다. 또한, 아래의 도면들과 이의 설명들은 표면 채널(surface channel), 오버래핑 게이트(overlapping gate), N-채널 CCD 프로세스를 가정한다고 할지라도, 본 발명은 다른 형태의 CCD에서도 똑같이 적용될 수 있음에 주의해야 한다. 상기의 다른 형태의 CCD란 매몰 채널 CCD들(buried channel CCDs), 다른 게이트 디자인이 있는 CCD들, P-채널 CCD들, 쇼트키-배리어 CCD들(Schottky-barrier CCDs) 등을 포함할 수 있다. 캐스코드(cascode) 설계와 같이 더 복잡한 디자인들 역시 본 발명이 함께 사용될 수 있다. 더욱이 도시된 것과는 다른 클록킹 방식(clocking scheme)도 감산 스테이지를 구현하는데 사용될 수 있다.

다이어그램의 왼쪽에서 시작하여, 도 2는 클록 전압 V1, V2 및 V3에 의해 각각 구동되는 3개의 연속적인 CCD 게이트들(101, 102, 103)을 도시한다. 이러한 게이트들은 도 2의 왼쪽을 향하여 입력 전하 샘플을 제공하는 일련의 CCD 쉬프트 레지스터를 구성한다고 가정하자. 감산 스테이지(20)에서 사용되는 상기 클록킹 방식 내에서, 짝수 번째 게이트들은 소위 저장 게이트이며, 홀수 번째 게이트들은 소위 배리어 게이트(barrier gates)이다.

게이트(103) 다음에는 확산 영역(diffusion region)(104), 다른 클록 전압(V4)에 의해 구동되는 게이트(105) 및 두 번째 확산 영역(106)이 있다. 확산 영역(106)은 일정한 전압(V8)으로 유지된다.

도면의 오른쪽은 감산 스테이지(20)의 두 번째 부분을 도시하고, 상기 왼쪽의 소자들과 공통으로 사용하는 공통 기판(common substrate)상의 별개 영역에 위치할 수 있는 연관된 퍼텐셜 레벨을 도시한다.

상기 감산 스테이지(20)의 상기 두 번째 부분은 세 번째 확산 영역(108)과 이와 붙어있는 CCD 게이트들(109, 110, 111, 112 및 113)을 포함한다.

상기 홀딩 레지스터(30)는 클록 전압 V5 및 V6에 의해 각각 구동되는 게이트 109 및 110으로 구성되어 있다. 게이트 111, 112 및 113은 각각 클록 전압 V1, V2 및 V3에 의해 구동된다.

본 소자의 두 번째(또는 오른쪽) 부분은, 여기서 "전선(wire)"라고 명칭 되는, 커넥션(107)에 의해 소자의 첫 번째(또는 왼쪽) 부분과 연결되어 있으며, 상기 전선은 금속이나 다른 도체로 만들어진다. 상기 전선은 상기의 두 확산 영역, 104와 108을 연결한다.

또한, 전선(107)과 노드(A)에 연결된 커패시터(114)는 선택 가능한 전압(switched voltage)(V7)에 의해 구동된다. 노드(A)는 부동(floating) 상태로 남겨진다; 이의 퍼텐셜은 아래에 기재된 것과 같이 얻어진다. 전선(107)과 노드(A)로 인해, 확산 영역(104)의 퍼텐셜과 확산 영역(108)의 퍼텐셜은 항상 동일하게 됨에 주의하여야 한다. 따라서, 확산 영역들(104, 108) 사이의 불균형을 일으키는 어떠한 동작도 전선(107)을 따라 흐르는 전류에 의해 올바르게 수정된다.

다음에 논의할 것은 많은 게이트와 확산 영역들의 "표면 퍼텐셜(surface potentials)"에 관한 것이다. 상기 퍼텐셜들은 도 3A에 나타나 있다; 이들은 명료성을 위해, (설령 표시되지 않더라도) 도 3B-3G에 동일하게 적용된다. 또한, 아래의 논의에서 전자들을 신호 전하들로 가정할 것이며, 따라서, 게이트 전압의 양 변화는 표면 퍼텐셜의 음 변화를 야기한다. 확산 영역(104, 106 및 108)의 표면 퍼텐셜은 이들의 외부 연결에서 음의 전압이 되도록 취해진다. 이렇듯 퍼텐셜 다이어그램들은, 표면 퍼텐셜이 더 음으로 갈수록, 전하 저장 능력은 점점 더 커진다는 관점에서 반전되어 있다. 일반적으로 본 소자의 전하 패킷 흐름은 도면상 왼쪽에서 오른쪽으로 일어난다.

다음의 논의와 관련하여 도 4의 전압 다이어그램을 참조하는 것 또한 도움이 된다는 점에 주의하여야 한다. 도 4의 시간들은 각각의 도 3A-3G에 의해 표현된 상태에 대응한다. 예를 들어, 도 4의 T_3A는 도 3A의 전하 상태 다이어그램을 생성하도록 전압 V1-V7의 상태에 대응하여, T_3B는 도 3B의 전하의 상태에 대응하는 전압의 쌍이다.

도 3A는 소자의 처음 상태를 도시한다. 전하 패킷들은 게이트(102)와 게이트(112) 하부에 잡혀있다. 게이트(102)의 전하 패킷은 감산 스테이지(20)의 입력 전하로 사용되며, 게이트(112)의 전하 패킷은 출력 전하이며, 이 출력 전하는 도 1과 관련하여 서술된 이에 상응하는 홀딩 레지스터(30)에 붙잡혀진 전하가 된다.

확산 영역(104, 108)의 퍼텐셜은, (전선(107)을 통해 연결된) 상기 확산 영역들로부터의 전하가 드레인(drain)으로 작용하는 확산영역(106)으로 배리어 게이트(105)를 넘어 흐르는 것을 허용함으로써 설정되었다. 이러한 흐름은 화살표에 의해 지시된 전류(121)에 의해 표시된다. 도 3A에서 도시된 것처럼 이 과정의 마지막에는, 전류(121)는 무시해도 좋을 값으로 감소하게 되고, 따라서, 확산 영역(104, 108)의 상기 퍼텐셜은 전압(V4)에 의해 설정된 게이트(105)의 표면 퍼텐셜로 정착된다.

도 3B는 게이트 전압들(V1, V2, V3, V4, V5, V6)과 감산 제어 전압(V7)의 첫 번째 변화의 결과로 나타난 퍼텐셜들을 도시한다. 이들의 변화는 윗방향과 아랫방향의 화살표에 의해 표시된다. V5는 도 3A에서의 V4 값을 가지며, 따라서, 도 3B의 표면 퍼텐셜(Ø109)은 이제 도 3A의 퍼텐셜(Ø105)과 동일하다. (즉, 약 -2볼트) 도 3A에서 도 3B로 변하는 동안 아무런 신호 전류도 흐르지 않는다. ΔV7, 즉 V7의 양의(positive) 변화는 확산 영역(104, 108)의 표면 퍼텐셜의 음의 변화를 야기함에 주의하여야 한다.

도 3C는 다음 스테이지 동작의 개시를 도시하며, 이 동작에서 V2는 감소하며, 이는 표면 퍼텐셜 Ø102와 Ø112를 증가시킨다. 도 3C에서 도시하는 것과 같이, 그 결과 전류(122)는 게이트(103)의 배리어를 넘어 흐르며, 확산 영역(104)의 표면 퍼텐셜을 증가시키기 시작한다. 전선(107)을 통해 상기의 전류의 일부분(122a)을 확산 영역(108)으로 보내며, 따라서, 두 확산 영역 104와 108은 동일한 퍼텐셜을 유지하게 된다. 도 3C에서 도시된 것과 같이, 상기의 분산 영역의 퍼텐셜은 아직 도 3A의 상태에서 가졌던 과거의 값에 도달하지 않았기 때문에, 게이트(109)의 배리어를 넘어 흐르는 전류는 없다.

도 3D에서 도시하는 다음 스테이지에서, 도 4에서 보듯이, V2는 계속 감소한다. 확산 영역(104, 108)의 퍼텐셜은 전하가 게이트(109)의 배리어를 넘어 흐를 정도로 충분히 높게 증가하며, 이는 전류(123)를 만든다. 또한, 게이트(112) 아래의 퍼텐셜은 현재 전류(124)가 게이트(113)의 배리어를 넘어 흐르기 시작할 정도로 충분히 증가한다. 전류(124)는 신호 전하를 게이트(112)에서 CCD 신호 처리 회로의 연속되는 부분으로 운반하고, 본 발명의 경우에 상기의 부분은 감산 스테이지(20)의 특정 부분과 관련 있는 CCD 홀딩 레지스터(30)들 중 하나일 것이다.

도 3E는 도 3D에서 시작한 스테이지의 마지막 스테이지를 도시한다. 저장 게이트(112)의 모든 전하들이 지금은 도면의 바깥으로 이동했다. 저장 게이트(102)에 있던 전하는 확산 영역(104, 108)으로 흘러갔다. 이들의 일부는 게이트(109)의 배리어를 넘어 저장 게이트(110)로 지속적으로, 도 3D의 전류(123)와 같이 이동한다. 도 3A의 전류(121)가 그랬던 것과 같이, 전류(123) 역시 무시할 수 있을 정도의 값까지 감소하게 된다. 본 도면의 V5는 도 1A에서의 V4와 동일하게 주어졌으므로, 확산 영역(104, 108)의 퍼텐셜과 노드(A)의 전압은 도 3A에서의 값으로 회복한다. 이러한 것들이 사실이기 위해서는, 커패시터(114)는 다음의 양만큼 충전되어 있었어야만 한다.

ΔQ = C * ΔV7

게이트(110)의 상기 전하 패킷은 게이트(102)의 원 패킷에서 상기의 양, ΔQ만큼을 제한 것이다. 여기서 C는 커패시터(114)의 커패시턴스이다.

도 3F는 도시된 것처럼 클록 전압 V1, V2, V3, V4 및 V5의 변화를 도시한다. 이제 상기 전압들은 이들이 도 3A의 상태에서 가지고 있었던 값으로 회복된다. 따라서, 이 이동이 일어나는 동안 신호 전하는 움직이지 않는다.

도 3G는 V6과 V7이 감소하는 다음 전하 이동 스테이지를 도시하며, 이 결과 표면 퍼텐셜(Ø110, Ø104 및 Ø108)은 증가한다. (그리고 V107은 감소한다) (새로운 입력 전하를 받아들이는) 전류(125)와 (출력 전하를 내보내는) 전류(127)는 CCD 이동의 일반적인 방법으로 흐른다. 전류(126)는 확산 영역(104)으로부터 게이트(105)의 배리어를 넘어 드레인(106)으로 전하를 이동시킨다. 전류(126a)는 확산 영역(108)에서 확산 영역(104)으로 전선(107)을 따라 흐르며, 상기의 확산 영역들이 동일한 퍼텐셜을 갖도록 유지시킨다. 따라서, 전류(126)와 전류(126a)는 처음의 신호 전하 패킷으로부터 감산된 전하량(ΔQ)의 처분하도록 한다. 이 스테이지의 마지막에, 상기 소자는 이제 도 3A에서 도시된 처음의 상태로 돌아왔으며, 처음 게이트(102)에 있던 전하는 이제 게이트(112)에 있고, ΔQ만큼 감소 되었다.

감산 스테이지(20)의 각각의 전체 사이클에서 감산된 전하는

Q = C * ΔV7

이며, 여기서 ΔV7은 도 3A와 도 3B의 스테이지 사이에서 V7의 변화량을 말한다. 만약 상기 전압 변화량(ΔV7)이 일정하다면, 감산된 전하량(ΔQ) 역시 연속적인 패킷들에 대해서 당연히 일정하다. 따라서, 연속적인 전하 흐름에서 모든 패킷으로부터 일정한 양을 제거할 수 있다. 이 경우는, 예를 들어, 관심있는 신호 전하가 총 패킷 크기의 오직 작은 부분일 때, 백그라운드 전하(background charge)의 일부분의 제거에 관해서 관심이 있다. 신호들이 (아래와 같이) 차동 전하 패킷들(differential charge packets)로 표시되는 경우에는, 상기 일정한 감산은 공통 모드 전하의 일부를 제거함으로써 구현할 수 있다.

ΔV7에 비례하여 제거해야 할 전하의 양은 다양한 방법으로 결정될 수 있으며, 상기 회로(10)의 구현에 따른다. 이는 전하 패킷을 참조하는 피드포워드(feed forward)나 피드백에 의한 조절을 포함할 수 있다.

다른 적용들에서, 감산 될 전하는 두 번째 신호를 표시하는, 시간에 따라 변하는 양일 수 있다. 그런 신호는 ΔV7이 적절히 조절되는 한, V7의 높은 레벨 또는 낮은 레벨 중 하나에 적용되거나 이들 모두에 적용될 수 있다.

여기서 보인 퍼텐셜 파형 다이어그램들은 전하를 더하는 경우에도 또한 적용될 수 있다. 도면에서 상세히 보이지는 않았지만, 기본적으로 전하를 감산하는 경우와 비교할 때, 더하는 경우에는, V7 전압의 부호를 반대로 하고, 도 3F와 3G의 노드 A에서의 방전동작을 충전동작으로 하면 된다.

상기 설명에서는 신호 전하 패킷들의 단 하나의 흐름을 가정했다. 그러나 많은 실용분야에서는 쌍으로 된 전하 패킷들이 사용되어, 신호가 한 쌍의 전하 패킷들의 멤버들 사이의 전하 차이로 표시된다. 예를 들어, 상기 방법은 신호 값들의 음양을 표시하는 것을 허용한다. 만약 전하 패킷 쌍이 단 하나의 CCD 레지스터에 순차적으로 들어온다면, 여기서 보인 상기 방법이 직접적으로 ΔV7을 되풀이함으로써 적용할 수 있으며, 따라서, 상기 동일한 ΔQ는 상기 쌍의 각각의 멤버들로부터 제거(또는 멤버들에 부가)된다.

만약 상기 전하 패킷 쌍이 병렬로 연결된 CCD 레지스터의 쌍으로 들어온다면, 여기서 보인 상기 방법이 또한 사용될 수 있다. 이 경우에 상기 도 2에서 보인 상기 소자 구조는 상기 차동 쌍의 상기 두 CCD 레지스터들의 각각에 대해 하나의 복사본으로 복제된다. V7은 커패시터(114)와 동일한 두 개의 커패시터를 통해 두 레지스터에 적용한다. 만약 상기 커패시터들이 동일하다면 감산 되거나 가산되는 전하량(ΔQ) 역시 동일할 것이다.

본 발명은 구체적으로 도시되었으며, 바람직한 실시예들을 참조하여 설명되었지만, 당업자에 의해 첨부된 특허청구범위에 포함된 본 발명의 범위를 일탈하지 않고 형식과 세부사항의 다양한 변형들이 이루어질 수 있음을 이해할 것이다.

Claims

전하 처리 소자로서,

다수의 처리 스테이지들을 포함하며,

각각의 처리 스테이지는,

전하량의 차를 나타내는 신호 및 입력 전하 패킷을 입력받고(accepting) 상기 전하량의 차를 상기 입력 전하 패킷에 적용하기 위한 전하 처리 회로; 및

상기 전하 처리 회로의 결과를 유지(hold)하고 상기 다수의 전하 처리 회로들이 직렬 파이프라인으로 배열되도록 상기 결과를 다음 처리 스테이지에 있는 다음 전하 처리 회로에 제공하는 홀딩 레지스터

를 포함하며, 상기 다수의 처리 스테이지들 각각은, 미리결정된 고정된 양 보다는 적은 각각의 상기 입력 전하 패킷에 적용되는 전하량의 차만을 처리함으로써 상기 전하 처리 회로들 중 임의의 것에서 메모리 효과의 도입을 방지하는,

전하 처리 소자.
제1항에 있어서,

상기 처리 스테이지들의 수는 2보다 큰, 전하 처리 소자.
제1항에 있어서,

상기 다수의 처리 스테이지들에 의해 처리된 총 전하량은 상기 다수의 처리 스테이지들 중 제 1 처리 스테이지에 공급되는 입력 전하량의 80%보다 큰, 전하 처리 소자.
제1항에 있어서,

상기 전하 처리 회로는 전하 처리를 위해 전선 이동 스위치드 커패시터(switched capacitor) 회로 배열을 사용하는, 전하 처리 소자.
제1항에 있어서,

상기 전하량의 차는 음수량(negative amount)을 나타내며 상기 전하 처리 소자는 전하 감산기인, 전하 처리 소자.
제1항에 있어서,

상기 전하량의 차는 양수량((negative amount)을 나타내며 상기 전하 처리 소자는 전하 가산기인, 전하 처리 소자.
제1항에 있어서,

상기 파이프라인의 연속하는 스테이지들에 적용되는 상기 전하량의 차는 바로 이전 스테이지에 의해 처리된 전하량의 차보다 작은, 전하 처리 소자.
제1항에 있어서,

연속하는 전하 패킷들로부터 제거된 전하량은 동일하며, 그 결과 전하 패킷 시퀀스에서 다수의 패킷들에 대해 일정한 전하량을 처리하게 되는, 전하 처리 소자.
제1항에 있어서,

연속하는 전하 패킷들이 서로 다른 전하량들로 처리되도록 상기 전하량의 차는 시간에 따라 변하는 양을 나타내는, 전하 처리 소자.
제5항에 있어서,

상기 처리 스테이지는 전하 감산을 제공하기 위하여 커패시터를 방전시키는 방전 노드를 사용하는, 전하 처리 소자.
제6항에 있어서,

상기 처리 스테이지는 전하 가산을 제공하기 위하여 커패시터로 재충전 동작을 이용하는, 전하 처리 소자.
제1항에 있어서,

상기 다수의 처리 스테이지들은 쌍의 전하 패킷들을 처리하기 위해 쌍의 병렬 전하 처리 파이프라인들로서 배열되며, 상기 파이프라인 각각은 상기 쌍의 전하 패킷들 중 각각의 하나를 처리하는, 전하 처리 소자.
제12항에 있어서,

연속하는 신호 전하들은 상기 쌍의 전하 패킷들을 표현(represent)하며, 상기 쌍의 제 1 전하 패킷 다음에 차례로(in sequence) 제 2 전하 패킷이 이어지며, 상기 쌍의 전하 패킷들에 전하량 차가 반복적으로 적용되는, 전하 처리 소자.