JPH0376049B2

JPH0376049B2 -

Info

Publication number: JPH0376049B2
Application number: JP57041833A
Authority: JP
Inventors: Suchuwaato Shuritsugu Yuujin
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1981-06-30
Filing date: 1982-03-18
Publication date: 1991-12-04
Also published as: EP0068143B1; JPS587920A; DE3279878D1; EP0068143A3; US4489309A; EP0068143A2

Description

【発明の詳細な説明】技術分野本発明は定量の電荷に基づいて動作するアナロ
グ・デジタル変換器に関する。

好適な実施例は電荷結合素子（CCD）として
実施されるが、その特徴点はパイプライン動作
（下記で明らかとなる逐次並列動作）をすること
と、チツプに本当に必要な面積を少なくできるこ
とである。

技術背景アナログ・デジタル変換器（以下、Ａ／Ｄ変換
器と称する）を提供しようとする第１の目的は、
その機能を正確且つ迅速に、また出来る丈少ない
費用で実行することである。その費用を決定する
重要なパラメータの１つはチツプに必要な面積で
ある。定量の電荷に基づいて動作するＡ／Ｄ変換
器は従来技法でも試験されてきた。例えば本出願
人による米国特許第4280197号の「電荷転送の早
いＡ／Ｄ変換器」にもその１つが開示される。

従来技法のパイプラインによる電荷結合Ａ／Ｄ
変換器（３乃至４ステージを含むものの少なくと
も幾つか）の１つの問題点は、少なくとも１個、
恐らくは数個の低次のステージを、複数個の高次
のステージに結合しなければならなかつたことで
ある。この結果、かなりの面積が必要となり、そ
のチツプのレイアウトを複雑にしてしまう。また
それに付随して、１個若しくはそれ以上の低次の
ステージが、１個若しくはそれ以上の高次のステ
ージに基づく基準電荷乃至基準電圧を生じるため
にかなりの量の論理回路を必要とする。このよう
な従来技術のパイプライン式の電荷結合Ａ／Ｄ変
換器の１例が、本出願人の米国特許第4326192号
（特開昭56−2731号）に開示されている。

他にもパイプライン式の電荷結合Ａ／Ｄ変換器
が、McLean氏編集の「Electronic Imaging」
（Academic Press、1979年）の第92頁乃至第94
頁に、Tompsett氏の「Video Signal
Generation（ビデオ信号発生）」と題する論文と
して開示されている。CCDで電荷を引出すとい
うのは、電荷を加えるのに比べて時間のかかる過
程である。更に、電荷を引き出すというのは不正
確になりがちである。

従つて本発明の目的の１つは、一連のアナログ
信号を迅速にデジタル化する為にパイプライン・
モードで動作する簡単で小型のＡ／Ｄ変換器を提
供することにある。

本発明の具体的な目的は、一連のアナログ電荷
束を、連続的な近似の過程によつて迅速にデジタ
ル化するようパイプライン・モードで動作する簡
単で小型の電荷結合Ａ／Ｄ変換器を提供すること
にある。

本発明の他の目的は、信号の電荷だけでなく基
準の電荷もパイプライン・モードで伝播され、従
つて基準電荷発生器を１つしか必要としないよう
な電荷結合Ａ／Ｄ変換器を提供することにある。

本発明の他の目的は、複数のステージを含み、
任意の１つのステージではその隣りの高次のステ
ージから発生される情報しかその処理過程で必要
とせず、従つて種々のステージを相互接続するの
に必要な面積及び論理回路が最小限で済むような
パイプラインの電荷結合Ａ／Ｄ変換器を提供する
ことにある。

本発明の概要複数個の逐次に配列されたパイプラインのステ
ージが、ステージからステージへと信号及び基準
の電荷束を逐次に進めるよう結合されている、パ
イプライン式の電荷結合Ａ／Ｄ変換器が如上の目
的を達成するため提供される。このパイプライン
のＡ／Ｄ変換器は、出力ビツトの流れに於いて各
ビツト毎に１ステージ必要である。従つて入力の
アナログ信号の電荷に相当するｎビツトのデジタ
ルのワードを与えるためにこのＡ／Ｄ変換器はｎ
個のステージを含む。そしてＡ／Ｄ変換を実行す
るのに必要な時間は全ステージの合計動作時間と
なる。しかしこのＡ／Ｄ変換器がパイプライン式
なので、一連の異なる電荷束に対応する一連のＮ
ビツトから成る各デジタル・ワードは、前の信号
の電荷束に対応する前のデジタル・ワードに続
き、唯一のステージの処理時間に相当する遅延時
間間隔で生じる。従つて本発明は、１つの視点に
よれば、下記のような電荷結合Ａ／Ｄ変換器を提
供する。即ち複数個のパイプラインのステージで
基準電荷Q_r及び入力アナログ信号電荷Q_sに一連
の近似を与えるような電荷結合Ａ／Ｄ変換器であ
つて、特に上記のパイプラインのステージは、上
記の入力アナログ信号電荷Q_sのデジタル表示を
表わすビツトストリングb₁乃至b_Nを生じるため、
その直前のステージにのみ結合されて大小比較を
行なう電荷処理手段を含む変換器である。

本発明によれば、各ステージは下記の２つの入
力信号をうける比較器を含む。その第１の入力は
入力アナログ信号電荷Q_sが又はそれを修正する
よう処理された修正電荷であり、またその第２の
入力は基準アナログ電荷Q_rか又はその修正電荷
である。その２つの入力信号のうちのいずれが大
きいかによつて、比較器はその２つの可能な出力
信号のうちの１つを生じ、これがデジタル出力の
ビツトに相当することになる。本発明の実施例に
よれば、変換器の最初に入力される最上位ビツト
の第１ステージは、１つの入力と２つの出力とを
有する電荷分割器S₁を含み、これによつて基準電
荷Q_rを分割して夫々Q_r／２の２つの出力の定量
電荷を与える。これら２つの出力のうちの第１の
出力は比較器の基準電荷束であり、これは第１の
電界ゲートに与えられ、また第２の出力は（次の
ステージの）第２の電荷分割器に与えられる。従
つて第２の電荷分割器の２つの出力は夫々Q_r／
４の電荷を有する。上記の第１ステージは、アナ
ログ信号電荷Q_sが与えられる第２電界ゲートを
含む。第１ステージのこれらの電界ゲートは、
（その中に含まれる）比較器に（同時に）入力を
与える。従つてこの第１ステージでは信号電荷
Q_sが比較器の基準電荷束Q_r／２と比較される。
その信号電荷Q_sがQ_r／２よりも大きければ、最
上位ビツトb₁は１になり、逆に小さければb₁は０
になる。

第２のステージ及びその後の各ステージは（最
後のを除けば）同じである（以下で、一般ステー
ジと称する）。この最初の一般ステージは、第１
電界ゲートの出力が接続される第３電界ゲート
と、第２電界ゲートの出力が接続される第４電界
ゲートとを有し、これらの電界ゲートもまた比較
器への入力を生じる。そのステージは、第２電荷
分割器S₂を含む。このステージの電界ゲートは
各々もう１つの入力を含む。第３の電界ゲート
は、最上位ビツトb₁が１つの場合に第２分割器か
らの修正電荷束（即ちQ_r／４）を与えるような
第２の入力を有する。同様に、最上位ビツトb₁が
０の場合、第４の電界ゲートは修正電荷束
（Q_r／４）を与えるような第２の入力を有する。
従つて最上位ビツトb₁の状態に拘らず、上述の２
つの電荷束Q_r／４のうちの一方はいずれかの電
界ゲートで使用される必要がなくなる。この使用
されない電荷束は、その後のステージの分割器で
利用され得るよう併合箇所に結合される。第２ス
テージの比較器は斯して第３及び第４の電界ゲー
トの電荷束を比較し、その信号入力が基準入力よ
り大きいか小さいかに依つて次に高い上位ビツト
b₂を生じる。最上位ビツトb₁の状態に依つて、基
準電荷束はQ_r／２若しくは3Q_r／４のいずれかに
なり、第２ステージの信号電荷束はQ_s若しくは
Q_s＋Q_r／４になる。本発明のこの実施例によれ
ば、第２分割器の出力の切換えは、第１ステージ
の比較器の出力で制御される電荷切換器即ちスイ
ツチにより行なわれる。即ち第２分割器で作られ
た２個の電荷束は、第３電界ゲート及び併合箇所
へ与えられるか、又は第４電界ゲート及び併合箇
所へ与えられる。

最初の一般ステージで行なわれた過程は、その
後の各一般ステージでも続けられる。従つて或る
種の従来技法の変換器に比べると、本発明の場合
は各ステージが直ぐ隣りのステージにしか結合さ
れないことが理解出来よう。

必要なら、同じ入力信号の定量電荷に係るビツ
トが同時に出力されるよう各ステージに、「ずれ
を直す」レジスタのステージを設けても良い。

本発明に関係するアルゴリズムの説明本発明の好適な実施例について説明する前に、
この実施例に関係するアルゴリズムを説明しよ
う。先ず本明細書では、Ａ／Ｄ変換器への入力と
なるアナログ信号電荷束をQ_sとし、基準電荷束
をQ_rとする。Q_rはまた最大許容電荷Q_sに等しい。
Ａ／Ｄ変換器は、Ｗという値を、Ｎビツトの２進
ワードで、Q_rにＷ／2^Nの比を乗じた値がQ_sとな
るように決める。Ｗはビツト・ストリングb₁，b₂
…b_Nで表わされる。但しb₁は最上位ビツト
（MSB）であり、b_Nは最下位ビツトである。Ａ／
Ｄ変換器はＮに等しい数のステージを含む。従つ
てそれは各ビツト毎に１ステージを有し、また各
ステージは１個の比較器を有する。この比較器
は、信号電荷束若しくはそこから引出された電荷
束のいずれかを、基準電荷束若しくはそこから引
出された電荷束のいずれかと比較する。一般ステ
ージｎの場合、出力ビツトb_oは下記の式で表わさ
れる。

b_o←Q_s＋_o-1 〓^X=1 _x Q_r／2^x+1Q_r／２＋_o-1 〓^X=1 b_xQ_r／2^x+1 但し_xはb_xの逆数である。（ｎは１乃至Ｎの整
数。）各ステージは上記の式で表わされるような
大小の比較をする。その比較が満足されるとき
１、またその比較が満足されないとき０の出力b_o
を生じる。各ステージの比較器に適当な電荷入力
を与えるためには、２個の電荷転送路が維持され
る。実施例ではその２つの経路は、隔離された並
列の経路である。その２つの経路は１つの物理的
経路で時間的に多重送信しても良い。（電荷発生
器CGで始まる）基準電荷転送路では、Q_r又は高
次のステージの必要に応じてQ_rを修正した電荷
束が伝播される。（信号入力で始まる）並列の信
号電荷転送路では、Q_s又は高次のステージでの
必要に応じてQ_sを修正した電荷束が伝播される。

下記で説明する本発明の実施例は高速動作に最
適であり、同時比較器を用いている。

例えば第１Ａ図及び第１Ｂ図のように或る図で
は、２種類の線が描かれているが、実線は電気的
な接続線を、また破線は電荷転送路を示す。

云う迄もなく、前者は導体の条帯として実施さ
れるが、後者は逐次のクロツク信号で制御される
電位を有する一連の電荷貯蔵箇所として実施され
る。

具体的な実施例の説明第１Ａ図及び第１Ｂ図には、本発明の実施例の
ブロツク図を示す。第１Ａ図乃至第１Ｇ図が３ス
テージのＡ／Ｄ変換器しか示していないが、当業
者にはそのステージの数を変えることは容易であ
ろう。このＡ／Ｄ変換器は、最初のステージ、即
ち最上位ビツトを生じるステージと幾つかの一般
ステージとを含む。後者の各ステージ同志は（適
宜使用できる、「ずれを直す」レジスタを除けば）
同一である。第１Ａ図乃至第１Ｂ図は各ステージ
に下記で述べる種々の素子を含む。Ａ／Ｄ変換器
の素子は、基準電荷束Q_rを発生する電荷発生器
CGを含む。そのQ_rは、信号電荷束Q_sに許容され
る最大電荷に等しい。ここで使用する特定の電荷
発生器CGは、「Charge Transfer Devices（電荷
転送素子）」と題するSequin氏ほかの著書
（Academic Press1975年）の第51頁の第３・１
３図に示されるものなど、当業者に知られた任意
のものでよい。比較器Ｃ１乃至Ｃ３は、第１Ｄ図
乃至第１Ｅ図で詳細に説明する。電界ゲートFG、
分割器Ｓ及び併合箇所Ｍは、CCD電極を構成す
るものとして図示したが、その概略図は第１Ｃ図
にも示す。同様にスイツチSW₁などもCCD電極
として図示ししたが、これらも第１Ｃ図に示す。
電界ゲートFGは、浮き型のゲートである非破壊
電荷感知箇所であつて、そこからはそれらの下部
の電位井戸の電荷の変化に比例する電圧を（実際
の導電性の出力として）生じる。電界ゲートが非
破壊なので、第１Ａ図及び第１Ｂ図に示されるよ
うに、その変化を生じる電荷が、FG₂及びFG₄間
の破線の電荷転送路でその電界ゲートから移され
ることができる。

またＡ／Ｄ変換器はその入力電荷束を２等分す
る電荷分割器Ｓ（分割器の１例は上述の本出願人
による米国特許出願明細書に示す）を含む。

電荷併合箇所Ｍは、更に２個の入力ポートから
の電荷束を結合する一般ステージにも含まれる。
このような併合箇所Ｍも当業者には知られてい
る。

最後の最下位ビツト・ステージは複数個のドレ
インＤを含み、各ドレインは拡散又は注入によつ
て形成されたドレインであつてＡ／Ｄ変換器から
の信号電荷及び基準電荷を除去するためのもので
ある。ドレインも又当業者に知られている。

一般ステージ及び最下位ビツト・ステージは両
方とも電荷切換器SWを含み、これらは制御信号
の状態によつて１対の可能な出力経路のうちの一
方に１個又は複数個の入力電荷束を導くよう配列
されている。第１Ａ図に示すように、電荷切換器
SW₁及びSW₂は、最下位ビツト・ステージの比較
器C₁の出力によつて制御される。これらの電荷
切換器は単一磁極片のダブル・スロー・スイツチ
に似ている。

最後に、各ステージは「ずれを直す」デジタ
ル・シフト・レジスタ（DR）のステージ群を図
示の通り必要に応じ含んでも良い。これにより１
個の特定の入力電荷束を表わす２進ワードが並列
のデジタル出力ポートから同時に生じる。第１Ａ
図乃至第１Ｇ図から明らかなように、デジタル・
ワードＷのビツト数は、一般ステージの数を増や
すことによつて増やすことができる。（「ずれを直
す」レジスタが使用される場合には、その長さは
付け足される一般ステージ毎に異なる。）パイプラインのＡ／Ｄ変換器は、信号電荷路及
び基準電荷路を含む。これらの各経路は、各ステ
ージに電界ゲートを含む。第１Ａ図乃至第１Ｂ図
に示すように、基準の電荷路は、並列の電荷路の
うちの上部に示すものであり、信号電荷路は下部
に示す電荷路である。中間の電荷転送路は、修正
電荷束によつてジグザグに進む。このアルゴリズ
ムを実施するに際し、基準電荷路で担持される電
荷束は、ステージからステージへと進む毎に、高
次のステージの２進ビツトによつて修正され得
る。同様に、信号電荷路も高次のステージのビツ
トの状態に応じて修正されるような電荷束を担持
する。１ステージの切換器用の制御信号は、その
前のステージの比較器から生じるだけである。

第１のステージでは、基準電荷Q_rが初めて分
割され、（分割器S₁）比較器基準電荷である電荷
束の１つQ_r／２が、電界ゲートFG₁の下で電位井
戸に与えられる。入力アナログ信号電荷束Q_sが、
電界ゲートFG₂の下でその電位井戸に与えられ
る。この電位井戸は、比較器クロツク・パルスの
制御下で、電界ゲート電極を高レベルにすること
によつて生じる比較器C₁を微妙にバランス（同
調）させるのに、同じクロツク期間が使用され
る。それらの電位井戸に対応する電位は、今や微
妙にバランスされた比較器C₁にFG₁及びFG₂によ
つて与えられる。そこで比較器は、これらの電位
の下でその２つの安定状態のうちの１つに切換わ
る。Q_sがQ_r／２よりも大きいかそれに等しい場
合、それは「１」という安定状態に切換るが、
Q_sがQ_r／２よりも小さい場合は「０」という安
定状態に切換わる。適当なクロツク・パルスの制
御下で、比較器C₁の逐次出力は、「ずれを直す」
レジスタ（これがあればの話だが）の遅延ステー
ジDRに進む。分割器S₁からのもう１つの出力
は、次のステージの分割器S₂への入力として与え
られ、S₂の２個の出力（各々Q_r／４）は１対の
切換器SW₁及びSW₂に与えられる。これらの切換
器SW₁のうちの一番上のはQ_r／４を電界ゲート
FG₃若しくは併合領域Ｍのいずれかに与え、同様
に他の切換器SW₂も併合領域Ｍ若しくは電界ゲー
トFG₄のいずれかに別の電荷束Q_r／４を与える。
比較器C₁の状態に依存していずれかの電荷束
Q_r／４が与えられる。従つていずれの状態であ
つても、分割器S₃に結合された併合領域Ｍには常
に１つの電荷束Q_r／４がある。電界ゲートFG₃が
Q_r／２を受けているので、電界ゲートFG₃のとこ
ろに生じる電荷はQ_r／２か又はそれにQ_r／４を
合計した量の電荷である。同様に、電界ゲート
FG₄のところの電荷は、Q_s又はそれにQ_r／４を合
計した量の電荷である。上述のように、第１Ａ図
及び第１Ｂ図は、電界ゲートのところに合計値が
生じることを示すが、これが不可欠という訳では
ない。ただし１つ必要なのは、その合計値がその
電界ゲートのところでか又はそのゲートの前に生
じることである。適当なクロツクの制御下でFG₃
及びFG₄のところに生じる電位が比較器C₂に与え
られる。そこでも同じ動作が生じる。即ちFG₄の
電位がFG₃の電位以上か、否かに依存してその出
力は２つの安定状態のうちの一方に切換えられ
る。これが信号電荷束のＡ／Ｄ変換器に次のビツ
トを与え、切換器SW₃及びSW₄の状態をも制御す
る。

このアルゴリズムに戻つて、アナログ源の転送
路の電界ゲートFG₄，FG₆等が下記の式で表わさ
れる電荷束を有することが理解されよう。

Q_s＋_o-1 〓^X=1 Q_r／2^x+1 但し、このときの基準路には下記の式で表わさ
れ電荷束が生じている。

Q_r／２＋_o-1 〓^X=1 bxQ_r／2^x+1 従つて、各比較器が比較を行ない、その大小比
較に応じた出力信号が生じる。更に、第１Ａ図乃
至第１Ｂ図を参照すると、直前のステージ（及び
そのステージのみ）の比較器の状態のみに、任意
の一般ステージ又は最終ステージが応じることを
確保し乍ら、上述の事が達成されることが明らか
であろう。

上記のようなパイプライン原理により、アナロ
グ電荷源が逐次アナログ信号電荷束Q_s1乃至Q_s3を
与えるものと仮定する。Q_s1がFG₂のところにあ
れば、その後の電荷束Q_s2，Q_s3は未だＡ／Ｄ変換
器に入力されていず、比較器は、第１の信号電荷
束に対応する最上位ビツトb₁を生じる。Q_s1が第
２のステージに移動した後、Q_s2が第１ステージ
にある。従つて、そのとき比較器C₂がQ_s1のb₂を
表わし、比較器C₁がQ_s2の最上位ビツトb₁を表わ
す。更に後の時間に、Q_s1が最終ステージへ移つ
て行くと、Q_s2が第２ステージにあり、Q_s3が第１
ステージにある。従つて、そのとき、比較器C₁
がb₁（Q_s3）を表わし、比較器C₂がb₂（Q_s2）を表わ
し、比較器C₃がb₃（Q_s1）を表わす。これらの３つ
のステージのＡ／Ｄ変換器に対し、第１Ａ図乃至
第１Ｂ図に示すような「ずれを戻す」レジスタが
あれば、ビツトb1乃至b₃（Q_s1）が同時に利用でき
る。１つのステージの処理時間に相当する遅延
後、「ずれを戻す」レジスタが、ビツトb₁乃至b₃
（Q_s2）を利用できるようにする。斯してその信号
処理ステージの遅延に相当する時間内に、パイプ
ラインのＡ／Ｄ変換器は別の出力を生じることが
できる。

Ａ／Ｄ変換器を働かせるには、分解器S₂、電荷
切換器SW₁及びSW₂、及び併合領域Ｍの組合わせ
が重要である。この特定のサブシステムは、電荷
束を受取り、それを分割し（分割器S₂）、そして
その分割された電荷束の一方をFG₃若しくはFG₄
の一方に与える。更にその残りの電荷束も、その
後の処理ステージに併合領域Ｍを介して結合され
ても良い。これがそのアルゴリズムを実施するの
を可能ならしめるが、電荷転送路を交叉させる必
要はない。もしも交叉が必要なら、これは実施の
際大きな問題となろう。

第１Ｃ図乃至第１Ｅ図は、第１Ａ図及び第１Ｂ
図のＡ／Ｄ変換器用の電荷転送路を実施するため
の電極のレイアウトを示す平面図である。第１Ｃ
図では、互いに絶縁された２枚の重なり層即ちオ
ーバーラツプ層を含むポリシリコンのCCDゲー
ト電極から成る種々のゲート電極を示す。この
CCDの電荷転送路即ちCCDチヤネルは電極の下
方の基板中に存在し、電極相互間の領域がチヤネ
ル停止（境界）領域を含む。第１Ｃ図中、電極の
中に示す名称は、ゲート信号Ｇ、スイツチ制御信
号CS、電圧レベル（v_b、V_DD）、又は比較器入力
端子Ｕ乃至Ｚを表わす。電極に付けられた参照文
字又は幾つかの電極を取囲む破線に付けられた参
照文字が、第１Ａ図乃至第１Ｂ図のブロツクに対
応する。

当業者に知られるように電荷束を或る電極から
次の電極に進めるには、隣りの電極の電位を上げ
たり一方の電極の電位を下げたりすれば良い。第
１Ｃ図及び第１Ｆ図に記すように、電荷束をG₃
の電極からG₄の電極へ進めるには、G₄の電極の
電位（t₃）を上げ、次いでG₃の電極の電位（t₄）
を下げれば良い。もしも電界ゲートを（G₄電極
から）電極G₁及びG₂を経て或る電極の一定の中
間電位（V_b）にしたければ、第１Ｆ図に示すよ
うにG₁及びG₂の電位を変化させればその目的は
達成される。即ちt₅の時点で、G₁が高レベルにさ
れ、そしてG₁が高レベルにある間にG₄が（t₆で）
低レベルにされる。その後（G₁が高レベルの状
態で）G₂が（t₇で）高レベルにされる。G₁及び
G₂が夫々t₈及び次のサイクルのt₂で低レベルにな
ると、電荷束は一定の中間電位V_bで誘起されて
いた電位障壁を越えて電界ゲート（例えばFG₁）
の下の井戸の中に転送される。

例えばS₁という分割器は、第１Ｃ図に示すよう
に、G₄電極１０及び２個のG₁電極１１及び１２
によつて実現されている。分割器S₁の出力は、
G₂の電極１３及びV_bの電極を介してFG₁に結合
される。同様にして、分割器S₁のもう１つの出力
は介在するG₂電極１４を介して分割器S₂に結合
される。この様にして、第１Ａ図及び第１Ｂ図の
ブロツク図と第１Ｃ図の電極レイアウトの対応関
係が理解されよう。動作を説明するため、Ａ／Ｄ
変換器が数サイクルの間動作しており、それに電
荷束が満たされていると仮定する。第１Ｃ図乃至
第１Ｇ図には（そのサイクルの初めの）時刻t₁
に、クロツク信号φ１００が高レベルになり、こ
れがC₁を含む比較器群を微妙にバランスさせる。
そして比較器C₁乃至C₃（第１Ｄ図及び第１Ｅ図）
のFETトランジスタ１４７及び２４７などを導
通させることによつてゲートFG₁乃至FG₆（第１
Ｃ図）をバイアスし、FG₁乃至FG₆の下に電位井
戸を生じる。これと同時にG₃が高レベルになる。

t₂の時点で、クロツクφ１００が低レベルにな
り、トランジスタ１４７及び２４７を非導通にし
て、その電界ゲートを電気的に浮いた状態にする
よう絶縁する。その直後にG₂は低レベルになり
（電界ゲートFG₄及びFG₆で）条件付けに応じて
修正されている信号電荷束を、（そのV_b電極１５
乃至１７を介して）FG₂，FG₄及びFG₆の下で電
位井戸の中に転送する。G₂が低レベルになると、
基準のパイプライン中の電荷束も場合に応じて修
正されつつFG₁，FG₃及びFG₅の中に（V_b電極１
８−２０を介して）転送される。同時に他のG₂
電極の下に存する他の電荷もG₃と称するゲート
の下の井戸に転送される（このときG₃が高レベ
ルにされていることに留意されたい）。従つてこ
の手順でS₂及びS₃が分割される。前者の分割器S₂
は、G₂電極１４及びG₃電極２１及び２２を含む。
後者の分割器S₃は、G₂電極２３及びG₃電極２４
及び２５を含む。

比較器が微妙にバランスされてしまうとともに
それらの入力（FG₁，FG₂等）が作用するので、
比較器はこのときそれらの入力で決まる状態に切
換る。

時刻t₃のときに、G₄が高レベルになりその後間
もない時刻t₄でG₃が低レベルになり、分割器の出
力からの電荷が電荷切換器SWに移される。同時
に新しい基準電荷束Q_rが電荷発生源CGから隣り
のG₄電極１０の中に移される。時刻t₅のときG₁
が高レベルになる。電界ゲートFG₁乃至FG₆から
は、電極２６乃至３１を含むG₁電極の下の深い
井戸へ電荷が移る。電極２８及び３１のところの
電界ゲートFG₅及びFG₆から出て来る電荷はドレ
インＤで除去される。₁が低レベルになるのと
同時に、NORゲート（第１Ｄ図及び第１Ｅ図の
信号₁の上）が付勢され、比較器の出力からの
適当な制御信号（CS₁乃至CS₄）を夫々対応する
電荷切換器SW₁乃至SW₄へ与える。第１Ｄ図及び
第１Ｅ図のNORゲートは、制御信号CS₁乃至CS₄
を電荷切換器SW₁乃至SW₄の電極に与えるタイミ
ングをゲート信号₁が制御できるようにしてい
るのである。NORゲートとしては任意のものが
使用できるが、FET NORゲートなどが使用で
きる。そしてこのとき第２の基準電荷束Q_rが電
荷分割器S₁で分割される。

G₄がt₆で低レベルになり、G₂がt₇で高レベルに
なる。電荷分割器及びG₁電極１１，１２，２６，
２９，２７，３０のところの電荷束がG₂電極１
３，１４，３２，３３，３４，３５及び２３へ移
される。各電荷切換器SW₃及びSW₄の一方の出力
のところで不要となつた電荷はドレインＤ（電極
３６，３７）のところで除去される。

時刻t₈のとき、G₁が低レベルになる。同時に、
G₁が高レベルになり、NORゲートを滅勢する。
このとき、電極３２又は３４（即ち電界ゲート
FG₃又はFG₅の前で）のいずれかと、電極３３又
は３５（即ち電界ゲートFG₅又はFG₆の前で）の
いずれかとで電荷が合計される。

上述の説明から下記のことが明らかであろう。
即ち電荷がクロツクで制御され乍ら、各ステージ
の比較回路への入力が引出され、また比較器の出
力がその後の電荷切換器を適宜制御する。その制
御は、１つのステージでの比較結果に基づいて基
準電荷転送路又は信号電荷転送路が適宜修正され
次のステージで比較されるというようにして行な
われる。

前述の態様で、信号電荷束と比較器用基準電荷
束とから成る各対がその系を進んで行くので、各
比較器では異なるビツトの比較を行なう。その比
較結果が、出力のずれを直すレジスタに利用でき
るようになり、且つ上記で説明した態様でそれと
関連する電荷切換器を制御する。

前述の本出願人による出願で説明したように、
各閾値からQ_r／2^N+1だけ差引くことによつて誤差
の平均を出来るだけ少なくすることが望ましい。
Q_sがＡ／Ｄ変換器に入るときQ_r／2^N+1という量が
Q_sに加算される。但しこの量は変換器の動的範
囲を等量だけ差引く。代りに、各デジタル・ワー
ドの最後に２進数の「１」を付加することによつ
て最下位ビツトの半分がデジタル出力に加算され
得る。これがその動的範囲をそのままにしておく
が１つの付加ビツトにより処理されるビツトの数
を増す。

更に余分の０が外部の装置により好適には処理
される。例えばデジタル・プロセツサは余分の０
の電荷のデジタル値を感知し、それを各々のデジ
タル化されたQ_sのワードＷから差し引くことが
できる。

上述の説明は、２層のポリシリコンのゲート電
極を有するｎチヤネル・シリコンCCD技法につ
いて行なつた。ＰチヤネルCCDや、シリコン以
外の半導体や、他の電極構造や他の電極材料を用
いることも知られている。上記のものを用いるこ
とや上記以外の設計構成にすることも上述の説明
から明らかであろう。同様に、パイプライン中の
電荷束あたり４個の電極を用いることや、サイク
ルG₁乃至G₄あたり４つの互いに重なり合うクロ
ツク・パルスを用いることも本発明にとつて必ず
しも不可欠なことではない。

本発明によれば、電荷分割手段S2の出力を１
対の電荷切換手段SW１，SW２を介して１対の
電界ゲート手段FG３，FG４及び併合手段Ｍへ転
送するから、電荷転送路を交叉させる必要がない
という効果が得られる。

【図面の簡単な説明】

第１図は本発明の第１実施例を表わす第１Ａ図
及び第１Ｂ図の組合せ関係を示す図である。第１
Ａ図及び第１Ｂ図は両者で本発明のＡ／Ｄ変換器
を表わす全体的なブロツク図である。第１Ｃ図は
本発明の実施例を実施するのに使用され得る種々
のポリシリコンのCCDゲート電極を概略的に示
す図である。第１Ｄ図及び第１Ｅ図は両者で本発
明の実施例で使用するのに適する比較器（及び
NORゲート）を表わす図式図である。第１Ｇ図
は第１Ａ図及び第１Ｂ図の組合せ関係を示す図で
ある。第１Ｆ図は本発明の実施例で使用される
種々の信号のタイミング関係を示すタイミング図
を示す。 CG……電荷発生源、Q_s……（アナログ）信号
電荷、b₁〜b₃……ビツト・ストリング、FG₁〜
FG₆……電界ゲート、C₁，C₂，C₃……同時比較
器、Q_r……基準電荷、｛S₁，S₂，S₃……電荷分割
器、SW₁〜SW₄……スイツチ（電荷切換器）｝（電
荷処理手段）、DR……（遅延ステージの働らき
をする）デジタル・シフト・レジスタ、Ｄ……ド
レイン、Ｍ……併合箇所。

Claims

【特許請求の範囲】１基準アナログ電荷及び入力アナログ信号電荷
に基づく一連の近似を行うため、パイプラインの
電荷処理ステージをＮ個（Ｎは３以上の整数）含
む電荷結合アナログ・デジタル変換器にして、上記Ｎ個のステージは、その各ステージが基準
アナログ電荷及び入力アナログ信号電荷の伝幡の
ため直ぐ隣りのステージにのみ電荷結合されると
ともに、上記入力アナログ信号電荷のデジタル表
示としてビツト・ストリングb₁乃至bNを与える
よう大小比較を行なう比較手段を含む電荷処理手
段を具備することと、その最初と最後のステージ以外の各ステージ
が、直前のステージからの基準アナログ電荷の入
力電荷束Qiを受けて別々の電荷転送路に１対の
電荷束Qi／２を分配する電荷分割手段と、夫々上記電荷束Qi／２を１つずつ受け取り、
且つ夫々１対ずつの出力を生じる１対の電荷切換
手段と、上記１対の電荷切換手段の各１対の出力のうち
の一方の出力同志を併合し、直後のステージの電
荷分割手段に出力する併合手段と、上記１対の電荷切換手段の各１対の出力のうち
の他方の出力に夫々結合された１対の電界ゲート
手段であつて、夫々直前のステージからの基準ア
ナログ電荷及び入力アナログ信号電荷を、上記他
方の出力とともに受け、上記比較手段用の基準入
力電圧及び信号入力電圧を生じる１対の電界ゲー
ト手段と、上記１対の電界ゲート手段のいずれか一方に電
荷束Qi／２が入力され、且つ上記併合手段に電
荷束Qi／２が入力されるよう、直前のステージ
の比較手段からの出力で上記１対の電荷切換手段
を共通に制御する手段とを具備することとより成
る電荷結合アナログ・デジタル変換器。