JP3100482B2 - 連続時間フィルタのための同調回路および方法 - Google Patents
連続時間フィルタのための同調回路および方法Info
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- JP3100482B2 JP3100482B2 JP04311322A JP31132292A JP3100482B2 JP 3100482 B2 JP3100482 B2 JP 3100482B2 JP 04311322 A JP04311322 A JP 04311322A JP 31132292 A JP31132292 A JP 31132292A JP 3100482 B2 JP3100482 B2 JP 3100482B2
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- input terminal
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/04—Frequency selective two-port networks
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03J—TUNING RESONANT CIRCUITS; SELECTING RESONANT CIRCUITS
- H03J2200/00—Indexing scheme relating to tuning resonant circuits and selecting resonant circuits
- H03J2200/10—Tuning of a resonator by means of digitally controlled capacitor bank
Landscapes
- Networks Using Active Elements (AREA)
Description
【０００１】
【産業上の利用分野】この発明は一般にはアナログフィ
ルタに関し、そしてより詳細には、連続時間（ｃｏｎｔ
ｉｎｕｏｕｓ−ｔｉｍｅ）アナログフィルタのための同
調回路に関する。
ルタに関し、そしてより詳細には、連続時間（ｃｏｎｔ
ｉｎｕｏｕｓ−ｔｉｍｅ）アナログフィルタのための同
調回路に関する。
【０００２】
【従来の技術】電気通信のような、アナログ信号処理利
用例にとっての共通要件は、フィルタリングである。フ
ィルタは信号の周波数成分を変える。例えば、アナログ
信号は所望の信号成分と不要な信号成分の両者を含むこ
とができる。代表的には、この所望の成分と不要な成分
は、周波数スペクトルの別々の部分を占めている。フィ
ルタは、所望の周波数帯の外側の信号成分を除くことに
よって、この不要成分を取り除く。不要信号の周波数帯
が所望成分のそれより高い、あるいは低い場合には、そ
れぞれ低域フィルタあるいは高域フィルタを利用して、
不要成分を除去することができる。所望の成分が周波数
の特定範囲内にのみ発生する場合には、帯域フィルタが
その周波数の範囲の上方および下方の周波数を有する不
要成分を除去する。
用例にとっての共通要件は、フィルタリングである。フ
ィルタは信号の周波数成分を変える。例えば、アナログ
信号は所望の信号成分と不要な信号成分の両者を含むこ
とができる。代表的には、この所望の成分と不要な成分
は、周波数スペクトルの別々の部分を占めている。フィ
ルタは、所望の周波数帯の外側の信号成分を除くことに
よって、この不要成分を取り除く。不要信号の周波数帯
が所望成分のそれより高い、あるいは低い場合には、そ
れぞれ低域フィルタあるいは高域フィルタを利用して、
不要成分を除去することができる。所望の成分が周波数
の特定範囲内にのみ発生する場合には、帯域フィルタが
その周波数の範囲の上方および下方の周波数を有する不
要成分を除去する。
【０００３】ほぼ理想的特性を有する集積回路に形成さ
れた演算増幅器を利用できるようになったのでフィルタ
の設計は簡素化された。それぞれが自体の利点および欠
点のある、演算増幅器に基づいた種々のタイプのフィル
タを利用することができる。例えば、簡単な、連続時間
フィルタは、演算増幅器に抵抗器とコンデンサを付加し
て構成することができる。抵抗器とコンデンサの値は、
フィルタが所望の周波数応答を持つように選択される。
このフィルタタイプは、連続出力信号を発生するという
利点を持っている。
れた演算増幅器を利用できるようになったのでフィルタ
の設計は簡素化された。それぞれが自体の利点および欠
点のある、演算増幅器に基づいた種々のタイプのフィル
タを利用することができる。例えば、簡単な、連続時間
フィルタは、演算増幅器に抵抗器とコンデンサを付加し
て構成することができる。抵抗器とコンデンサの値は、
フィルタが所望の周波数応答を持つように選択される。
このフィルタタイプは、連続出力信号を発生するという
利点を持っている。
【０００４】
【発明が解決しようとする課題】しかし、集積回路上に
形成された抵抗器およびコンデンサは、非常に許容範囲
が広い。その上、集積回路の外部で正確な、個別的な抵
抗器およびコンデンサを使用することによって、回路板
設計のために余分の費用を必要とする。従って、多くの
利用例では、演算増幅器と、抵抗器およびコンデンサを
使用する個別部品フィルタは望ましくないとされてい
る。
形成された抵抗器およびコンデンサは、非常に許容範囲
が広い。その上、集積回路の外部で正確な、個別的な抵
抗器およびコンデンサを使用することによって、回路板
設計のために余分の費用を必要とする。従って、多くの
利用例では、演算増幅器と、抵抗器およびコンデンサを
使用する個別部品フィルタは望ましくないとされてい
る。
【０００５】その他のフィルタ設計も利用できるが、特
に、連続時間フィルタリングが必要とされる場合、それ
ぞれがそれ自体の問題を提起する。スイッチドキャパシ
タフィルタはデジタルスイッチングとクロッキング技術
を利用しており、そしてコンデンサの絶対値ではなく、
比率に基づいた周波数応答を発生する。従って、スイッ
チドキャパシタフィルタは、集積回路の構成要素の広い
許容範囲に対して感応しない。しかし、スイッチドキャ
パシタフィルタはそれ自体の問題を抱えている。連続時
間フィルタを与えるために、スイッチドキャパシタフィ
ルタの出力に平滑フィルタを追加する必要がある。スイ
ッチドキャパシタフィルタはまた、高クロック周波数に
対して、性能劣化が避けられない。
に、連続時間フィルタリングが必要とされる場合、それ
ぞれがそれ自体の問題を提起する。スイッチドキャパシ
タフィルタはデジタルスイッチングとクロッキング技術
を利用しており、そしてコンデンサの絶対値ではなく、
比率に基づいた周波数応答を発生する。従って、スイッ
チドキャパシタフィルタは、集積回路の構成要素の広い
許容範囲に対して感応しない。しかし、スイッチドキャ
パシタフィルタはそれ自体の問題を抱えている。連続時
間フィルタを与えるために、スイッチドキャパシタフィ
ルタの出力に平滑フィルタを追加する必要がある。スイ
ッチドキャパシタフィルタはまた、高クロック周波数に
対して、性能劣化が避けられない。
【０００６】別のタイプのフィルタは演算相互コンダク
タンス増幅器コンデンサ（ＯＴＡ−Ｃ）フィルタと称さ
れる。しかし、ＯＴＡ−Ｃフィルタは、その伝達特性が
代表的に、指数（バイポーラトランジスタ）あるいは２
乗検波（ＭＯＳＦＥＴ）増幅器に基づいているので、本
来的に非線形である。ＯＴＡ−Ｃフィルタは同調可能で
あるが、そのダイナミックレンジは小さい。従って、構
成要素の許容誤差範囲が広くても、正確さを保つような
連続時間、線形フィルタが必要とされている。
タンス増幅器コンデンサ（ＯＴＡ−Ｃ）フィルタと称さ
れる。しかし、ＯＴＡ−Ｃフィルタは、その伝達特性が
代表的に、指数（バイポーラトランジスタ）あるいは２
乗検波（ＭＯＳＦＥＴ）増幅器に基づいているので、本
来的に非線形である。ＯＴＡ−Ｃフィルタは同調可能で
あるが、そのダイナミックレンジは小さい。従って、構
成要素の許容誤差範囲が広くても、正確さを保つような
連続時間、線形フィルタが必要とされている。
【０００７】
【課題を解決するための手段および作用】従って、演算
増幅器と、比較器と、逐次近似レジスタと、抵抗手段お
よび容量手段とを備えた連続時間フィルタのための同調
回路の１つの形式が提供されている。この演算増幅器
は、第１基準電圧を受信する正入力端子と、負入力端
子、および出力端子とを有している。比較器は、演算増
幅器の出力端子に結合した正入力端子と、第２の基準電
圧を受信する負入力端子と、出力電圧を与える出力端子
とを有している。逐次近似レジスタは、比較器の出力端
子に結合した入力端子を有し、そして出力信号の連続サ
ンプル値に対応する複数の選択信号を発生する。抵抗手
段は、基準電圧端子と演算増幅器の負入力端子との間に
結合されている。容量手段は、演算増幅器の出力端子と
演算増幅器の負入力端子との間に結合されている。抵抗
手段と容量手段のうちの１つは複数の選択信号に対応
し、かつそれらによって付勢される複数の構成要素を含
んでいる。
増幅器と、比較器と、逐次近似レジスタと、抵抗手段お
よび容量手段とを備えた連続時間フィルタのための同調
回路の１つの形式が提供されている。この演算増幅器
は、第１基準電圧を受信する正入力端子と、負入力端
子、および出力端子とを有している。比較器は、演算増
幅器の出力端子に結合した正入力端子と、第２の基準電
圧を受信する負入力端子と、出力電圧を与える出力端子
とを有している。逐次近似レジスタは、比較器の出力端
子に結合した入力端子を有し、そして出力信号の連続サ
ンプル値に対応する複数の選択信号を発生する。抵抗手
段は、基準電圧端子と演算増幅器の負入力端子との間に
結合されている。容量手段は、演算増幅器の出力端子と
演算増幅器の負入力端子との間に結合されている。抵抗
手段と容量手段のうちの１つは複数の選択信号に対応
し、かつそれらによって付勢される複数の構成要素を含
んでいる。
【０００８】別の形では、少なくとも１つの抵抗器と、
その周波数応答特性を定める少なくとも１つのコンデン
サを有する連続時間フィルタを同調する方法が与えられ
ている。この方法は、対応する複数の２進重み付け信号
によって選択的に付勢（ｅｎａｂｌｅ）される複数の重
み付け容量（コンデンサ）を与える段階と、２進重み付
けコンデンサの１つを付勢する段階であって、この付勢
コンデンサは以前に付勢されていない２進重み付けコン
デンサのうちの最大のものである段階と、所定の時間期
間、付勢２進重み付けコンデンサを通る基準電流を積分
して第１出力信号を発生する段階であってこの基準電流
は所定の抵抗値によって分割された第１基準電圧によっ
て決定されるものと、第２基準電圧を超える第１出力信
号に応答して第２出力信号を発生する段階と、第２出力
信号に応答して付勢２進重み付けコンデンサに対応する
２進重み付け信号をセットする段階と、前記複数の２進
重み付け信号の残りのものそれぞれに対して連続的に、
前記付勢し、積分し、第２出力信号を発生し、そしてセ
ットする段階を繰返す段階と、および２進重み付け信号
を連続時間フィルタにおける対応する複数のコンデンサ
に印加する段階、とを具備する。
その周波数応答特性を定める少なくとも１つのコンデン
サを有する連続時間フィルタを同調する方法が与えられ
ている。この方法は、対応する複数の２進重み付け信号
によって選択的に付勢（ｅｎａｂｌｅ）される複数の重
み付け容量（コンデンサ）を与える段階と、２進重み付
けコンデンサの１つを付勢する段階であって、この付勢
コンデンサは以前に付勢されていない２進重み付けコン
デンサのうちの最大のものである段階と、所定の時間期
間、付勢２進重み付けコンデンサを通る基準電流を積分
して第１出力信号を発生する段階であってこの基準電流
は所定の抵抗値によって分割された第１基準電圧によっ
て決定されるものと、第２基準電圧を超える第１出力信
号に応答して第２出力信号を発生する段階と、第２出力
信号に応答して付勢２進重み付けコンデンサに対応する
２進重み付け信号をセットする段階と、前記複数の２進
重み付け信号の残りのものそれぞれに対して連続的に、
前記付勢し、積分し、第２出力信号を発生し、そしてセ
ットする段階を繰返す段階と、および２進重み付け信号
を連続時間フィルタにおける対応する複数のコンデンサ
に印加する段階、とを具備する。
【０００９】これらのおよび他の特徴ならびに利点は、
添付の図面に関連する以下の詳細な説明から一層はっき
り理解されるであろう。
添付の図面に関連する以下の詳細な説明から一層はっき
り理解されるであろう。
【００１０】
【実施例】図１は、従来技術において、既知の通常の２
極（ｔｗｏ−ｐｏｌｅ）フィルタ２０を部分回路図で示
す。フィルタ２０は抵抗器２１と２２、コンデンサ（容
量：ｃａｐａｃｉｔｏｒ）２３と２４、および演算増幅
器２５を含む。抵抗器２１には“ＶＩＮ”と称する入力
信号を受信する第１端子と、第２端子がある。抵抗器２
２には抵抗器２１の第２の端子に接続した第１端子と、
第２端子がある。コンデンサ２３には抵抗器２２の第２
端子に接続した第１端子と、“ＶＡＧ”と称する電源電
圧端子に接続した第２端子がある。ＶＡＧは、より正
（ｍｏｒｅ−ｐｏｓｉｔｉｖｅ）とより負（ｍｏｒｅ−
ｎｅｇａｔｉｖｅ）の電源電圧の間のほぼ中間である電
圧を有するアナログ接地電源電圧端子である。コンデン
サ２４には抵抗器２１の第２の端子に接続した第１端子
と、第２端子がある。演算増幅器２５には抵抗器２２の
第２端子に接続した正入力端子と、負入力端子と、演算
増幅器２５の負入力端子およびコンデンサ２４の第２端
子に接続し、かつそこで“ＶＯＵＴ”と称する信号を発
生する出力端子がある。
極（ｔｗｏ−ｐｏｌｅ）フィルタ２０を部分回路図で示
す。フィルタ２０は抵抗器２１と２２、コンデンサ（容
量：ｃａｐａｃｉｔｏｒ）２３と２４、および演算増幅
器２５を含む。抵抗器２１には“ＶＩＮ”と称する入力
信号を受信する第１端子と、第２端子がある。抵抗器２
２には抵抗器２１の第２の端子に接続した第１端子と、
第２端子がある。コンデンサ２３には抵抗器２２の第２
端子に接続した第１端子と、“ＶＡＧ”と称する電源電
圧端子に接続した第２端子がある。ＶＡＧは、より正
（ｍｏｒｅ−ｐｏｓｉｔｉｖｅ）とより負（ｍｏｒｅ−
ｎｅｇａｔｉｖｅ）の電源電圧の間のほぼ中間である電
圧を有するアナログ接地電源電圧端子である。コンデン
サ２４には抵抗器２１の第２の端子に接続した第１端子
と、第２端子がある。演算増幅器２５には抵抗器２２の
第２端子に接続した正入力端子と、負入力端子と、演算
増幅器２５の負入力端子およびコンデンサ２４の第２端
子に接続し、かつそこで“ＶＯＵＴ”と称する信号を発
生する出力端子がある。
【００１１】フィルタ２０は、サレン・キー（Ｓａｌｌ
ｅｎ ａｎｄ Ｋｅｙ）フィルタとして周知の通常の２
極フィルタである。フィルタ２０の極周波数は抵抗器２
１と２２およびコンデンサ２３と２４の値によって設定
される。ＤＣ信号成分（ゼロＨｚの周波数を持つ）に対
して、コンデンサ２３と２４はオープン回路と考えら
れ、そして演算増幅器２５は単一利得増幅器として働
く。信号成分の周波数が増加する際に、コンデンサ２３
と２４は電流を分路（ｓｈｕｎｔ）し始め、そして最終
的には非常に高い周波数成分が大きく減衰される。この
ように、フィルタ２０は２極低域通過（ｌｏｗｐａｓ
ｓ）特性を持っている。
ｅｎ ａｎｄ Ｋｅｙ）フィルタとして周知の通常の２
極フィルタである。フィルタ２０の極周波数は抵抗器２
１と２２およびコンデンサ２３と２４の値によって設定
される。ＤＣ信号成分（ゼロＨｚの周波数を持つ）に対
して、コンデンサ２３と２４はオープン回路と考えら
れ、そして演算増幅器２５は単一利得増幅器として働
く。信号成分の周波数が増加する際に、コンデンサ２３
と２４は電流を分路（ｓｈｕｎｔ）し始め、そして最終
的には非常に高い周波数成分が大きく減衰される。この
ように、フィルタ２０は２極低域通過（ｌｏｗｐａｓ
ｓ）特性を持っている。
【００１２】図２は、本発明による同調回路３０を部回
路図で示す。同調回路には一般に、抵抗器３１と、演算
増幅器３２と、比較器３３と、逐次近似レジスタ３４
と、同調部分４０とがある。同調部分４０にはスイッチ
４１〜４５およびコンデンサ４６〜４９が含まれる。抵
抗器３１には“ＶＳＳ”と称する電源電圧端子に接続し
た第１端子、および第２端子がある。ＶＳＳは、ほぼ０
ボルトの値を持つ、より負の電源電圧端子である。演算
増幅器３２は、“ＶＲＥＦＬ”と称する基準電圧を受信
する正入力端子と、抵抗器３１の第２の端子に接続した
負入力端子と、出力端子とを有する通常の演算増幅器で
ある。ＶＲＥＦＬはＶＳＳより大きい基準電圧である。
比較器３３は、演算増幅器３２の出力端子に接続した正
入力端子と、“ＶＲＥＦＨ”と称する基準電圧を受信す
る負入力端子と、“ＣＭＰ”と称する信号を発生する出
力端子とを有する通常の比較器である。ＶＲＥＦＨはＶ
ＳＳおよびＶＲＥＦＬの両者より大きい基準電圧であ
る。逐次近似レジスタ３４は、比較器３３の出力端子に
結合してそこで信号ＣＭＰを受信するデータ入力端子
と、“ＣＬＯＣＫ”と称するクロック信号を受信するク
ロック入力端子と、“＊ＲＥＳＥＴ”と称する信号を受
信するリセット入力端子と、“ＰＷＤ”と称する信号を
受信するパワーダウン表示入力端子と、そして“Ｂ
３”、“Ｂ２”、“Ｂ１”、“Ｂ０”と称する２進重み
付け信号を発生する４つの出力端子とを持っている。こ
こで、“＊”は信号の反転を示し、いわゆるオーババー
に対応するものとする。また、演算増幅器３２と比較器
３３に同じ回路記号が使用されていることに注目された
い。それは、比較器３３は開ループ構成に接続された演
算増幅器に類似しており、その正入力端子と負入力端子
間の正の差が正の電源電圧にクランプされた出力電圧を
与え、そして正入力電圧と負入力電圧間の負の差が負の
電源にクランプされるからである。演算増幅器３２と比
較器３３の間には、ミラー補償のような実際上の差があ
ることは、当業者には明らかであろう。
路図で示す。同調回路には一般に、抵抗器３１と、演算
増幅器３２と、比較器３３と、逐次近似レジスタ３４
と、同調部分４０とがある。同調部分４０にはスイッチ
４１〜４５およびコンデンサ４６〜４９が含まれる。抵
抗器３１には“ＶＳＳ”と称する電源電圧端子に接続し
た第１端子、および第２端子がある。ＶＳＳは、ほぼ０
ボルトの値を持つ、より負の電源電圧端子である。演算
増幅器３２は、“ＶＲＥＦＬ”と称する基準電圧を受信
する正入力端子と、抵抗器３１の第２の端子に接続した
負入力端子と、出力端子とを有する通常の演算増幅器で
ある。ＶＲＥＦＬはＶＳＳより大きい基準電圧である。
比較器３３は、演算増幅器３２の出力端子に接続した正
入力端子と、“ＶＲＥＦＨ”と称する基準電圧を受信す
る負入力端子と、“ＣＭＰ”と称する信号を発生する出
力端子とを有する通常の比較器である。ＶＲＥＦＨはＶ
ＳＳおよびＶＲＥＦＬの両者より大きい基準電圧であ
る。逐次近似レジスタ３４は、比較器３３の出力端子に
結合してそこで信号ＣＭＰを受信するデータ入力端子
と、“ＣＬＯＣＫ”と称するクロック信号を受信するク
ロック入力端子と、“＊ＲＥＳＥＴ”と称する信号を受
信するリセット入力端子と、“ＰＷＤ”と称する信号を
受信するパワーダウン表示入力端子と、そして“Ｂ
３”、“Ｂ２”、“Ｂ１”、“Ｂ０”と称する２進重み
付け信号を発生する４つの出力端子とを持っている。こ
こで、“＊”は信号の反転を示し、いわゆるオーババー
に対応するものとする。また、演算増幅器３２と比較器
３３に同じ回路記号が使用されていることに注目された
い。それは、比較器３３は開ループ構成に接続された演
算増幅器に類似しており、その正入力端子と負入力端子
間の正の差が正の電源電圧にクランプされた出力電圧を
与え、そして正入力電圧と負入力電圧間の負の差が負の
電源にクランプされるからである。演算増幅器３２と比
較器３３の間には、ミラー補償のような実際上の差があ
ることは、当業者には明らかであろう。
【００１３】同調部分４０は演算増幅器３２の出力端子
と負入力端子間に接続されている。スイッチ４１には第
１端子と、演算増幅器３２の出力端子に接続した第２端
子があり、そしてスイッチ４１は“＊ＣＬＯＣＫ”と称
する信号に応答して作動し、あるいは閉じる。スイッチ
４２には第１端子と、演算増幅器３２の出力端子に接続
した第２端子があり、そしてそれは“Ｂ３”と称する信
号に応答して作動し、あるいは閉じる。スイッチ４３に
は第１端子と、演算増幅器３２の出力端子に接続した第
２端子があり、そしてそれは“Ｂ２”と称する信号に応
答して作動し、あるいは閉じる。スイッチ４４には第１
端子と、演算増幅器３２の出力端子に接続した第２端子
があり、かつ“Ｂ１”と称する信号に応じて作動し、あ
るいは閉じる。スイッチ４５には第１端子と、演算増幅
器３２の出力端子に接続した第２端子があり、そしてそ
れは“Ｂ０”と称する信号に応答して作動し、あるいは
閉じる。コンデンサ４６は抵抗器３１の負入力端子に接
続した第１端子と、スイッチ４２の第１端子に接続した
第２端子を持つ。コンデンサ４７は抵抗器３１の負入力
端子に接続した第１端子と、スイッチ４３の第１端子に
接続した第２端子を持つ。コンデンサ４８は抵抗器３１
の負入力端子に接続した第１端子と、スイッチ４４の第
１端子に接続した第２端子を持つ。コンデンサ４９は抵
抗器３１の負入力端子に接続した第１端子と、スイッチ
４５の第１端子に接続した第２端子を持つ。
と負入力端子間に接続されている。スイッチ４１には第
１端子と、演算増幅器３２の出力端子に接続した第２端
子があり、そしてスイッチ４１は“＊ＣＬＯＣＫ”と称
する信号に応答して作動し、あるいは閉じる。スイッチ
４２には第１端子と、演算増幅器３２の出力端子に接続
した第２端子があり、そしてそれは“Ｂ３”と称する信
号に応答して作動し、あるいは閉じる。スイッチ４３に
は第１端子と、演算増幅器３２の出力端子に接続した第
２端子があり、そしてそれは“Ｂ２”と称する信号に応
答して作動し、あるいは閉じる。スイッチ４４には第１
端子と、演算増幅器３２の出力端子に接続した第２端子
があり、かつ“Ｂ１”と称する信号に応じて作動し、あ
るいは閉じる。スイッチ４５には第１端子と、演算増幅
器３２の出力端子に接続した第２端子があり、そしてそ
れは“Ｂ０”と称する信号に応答して作動し、あるいは
閉じる。コンデンサ４６は抵抗器３１の負入力端子に接
続した第１端子と、スイッチ４２の第１端子に接続した
第２端子を持つ。コンデンサ４７は抵抗器３１の負入力
端子に接続した第１端子と、スイッチ４３の第１端子に
接続した第２端子を持つ。コンデンサ４８は抵抗器３１
の負入力端子に接続した第１端子と、スイッチ４４の第
１端子に接続した第２端子を持つ。コンデンサ４９は抵
抗器３１の負入力端子に接続した第１端子と、スイッチ
４５の第１端子に接続した第２端子を持つ。
【００１４】信号＊ＲＥＳＥＴは先ず論理低でアクティ
ベイトされている。信号＊ＲＥＳＥＴがインアクティベ
イトされると、同調サイクルが開始する。信号Ｂ３は最
初は論理高にセットされて信号Ｂ２、Ｂ１およびＢ０は
それぞれ論理低にセットされる。従ってスイッチ４２は
閉じ、そしてスイッチ４３〜４５は開く。同調サイクル
は“Ｎ”クロックサイクルの間続き、この場合Ｎはコン
デンサ素子の数および対応する２進重み付け信号に関連
する。例示された実施態様では、Ｎ＝４である。信号Ｃ
ＬＯＣＫが論理低（＊ＣＬＯＣＫは論理高）にある場
合、スイッチ４１は閉じ、演算増幅器３２の出力端子を
その負入力端子へとショートさせる。負入力端子の電圧
ＶＲＥＦＬになるようにセットされる。比較器３３の正
入力端子は、信号ＶＲＥＦＨより小さいＶＲＥＦＬにあ
るので、比較器３４は論理低である信号ＣＭＰを発生す
る。
ベイトされている。信号＊ＲＥＳＥＴがインアクティベ
イトされると、同調サイクルが開始する。信号Ｂ３は最
初は論理高にセットされて信号Ｂ２、Ｂ１およびＢ０は
それぞれ論理低にセットされる。従ってスイッチ４２は
閉じ、そしてスイッチ４３〜４５は開く。同調サイクル
は“Ｎ”クロックサイクルの間続き、この場合Ｎはコン
デンサ素子の数および対応する２進重み付け信号に関連
する。例示された実施態様では、Ｎ＝４である。信号Ｃ
ＬＯＣＫが論理低（＊ＣＬＯＣＫは論理高）にある場
合、スイッチ４１は閉じ、演算増幅器３２の出力端子を
その負入力端子へとショートさせる。負入力端子の電圧
ＶＲＥＦＬになるようにセットされる。比較器３３の正
入力端子は、信号ＶＲＥＦＨより小さいＶＲＥＦＬにあ
るので、比較器３４は論理低である信号ＣＭＰを発生す
る。
【００１５】信号ＣＬＯＣＫが論理高に切替わると、ス
イッチ４１は開き、そしてスイッチ４２のみが閉じる。
従って、信号ＣＬＯＣＫが論理高である期間中、積分が
行なわれる。コンデンサ４６の第１端子から流れる、Ｉ
と称する電流は、（ＶＲＥＦＬ／Ｒ３１）であり、この
場合Ｒ３１は抵抗器３１の抵抗を示す。ＣＬＯＣＫが論
理高である半サイクルの間、演算増幅器３２の出力端子
における電圧はＶＲＥＦＨを超過し、次いで比較器３３
の出力、信号ＣＭＰは能動化する（アクティブにな
る）。これは次のように表わされる。 Δｔ＝ＣΔＶ／Ｉ ＝Ｃ（ＶＲＥＦＨ−ＶＲＥＦＬ）／（ＶＲＥＦＬ／Ｒ３１） ＝Ｒ３１Ｃ（ＶＲＥＦＨ−ＶＲＥＦＬ）／ＶＲＥＦＬ 但し、Δｔは比較器３３を切換えるのに要する時間であ
り、そしてＣは演算増幅器３２の出力端子とその入力端
子間の容量の値である。従って、Δｔが信号ＣＬＯＣＫ
の半サイクルより小さい場合には、信号ＣＭＰが能動化
する。
イッチ４１は開き、そしてスイッチ４２のみが閉じる。
従って、信号ＣＬＯＣＫが論理高である期間中、積分が
行なわれる。コンデンサ４６の第１端子から流れる、Ｉ
と称する電流は、（ＶＲＥＦＬ／Ｒ３１）であり、この
場合Ｒ３１は抵抗器３１の抵抗を示す。ＣＬＯＣＫが論
理高である半サイクルの間、演算増幅器３２の出力端子
における電圧はＶＲＥＦＨを超過し、次いで比較器３３
の出力、信号ＣＭＰは能動化する（アクティブにな
る）。これは次のように表わされる。 Δｔ＝ＣΔＶ／Ｉ ＝Ｃ（ＶＲＥＦＨ−ＶＲＥＦＬ）／（ＶＲＥＦＬ／Ｒ３１） ＝Ｒ３１Ｃ（ＶＲＥＦＨ−ＶＲＥＦＬ）／ＶＲＥＦＬ 但し、Δｔは比較器３３を切換えるのに要する時間であ
り、そしてＣは演算増幅器３２の出力端子とその入力端
子間の容量の値である。従って、Δｔが信号ＣＬＯＣＫ
の半サイクルより小さい場合には、信号ＣＭＰが能動化
する。
【００１６】信号＊ＲＥＳＥＴが不動作になった後の信
号ＣＬＯＣＫの第１の周期の間、信号ＣＭＰが能動化さ
れない場合には、コンデンサ４６の値が大きすぎて、逐
次近似レジスタ３４は信号Ｂ３を不動作に保つ。一方、
ＣＬＯＣＫの半サイクルの間、演算増幅器３２の出力に
おける電圧がＶＲＥＦＨを超過する場合には、ＣＭＰが
能動化し、逐次近似レジスタ３４は信号Ｂ３を能動化し
たままであり、コンデンサ４６は充分大きくないことを
示す。引続くサイクルにおいて、同様に、他の２進重み
付け信号Ｂ２〜Ｂ０の値が決定される。
号ＣＬＯＣＫの第１の周期の間、信号ＣＭＰが能動化さ
れない場合には、コンデンサ４６の値が大きすぎて、逐
次近似レジスタ３４は信号Ｂ３を不動作に保つ。一方、
ＣＬＯＣＫの半サイクルの間、演算増幅器３２の出力に
おける電圧がＶＲＥＦＨを超過する場合には、ＣＭＰが
能動化し、逐次近似レジスタ３４は信号Ｂ３を能動化し
たままであり、コンデンサ４６は充分大きくないことを
示す。引続くサイクルにおいて、同様に、他の２進重み
付け信号Ｂ２〜Ｂ０の値が決定される。
【００１７】コンデンサ４６〜４９は２進重み付けコン
デンサである。コンデンサ４９の容量が“Ｃ４９”と称
される場合、コンデンサ４８の容量は（２）（Ｃ４９）
であり、コンデンサ４７の容量は（４）（Ｃ４９）であ
り、そして、コンデンサ４６の容量は（８）（Ｃ４９）
である。（８）（Ｃ４９）の初期容量値は積分器で利用
される。この値が大きすぎる場合には、逐次近似レジス
タ３４からの対応する２進重み付け信号、信号Ｂ３、が
不動作になり、そしてスイッチ４６が開く。次いで第２
の、引続く積分サイクルは、（４）（Ｃ４９）の値を持
っているコンデンサ４７が含まれるべきかどうか決定す
る。コンデンサ４７は、コンデンサ４６がすでに能動化
されていればそれと共に、積分に含まれる。この積分の
結果によって信号Ｂ２がセットされるかどうかを決定す
る。４つのＣＬＯＣＫサイクルの終わりに、信号Ｂ３〜
Ｂ０のコードが展開され、それが電流（Ｉ＝ＶＲＥＦＬ
／Ｒ３１）を最も近接して積分するコンデンサ組合せに
対応し、従って演算増幅器３２の出力が半ＣＬＯＣＫサ
イクルの終わりにＶＲＥＦＨに最も近接するまで、積分
プロセスが繰返される。他の実施態様では、対数あるい
は線形重み付けのような他のタイプの構成要素重み付け
を利用することもできる。
デンサである。コンデンサ４９の容量が“Ｃ４９”と称
される場合、コンデンサ４８の容量は（２）（Ｃ４９）
であり、コンデンサ４７の容量は（４）（Ｃ４９）であ
り、そして、コンデンサ４６の容量は（８）（Ｃ４９）
である。（８）（Ｃ４９）の初期容量値は積分器で利用
される。この値が大きすぎる場合には、逐次近似レジス
タ３４からの対応する２進重み付け信号、信号Ｂ３、が
不動作になり、そしてスイッチ４６が開く。次いで第２
の、引続く積分サイクルは、（４）（Ｃ４９）の値を持
っているコンデンサ４７が含まれるべきかどうか決定す
る。コンデンサ４７は、コンデンサ４６がすでに能動化
されていればそれと共に、積分に含まれる。この積分の
結果によって信号Ｂ２がセットされるかどうかを決定す
る。４つのＣＬＯＣＫサイクルの終わりに、信号Ｂ３〜
Ｂ０のコードが展開され、それが電流（Ｉ＝ＶＲＥＦＬ
／Ｒ３１）を最も近接して積分するコンデンサ組合せに
対応し、従って演算増幅器３２の出力が半ＣＬＯＣＫサ
イクルの終わりにＶＲＥＦＨに最も近接するまで、積分
プロセスが繰返される。他の実施態様では、対数あるい
は線形重み付けのような他のタイプの構成要素重み付け
を利用することもできる。
【００１８】フィルタの極周波数の位置は、ＲＣ積とし
て周知の、抵抗および容量の積に依存する。極周波数を
特定値にセットするためには、ＲＣ積に対する所定値を
保持することが必要である。しかし、集積回路処理にお
いて、抵抗器とコンデンサの値は広い範囲内で変わる可
能性がある。同調回路３０は演算増幅器３２の出力端子
と負入力端子間の容量を調節し、これは実際の容量（対
応する２進重み付け信号Ｂ３〜Ｂ０によって能動化され
たコンデンサ４６〜４９の組合せによって表わされる）
×実際の抵抗（Ｒ３１）が、同調部分４０における最小
値のコンデンサの分解能まで、所望のＲＣ積に等しくな
るまで行なわれる。次いで、同調部分４０に加えられる
２進重みは、フィルタ回路のコンデンサアレイに与えら
れて、所望の極周波数を位置ぎめできる。Δｔは同調す
ることによって調整されるので、Ｒ３１Ｃに対する所望
の値が得られる。基準電圧ＶＲＥＦＨとＶＲＥＦＬは高
精度帯域ギャップ電圧基準回路によって与えられた所定
の基準電圧である。従って、部品の値に広い変動があっ
ても、ＲＣ積の所望の値が得られる。この良好な実施例
においては、抵抗器とコンデンサの値は、コンデンサ４
７と抵抗器３１の積の公称値、（４）（Ｃ４９）（Ｒ
３１）がＲＣ積の所望値に等しくなるように、設定され
る。従って、同調回路３０は、ＲＣ積を、（１）（Ｃ
４９）（Ｒ３１）と（８＋４＋２＋１）（Ｃ４９）（Ｒ
３１）の間に、（１）（Ｃ４９）（Ｒ３１）の分解能で
調整することができる。
て周知の、抵抗および容量の積に依存する。極周波数を
特定値にセットするためには、ＲＣ積に対する所定値を
保持することが必要である。しかし、集積回路処理にお
いて、抵抗器とコンデンサの値は広い範囲内で変わる可
能性がある。同調回路３０は演算増幅器３２の出力端子
と負入力端子間の容量を調節し、これは実際の容量（対
応する２進重み付け信号Ｂ３〜Ｂ０によって能動化され
たコンデンサ４６〜４９の組合せによって表わされる）
×実際の抵抗（Ｒ３１）が、同調部分４０における最小
値のコンデンサの分解能まで、所望のＲＣ積に等しくな
るまで行なわれる。次いで、同調部分４０に加えられる
２進重みは、フィルタ回路のコンデンサアレイに与えら
れて、所望の極周波数を位置ぎめできる。Δｔは同調す
ることによって調整されるので、Ｒ３１Ｃに対する所望
の値が得られる。基準電圧ＶＲＥＦＨとＶＲＥＦＬは高
精度帯域ギャップ電圧基準回路によって与えられた所定
の基準電圧である。従って、部品の値に広い変動があっ
ても、ＲＣ積の所望の値が得られる。この良好な実施例
においては、抵抗器とコンデンサの値は、コンデンサ４
７と抵抗器３１の積の公称値、（４）（Ｃ４９）（Ｒ
３１）がＲＣ積の所望値に等しくなるように、設定され
る。従って、同調回路３０は、ＲＣ積を、（１）（Ｃ
４９）（Ｒ３１）と（８＋４＋２＋１）（Ｃ４９）（Ｒ
３１）の間に、（１）（Ｃ４９）（Ｒ３１）の分解能で
調整することができる。
【００１９】所望のＲＣ積を与えるように選択的に付勢
された、コンデンサではなく、抵抗器の並列組合わせも
また利用できることに注目すべきである。例示された実
施態様においては、同調部分４０におけるコンデンサ
は、対応する抵抗器より小さい集積回路面積を必要とす
るのみであるので、容量性同調部分４０の方が好まし
い。また、スイッチ４１〜４５は、周知のスイッチング
素子を利用して、種々に実現することができる。例え
ば、それらのゲートで２進重み付け係数の１つまたは信
号＊ＣＬＯＣＫを受信するＭＯＳトランジスタをスイッ
チ４１〜４５として使用できる。
された、コンデンサではなく、抵抗器の並列組合わせも
また利用できることに注目すべきである。例示された実
施態様においては、同調部分４０におけるコンデンサ
は、対応する抵抗器より小さい集積回路面積を必要とす
るのみであるので、容量性同調部分４０の方が好まし
い。また、スイッチ４１〜４５は、周知のスイッチング
素子を利用して、種々に実現することができる。例え
ば、それらのゲートで２進重み付け係数の１つまたは信
号＊ＣＬＯＣＫを受信するＭＯＳトランジスタをスイッ
チ４１〜４５として使用できる。
【００２０】図３は図２の逐次近似レジスタ３４を部分
回路図で示す。逐次近似レジスタ３４は一般に、ビット
部分５０ａ，５０ｂ，５０ｃ，５０ｄおよび論理部分６
０を含んでいる。ビット部分５０ａ，５０ｂ，５０ｃ，
５０ｄは、以下で示されるような１つの例外の他は同一
の回路である。従って、参照番号は総称的に割当てら
れ、そして各々の回路機構および動作は、ビット部分５
０ａに関して述べることにする。ビッ部分５０ａはＮＯ
Ｒゲート５１ａと、ＮＡＮＤゲート５２ａと、インバー
タ５３ａと、Ｄ−フリップフロップ５４ａと、ＮＯＲゲ
ート５５ａおよびインバータ５６ａとを含んでいる。論
理部分６０はＮＡＮＤゲート６１と、インバータ６２，
６３と、２ビットカウンタ６４と、ＮＡＮＤゲート６
５、およびインバータ６６，６７とを含んでいる。
回路図で示す。逐次近似レジスタ３４は一般に、ビット
部分５０ａ，５０ｂ，５０ｃ，５０ｄおよび論理部分６
０を含んでいる。ビット部分５０ａ，５０ｂ，５０ｃ，
５０ｄは、以下で示されるような１つの例外の他は同一
の回路である。従って、参照番号は総称的に割当てら
れ、そして各々の回路機構および動作は、ビット部分５
０ａに関して述べることにする。ビッ部分５０ａはＮＯ
Ｒゲート５１ａと、ＮＡＮＤゲート５２ａと、インバー
タ５３ａと、Ｄ−フリップフロップ５４ａと、ＮＯＲゲ
ート５５ａおよびインバータ５６ａとを含んでいる。論
理部分６０はＮＡＮＤゲート６１と、インバータ６２，
６３と、２ビットカウンタ６４と、ＮＡＮＤゲート６
５、およびインバータ６６，６７とを含んでいる。
【００２１】ビット部分５０ａにおいて、ＮＯＲゲート
５１ａは信号ＮＸを受信する第１入力端子と、信号ＮＹ
を受信する第２の入力端子と、出力端子を持っている。
ＮＡＮＤゲート５２ａは、ＮＯＲゲート５１ａの出力端
子に接続した第１入力端子と、信号＊ＣＬＯＣＫを受信
する第２入力端子と、出力端子を持つ。インバータ５３
ａは、ＮＡＮＤゲート５２ａの出力端子に接続した入力
端子と、出力端子を持つ。フリップフロップ５４ａは、
“ＣＬＫ”と“＊ＣＬＫ”と称し、かつそれぞれインバ
ータ５３ａとＮＡＮＤゲート５２ａの出力端子に接続し
た真および補のクロック入力端子と、信号ＣＭＰを受信
するＤ入力と、信号＊ＲＥＳＥＴを受信する＊ＣＬＥＡ
Ｒ入力と、“Ｑ”と称する出力端子とを持つ。ＮＯＲゲ
ート５５ａはＮＯＲケート５１ａの出力端子に接続した
第１入力端子と、フリップフロップ５４ａのＱ出力に接
続した第２入力端子と、出力端子とを持つ。インバータ
５６ａは、ＮＯＲゲート５５ａの出力端子に接続した入
力端子と、信号Ｂ３を発生する出力端子を持っている。
５１ａは信号ＮＸを受信する第１入力端子と、信号ＮＹ
を受信する第２の入力端子と、出力端子を持っている。
ＮＡＮＤゲート５２ａは、ＮＯＲゲート５１ａの出力端
子に接続した第１入力端子と、信号＊ＣＬＯＣＫを受信
する第２入力端子と、出力端子を持つ。インバータ５３
ａは、ＮＡＮＤゲート５２ａの出力端子に接続した入力
端子と、出力端子を持つ。フリップフロップ５４ａは、
“ＣＬＫ”と“＊ＣＬＫ”と称し、かつそれぞれインバ
ータ５３ａとＮＡＮＤゲート５２ａの出力端子に接続し
た真および補のクロック入力端子と、信号ＣＭＰを受信
するＤ入力と、信号＊ＲＥＳＥＴを受信する＊ＣＬＥＡ
Ｒ入力と、“Ｑ”と称する出力端子とを持つ。ＮＯＲゲ
ート５５ａはＮＯＲケート５１ａの出力端子に接続した
第１入力端子と、フリップフロップ５４ａのＱ出力に接
続した第２入力端子と、出力端子とを持つ。インバータ
５６ａは、ＮＯＲゲート５５ａの出力端子に接続した入
力端子と、信号Ｂ３を発生する出力端子を持っている。
【００２２】ビット部分５０ｂはビット部分５０ａと同
じである。しかしＮＯＲゲート５１ｂは信号＊ＮＸとＮ
Ｙを受信し、そしてＮＯＲゲート５５ｂは信号Ｂ２を発
生する。ビット部分５０ｃはビット部分５０ａと同じで
ある。しかしＮＯＲゲート５１ｃは信号ＮＸと＊ＮＹを
受信し、そしてＮＯＲゲート５５ｃは信号Ｂ１を発生す
る。ビット部分５０ｄは１つの例外はあるがビット部分
５０ａと同じである。すなわち、ＮＡＮＤゲート５１ｄ
は、信号＊ＮＸ，＊ＮＹおよびＰＷＤを含む３つの入力
を持っている。ＮＯＲゲート５５ｃは信号Ｂ０を発生す
る。
じである。しかしＮＯＲゲート５１ｂは信号＊ＮＸとＮ
Ｙを受信し、そしてＮＯＲゲート５５ｂは信号Ｂ２を発
生する。ビット部分５０ｃはビット部分５０ａと同じで
ある。しかしＮＯＲゲート５１ｃは信号ＮＸと＊ＮＹを
受信し、そしてＮＯＲゲート５５ｃは信号Ｂ１を発生す
る。ビット部分５０ｄは１つの例外はあるがビット部分
５０ａと同じである。すなわち、ＮＡＮＤゲート５１ｄ
は、信号＊ＮＸ，＊ＮＹおよびＰＷＤを含む３つの入力
を持っている。ＮＯＲゲート５５ｃは信号Ｂ０を発生す
る。
【００２３】論理部分６０において、ＮＡＮＤゲート６
１は第１入力端子と、信号ＣＬＯＣＫを受信する第２入
力端子と、出力端子を持つ。インバータ６２は、信号Ｃ
ＬＯＣＫを受信する入力端子と、＊ＣＬＯＣＫと称する
信号を発生する出力端子とを持つ。インバータ６３は、
ＮＡＮＤゲート６１の出力端子に接続した入力端子と、
出力端子を持つ。カウンタ６４は、“ＣＬＫ”および
“＊ＣＬＫ”と称する真および補のクロック入力端子
と、“＊ＣＬＥＡＲ”と称するクリア入力端子と、それ
ぞれ“ＮＸ”および“ＮＹ”と称する信号をそこに発生
する“Ｑ１”および“Ｑ２”と称する２つの出力端子を
持つ。ＮＡＮＤゲート６５は、信号ＮＸを受信する第１
入力端子と、信号ＮＹを受信する第２入力端子と、ＮＡ
ＮＤゲート６１の第１入力端子に接続した出力端子を持
つ。インバータ６６は、信号ＮＸを受信する入力端子
と、“＊ＮＸ”と称する信号を発生する出力端子を持
つ。インバータ６７は、信号ＮＹを受信する入力端子
と、“＊ＮＹ”と称する信号を発生する出力端子を持
つ。
１は第１入力端子と、信号ＣＬＯＣＫを受信する第２入
力端子と、出力端子を持つ。インバータ６２は、信号Ｃ
ＬＯＣＫを受信する入力端子と、＊ＣＬＯＣＫと称する
信号を発生する出力端子とを持つ。インバータ６３は、
ＮＡＮＤゲート６１の出力端子に接続した入力端子と、
出力端子を持つ。カウンタ６４は、“ＣＬＫ”および
“＊ＣＬＫ”と称する真および補のクロック入力端子
と、“＊ＣＬＥＡＲ”と称するクリア入力端子と、それ
ぞれ“ＮＸ”および“ＮＹ”と称する信号をそこに発生
する“Ｑ１”および“Ｑ２”と称する２つの出力端子を
持つ。ＮＡＮＤゲート６５は、信号ＮＸを受信する第１
入力端子と、信号ＮＹを受信する第２入力端子と、ＮＡ
ＮＤゲート６１の第１入力端子に接続した出力端子を持
つ。インバータ６６は、信号ＮＸを受信する入力端子
と、“＊ＮＸ”と称する信号を発生する出力端子を持
つ。インバータ６７は、信号ＮＹを受信する入力端子
と、“＊ＮＹ”と称する信号を発生する出力端子を持
つ。
【００２４】信号＊ＲＥＳＥＴが能動化する場合、カウ
ンタ６４およびフリップフロップ５４ａ，５４ｂ，５４
ｃ，５４ｄはクリアされ、そしてそれぞれのＱ出力を論
理低にセットする。信号ＮＸおよびＮＹはゼロにセット
される。ＮＯＲゲート５１ｂ，５１ｃおよび５１ｄので
はなくて、ＮＯＲゲート５１ａの出力は論理高にセット
される。ＮＯＲゲート５５ａの入力における論理高のた
めにその出力は論理低にされて、信号Ｂ３を論理高にセ
ットする。しかし、信号Ｂ２，Ｂ１およびＢ０は論理低
のままである。リセットに続く第１ＣＬＯＣＫ期間中、
Ｂ３の出力は信号ＣＭＰの論理状態によってセットされ
る。ＣＭＰが論理高にあって、信号Ｂ３に対応するコン
デンサの値が低すぎることを表す場合には、フリップフ
ロップ５４ａの出力Ｑは論理高にセットされて、ＮＯＲ
ゲート５５ａの出力を論理低に保持し、そしてＢ３を論
理高で能動のままにさせて置く。Ｂ３は次のリセットま
で論理高のままである。
ンタ６４およびフリップフロップ５４ａ，５４ｂ，５４
ｃ，５４ｄはクリアされ、そしてそれぞれのＱ出力を論
理低にセットする。信号ＮＸおよびＮＹはゼロにセット
される。ＮＯＲゲート５１ｂ，５１ｃおよび５１ｄので
はなくて、ＮＯＲゲート５１ａの出力は論理高にセット
される。ＮＯＲゲート５５ａの入力における論理高のた
めにその出力は論理低にされて、信号Ｂ３を論理高にセ
ットする。しかし、信号Ｂ２，Ｂ１およびＢ０は論理低
のままである。リセットに続く第１ＣＬＯＣＫ期間中、
Ｂ３の出力は信号ＣＭＰの論理状態によってセットされ
る。ＣＭＰが論理高にあって、信号Ｂ３に対応するコン
デンサの値が低すぎることを表す場合には、フリップフ
ロップ５４ａの出力Ｑは論理高にセットされて、ＮＯＲ
ゲート５５ａの出力を論理低に保持し、そしてＢ３を論
理高で能動のままにさせて置く。Ｂ３は次のリセットま
で論理高のままである。
【００２５】第２のＣＬＯＣＫ期間中、信号＊ＮＸおよ
びＮＹは論理低であって、ＮＯＲゲート５１ｂの出力を
論理高で能動化し、そして信号Ｂ２を論理高で能動化さ
せる。第２のＣＬＯＣＫ期間中、ＣＭＰの値はフリップ
フロップ５４ｂにラッチされる。同様に、ＣＭＰの値
は、引続くＣＬＯＣＫ期間または周期において、フリッ
プフロップ５４ｃおよび５４ｄにラッチされ、そして４
つのＣＬＯＣＫ期間の終わりには、同調サイクルが完了
する。
びＮＹは論理低であって、ＮＯＲゲート５１ｂの出力を
論理高で能動化し、そして信号Ｂ２を論理高で能動化さ
せる。第２のＣＬＯＣＫ期間中、ＣＭＰの値はフリップ
フロップ５４ｂにラッチされる。同様に、ＣＭＰの値
は、引続くＣＬＯＣＫ期間または周期において、フリッ
プフロップ５４ｃおよび５４ｄにラッチされ、そして４
つのＣＬＯＣＫ期間の終わりには、同調サイクルが完了
する。
【００２６】例示された実施態様において、４つの２進
重み付け信号および対応する２進重み付け値を持つコン
デンサを利用して容量値を同調し、所望のＲＣ積を与え
ている。当業者には代わりの２つの実施態様が明らかで
あろう。第１は、より多くの信号および対応するコンデ
ンサを利用すれば、より広い範囲の部品の値の変動をカ
バーする、あるいはより高い精度を提供できるというこ
とである。第２は、前述のように、対数あるいは線形の
ような、２進数列以外のパターンの容量重みを利用でき
ることである。
重み付け信号および対応する２進重み付け値を持つコン
デンサを利用して容量値を同調し、所望のＲＣ積を与え
ている。当業者には代わりの２つの実施態様が明らかで
あろう。第１は、より多くの信号および対応するコンデ
ンサを利用すれば、より広い範囲の部品の値の変動をカ
バーする、あるいはより高い精度を提供できるというこ
とである。第２は、前述のように、対数あるいは線形の
ような、２進数列以外のパターンの容量重みを利用でき
ることである。
【００２７】図４は、本発明による図２の同調回路３０
と共に利用される連続時間フィルタ７０を部分回路図で
示す。フィルタ７０は一般に、抵抗器７１，７２と、演
算増幅器７３と、第１同調コンデンサ部分８０と、第２
同調コンデンサ部分９０を含んでいる。同調コンデンサ
部分８０はコンデンサ８１〜８４、およびスイッチ８５
〜８８を含む。同調コンデンサ部分９０はコンデンサ９
１〜９４、およびスイッチ９５〜９８を含む。
と共に利用される連続時間フィルタ７０を部分回路図で
示す。フィルタ７０は一般に、抵抗器７１，７２と、演
算増幅器７３と、第１同調コンデンサ部分８０と、第２
同調コンデンサ部分９０を含んでいる。同調コンデンサ
部分８０はコンデンサ８１〜８４、およびスイッチ８５
〜８８を含む。同調コンデンサ部分９０はコンデンサ９
１〜９４、およびスイッチ９５〜９８を含む。
【００２８】抵抗器７１はＶＩＮを受信する第１端子
と、第２端子を持つ。抵抗器７２は抵抗器７１の第２端
子に接続した第１端子と、第２端子を持つ。演算増幅器
７３は、抵抗器７２の第２端子に接続した正入力端子
と、負入力端子と、信号ＶＯＵＴを発生し、かつ演算増
幅器７３の負入力端子に接続した出力端子を持つ。同調
コンデンサ部分８０は、演算増幅器７３の出力端子と抵
抗器７１の第２端子の間に接続される。同調コンデンサ
部分８０において、コンデンサ８１〜８４の各々は抵抗
器７１の第２端子に接続した第１端子と、第２端子を持
つ。スイッチ８５は、コンデンサ８１の第２端子に接続
した第１端子と、演算増幅器７３の出力端子に接続した
第２端子を持ち、そして信号Ｂ３によって作動され、あ
るいは閉じられる。スイッチ８６は、コンデンサ８２の
第２端子に接続した第１端子と、演算増幅器７３の出力
端子に接続した第２端子を持ち、そして信号Ｂ２によっ
て作動され、あるいは閉じられる。スイッチ８７は、コ
ンデンサ８３の第２端子に接続した第１端子と、演算増
幅器７３の出力端子に接続した第２端子を持ち、そして
信号Ｂ１によって作動され、あるいは閉じられる。スイ
ッチ８８はコンデンサ８４の第２端子に接続した第１端
子と、演算増幅器７３の出力端子に接続した第２端子を
持ち、そして信号Ｂ０によって作動され、あるいは閉じ
られる。
と、第２端子を持つ。抵抗器７２は抵抗器７１の第２端
子に接続した第１端子と、第２端子を持つ。演算増幅器
７３は、抵抗器７２の第２端子に接続した正入力端子
と、負入力端子と、信号ＶＯＵＴを発生し、かつ演算増
幅器７３の負入力端子に接続した出力端子を持つ。同調
コンデンサ部分８０は、演算増幅器７３の出力端子と抵
抗器７１の第２端子の間に接続される。同調コンデンサ
部分８０において、コンデンサ８１〜８４の各々は抵抗
器７１の第２端子に接続した第１端子と、第２端子を持
つ。スイッチ８５は、コンデンサ８１の第２端子に接続
した第１端子と、演算増幅器７３の出力端子に接続した
第２端子を持ち、そして信号Ｂ３によって作動され、あ
るいは閉じられる。スイッチ８６は、コンデンサ８２の
第２端子に接続した第１端子と、演算増幅器７３の出力
端子に接続した第２端子を持ち、そして信号Ｂ２によっ
て作動され、あるいは閉じられる。スイッチ８７は、コ
ンデンサ８３の第２端子に接続した第１端子と、演算増
幅器７３の出力端子に接続した第２端子を持ち、そして
信号Ｂ１によって作動され、あるいは閉じられる。スイ
ッチ８８はコンデンサ８４の第２端子に接続した第１端
子と、演算増幅器７３の出力端子に接続した第２端子を
持ち、そして信号Ｂ０によって作動され、あるいは閉じ
られる。
【００２９】同調コンデンサ部分９０は演算増幅器７３
の正入力端子とＶＡＧの間に接続されている。同調コン
デンサ部分９０において、コンデンサ９１〜９４の各々
は、演算増幅器７３の正入力に接続した第１端子と、第
２端子を持つ。スイッチ９５は、コンデンサ９１の第２
端子に接続した第１端子と、ＶＡＧに接続した第２端子
を持ち、そして信号Ｂ０に応答して作動され、あるいは
閉じられる。スイッチ９６は、コンデンサ９２の第２端
子に接続した第１端子と、ＶＡＧに接続した第２端子を
持ち、そして信号Ｂ１に応答して作動され、あるいは閉
じられる。スイッチ９７は、コンデンサ９３の第２端子
に接続した第１端子と、ＶＡＧに接続した第２端子を持
ち、そして信号Ｂ２に応答して作動され、あるいは閉じ
られる。スイッチ９８は、コンデンサ９４の第２端子に
接続した第１端子と、ＶＡＧに接続した第２端子を持
ち、そして信号Ｂ３に応答して作動され、あるいは閉じ
られる。
の正入力端子とＶＡＧの間に接続されている。同調コン
デンサ部分９０において、コンデンサ９１〜９４の各々
は、演算増幅器７３の正入力に接続した第１端子と、第
２端子を持つ。スイッチ９５は、コンデンサ９１の第２
端子に接続した第１端子と、ＶＡＧに接続した第２端子
を持ち、そして信号Ｂ０に応答して作動され、あるいは
閉じられる。スイッチ９６は、コンデンサ９２の第２端
子に接続した第１端子と、ＶＡＧに接続した第２端子を
持ち、そして信号Ｂ１に応答して作動され、あるいは閉
じられる。スイッチ９７は、コンデンサ９３の第２端子
に接続した第１端子と、ＶＡＧに接続した第２端子を持
ち、そして信号Ｂ２に応答して作動され、あるいは閉じ
られる。スイッチ９８は、コンデンサ９４の第２端子に
接続した第１端子と、ＶＡＧに接続した第２端子を持
ち、そして信号Ｂ３に応答して作動され、あるいは閉じ
られる。
【００３０】フィルタ７０が図１のフィルタ２０に順に
類似していることは容易に分かるはずである。唯一の相
違はコンデンサ部分８０が図１のコンデンサ２４に代わ
っており、そしてコンデンサ部分９０が図１のコンデン
サ２３に代わっていることである。部分８０と９０にお
けるコンデンサのサイズは、図２の同調回路３０におけ
るコンデンサのサイズに対応する。従って、信号Ｂ３に
よってスイッチされたコンデンサ８１と９４の値は、そ
れぞれ、図２におけるコンデンサ４６の値に等しく、信
号Ｂ２によってスイッチされたコンデンサ８２と９３の
値はそれぞれ、図２のコンデンサ４７の値に等しく、そ
して他も同様である。さらに、抵抗器７１の値は図２の
抵抗器３１の値に等しい。図２の回路３０によって同調
された２進重み付け係数は、図４の対応するスイッチに
与えられて、その極周波数が精密に制御される能動２極
フィルタを提供する。フィルタ７０と関連して利用され
る同調回路３０は、集積回路において同じタイプ、方向
および近接度のものであれば、集積回路抵抗器とコンデ
ンサの値は、許容誤差範囲は広いながらも、非常に正確
に整合する、という特性を利用している。集積回路構成
要素の変動という固有の問題は効果的に克服されて、改
良された連続時間フィルタを提供している。
類似していることは容易に分かるはずである。唯一の相
違はコンデンサ部分８０が図１のコンデンサ２４に代わ
っており、そしてコンデンサ部分９０が図１のコンデン
サ２３に代わっていることである。部分８０と９０にお
けるコンデンサのサイズは、図２の同調回路３０におけ
るコンデンサのサイズに対応する。従って、信号Ｂ３に
よってスイッチされたコンデンサ８１と９４の値は、そ
れぞれ、図２におけるコンデンサ４６の値に等しく、信
号Ｂ２によってスイッチされたコンデンサ８２と９３の
値はそれぞれ、図２のコンデンサ４７の値に等しく、そ
して他も同様である。さらに、抵抗器７１の値は図２の
抵抗器３１の値に等しい。図２の回路３０によって同調
された２進重み付け係数は、図４の対応するスイッチに
与えられて、その極周波数が精密に制御される能動２極
フィルタを提供する。フィルタ７０と関連して利用され
る同調回路３０は、集積回路において同じタイプ、方向
および近接度のものであれば、集積回路抵抗器とコンデ
ンサの値は、許容誤差範囲は広いながらも、非常に正確
に整合する、という特性を利用している。集積回路構成
要素の変動という固有の問題は効果的に克服されて、改
良された連続時間フィルタを提供している。
【００３１】本発明の１局面または態様は、同調回路が
なお、クロック信号に応答して、演算増幅器（３２）の
出力端子を演算増幅器（３２）の負入力端子に結合する
手段（４１）を備えていることである。
なお、クロック信号に応答して、演算増幅器（３２）の
出力端子を演算増幅器（３２）の負入力端子に結合する
手段（４１）を備えていることである。
【００３２】本発明の別の局面は、複数の構成要素の各
々が対応する２進重みを持っていることである。
々が対応する２進重みを持っていることである。
【００３３】本発明のまた別の局面は、複数の構成要素
が複数のコンデンサ（４６，４７，４８，４９）を備え
ていることである。
が複数のコンデンサ（４６，４７，４８，４９）を備え
ていることである。
【００３４】本発明のなお別の局面は、第２基準電圧が
第１基準電圧を超えていることである。
第１基準電圧を超えていることである。
【００３５】本発明のなお別の局面は、基準電圧端子が
アナロググランド電源電圧端子から成ることである。
アナロググランド電源電圧端子から成ることである。
【００３６】本発明のさらに別の局面は、出力端子を結
合する手段（４１）が、演算増幅器（３２）の出力に結
合した第１端子と、演算増幅器（３２）の負入力端子に
結合した第２端子を持つスイッチ（４１）から成り、第
２スイッチはクロック信号によって作動されることであ
る。
合する手段（４１）が、演算増幅器（３２）の出力に結
合した第１端子と、演算増幅器（３２）の負入力端子に
結合した第２端子を持つスイッチ（４１）から成り、第
２スイッチはクロック信号によって作動されることであ
る。
【００３７】本発明のさらに別の局面は、複数のコンデ
ンサ（４６，４７，４８，４９）の選択されたものを結
合する手段（４２，４３，４４，４５）は、各々が演算
増幅器（３２）の出力端子に結合した第１端子と、第２
端子を持ち、そして２進重み付け出力信号の対応する１
つによって作動される第１の複数のスイッチを備えるこ
とである。複数のコンデンサ（４６，４７，４８，４
９）はそれぞれ、第１の複数のスイッチの内の対応する
スイッチの第２端子に結合した第１端子と、演算増幅器
（３２）の負入力端子に結合した第２端子を持ってい
る。
ンサ（４６，４７，４８，４９）の選択されたものを結
合する手段（４２，４３，４４，４５）は、各々が演算
増幅器（３２）の出力端子に結合した第１端子と、第２
端子を持ち、そして２進重み付け出力信号の対応する１
つによって作動される第１の複数のスイッチを備えるこ
とである。複数のコンデンサ（４６，４７，４８，４
９）はそれぞれ、第１の複数のスイッチの内の対応する
スイッチの第２端子に結合した第１端子と、演算増幅器
（３２）の負入力端子に結合した第２端子を持ってい
る。
【００３８】本発明の別の局面は、出力端子を結合する
手段（４１）が、演算増幅器（３２）の出力端子に結合
した第１端子と、前記演算増幅器の負入力端子に結合し
た第２端子を持つ第２スイッチ（４１）を備え、第２ス
イッチはクロック信号によって作動されることである。
手段（４１）が、演算増幅器（３２）の出力端子に結合
した第１端子と、前記演算増幅器の負入力端子に結合し
た第２端子を持つ第２スイッチ（４１）を備え、第２ス
イッチはクロック信号によって作動されることである。
【００３９】本発明のなお別の局面は、連続時間フィル
タ（７０）がなお、入力信号を受信する第１端子と、入
力ノードに結合した第２端子を持つ第３抵抗器（７１）
を備えていることである。
タ（７０）がなお、入力信号を受信する第１端子と、入
力ノードに結合した第２端子を持つ第３抵抗器（７１）
を備えていることである。
【００４０】良好な実施態様に関係して本発明を説明し
てきたが、当業者には、本発明が種々の方法で変更され
得ること、そして上で特に例示し、説明した以外の多く
の実施態様をとり得ることは明らかであろう。例えば、
同調回路３０は種々のフィルタタイプおよび異なる次数
のフィルタと共に利用することができて、ＲＣ時定数に
基づいた受動フィルタおよび能動フィルタと共に動作す
ることができる。各種の逐次近似レジスタ３４を利用す
ることもできる。さらに、異なるタイプのスイッチを利
用することもできる。従って、添付のクレームによっ
て、発明の真の精神と範囲内にある発明のすべての変更
例をカバーしようとするものである。
てきたが、当業者には、本発明が種々の方法で変更され
得ること、そして上で特に例示し、説明した以外の多く
の実施態様をとり得ることは明らかであろう。例えば、
同調回路３０は種々のフィルタタイプおよび異なる次数
のフィルタと共に利用することができて、ＲＣ時定数に
基づいた受動フィルタおよび能動フィルタと共に動作す
ることができる。各種の逐次近似レジスタ３４を利用す
ることもできる。さらに、異なるタイプのスイッチを利
用することもできる。従って、添付のクレームによっ
て、発明の真の精神と範囲内にある発明のすべての変更
例をカバーしようとするものである。
【００４１】
【発明の効果】以上のように、本発明によれば、構成要
素の許容誤差範囲が広くても、高精度を有する連続時
間、線形フィルタが実現できる。
素の許容誤差範囲が広くても、高精度を有する連続時
間、線形フィルタが実現できる。
【図１】従来技術において既知の通常の２極フィルタを
示す部分的回路図である。
示す部分的回路図である。
【図２】本発明による同調回路を示す部分的回路図であ
る。
る。
【図３】図１の回路に使用されている逐次近似レジスタ
を示す部分的回路図である。
を示す部分的回路図である。
【図４】本発明による図１の同調回路と共に利用される
連続時間フィルタを示す部分的回路図である。
連続時間フィルタを示す部分的回路図である。
３０ 同調回路 ３１ 抵抗 ３２ 演算増幅器 ３３ 比較器 ３４ 逐次近似レジスタ ４０ 同調部 ４１，…，４５ スイッチ ４６，…，４９ 容量
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03H 11/04
Claims (4)
- 【請求項１】 連続時間フィルタ（７０）のための同調
回路（３０）であって、 第１基準電圧を受信する正入力端子と、負入力端子と、
出力端子を持つ演算増幅器（３２）と、 前記演算増幅器（３２）の前記出力端子に結合した正入
力端子と、第２基準電圧を受信する負入力端子と、出力
電圧を発生する出力端子を持つ比較器（３３）と、 前記比較器（３３）の前記出力端子に結合した入力端子
を持ち、前記出力信号の引続くサンプル値に対応する複
数の選択信号を発生する逐次近似レジスタ（３４）と、 基準電圧端子と前記演算増幅器（３２）の前記負入力端
子の間に結合された抵抗手段（３１）と、 前記演算増幅器（３２）の前記出力端子と前記演算増幅
器（３２）の前記負入力端子の間に結合された容量手段
（４０）と、 前記複数の選択信号に対応し、かつそれらによって付勢
される複数の構成要素を含む、前記抵抗手段（３１）と
前記容量手段（４０）の１つ、 を備えていることを特徴とする連続時間フィルタのため
の同調回路。 - 【請求項２】 連続時間フィルタ（７０）のための同調
回路（３０）であって、 第１基準電圧を受信する正入力端子と、抵抗器（３１）
を通して電源電圧端子に結合した負入力端子と、出力端
子を持つ演算増幅器（３２）と、 前記演算増幅器（３２）の前記出力端子に結合した正入
力端子と、第２基準電圧を受信する負入力端子と、出力
電圧を発生する出力端子とを持った比較器（３３）と、 前記比較器（３３）の前記出力端子に結合した入力端子
を持ち、前記出力信号の引続くサンプル値に応答して複
数の２進重み付け出力信号を発生する逐次近似レジスタ
（３４）と、 前記２進重み付け出力信号のアクティベイトされたもの
に応答して前記２進重み付け出力信号に対応する２進重
みを持つ複数のコンデンサ（４６，４７，４８，４９）
のうちの選択されたものを結合する手段（４２，４３，
４４，４５）であって、これらのコンデンサ（４６，４
７，４８，４９）は前記演算増幅器（３２）の前記出力
端子と前記演算増幅器（３２）の前記負入力端子の間に
結合されているものと、そしてクロック信号に応答し
て、前記演算増幅器（３２）の前記出力端子を前記演算
増幅器（３２）の前記負入力端子に結合する手段（４
１）と、 を備えていることを特徴とする連続時間フィルタのため
の同調回路。 - 【請求項３】 連続時間フィルタ（７０）であって、 正と負の入力端子と、第１演算増幅器の前記負入力端子
に結合されかつそこでろ波した出力信号を発生する出力
端子とを持つ第１演算増幅器（７３）と、 入力ノードに結合した第１端子と、前記第１演算増幅器
（７３）の前記正入力端子に結合した第２端子を持つ抵
抗器（７２）と、 複数の２進重み付け出力信号に応答して、前記入力ノー
ドと前記第１演算増幅器（７３）の前記出力端子の間に
第１の複数の２進重み付けコンデンサを選択的に結合す
る第１フィードバック手段（８０）と、 前記複数の２進重み付け信号に応答して、前記第１演算
増幅器（７３）の前記正入力端子と電源電圧端子の間に
第２の複数の２進重み付けコンデンサを選択的に結合す
る第２フィードバック手段（９０）と、そして前記２進
重みを与えるための同調手段（２０）であって、 前記電源電圧端子に結合した第１端子と、第２端子を持
つ第２抵抗器（３１）、 第１基準電圧を受信する正入力端子と、前記第２抵抗器
（３１）の前記第２端子に結合した負入力端子と、出力
端子を持つ第２演算増幅器（３２）、 前記第２演算増幅器（３２）の前記出力端子に結合した
正入力端子と、第２基準電圧を受信する負入力端子と、
出力端子とを持つ比較器（３３）、 前記比較器の前記出力端子に結合した入力端子を持ち、
前記出力信号の引続くサンプル値に応答して前記複数の
２進重み付け出力信号を発生する逐次近似レジスタ（３
４）、 前記第２演算増幅器（３２）の前記出力端子と前記第２
演算増幅器（３２）の前記負入力端子の間で、前記２進
重み付け出力信号のアクティベイトされたものに応答し
て、前記２進重み付け出力信号に対応する２進重みを持
つ複数のコンデンサ（４６，４７，４８，４９）の内の
選択されたものを結合する手段（４２，４３，４４，４
５）、およびクロック信号に応答して、前記第２演算増
幅器（３２）の前記出力端子を前記第２演算増幅器（３
２）の前記負入力端子に結合する手段（４１）、 を備えた同調手段（２０）と、 を備えていることを特徴とする前記連続時間フィルタ
（７０）。 - 【請求項４】 その周波数応答特性を定める少なくとも
１つの抵抗器（７２）と少なくとも１つのコンデンサ
（８０）とを持つ連続時間フィルタ（７０）を同調する
方法であって、 対応する複数の２進重み付け信号によって選択的に付勢
される複数の２進重み付けコンデンサ（４６，４７，４
８，４９）を提供する段階と、 以前に付勢されていない前記２進重み付けコンデンサの
うちの最大のものである、前記２進重み付けコンデンサ
（４６，４７，４８，４９）の１つを付勢する段階と、 所定時間期間の間、前記付勢された２進重み付けコンデ
ンサを通る基準電流を積分して、第１出力信号を発生す
る段階であって、前記基準電流は所定抵抗値によって分
割された第１基準電圧によって決定されるものと、 第２基準電圧を超え前記第１出力信号に応答して、第２
出力信号を発生する段階と、 前記第２出力信号に応答して、前記付勢された２進重み
付けコンデンサに対応する２進重み付け信号をセットす
る段階と、 前記の付勢し、積分し、第２出力信号を発生し、そして
セットする段階を、前記複数の２進重み付け信号の各残
りのものに対して引続き繰返す段階と、そして前記２進
重み付け信号を連続時間フィルタ（７０）における対応
する複数のコンデンサ（８１，８２，８３，８４）に印
加する段階と、 を具備することを特徴とする連続時間フィルタを同調す
る方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US783,608 | 1991-10-28 | ||
| US07/783,608 US5187445A (en) | 1991-10-28 | 1991-10-28 | Tuning circuit for continuous-time filters and method therefor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05235693A JPH05235693A (ja) | 1993-09-10 |
| JP3100482B2 true JP3100482B2 (ja) | 2000-10-16 |
Family
ID=25129832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04311322A Expired - Lifetime JP3100482B2 (ja) | 1991-10-28 | 1992-10-27 | 連続時間フィルタのための同調回路および方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5187445A (ja) |
| EP (1) | EP0539684B1 (ja) |
| JP (1) | JP3100482B2 (ja) |
| DE (1) | DE69223218T2 (ja) |
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| US5391999A (en) * | 1993-12-02 | 1995-02-21 | Motorola Inc. | Glitchless switched-capacitor biquad low pass filter |
| US5608665A (en) * | 1995-10-03 | 1997-03-04 | Wyszynski; Adam S. | Self-tuned, continuous-time active filter |
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-
1991
- 1991-10-28 US US07/783,608 patent/US5187445A/en not_active Expired - Lifetime
-
1992
- 1992-08-24 DE DE69223218T patent/DE69223218T2/de not_active Expired - Fee Related
- 1992-08-24 EP EP92114385A patent/EP0539684B1/en not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| JPH05235693A (ja) | 1993-09-10 |
| US5187445A (en) | 1993-02-16 |
| EP0539684B1 (en) | 1997-11-19 |
| DE69223218T2 (de) | 1998-04-02 |
| DE69223218D1 (de) | 1998-01-02 |
| EP0539684A1 (en) | 1993-05-05 |
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