JPH0119653B2 - - Google Patents

Description

請求の範囲 １ 楕円型電子フイルタにおいて、フイルタされ
るべき入力電圧源に接続されており且つ第１スイ
ツチトキヤパシタ手段を具備する入力手段、第１
電圧源へ接続した非反転入力端と前記入力手段へ
接続した反転入力端と出力端とを持つた第１積分
演算増幅器、前記第１積分演算増幅器の前記反転
入力端と前記第１積分演算増幅器の前記出力端と
の間に接続した第１コンデンサを具備する第１フ
イードバツク手段、前記第１積分演算増幅器の前
記反転入力端と前記第１積分演算増幅器の前記出
力端との間に接続された第２スイツチトキヤパシ
タ手段を具備する第２フイードバツク手段、前記
第１電圧源へ接続した非反転入力端と反転入力端
と出力端とを持つた第２積分演算増幅器、前記第
２積分演算増幅器の前記反転入力端と前記第２積
分演算増幅器の出力端との間に接続された第２コ
ンデンサを具備する第３フイードバツク手段、前
記第１積分演算増幅器の前記出力端と前記第２積
分演算増幅器の前記反転入力端との間に接続され
た第３スイツチトキヤパシタ手段を具備する第１
接続手段、前記第１積分演算増幅器の前記反転入
力端と前記第２積分演算増幅器の前記出力端との
間に接続した第４スイツチトキヤパシタ手段を具
備する第４フイードバツク手段、前記第１電圧源
に接続した非反転入力端と反転入力端と出力端と
を持つた第３積分演算増幅器、前記第３積分演算
増幅器の前記反転入力端と前記第３積分演算増幅
器の前記出力端との間に接続した第３コンデンサ
を具備する第５フイードバツク手段、前記第３積
分演算増幅器の前記出力端と前記第３積分演算増
幅器の前記反転入力端との間に接続した第５スイ
ツチトキヤパシタ手段を具備する第６フイードバ
ツク手段、前記第３積分演算増幅器の前記反転入
力端と前記第２積分演算増幅器の前記出力端との
間に接続した第６スイツチトキヤパシタ手段を具
備する第２接続手段、及び前記第１積分演算増幅
器の前記出力端と前記第３積分演算増幅器の前記
反転入力端との間に接続した第４コンデンサ、を
有しており、前記第１乃至第６スイツチトキヤパ
シタ手段の各々が、交流２相クロツク源の第１相
を表す第１クロツク信号によつて駆動される２個
のMOSFETスイツチング装置を具備しており且
つ前記第１クロツク信号に対して相補的な第２ク
ロツク信号によつて駆動される別の２個の
MOSFET装置を具備しており、その際に、系内
の浮遊容量が接地され且つ前記演算増幅器による
積分動作に影響を与えることが無く、前記入力源
からのアナログ電圧がサンプルデータ信号に変換
され且つ前記第３積分演算増幅器から出力電圧が
発生され、前記出力電圧は予め選択した帯域にお
ける周波数を有するものであることを特徴とする
楕円型電子フイルタ。

２ 特許請求の範囲第１項において、Ｚ領域にお
ける伝達関数の零点は全て単位円上に位置されて
おり、その際に予め選択した零点周波数において
無限の損失を与えることを特徴とする楕円型電子
フイルタ。

３ 特許請求の範囲第１項において、フイルタ回
路の伝達関数が、 H₀（ｚ）＝−α₃α₄／（１＋α₁）（１＋α₆）×〔Z²−
Ｚ（２−α₂α₅／α₄）＋１〕／〔Ｚ−１／１＋α₆〕Z²
−（２＋α₁−α₁′α₂）／１＋α₁＋１／１＋α₁ なる式によつて表されることを特徴とする楕円型
電子フイルタ。

４ 特許請求の範囲第１項において、前記各スイ
ツチトキヤパシタ手段における前記４個の
MOSFETの２個は接地接続されており且つそれ
らの夫々のゲート上における同一のクロツク相に
よつて制御されることを特徴とする楕円型電子フ
イルタ。

５ 特許請求の範囲第１項において、前記各スイ
ツチトキヤパシタ手段における前記４個の
MOSFETの２個は接地接続されており且つそれ
らの夫々のゲート上における反対のクロツク相の
信号によつて制御されることを特徴とする楕円型
電子フイルタ。

６ 特許請求の範囲第１項において、前記第１電
圧源が接地であることを特徴とする楕円型電子フ
イルタ。

７ 特許請求の範囲第１項において、前記各スイ
ツチトキヤパシタ手段は、第１プレートと第２プ
レートとを持つたコンデンサと、第１乃至第
4MOSFETとを有しており、前記各MOSFET
は、ソースとドレインとゲートとを持つており、
前記第1MOSFETのゲートは基準電圧へ接続さ
れており、前記第1MOSFETのドレイン及び前
記第2MOSFETのソースは前記コンデンサの前
記第１プレートへ接続されており、前記第
2MOSFETのドレインは前記スイツチトキヤパ
シタ手段の出力リードであり、前記第
3MOSFETのソースは前記スイツチトキヤパシ
タの入力リードであり、前記第3MOSFETのド
レイン及び前記第4MOSFETのソースは前記コ
ンデンサの前記第２プレートに接続されており、
前記第4MOSFETのドレインは前記基準電圧へ
接続されており、その場合に、前記第１及び第
3MOSFETのゲートは第１クロツク信号によつ
て駆動され、且つ前記第２及び第4MOSFETの
ゲートは第２クロツク信号によつて駆動され、前
記第２クロツク信号は前記第１クロツク信号と相
補的であることを特徴とする楕円型電子フイル
タ。

発明の背景 本発明は、電子フイルタに関するもので、更に
詳細には、集積回路装置として具現化するのに適
したスイツチトキヤパシタを有する楕円状態可変
の改良型フイルタ回路に関するものである。

1978年９月８日出願で出願番号第940473号の米
国特許出願において、直列接続させた３個の演算
増幅器を有しスイツチトキヤパシタを使用する楕
円型フイルタ回路に付いて記載してある。この回
路では、２番目の演算増幅器の出力端と１番目の
演算増幅器の入力端（これは回路の入力端でもあ
る）との間にフイードバツク接続を使用すると共
に、入力電圧源及び１番目の演算増幅器の出力端
からフイードホワード接続を使用するものであ
る。これらのフイードホワード信号は２番目の演
算増幅器からの出力と結合される。種々の演算増
幅器への入力を制御する為に前記回路内でスイツ
チトキヤパシタは、全て、予め定められた周波数
で操作される２相クロツクドライバに接続されて
いる。この様なフイルタ回路の伝達関係において
は、Ｚ領域内（零点）が単位円上にあり、従つて
零点周波数において無限の減衰が得られることが
基本である。

従来の回路においては、伝達関数の零点は正確
なコンデンサ比を選択することによつて単位円上
に強制的に合わさせていた。従つて、仮にコンデ
ンサ値が計算された設計値から変化してコンデン
サ比が少量ズレたとしても、零点の点は正確に単
位円上にあるのではなくその内側か外側かに移動
する。このことは、零点周波数で無限の減衰を与
えず、しかも、周波数対損失曲線に所望のシヤー
プなロールオフを与えることのないフイルタ周波
数応答特性としていた。本発明は、コンデンサ比
の如何に拘わらず零点周波数で無限の減衰を有す
るフイルタ回路を提供することによつて上記問題
を解決するものである。

従来のスイツチトキヤパシタを有するフイルタ
における別の問題点、特により大型のモノリシツ
クな集積回路内に組み込む場合の問題点は、寄生
容量に敏感であるということである。所謂“浮
遊”コンデンサは、スイツチの接合容量や典型的
なデバイス構成に存在するライン基板容量で形成
される。周波数応答特性は、コンデンサ比の誤差
に比較的高度に敏感であるから、この様な浮遊容
量の効果を除去するか減少させる為には所要の回
路コンデンサを比較的大型に作ることが必要であ
つた。この様な浮遊ないし寄生容量は主に接合型
容量であるから、電圧依存性であると共に非線型
性であり、従つてフイルタ内で調波歪を発生する
いう付加的な欠点がある。本発明は、浮遊コンデ
ンサの効果を完全に除去することによつて上記問
題を解決し、通常の回路コンデンサを最小の寸法
とすることを可能にすると共に基本的なチツプ面
積を節約し、しかも調波線型性を増加させてフイ
ルタ特性を改善するものである。

発明の簡単な要約 本発明によるフイルタ回路は、交流クロツク信
号で制御されフイードホワード構成内に１個のコ
ンデンサを有する１連のスイツチトキヤパシタを
介して持続された第１、第２及び第３の演算増幅
器を有するものである。回路入力は、例えばアナ
ログ電圧源から、クロツク動作されるMOSスイ
ツチとコンデンサとを介して第１演算増幅器に供
給される。第１演算増幅器の出力は、第２演算増
幅器の入力端に接続されたコンデンサ及びフイー
ドホワード構成における別のコンデンサを介して
第３演算増幅器の入力端に供給される。第２演算
増幅器の出力は、コンデンサを介して第３演算増
幅器の入力端に供給されると共に、フイードバツ
ク・ループとしてコンデンサを介して第１演算増
幅器の入力端に供給される。この構成によつて、
回路伝達関数の分子の零点を、種々のコンデンサ
の比とは無関係に常に“Ｚ”領域内の単位円上に
存在させることができる。従つて、零点周波数で
無限の減衰が得られ、高精度の回路の周波数応答
特性を確保している。

回路内の各スイツチトキヤパシタは、交流クロ
ツク信号で制御されるMOSスイツチで制御され、
該コンデンサ及びスイツチは浮遊容量の影響を取
り除く為に付加スイツチ要素を介して接地接続さ
れている。このMOSスイツチの１形態としては、
同一のクロツクで制御されるスイツチ要素間にコ
ンデンサを設け、該コンデンサの対抗プレートを
付加スイツチ要素（逆のクロツク相で制御され
る）を介して接地接続されている。従つて、該コ
ンデンサの１方のプレートが１方のクロツク相で
充電されると、浮遊容量も又充電されるが、次
の、即ち、逆のクロツク相になると、浮遊容量は
集積される電荷の１部を形成する代わりに接地電
位になる。MOSスイツチの第２の形態において
は、スイツチ要素間の前記コンデンサを反対のク
ロツク相に接続させる。この場合には、浮遊容量
は前記コンデンサから一時的に幾らかの電荷を得
るが、内側のスイツチ要素がオンすると増幅器コ
ンデンサに流してしまう。従つて、この様な短時
間の過渡現象は回路動作に影響を与えるものでは
ない。この様に回路全体にわたり２重スイツチ部
分を設けるので、フイルタの性能は全ての浮遊容
量とは全く独立したものとなる。

要するに、スイツチトキヤパシタを有するタイ
プの改良した楕円型フイルタを提供することが本
発明の一般的目的である。更に詳細に言えば、本
発明の目的は、(1)モノリシツク集積回路装置内の
全ての寄生要素から影響を受けず、(2)コンデンサ
比誤差に比較的に影響を受けない周波数応答特性
を有し、(3)零点が本来的に単位円上に存在し、零
点周波数で無限大の損失を発生する伝達関数を有
し、(4)極とは無関係に零点が得られる伝達関数を
有し、(5)従来考案された同等のフイルタ装置と比
べより小さなシリコン面積で足りる集積回路装置
の１部として製造可能であり、(6)同じ伝達関数に
対して同じタイプの従来のフイルタよりも少数の
コンデンサを使用するフイルタ回路を提供するこ
とである。

本発明のその他の目的、利点及び特徴は、添付
図面を参考に詳記する以下の１実施例の記載から
明らかになるであろう。

【図面の簡単な説明】

第１図は従来技術の積分器の回路図、 第２図は浮遊容量を除去する為のスイツチを有
する積分器構成の回路図、 第３図は浮遊容量を除去する為の別のスイツチ
構成を有する積分器の回路図、 第４図は本発明の原理を実施化したフイルタの
回路図、 第４Ａ図は第４図の回路を動作させるクロツク
φ及びのタイミング線図、である。

実施例の詳細な説明 図面を参照すると、第１図はシイミユレートし
たラダーフイルタ用の従来技術において使用され
たタイプの基本的な積分器を示している。ここ
で、入力電圧V_ioは、ゲートを交流クロツク相φ
に接続した第1MOSスイツチを介し、更に、ゲー
トを反対のクロツク相に接続した第２スイツチ
を介して積分用演算増幅器の負入力端に供給され
る。これら２つのスイツチ要素間の接続点からコ
ンデンサαCを有する配線が延在し接地している。
点線は、コンデンサαCの上部プレートから接地
接続される浮遊容量C_P1を表わしている。

この積分器の伝達関数（C_P1＝０として）は、 Ｈ（Ｚ）＝Vout（ｚ）／V_io（ｚ）＝−α／−１(1)
この積分器部分は多くの浮遊容量効果から影響
を受けない。というのは、殆んど全ての節点から
接地へのインピーダンスは極めて低いからであ
る。然しながら、αCの上部プレートから接地へ
の浮遊容量C_P1はαCと並列であるので、式(1)にお
いてαをα＋C_P1／Ｃに変化させる。これにより
αCの下限、即ちこの段によつて占有される全ダ
イ面積の下限を確立する。更に、C_P1は非線形な
ｐ−ｎ接合容量を有するので、フイルタの調波歪
を発生させる。

寄生容量C_P1で発生される不正確さや非線形性
を避ける為に、C_P1の影響を受けない異なつた
MOSスイツチ構成を使用した２つの別の積分器
段が開発された。その第１の回路を第２図に示し
てある。ここで、入力電圧V_ioは、第1MOSスイ
ツチＱ１を介してコンデンサαCの１方のプレー
トからの第１接続点に接続されており、該コンデ
ンサの他方のプレートは第２接続点に接続されて
いる。この第２接続点から延在する１つの配線は
スイツチＱ３を介して接地接続されており、該ス
イツチＱ３は前記第１スイツチと同じクロツク相
で制御される。又、前記第２接続点からの別の配
線は別のスイツチＱ４を介して積分用演算増幅器
の負入力端に接続されている。スイツチＱ４と前
記第１接続点に接続された別のスイツチＱ２は、
交流クロツク信号で制御される。負記号が無いと
いうこと以外は、この段は、第１回のものと同じ
伝達関数を有する。然しながら、この場合には、
何れの浮遊容量も動作に影響を与えることがな
い。実際に、C_P1は入力電圧源から単に吸収し接
地に放電するだけである。浮遊容量C_P2は一時的
に（Ｑ３がオフした時）αCから幾らかの電荷を
得るが、Ｑ４がオンした後に電荷をコンデンサＣ
に送り出す。従つて、この短時間の過度現象を除
いては、浮遊容量C_P2は当該段の動作に影響を及
ぼすことはない。

第３図は浮遊容量を取り除く為の別のスイツチ
ング回路で、直列（分路ではなく）接続したスイ
ツチ動作されるコンデンサを使用した反転積分器
に応用した場合を示している。この場合、入力電
圧V_ioは、コンデンサαCの１端側に接続された第
1MOSスイツチＱ１に供給される。該コンデンサ
αCの他端側は別のスイツチＱ３を介して積分演
算増幅器の負入力端に接続されている。これら最
初の２つのスイツチは同じクロツク相に接続さ
れている。

コンデンサαCの両端側に接続して１対の接地
接続されたスイツチＱ２及びＱ４が設けられてお
り、これらのスイツチは別のクロツク相φで制御
される。浮遊容量C_P1，C_P2及びC_ioは点線で示し
てある。この回路の動作は次の如くである。クロ
ツク相φがφ＝１、即ち“オン”の場合、Ｑ２と
Ｑ４はコンデンサαCを放電させると共に浮遊コ
ンデンサC_P1とC_P2とを放電させる。クロツク相φ
がゼロになると、スイツチＱ１及びＱ３を介して
コンデンサαC及びC_P1がV_ioに充電される。一方、
コンデンサC_P2及びC_ioは略々接地状態に維持され
る。従つて、この場合も、浮遊容量C_P1のみが入
力電圧源から電荷を吸収するが、積分器のコンデ
ンサＣで積分される全電荷はコンデンサαCで供
給され、浮遊コンデンサは回路動作に関与しな
い。

第４図を参照すると、楕円型フイルタ１０は入
力（V_io）を受け入れる為の第１演算増幅器１２
と、第２ないしは中間演算増幅器１４と、フイル
タ出力（V₃）を発生する第３演算増幅器１６と
を有する。この図においては、回路を構成する場
合に通常起こる浮遊接合及びライン容量は夫々の
箇所に点線で示してある。

フイルタされるべき入力信号電圧（V_io）を、
例えばアナログ音声信号から、ゲートを周期的ク
ロツク電圧に接続したMOS装置で形成したス
イツチ１８に供給する。第４Ａ図のタイミング線
図に示す如く、交流クロツク信号φ及びは、適
当な外部源又はチツプ上の発振器から所定の周波
数（例えば、128KHz）で供給される。

スイツチング構成に関しては、第２図に示した
如く、MOSスイツチ１８は、ゲートを交流クロ
ツク電圧φに接続した同様のMOSスイツチ２０
に直列接続されている。

ゲートを夫々クロツク及びφに接続した同様
の１対のMOSスイツチ２２及び２４は直列接続
されており、又演算増幅器１２の負入力端に接続
された配線２６に接続されている。３つの演算増
幅器の正入力端は全て接地接続されている。スイ
ツチ１８と２０との間に１端を接続し、他端をス
イツチ２２と２４との間に接続すると共にコンデ
ンサ３０（α₃C₁とも示される）の両側に接続さ
れて配線２８が設けられている。従つて、クロ
ツクパルスに対して入力V_ioはコンデンサ３０に
供給貯蔵され、次のφクロツクパルスに対して貯
蔵されたV_io電荷は演算増幅器１２の負入力端に
供給される。

演算増幅器１２は出力V₁を供給する出力用配
線３２を有する。入力用配線２６及び出力用配線
３２から分岐して１対の配線３４及び３６が設け
られている。配線３４及び３６の間の第１配線３
８に接続してフイードパツク・コンデンサ４０
（C₁）が設けられており、一方配線３４及び３６
の間の第２配線４２に接続して別のコンデンサ４
４（α₁C₁）が設けられている。コンデンサ４４
の１端側の配線４２に接続してMOSスイツチ４
６が設けられており、該スイツチ４６の他方のソ
ースないしドレイン端子は分岐配線３４に接続さ
れ、そのゲートはφクロツクに接続されている。
スイツチ４６は第３図に示したスイツチング構成
の１部である。従つて、コンデンサ４４の他端側
には別のスイツチ４８が設けられており、該スイ
ツチ４８のソース端子及びドレイン端子は配線４
２及び３６に接続され、そのゲートはφクロツク
に接続されている。さて、コンデンサ４４の両側
の配線４２に接続して別の１対の分岐配線５０及
び５２が設けられており、その各々は、夫々、１
対のMOSスイツチ５４及び５６のソースないし
ドレイン端子に接続されている。これらスイツチ
５４及び５６の他のソースないしドレイン端子は
接地され、夫等のゲートは両方共クロツク源に
接続されている。これらのスイツチは、以下説明
する如く、回路のこの部分における浮遊容量の除
去を制御する。

配線３２上の演算増幅器１２の出力V₁は、ゲ
ートをクロツクに接続したMOSスイツチ５８
に供給される。このスイツチ５８は、第２図に示
したタイプの別のスイツチング回路網であり、配
線６０によつてゲートをφクロツクに接続した別
のMOSスイツチ６２に接続されている。配線６
０と配線６２とを相互接続すると共にコンデンサ
６８（α₂C₂）の両端側に接続して配線６６が設
けられている。配線６４は、２個のMOSスイツ
チ７０及び７２に接続されており、これらスイツ
チのゲートは、夫々、クロツク及びφクロツク
に接続されている。

スイツチ７２は、配線７４を介して第２演算増
幅器１４の負入力端に接続されている。演算増幅
器１４の出力（V₂）は接続点７８に接続された
配線７６に供給される。この接続点から延在して
フイードバツク配線８０が設けられており、コン
デンサ８２（C₂）の１端側に接続され、その他
端側は入力用配線７４に接続されている。接続点
７８から延在して別のフイードバツク配線８４が
MOSスイツチ８６の１端に接続されており、そ
の他端はスイツチ動作されるコンデンサ８８
（α₁′C₁）の１端側に配線９０を介して接続されて
いる。このコンデンサの他端側はスイツチ９２の
１端に接続されており、その他端は配線９４を介
して第１演算増幅器１２の入力用配線２６に接続
されている。スイツチ８６及び９２のゲートは両
方共φクロツク源に接続されており、第３図に示
したタイプのスイツチング構成の１部を形成して
いる。従つて、コンデンサ８８の両側で配線９０
から１対の分岐配線９６及び９８が延在されてお
り、これら分岐配線は１対のMOSスイツチ１０
０及び１０２に夫々接続されている。これらスイ
ツチのゲートはクロツク源に接続されており、
又他方のソースないしドレイン端子は浮遊容量を
除去する手段として接地接続されている。

同様なスイツチング構成が第２演算増幅器１４
からの出力（V₂）に対して設けられている。即
ち、MOSスイツチ１０４が接続点７８に接続さ
れると共に相互配線１０６に接続されており、該
相互配線１０６は別のスイツチ１０８の１端に接
続される一方その他端は配線１１０を介して演算
増幅器１６の負入力端に接続されている。スイツ
チ１０４及び１０８のゲートは両方共φクロツク
に接続されている。配線１０６はコンデンサ１１
２（α₅C₃）の両端に接続されており、該コンデ
ンサの両端の配線１０６から延在して１対の分岐
配線１１４及び１１６が設けられていて、これら
分岐配線は別の１対のMOSスイツチ１１８及び
１２０に夫々接続されている。これら別の１対の
MOSスイツチのゲートはクロツクに接続され
ており、夫等の他端は接地接続されている。

第１演算増幅器１２の出力端から延在し分岐配
線３６を介してフイードホワード配線１２２を設
けてあり、該配線１２２はコンデンサ１２４
（α₄C₃）の１端側に接続され、又その他端側は配
線１２６によつて第３演算増幅器１６の入力用配
線１１０に接続されている。

第１演算増幅器と同様な構成において、第３演
算増幅器は出力用配線１２８を有すると共に、該
配線から分岐するフイードバツク配線１３０を有
する。配線１３０と配線１２６との間に接続して
フイードバツク配線１３２を設けてあり、該フイ
ードバツク配線はコンデンサ１３４（C₃）の両
側に接続されている。更に、配線１２６と１３０
との間に接続して１対のMOSスイツチ１３６と
１３８とが設けられており、これらスイツチは配
線１４０で相互接続され、又コンデンサ１４２
（α₆C₃）の両側に接続されている。これらのスイ
ツチは第３図に示したスイツチング構成の１部を
形成しており、スイツチ１３６及び１３８のゲー
トはφクロツク源に接続されている。コンデンサ
１４２の両側で配線１４０から分岐して設けた１
対の配線１４４及び１４６は、１対のMOSスイ
ツチ１４８及び１５０の１端子に夫々接続されて
いる。これらのスイツチのゲートはクロツクに
接続されており、又他端子は接地接続されてい
る。

第１図に示した様に、本質的な接合容量現象や
従来の集積回路構造で発生するライン容量によつ
て回路１０の異なつた箇所に種々の浮遊コンデン
サが形成される。この様な浮遊コンデンサの各々
を夫等が発生しそうな場所付近に点線で示してあ
り、これらの各場合に、夫等の回路動作への影響
及び演算増幅器の積分機能への影響は各スイツチ
トキヤパシタに対し１対のスイツチを付加するこ
とで取り除いている。即ち、例えば、入力スイツ
チ部分において、コンデンサ３０の両側にある
MOSスイツチ２０及び２４の端子近傍には、通
常、浮遊コンデンサが存在する。クロツクがオ
ンでスイツチ１８が閉成されると、下方の浮遊コ
ンデンサはコンデンサ３０と共に充電される。然
しながら、交流φクロツク相が発生すると、下方
の浮遊コンデンサは次のクロツクサイクルでコ
ンデンサ３０に影響を与える代わりに接地状態に
放電される。上方の浮遊コンデンサについても同
様の事が起こり、この場合にはスイツチ２２を介
してクロツクサイクルで接地状態に放電され、
その際に演算増幅器１２への入力用配線系内のコ
ンデンサ３０の放電のみを起こさせる。クロツク
サイクルが変化する毎に全ての浮遊コンデンサに
付いて同様の接地動作が行なわれる。

次に、回路１０の動作に付き説明すると、２相
の非オーバーラツプ型クロツクが所定の周波数で
スイツチング用MOSFETにφ及びのパルスを
連続的に供給するものとし、ｔ＝（ｎ−１）ｔに
おける演算増幅器１２の出力V₁（ｔ）をV₁（ｎ−
１）とする。クロツク相φが“オン”となる時間
（ｎ−１）ｔにおいて、フイードホワード配線１
２２内のコンデンサ１２４（α₄C₃）はV₁（ｎ−
１）に維持され、コンデンサ６８（α₂C₂）及び
３０（α₃C₁）は夫々V₁（ｎ−１）及びV_io（ｎ−
１）に充電され、一方コンデンサ４４（α´₁C₁），
８８（α₁C₁），１１２（α₅C₃）及び１４２
（α₆C₃）はゼロに放電される。さて、クロツクφ
がゼロになりが“オン”になると、コンデンサ
８６及び１１２はV₂（ｎ）に充電されると共に、
コンデンサ４４及び１２４はV₁（ｎ）に充電さ
れ、一方コンデンサ３０及び６８の電荷はコンデ
ンサC₁及びC₂に夫々導入される。これに相当す
る電荷保存方程式は以下の通りである。

C₁V₁（ｎ）＝C₁V₁（ｎ−１）−α₁V₁（ｎ） −α₁′V₂（ｎ）＋α₃V_io（ｎ−１） C₂V₂（ｎ）＝C₂V₂（ｎ−１） ＋α₂C₂V₁（ｎ−１） C₃V₃（ｎ）＝C₃V₃（ｎ−１） −α₆C₃V₃（ｎ−１）−α₅C₃V₂（ｎ） −α₄C₃〔V₁（ｎ）−V₁（ｎ−１）〕 一方、上式の両側にｚ変換を行なうと次式を得
る。

V₁（ｚ）〔（１＋α₁）−z^-1〕 ＝−α₁′V₂（ｚ）＋α₃z^-1V_io（ｚ） 式２ V₂（ｚ）〔１−z^-1〕＝α₂z^-1V₁（ｚ） 式３ V₃（ｚ）〔（１＋α₆）−z^-1〕 ＝−α₅V₂（ｚ）−α₄V₁（ｚ）（１−z^-1） 式４ 上式２乃至４を結合すると次の回路伝達関数が
得られる。

H₀（ｚ）＝−α₃α₄／（１＋α₁）（１＋α₆）×〔z²−
ｚ（２−α₂α₃／α₄）＋１〕／〔ｚ−１／１＋α₆〕z²
−ｚ（２＋α₁−α₁′α₂）／１＋α₁＋１／１＋α₁式
５ 上式５は、図面に示し前述した回路構成で与え
られ、２つの複素共役極と、１つの実極と、２つ
の複素共役零点とを有する３次の楕円型フイルタ
特性を表わす数式である。回路１０の重要な特徴
を構成する上式の伝達関数における重要で独特な
こととしては零点の大きさはコンデンサ値α_i（こ
こで、“ｉ”は１，２，……をとる）によつては
影響されず、全てのα_iの値に対して単位円上に滞
まるということである。伝達関数（式５）におい
て、零点の大きさは分子中の２次のフアクターの
定数項であり、それはコンデンサ値がどうであろ
うと常に“１”である。

本発明に基づく上述の伝達関数を有するフイル
タを実際に構成する場合には、ｚ＝e^j〓に対する
｜Ｈ（ｚ）｜が所望のフイルタの周波数特性に近似
する様にα_iに対し適切な値を選択することが必要
である。種々のコンデンサに対するこれらのα_iの
値は当業者等に良く知られた手順で決定すれば良
い。

コンデンサ要素に対し適切な値を選択した場合
には、回路１０は単位円上に零点を有し、従つて
零点周波数で無限の減衰を有するフイルタを提供
するものである。更に、上述した如くスイツチ要
素を使用して全ての浮遊コンデンサを取り除くこ
とによつて、周波数応答特性は設計上の特性に極
めて近似したものとなる。更に、極Ｑの感度はコ
ンデンサの比における不正確さに関し比較的低い
ので、精度及び多様性は更に増加されている。

以上、本発明の関する技術分野における当業者
等にとつて、本発明の精神及び範囲から逸脱する
ことなしに本発明の構成における多くの変形及び
かなり異なつた実施例及び適用例を想到可能であ
る。ここにおける開示及び記載は単に例示的なも
のであつて、何等限定的意味合いを持つてなされ
たものではない。