JPH0113246B2 - - Google Patents
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- JPH0113246B2 JPH0113246B2 JP7748282A JP7748282A JPH0113246B2 JP H0113246 B2 JPH0113246 B2 JP H0113246B2 JP 7748282 A JP7748282 A JP 7748282A JP 7748282 A JP7748282 A JP 7748282A JP H0113246 B2 JPH0113246 B2 JP H0113246B2
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- 238000005070 sampling Methods 0.000 claims description 5
- 230000010354 integration Effects 0.000 description 6
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H19/00—Networks using time-varying elements, e.g. N-path filters
- H03H19/004—Switched capacitor networks
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Filters That Use Time-Delay Elements (AREA)
Description
本発明は、スイツチトキヤパシタフイルタに関
する。 スイツチトキヤパシタフイルタは、例えば状態
変数形RCアクテイブバイカツトフイルタの抵抗
に代えて、スイツチおよびキヤパシタの直列回路
を用いたフイルタであり、その伝達特性はスイツ
チング周期および後述のキヤパシタ比のみによつ
て定まり、キヤパシタ比が精度よく実現できる現
在のMOS−LSI技術によつて任意の要求特性が
精度よく実現できるため広く用いられている。 第１図は、従来のスイツチトキヤパシタフイル
タでバイカツトフイルタを構成した一例を示す回
路図である。すなわち、反転入力と出力との間に
第１の積分容量C1が接続され、非反転入力を接
地された第１の増幅器（オペアンプ）A1と、同
様に第２の積分容量C2が入、出力間に接続され
た第２の増幅器（オペアンプ）A2と、第１のス
イツチング期間に両端が接地され第２のスイツチ
ング期間に信号入力端子VINと前記第１の増幅器
A1の反転入力との間に接続される第１のサンプ
ル容量K1と、第１のスイツチング期間に両端が
接地され第２のスイツチング期間に前記第２の増
幅器A2の出力（信号出力端子）VOUTと前記第１
の増幅器A1の反転入力との間に接続される第２
のサンプル容量K2と、前記第２の増幅器A2の出
力と前記第１の増幅器A1の反転入力との間に接
続された第３のサンプル容量K3と、信号入力端
子VINと前記第１の増幅器A1の反転入力との間に
接続された第４のサンプル容量K4と、第１のス
イツチング期間に一端が接地されて他の一端に前
記第１の増幅器A1の出力が接続され第２のスイ
ツチング期間には第１のスイツチング期間中に充
電された電圧を（反転して）前記第２の増幅器
A2の反転入力に印加する第５のサンプル容量K5
と、信号入力端子VINと前記第２の増幅器A2の反
転入力との間に接続された第６のサンプル容量
K6とから構成されている。なお、同図において
参照数字１は第１のスイツチング期間に閉じ第２
のスイツチング期間に開くスイツチング素子を示
し、参照数字２は第１のスイツチング期間では開
いていて第２のスイツチング期間では閉じるスイ
ツチング素子を示す。これらのスイツチング素子
により、各サンプル容量K1〜K6は前述のように
接続される。第１の増幅器A1と第１の積分容量
C1にサンプル容量K1，K2を接続して逆相積分回
路を構成しており、サンプル容量K3，K4を接続
して加算回路を構成している。また、第２の増幅
器A2と第２の積分容量C2に、サンプル容量K5を
（逆相に）接続して同相積分回路を構成しており、
サンプル容量K6を接続して加算回路を構成して
いる。第１の積分容量C1に対する第１〜第４の
サンプル容量の比をそれぞれk1〜k4とし、第２の
積分容量C2に対する第５、第６のサンプル容量
の比はそれぞれk5，k6とする。 今、スイツチ１を第２図ａに示すように期間
Tc内でオンオフさせ、スイツチ２を同図ｂに示
すように同じ期間Tc内でスイツチ１と相補的に
オンオフさせれば、信号出力端子VOUTからは同
図ｃに示すように、期間Tcごとに対応する出力
信号が出力される。この場合信号入、出力端子
VIN、VOUT間の伝達関数Ｈ（ｚ）は、 Ｈ（ｚ）＝−k6＋（−2k6＋k1k5＋k4k5）z-1＋（
k6−k4k5）z-2／１＋（−２＋k2k5＋k3k5）z-1＋（１−
k3k5）z-2……(1) となる。ただし、ｚ＝exp（jωTc）であり、ωは
入力信号の角周波数である。上述のバイカツトフ
イルタは、係数Ki（ｉ＝１〜６）、すなわち各サ
ンプル容量の積分容量に対するキヤパシタ比を適
当に選ぶことにより、ローパス、ハイパス、バン
ドパス、ノツチフイルタの関数形がすべて実現可
能である。 しかしながら、上述の構成により多数のフイル
タを構成したり、フイルタ次数の多いフイルタ等
フイルタ次数の総和が大きい装置のLIS化を図る
場合には、増幅器A1，A2および積分容量C1，C2
等の数が著しく増加し、消費電力と占有面積が増
大するという欠点がある。特にフイルタのＱが高
い場合やクロツク周期が小さい場合には、上記占
有面積の増大は著しくなり、装置の１チツプLSI
化が極めて困難となる。このことは、小型化およ
び経済化の障害となつている。 本発明の目的は、上述の従来の欠点を解決し、
複数の異なる特性を有するフイルタを、共用の増
幅器によつて実現した小占有面積、小電力のスイ
ツチトキヤパシタフイルタを提供することにあ
る。 本発明のフイルタは、反転入力と出力との間に
第１の積分容量が接続された第１の増幅器と、反
転入力と出力との間に第２の積分容量が接続され
た第２の増幅器と、一定周期のクロツク期間中の
第１のスイツチング期間にオンするスイツチおよ
び第２のスイツチング期間にオンするスイツチ
と、第１のスイツチング期間にその両端が接地さ
れ第２のスイツチング期間に信号入力端子と前記
第１の増幅器の反転入力との間に接続される第１
のサンプル容量と、第１のスイツチング期間に両
端が接地され第２のスイツチング期間に前記第２
の増幅器の出力と第１の増幅器の反転入力間に接
続される第２のサンプル容量と、前記第２の増幅
器の出力と第１の増幅器の反転入力との間に接続
された第３のサンプル容量と、信号入力端子と前
記第１の増幅器の反転入力間に接続された第４の
サンプル容量と、第１のスイツチング期間には前
記第１の増幅器に入力側が接続されて出力側が接
地され第２のスイツチング期間には入力側が接地
されて出力側が前記第２の増幅器の反転入力に接
続される第５のサンプル容量と、前記第２の増幅
器の反転入力と信号入力端子との間に接続された
第６のサンプル容量のうちの少くとも４個のサン
プル容量を備えたスイツチトキヤパシタフイルタ
において、前記第３のサンプル容量の前記第１の
増幅器の反転入力に接続された端子は前記第１の
スイツチング期間では前記第１の増幅器の反転入
力と切離されて接地され第２のスイツチング期間
で第１の増幅器の反転入力に接続され、前記第４
のサンプル容量の前記第１の増幅器の反転入力に
接続された方の端子は第１のスイツチング期間で
は切離されて接地され第２のスイツチング期間で
前記第１の増幅器の反転入力に接続され、前記第
６のサンプル容量の前記第２の増幅器の反転入力
に接続された方の端子は第１のスイツチング期間
では切離されて接地され第２のスイツチング期間
で前記第２の増幅器の反転入力に接続されるよう
に構成し、かつ、前記第１、第２の積分容量と前
記第１〜第６のサンプル容量の全部または１部か
ら成る組を複数組備えて、前記クロツク周期の１
周期間を複数の期間に分割し、前記１組の第１、
第２の積分容量は前記複数期間のうちの一期間中
選択されてそれぞれ前記第１および第２の増幅器
の出力と反転入力間に接続され、該当する組の前
記各サンプル容量はそれぞれ上期選択された一期
間中の第１のスイツチング期間と第２のスイツチ
ング期間でオン、オフされ、選択されない他の期
間中はすべて開放されることを特徴とする。 次に、本発明について、図面を参照して詳細に
説明する。 第３図は、本発明の一実施例を示す回路図であ
り、第４図に示した状態変数形RCアクテイブバ
イカツトフイルタをスイツチトキヤパシタフイル
タで構成し、しかも、２個のフイルタを時分割に
よつて構成した実施例である。 第４図に示すフイルタは、第１の増幅器A1の
出力を積分容量C1′を介して自身の反転入力に接
続し、非反転入力は接地されている。そして、入
力信号は、入力端子VINから抵抗R1とコンデンサ
C4′の並列接続回路を通して第１の増幅器AA1の
反転入力に入力させる。第１の増幅器A1の出力
VBからインバータおよび抵抗R5を通して第２の
増幅器A2の反転入力に接続し、該反転入力には
信号入力端子VINからコンデンサC6′を通した信号
も入力される。第２の増幅器A2の出力は積分容
量C2′を介して自身の反転入力に帰還されている。
そして、信号出力端子VOUTから抵抗R2とコンデ
ンサC3′の並列接続回路を通して第１の増幅器A1
の反転入力に帰還させた構成である。 上記フイルタのＳ伝達関数Ｔ（ｓ）は、次式に
よつて与えられる。 Ｔ（ｓ）＝−C6′／C2′s2C4′／C1′・１／R5C2′ｓ
＋１／R1R5C1′C2′／s2＋C3／C4・１／R5C2′ｓ＋１／
R2R5C1′C2′……(2) 上記フイルタは、C4′＝C6′＝０とするとローパ
スフイルタとなり、C4′＝０、R1＝∞とするとハ
イパスフイルタに、C6′＝０、R1＝∞とするとバ
ンドパスフイルタに、C4′＝０とするノツチフイ
ルタとなる。フイルタのダイナミツクレンジを最
大にするためにR5C2′＝R2C1′とした場合の上記フ
イルタの特性パラメータは、下記第１表に示すよ
うになる。
する。 スイツチトキヤパシタフイルタは、例えば状態
変数形RCアクテイブバイカツトフイルタの抵抗
に代えて、スイツチおよびキヤパシタの直列回路
を用いたフイルタであり、その伝達特性はスイツ
チング周期および後述のキヤパシタ比のみによつ
て定まり、キヤパシタ比が精度よく実現できる現
在のMOS−LSI技術によつて任意の要求特性が
精度よく実現できるため広く用いられている。 第１図は、従来のスイツチトキヤパシタフイル
タでバイカツトフイルタを構成した一例を示す回
路図である。すなわち、反転入力と出力との間に
第１の積分容量C1が接続され、非反転入力を接
地された第１の増幅器（オペアンプ）A1と、同
様に第２の積分容量C2が入、出力間に接続され
た第２の増幅器（オペアンプ）A2と、第１のス
イツチング期間に両端が接地され第２のスイツチ
ング期間に信号入力端子VINと前記第１の増幅器
A1の反転入力との間に接続される第１のサンプ
ル容量K1と、第１のスイツチング期間に両端が
接地され第２のスイツチング期間に前記第２の増
幅器A2の出力（信号出力端子）VOUTと前記第１
の増幅器A1の反転入力との間に接続される第２
のサンプル容量K2と、前記第２の増幅器A2の出
力と前記第１の増幅器A1の反転入力との間に接
続された第３のサンプル容量K3と、信号入力端
子VINと前記第１の増幅器A1の反転入力との間に
接続された第４のサンプル容量K4と、第１のス
イツチング期間に一端が接地されて他の一端に前
記第１の増幅器A1の出力が接続され第２のスイ
ツチング期間には第１のスイツチング期間中に充
電された電圧を（反転して）前記第２の増幅器
A2の反転入力に印加する第５のサンプル容量K5
と、信号入力端子VINと前記第２の増幅器A2の反
転入力との間に接続された第６のサンプル容量
K6とから構成されている。なお、同図において
参照数字１は第１のスイツチング期間に閉じ第２
のスイツチング期間に開くスイツチング素子を示
し、参照数字２は第１のスイツチング期間では開
いていて第２のスイツチング期間では閉じるスイ
ツチング素子を示す。これらのスイツチング素子
により、各サンプル容量K1〜K6は前述のように
接続される。第１の増幅器A1と第１の積分容量
C1にサンプル容量K1，K2を接続して逆相積分回
路を構成しており、サンプル容量K3，K4を接続
して加算回路を構成している。また、第２の増幅
器A2と第２の積分容量C2に、サンプル容量K5を
（逆相に）接続して同相積分回路を構成しており、
サンプル容量K6を接続して加算回路を構成して
いる。第１の積分容量C1に対する第１〜第４の
サンプル容量の比をそれぞれk1〜k4とし、第２の
積分容量C2に対する第５、第６のサンプル容量
の比はそれぞれk5，k6とする。 今、スイツチ１を第２図ａに示すように期間
Tc内でオンオフさせ、スイツチ２を同図ｂに示
すように同じ期間Tc内でスイツチ１と相補的に
オンオフさせれば、信号出力端子VOUTからは同
図ｃに示すように、期間Tcごとに対応する出力
信号が出力される。この場合信号入、出力端子
VIN、VOUT間の伝達関数Ｈ（ｚ）は、 Ｈ（ｚ）＝−k6＋（−2k6＋k1k5＋k4k5）z-1＋（
k6−k4k5）z-2／１＋（−２＋k2k5＋k3k5）z-1＋（１−
k3k5）z-2……(1) となる。ただし、ｚ＝exp（jωTc）であり、ωは
入力信号の角周波数である。上述のバイカツトフ
イルタは、係数Ki（ｉ＝１〜６）、すなわち各サ
ンプル容量の積分容量に対するキヤパシタ比を適
当に選ぶことにより、ローパス、ハイパス、バン
ドパス、ノツチフイルタの関数形がすべて実現可
能である。 しかしながら、上述の構成により多数のフイル
タを構成したり、フイルタ次数の多いフイルタ等
フイルタ次数の総和が大きい装置のLIS化を図る
場合には、増幅器A1，A2および積分容量C1，C2
等の数が著しく増加し、消費電力と占有面積が増
大するという欠点がある。特にフイルタのＱが高
い場合やクロツク周期が小さい場合には、上記占
有面積の増大は著しくなり、装置の１チツプLSI
化が極めて困難となる。このことは、小型化およ
び経済化の障害となつている。 本発明の目的は、上述の従来の欠点を解決し、
複数の異なる特性を有するフイルタを、共用の増
幅器によつて実現した小占有面積、小電力のスイ
ツチトキヤパシタフイルタを提供することにあ
る。 本発明のフイルタは、反転入力と出力との間に
第１の積分容量が接続された第１の増幅器と、反
転入力と出力との間に第２の積分容量が接続され
た第２の増幅器と、一定周期のクロツク期間中の
第１のスイツチング期間にオンするスイツチおよ
び第２のスイツチング期間にオンするスイツチ
と、第１のスイツチング期間にその両端が接地さ
れ第２のスイツチング期間に信号入力端子と前記
第１の増幅器の反転入力との間に接続される第１
のサンプル容量と、第１のスイツチング期間に両
端が接地され第２のスイツチング期間に前記第２
の増幅器の出力と第１の増幅器の反転入力間に接
続される第２のサンプル容量と、前記第２の増幅
器の出力と第１の増幅器の反転入力との間に接続
された第３のサンプル容量と、信号入力端子と前
記第１の増幅器の反転入力間に接続された第４の
サンプル容量と、第１のスイツチング期間には前
記第１の増幅器に入力側が接続されて出力側が接
地され第２のスイツチング期間には入力側が接地
されて出力側が前記第２の増幅器の反転入力に接
続される第５のサンプル容量と、前記第２の増幅
器の反転入力と信号入力端子との間に接続された
第６のサンプル容量のうちの少くとも４個のサン
プル容量を備えたスイツチトキヤパシタフイルタ
において、前記第３のサンプル容量の前記第１の
増幅器の反転入力に接続された端子は前記第１の
スイツチング期間では前記第１の増幅器の反転入
力と切離されて接地され第２のスイツチング期間
で第１の増幅器の反転入力に接続され、前記第４
のサンプル容量の前記第１の増幅器の反転入力に
接続された方の端子は第１のスイツチング期間で
は切離されて接地され第２のスイツチング期間で
前記第１の増幅器の反転入力に接続され、前記第
６のサンプル容量の前記第２の増幅器の反転入力
に接続された方の端子は第１のスイツチング期間
では切離されて接地され第２のスイツチング期間
で前記第２の増幅器の反転入力に接続されるよう
に構成し、かつ、前記第１、第２の積分容量と前
記第１〜第６のサンプル容量の全部または１部か
ら成る組を複数組備えて、前記クロツク周期の１
周期間を複数の期間に分割し、前記１組の第１、
第２の積分容量は前記複数期間のうちの一期間中
選択されてそれぞれ前記第１および第２の増幅器
の出力と反転入力間に接続され、該当する組の前
記各サンプル容量はそれぞれ上期選択された一期
間中の第１のスイツチング期間と第２のスイツチ
ング期間でオン、オフされ、選択されない他の期
間中はすべて開放されることを特徴とする。 次に、本発明について、図面を参照して詳細に
説明する。 第３図は、本発明の一実施例を示す回路図であ
り、第４図に示した状態変数形RCアクテイブバ
イカツトフイルタをスイツチトキヤパシタフイル
タで構成し、しかも、２個のフイルタを時分割に
よつて構成した実施例である。 第４図に示すフイルタは、第１の増幅器A1の
出力を積分容量C1′を介して自身の反転入力に接
続し、非反転入力は接地されている。そして、入
力信号は、入力端子VINから抵抗R1とコンデンサ
C4′の並列接続回路を通して第１の増幅器AA1の
反転入力に入力させる。第１の増幅器A1の出力
VBからインバータおよび抵抗R5を通して第２の
増幅器A2の反転入力に接続し、該反転入力には
信号入力端子VINからコンデンサC6′を通した信号
も入力される。第２の増幅器A2の出力は積分容
量C2′を介して自身の反転入力に帰還されている。
そして、信号出力端子VOUTから抵抗R2とコンデ
ンサC3′の並列接続回路を通して第１の増幅器A1
の反転入力に帰還させた構成である。 上記フイルタのＳ伝達関数Ｔ（ｓ）は、次式に
よつて与えられる。 Ｔ（ｓ）＝−C6′／C2′s2C4′／C1′・１／R5C2′ｓ
＋１／R1R5C1′C2′／s2＋C3／C4・１／R5C2′ｓ＋１／
R2R5C1′C2′……(2) 上記フイルタは、C4′＝C6′＝０とするとローパ
スフイルタとなり、C4′＝０、R1＝∞とするとハ
イパスフイルタに、C6′＝０、R1＝∞とするとバ
ンドパスフイルタに、C4′＝０とするノツチフイ
ルタとなる。フイルタのダイナミツクレンジを最
大にするためにR5C2′＝R2C1′とした場合の上記フ
イルタの特性パラメータは、下記第１表に示すよ
うになる。
【表】
一方、第３図に示した実施例は、上記第４図に
示したフイルタの抵抗R1，R2，R5をそれぞれス
イツチとサンプル容量の直列接続回路によつてお
きかえて第１のスイツチトキヤパシタフイルタを
構成し、キヤパシタ比率の異なる同様な第２のス
イツチトキヤパシタフイルタとで第１および第２
の増幅器A1，A2を時分割的に共有する構成とさ
れている。 すなわち、本実施例においては、第１の積分容
量は、C1′とC1″の２個を用意し、スイツチング周
期（クロツク周期）Tc内を２分した前半期間T1
と後半期間T2に分けてそれぞれの期間に第１の
増幅器A1の出力と反転入力間に接続させる。同
様に第２の積分容量もC2′とC2″の２個を用意し、
それぞれ前半期間T1および後半期間T2に分けて
第２の増幅器A2の入、出力間に接続させる。そ
のために、スイツチング周期（（クロツク周期）
Tcの前半期間T1にオンするスイツチ５と、後半
期間T2にオンするスイツチ６とを設けている。
また、上記クロツク周期Tcの前半期間T1内をさ
らに２分した第１のスイツチング期間と第２のス
イツチング期間にスイツチ１とスイツチ２とを相
補的にオン、オフさせ、上記後半期間T2内にお
ける第１のスイツチング期間と第２のスイツチン
グ期間には、スイツチ３とスイツチ４とが相補的
にオフされる。以後スイツチ３のオンする期間を
第３のスイツチング期間、スイツチ４のオンする
期間を第４のスイツチング期間という。第５図ａ
は上記スイツチ５のオン期間を示し、同図ｂは上
記スイツチ６のオン期間を示す。また同図ｃ，ｄ
はそれぞれ上記スイツチ１，２のオン期間を、同
図ｅ，ｆはそれぞれ上記スイツチ３，４のオン期
間を示す。上記スイツチ１，２および５は第１の
スイツチトフイルタの動作に係わり、上記スイツ
チ３，４および６は第２のスイツチトフイルタの
動作に係わる。 そして、第１の積分容量C1′はスイツチ５を介
して第１の増幅器A1の（反転）入、出力間に接
続され、同様に第１の積分容量C1″はスイツチ６
を介して第１の増幅器A1の（反転）入、出力間
に接続されている。同様に、第２の積分容量C2′，
C2″は、それぞれスイツチ５，６を介して第２の
増幅器A2の入、出力間に接続される。 第１のサンプル容量（スイツチトキヤパシタ）
K1は、クロツク周期Tcの前半期間T1中の第１の
スイツチング期間（以後単に第１のスイツチング
期間という）には、スイツチ１によつて両端が接
地され、クロツク周期Tcの前半期間T1中の第２
のスイツチング期間（以後単に第２のスイツチン
グ期間という）には、スイツチ２を介して信号入
力端子VINと第１の増幅器A1の反転入力間に接続
される。同様に第１のサンプル容量（スイツチト
キヤパシタ）K1′は、第３のスイツチング期間中
に両端が接地され第４のスイツチング期間中に信
号入力端子VINと第１の増幅器A1の反転入力との
間に接続される。 第２のサンプル容量K2は第１のスイツチング
期間にスイツチ１によつてその両端が接地され、
第２のスイツチング期間にスイツチ２を介して信
号出力端子VOUTと第１の増幅器A1の反転入力間
に接続される。第２のサンプル容量K2′は同様に、
第３のスイツチング期間に両端が接地され、第４
のスイツチング期間に信号出力端子VOUTと第１
の増幅器A1の反転入力との間に接続される。 第３のサンプル容量K3は、第１のスイツチン
グ期間にスイツチ１によつて入力側が接地され出
力側は信号出力端子VOUTの電圧によつて充電さ
れ、第２のスイツチング期間には、上記第１のス
イツチング期間中に充電された電圧を逆極性とし
て出力端子VOUTの電圧に加えてスイツチ２を介
して第１の増幅器A1の反転入力に入力させる。
第３のサンプル容量K3′も同様に第３のスイツチ
ング期間中に充電された出力側電圧を第４のスイ
ツチング期間中に反転させて出力端子VOUTの電
圧に加えて第１の増幅器A1の反転入力に印加す
る。 第４のサンプル容量K4は、第１のスイツチン
グ期間中に一端をスイツチ１によつて接地し他端
には信号入力端子VINの電圧を印加し、第２のス
イツチング期間中には、上記第１のスイツチング
期間中に充電された電圧を反転して信号入力端子
VINの電圧に加えて第１の増幅器A1の反転入力に
入力させる。第４のサンプル容量K4′は同様に第
３のスイツチング期間中に充電された電圧を第４
のスイツチング期間中に信号入力端子VINの電圧
に加えて第１の増幅器A1の反転入力に入力させ
る。 第５のサンプル容量K5は、第１のスイツチン
グ期間中にその出力側がスイツチ１によつて接地
され入力側には第１の増幅器A1の出力がスイツ
チ１を介して接続され、第２のスイツチング期間
中には、その入力側がスイツチ２によつて接地さ
れ、第１のスイツチング期間中に充電された電圧
の極性を反転させてスイツチ２を介して第２の増
幅器A2の反転入力に入力させる。第５のサンプ
ル容量K5′は、第３および第４のスイツチング期
間中において上述と同様な動作を行なう。 第６のサンプル容量K6は、第１のスイツチン
グ期間中にスイツチ１によつてその出力側が接地
されて入力側は信号入力VINによつて充電され、
該充電電圧は第２のスイツチング期間では極性反
転されて入力端子VINからの電圧に加えられて第
２の増幅器A2の反転入力に入力される。第６の
サンプル容量K6′は、第３、第４のスイツチング
期間に上記と同様な動作を行なう。 なお、上述の積分容量C1′、C2′および第１〜第
６のサンプル容量K1〜K6の組は第１のスイツチ
トキヤパシタフイルタの動作に係わり、積分容量
C1″，C2″および第１〜第６のサンプル容量K1′〜
K6′の組は第２のスイツチトキヤパシタフイルタ
の動作に係わる。そして、第１と第２のスイツチ
トキヤパシタフイルタは、第１および第２の増幅
器A1およびA2を時分割的に共有しており、第１
のスイツチトキヤパシタフイルタは前記クロツク
周期Tcの前半の期間T1内で動作し、第２のスイ
ツチトキヤパシタフイルタは、後半期間T2内で
それぞれ独立に動作する。 すなわち、クロツク周期Tcの前半の期間T1に
おいては、先ずスイツチ５のオンにより積分容量
C1′，C2′がそれぞれ増幅器（オペアンプ）A1，
A2に接続される。この状態で第１のスイツチン
グ期間にスイツチ１をオンさせ、サンプル容量
K1の電荷を放電するとともに、信号入力端子VIN
の入力信号をサンプル容量K4，K6にサンプルし、
オペアンプA2の出力信号をサンプル容量K3にサ
ンプルする。次に第２のスイツチング期間にスイ
ツチ２をオンさせ、入力信号VINをサンプル容量
K1，K4を使つてオペアンプA1に入力させてそれ
ぞれ積分、加算し、サンプル容量K6を使つてオ
ペアンプA2に加算入力する。また、サンプル容
量K5の電荷をオペアンプA2に積分し、オペアン
プA2の出力をサンプル容量K2，K3を使つてそれ
ぞれオペアンプA1にそれぞれ積分および加算入
力する。前半期間T1が終るとスイツチ５をオフ
として積分容量C1′，C2′をそれぞれオペアンプ
A1，A2から切り離して第１のスイツチトキヤパ
シタフイルタの動作を終了する。 次に、クロツク周期Tcの後半期間T2において
は、積分容量C1″，C2″およびサンプル容量K1′〜
K6′およびスイツチ３，４，６により上述と同様
な動作を行なう。この間において、前記積分容量
C1′，C2′は切離されているから、前半期間T1の動
作による電荷がそのまま保存されているから、次
のクロツク周期Tcの前半期間T1では該保存され
た電荷により、継続した状態で動作することが可
能である。第２のスイツチトキヤパシタフイルタ
の動作も同様である。すなわち、フイルタの時分
割的多重動作が可能である。 上述の第１のスイツチトキヤパシタフイルタの
特性は、第１〜第６のサンプル容量K1〜K6の積
分容量C1′，C2′に対する比k1〜k6をそれぞれk1＝
Tc／R1C1′、k2＝Tc／R2C1′、k3＝C3′／C1′、k4
＝C4′／C1′、k5＝Tc／R5C2′、k6＝C6／C2′とおく
ことにより下記第２表に示すようになる。ただし
信号周期はスイツチング周期（クロツク周期）
Tcに比して十分大きいものとする。
示したフイルタの抵抗R1，R2，R5をそれぞれス
イツチとサンプル容量の直列接続回路によつてお
きかえて第１のスイツチトキヤパシタフイルタを
構成し、キヤパシタ比率の異なる同様な第２のス
イツチトキヤパシタフイルタとで第１および第２
の増幅器A1，A2を時分割的に共有する構成とさ
れている。 すなわち、本実施例においては、第１の積分容
量は、C1′とC1″の２個を用意し、スイツチング周
期（クロツク周期）Tc内を２分した前半期間T1
と後半期間T2に分けてそれぞれの期間に第１の
増幅器A1の出力と反転入力間に接続させる。同
様に第２の積分容量もC2′とC2″の２個を用意し、
それぞれ前半期間T1および後半期間T2に分けて
第２の増幅器A2の入、出力間に接続させる。そ
のために、スイツチング周期（（クロツク周期）
Tcの前半期間T1にオンするスイツチ５と、後半
期間T2にオンするスイツチ６とを設けている。
また、上記クロツク周期Tcの前半期間T1内をさ
らに２分した第１のスイツチング期間と第２のス
イツチング期間にスイツチ１とスイツチ２とを相
補的にオン、オフさせ、上記後半期間T2内にお
ける第１のスイツチング期間と第２のスイツチン
グ期間には、スイツチ３とスイツチ４とが相補的
にオフされる。以後スイツチ３のオンする期間を
第３のスイツチング期間、スイツチ４のオンする
期間を第４のスイツチング期間という。第５図ａ
は上記スイツチ５のオン期間を示し、同図ｂは上
記スイツチ６のオン期間を示す。また同図ｃ，ｄ
はそれぞれ上記スイツチ１，２のオン期間を、同
図ｅ，ｆはそれぞれ上記スイツチ３，４のオン期
間を示す。上記スイツチ１，２および５は第１の
スイツチトフイルタの動作に係わり、上記スイツ
チ３，４および６は第２のスイツチトフイルタの
動作に係わる。 そして、第１の積分容量C1′はスイツチ５を介
して第１の増幅器A1の（反転）入、出力間に接
続され、同様に第１の積分容量C1″はスイツチ６
を介して第１の増幅器A1の（反転）入、出力間
に接続されている。同様に、第２の積分容量C2′，
C2″は、それぞれスイツチ５，６を介して第２の
増幅器A2の入、出力間に接続される。 第１のサンプル容量（スイツチトキヤパシタ）
K1は、クロツク周期Tcの前半期間T1中の第１の
スイツチング期間（以後単に第１のスイツチング
期間という）には、スイツチ１によつて両端が接
地され、クロツク周期Tcの前半期間T1中の第２
のスイツチング期間（以後単に第２のスイツチン
グ期間という）には、スイツチ２を介して信号入
力端子VINと第１の増幅器A1の反転入力間に接続
される。同様に第１のサンプル容量（スイツチト
キヤパシタ）K1′は、第３のスイツチング期間中
に両端が接地され第４のスイツチング期間中に信
号入力端子VINと第１の増幅器A1の反転入力との
間に接続される。 第２のサンプル容量K2は第１のスイツチング
期間にスイツチ１によつてその両端が接地され、
第２のスイツチング期間にスイツチ２を介して信
号出力端子VOUTと第１の増幅器A1の反転入力間
に接続される。第２のサンプル容量K2′は同様に、
第３のスイツチング期間に両端が接地され、第４
のスイツチング期間に信号出力端子VOUTと第１
の増幅器A1の反転入力との間に接続される。 第３のサンプル容量K3は、第１のスイツチン
グ期間にスイツチ１によつて入力側が接地され出
力側は信号出力端子VOUTの電圧によつて充電さ
れ、第２のスイツチング期間には、上記第１のス
イツチング期間中に充電された電圧を逆極性とし
て出力端子VOUTの電圧に加えてスイツチ２を介
して第１の増幅器A1の反転入力に入力させる。
第３のサンプル容量K3′も同様に第３のスイツチ
ング期間中に充電された出力側電圧を第４のスイ
ツチング期間中に反転させて出力端子VOUTの電
圧に加えて第１の増幅器A1の反転入力に印加す
る。 第４のサンプル容量K4は、第１のスイツチン
グ期間中に一端をスイツチ１によつて接地し他端
には信号入力端子VINの電圧を印加し、第２のス
イツチング期間中には、上記第１のスイツチング
期間中に充電された電圧を反転して信号入力端子
VINの電圧に加えて第１の増幅器A1の反転入力に
入力させる。第４のサンプル容量K4′は同様に第
３のスイツチング期間中に充電された電圧を第４
のスイツチング期間中に信号入力端子VINの電圧
に加えて第１の増幅器A1の反転入力に入力させ
る。 第５のサンプル容量K5は、第１のスイツチン
グ期間中にその出力側がスイツチ１によつて接地
され入力側には第１の増幅器A1の出力がスイツ
チ１を介して接続され、第２のスイツチング期間
中には、その入力側がスイツチ２によつて接地さ
れ、第１のスイツチング期間中に充電された電圧
の極性を反転させてスイツチ２を介して第２の増
幅器A2の反転入力に入力させる。第５のサンプ
ル容量K5′は、第３および第４のスイツチング期
間中において上述と同様な動作を行なう。 第６のサンプル容量K6は、第１のスイツチン
グ期間中にスイツチ１によつてその出力側が接地
されて入力側は信号入力VINによつて充電され、
該充電電圧は第２のスイツチング期間では極性反
転されて入力端子VINからの電圧に加えられて第
２の増幅器A2の反転入力に入力される。第６の
サンプル容量K6′は、第３、第４のスイツチング
期間に上記と同様な動作を行なう。 なお、上述の積分容量C1′、C2′および第１〜第
６のサンプル容量K1〜K6の組は第１のスイツチ
トキヤパシタフイルタの動作に係わり、積分容量
C1″，C2″および第１〜第６のサンプル容量K1′〜
K6′の組は第２のスイツチトキヤパシタフイルタ
の動作に係わる。そして、第１と第２のスイツチ
トキヤパシタフイルタは、第１および第２の増幅
器A1およびA2を時分割的に共有しており、第１
のスイツチトキヤパシタフイルタは前記クロツク
周期Tcの前半の期間T1内で動作し、第２のスイ
ツチトキヤパシタフイルタは、後半期間T2内で
それぞれ独立に動作する。 すなわち、クロツク周期Tcの前半の期間T1に
おいては、先ずスイツチ５のオンにより積分容量
C1′，C2′がそれぞれ増幅器（オペアンプ）A1，
A2に接続される。この状態で第１のスイツチン
グ期間にスイツチ１をオンさせ、サンプル容量
K1の電荷を放電するとともに、信号入力端子VIN
の入力信号をサンプル容量K4，K6にサンプルし、
オペアンプA2の出力信号をサンプル容量K3にサ
ンプルする。次に第２のスイツチング期間にスイ
ツチ２をオンさせ、入力信号VINをサンプル容量
K1，K4を使つてオペアンプA1に入力させてそれ
ぞれ積分、加算し、サンプル容量K6を使つてオ
ペアンプA2に加算入力する。また、サンプル容
量K5の電荷をオペアンプA2に積分し、オペアン
プA2の出力をサンプル容量K2，K3を使つてそれ
ぞれオペアンプA1にそれぞれ積分および加算入
力する。前半期間T1が終るとスイツチ５をオフ
として積分容量C1′，C2′をそれぞれオペアンプ
A1，A2から切り離して第１のスイツチトキヤパ
シタフイルタの動作を終了する。 次に、クロツク周期Tcの後半期間T2において
は、積分容量C1″，C2″およびサンプル容量K1′〜
K6′およびスイツチ３，４，６により上述と同様
な動作を行なう。この間において、前記積分容量
C1′，C2′は切離されているから、前半期間T1の動
作による電荷がそのまま保存されているから、次
のクロツク周期Tcの前半期間T1では該保存され
た電荷により、継続した状態で動作することが可
能である。第２のスイツチトキヤパシタフイルタ
の動作も同様である。すなわち、フイルタの時分
割的多重動作が可能である。 上述の第１のスイツチトキヤパシタフイルタの
特性は、第１〜第６のサンプル容量K1〜K6の積
分容量C1′，C2′に対する比k1〜k6をそれぞれk1＝
Tc／R1C1′、k2＝Tc／R2C1′、k3＝C3′／C1′、k4
＝C4′／C1′、k5＝Tc／R5C2′、k6＝C6／C2′とおく
ことにより下記第２表に示すようになる。ただし
信号周期はスイツチング周期（クロツク周期）
Tcに比して十分大きいものとする。
【表】
第２のスイツチトキヤパシタフイルタも回路形
およびキヤパシタ比k1〜k6を適当に選ぶことによ
り同様に任意の特性を持つたフイルタが実現でき
る。 本実施例では、クロツク周期内を２分して２個
のスイツチトキヤパシタフイルタが時分割的に動
作するように構成したが、本発明は、さらにクロ
ツク周期内をｎ分割して、各分割された期間をそ
れぞれのフイルタに割当てることによりｎ個のフ
イルタを構成できることは勿論である。この場合
１つのフイルタ当りのオペアンプ数は多重化しな
い場合の１／ｎとなるから、消費電力を約１／ｎ
に低減できる効果がある。またアンプ数の減少に
より占有面積が低減できる効果があり多数のフイ
ルタを容易に１チツプLSIにて構成することが可
能である。 以上のように、本発明においては、複数のスイ
ツチトキヤパシタフイルタを、増幅器を時分割的
に共有するように構成したから、１つのフイルタ
当りの消費電力と占有面積を従来に比して大幅に
低減できる効果がある。本発明をフイルタ次数の
総和が大きい装置の集積化に適用すれば、その効
果は極めて大であり、経済的にも有利である。
およびキヤパシタ比k1〜k6を適当に選ぶことによ
り同様に任意の特性を持つたフイルタが実現でき
る。 本実施例では、クロツク周期内を２分して２個
のスイツチトキヤパシタフイルタが時分割的に動
作するように構成したが、本発明は、さらにクロ
ツク周期内をｎ分割して、各分割された期間をそ
れぞれのフイルタに割当てることによりｎ個のフ
イルタを構成できることは勿論である。この場合
１つのフイルタ当りのオペアンプ数は多重化しな
い場合の１／ｎとなるから、消費電力を約１／ｎ
に低減できる効果がある。またアンプ数の減少に
より占有面積が低減できる効果があり多数のフイ
ルタを容易に１チツプLSIにて構成することが可
能である。 以上のように、本発明においては、複数のスイ
ツチトキヤパシタフイルタを、増幅器を時分割的
に共有するように構成したから、１つのフイルタ
当りの消費電力と占有面積を従来に比して大幅に
低減できる効果がある。本発明をフイルタ次数の
総和が大きい装置の集積化に適用すれば、その効
果は極めて大であり、経済的にも有利である。
第１図は従来のスイツチトキヤパシタフイルタ
の一例を示す回路図、第２図は上記従来例のスイ
ツチ動作を示すタイムチヤート、第３図は本発明
の一実施例を示す回路図、第４図は上記実施例の
基礎とした状態変数形RCアクテイブバイカツト
フイルタを示す回路図である。また、第５図は上
記実施例における各スイツチの動作を示すタイム
チヤートである。 図において、１，２，３，４，５，６……スイ
ツチ、C1，C1′，C1″，C2，C2′，C2″……積分容
量、C3′〜C6′……コンデンサ、R1，R2，R5……
抵抗、K1〜K6，K1′〜K6′……サンプル容量、
A1，A2……第１および第２の増幅器、Tc……ク
ロツク周期、T1……クロツク周期Tcの前半期
間、T2……クロツク周期Tcの後半期間。
の一例を示す回路図、第２図は上記従来例のスイ
ツチ動作を示すタイムチヤート、第３図は本発明
の一実施例を示す回路図、第４図は上記実施例の
基礎とした状態変数形RCアクテイブバイカツト
フイルタを示す回路図である。また、第５図は上
記実施例における各スイツチの動作を示すタイム
チヤートである。 図において、１，２，３，４，５，６……スイ
ツチ、C1，C1′，C1″，C2，C2′，C2″……積分容
量、C3′〜C6′……コンデンサ、R1，R2，R5……
抵抗、K1〜K6，K1′〜K6′……サンプル容量、
A1，A2……第１および第２の増幅器、Tc……ク
ロツク周期、T1……クロツク周期Tcの前半期
間、T2……クロツク周期Tcの後半期間。
Claims (1)
- １ 反転入力と出力との間に第１の積分容量が接
続された第１の増幅器と、反転入力と出力との間
に第２の積分容量が接続された第２の増幅器と、
一定期間のクロツク期間中の第１のスイツチング
期間にオンするスイツチおよび第２のスイツチン
グ期間にオンするスイツチと、第１のスイツチン
グ期間にその両端が接地され第２のスイツチング
期間に信号入力端子と前記第１の増幅器の反転入
力との間に接続される第１のサンプル容量と、第
１のスイツチング期間に両端が接地され第２のス
イツチング期間に前記第２の増幅器の出力と第１
の増幅器の反転入力間に接続される第２のサンプ
ル容量と、前記第２の増幅器の出力と第１の増幅
器の反転入力との間に接続された第３のサンプル
容量と、信号入力端子と前記第１の増幅器の反転
入力間に接続された第４のサンプル容量と、第１
のスイツチング期間には前記第１の増幅器に入力
側が接続されて出力側が接地され第２のスイツチ
ング期間には入力側が接地されて出力側が前記第
２の増幅器の反転入力に接続される第５のサンプ
ル容量と、前記第２の増幅器の反転入力と信号入
力端子との間に接続された第６のサンプル容量の
うち回路構成上必須な第１、第２、第３、第５の
サンプル容量を備え、第４、第６のサンプル容量
のうち少なくとも１個のサンプル容量を備えたス
イツチトキヤパシタフイルタにおいて、前記第３
のサンプル容量の前記第１の増幅器の反転入力に
接続された端子は前記第１のスイツチング期間で
は前記第１の増幅器の反転入力と切離されて接地
され第２のスイツチング期間で第１の増幅器の反
転入力に接続され、前記第４のサンプル容量の前
記第１の増幅器の反転入力に接続された方の端子
は第１のスイツチング期間では切離されて接地さ
れ第２のスイツチング期間で前記第１の増幅器の
反転入力に接続され、前記第６のサンプル容量の
前記第２の増幅器の反転入力に接続された方の端
子は第１のスイツチング期間では切離されて接地
され第２のスイツチング期間で前記第２の増幅器
の反転入力に接続されるように構成し、かつ、前
記第１、第２の積分容量をそれぞれＮ組備え、前
記第１〜第６のサンプル容量のうち回路構成上必
須な第２、第３、第５のサンプル容量を全部と、
第１、第４、第６のサンプル容量のうち少なくと
も１個のサンプル容量を、Ｎ個の第１、第２の積
分容量に対応させてそれぞれ少なくとも１組備
え、前記クロツク周期の１周期間をＮ個の期間
T1〜TNに分割し、前記Ｎ組の第１、第２の積分
容量のうち、第ｎ番目（ｎ＝１〜Ｎ）の組は、上
記Ｎ個の期間T1〜TNのうち第ｎ番目（ｎ＝１〜
Ｎ）の期間Toにおいて選択されて、それぞれ前
記第１および第２の増幅器の出力と反転入力間に
接続され、対応する組の前記各サンプル容量はそ
れぞれ上記選択された一期間中の第１のスイツチ
ング期間と第２のスイツチング期間でオン・オフ
され、選択されない他の期間中はすべて開放され
ることを特徴とするスイツチトキヤパシタフイル
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7748282A JPS58195312A (ja) | 1982-05-11 | 1982-05-11 | スイツチトキヤパシタフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7748282A JPS58195312A (ja) | 1982-05-11 | 1982-05-11 | スイツチトキヤパシタフイルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58195312A JPS58195312A (ja) | 1983-11-14 |
| JPH0113246B2 true JPH0113246B2 (ja) | 1989-03-06 |
Family
ID=13635193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7748282A Granted JPS58195312A (ja) | 1982-05-11 | 1982-05-11 | スイツチトキヤパシタフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58195312A (ja) |
-
1982
- 1982-05-11 JP JP7748282A patent/JPS58195312A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58195312A (ja) | 1983-11-14 |
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