JPH10200385A - 比較器及び多段比較器 - Google Patents
比較器及び多段比較器Info
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- JPH10200385A JPH10200385A JP549897A JP549897A JPH10200385A JP H10200385 A JPH10200385 A JP H10200385A JP 549897 A JP549897 A JP 549897A JP 549897 A JP549897 A JP 549897A JP H10200385 A JPH10200385 A JP H10200385A
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Abstract
供する。 【解決手段】 反転出力及び非反転出力を有する差動比
較器11〜13及び単一出力を有する差動比較器14
を、コンデンサを介して直列に接続し、初段の差動比較
器11には、比較すべき入力電圧Vinと基準電圧Vr
efとを印加する。差動比較器11〜13の各2つの出
力端には、該2つの出力端を互い短絡するスイッチss
1〜3が設けられており、このスイッチss1〜3を閉
じて、差動比較器11〜13の出力を反転出力及び非反
転出力が同一レベルとなる動作点に一旦保持した後、比
較処理を行う。これにより、差動比較器11〜13の出
力を動作点から変化させることができ、入力信号Vin
が反転した時に、前回の信号レベルから動作点の信号レ
ベルまで復帰するのに要する無駄時間がなくなるため、
高速な比較処理を実現できる。
Description
器等に用いられ、信号の大小比較を連続的かつ高速に行
う比較器及び多段比較器に関する。
(a)に示すような電荷平衡型の多段比較器102が知
られている。即ち、この多段比較器102は、基準電圧
Vref及び入力信号Vinが入力され、入力信号Vi
nを基準電圧Vrefと比較した結果として、反転信号
Vo1a及び非反転信号Vo1bを出力する第1段目の差動
比較器11と、差動比較器11の各出力Vo1a,Vo1b
をコンデンサ21a,21bを介して入力し、その比較
結果として反転信号Vo2a及び非反転信号Vo2bを出力
する第2段目の差動比較器12と、差動比較器12の各
出力Vo2a,Vo2bをコンデンサ22a,22bを介し
て入力し、反転信号Vo3a及び非反転信号Vo3bを出力
する第3段目の差動比較器13と、差動比較器13の各
出力Vo3a,Vo3bをコンデンサ23a,23bを介し
て入力し、反転信号Vo4を出力する第4段目の差動比
較器14とを備えている。
動比較器11の入力信号Vinが入力される入力端に基
準電圧Vrefを印加するためのスイッチsf1と、第
2段目〜第4段目の差動比較器12,13,14の各入
力端に、基準電圧Vrefを夫々印加するためのスイッ
チsf2,sf3,sf4,sf5,sf6,sf7
と、これらスイッチsf1〜sf7を操作するスイッチ
ング制御回路125とを備えている。
入力信号Vinを順次増幅するために多段に接続されて
いる。そして、このように構成された多段比較器102
では、図7(b)に示すように、スイッチング制御回路
125が、比較動作を開始する前に、全てのスイッチs
f1〜sf7を閉じて、各差動比較器11〜14の2つ
の入力が等しくなるように初期化した後、全てのスイッ
チsf1〜sf7を開放して比較動作を開始し、比較動
作を継続している間、このスイッチsf1〜sf7の開
放状態を保持する。
信号レベルが変化する入力信号Vinと基準電圧Vre
fとの比較を連続的に実行する。
器11〜14の出力は、各差動比較器11〜14の内部
遅延Ti(i=1〜4)により遅延すると共に、各差動
比較器11〜13の出力インピーダンスや寄生容量、及
び各段の入出力間に介装されたコンデンサ21a〜23
a,21b〜23bの容量等によって決まる時定数に従
って過渡的に変化する。
fを横切って変化した場合、これに応じて第1段目の差
動比較器11の両出力Vo1a,Vo1bも反転するのであ
るが、両出力Vo1a,Vo1bの信号レベルが互いに等し
くなる動作点に達するまでの間(以下、復帰時間△T1
とよぶ)、次段(第2段目)の差動比較器12では、正
しい比較結果を得ることができない。このため、入力信
号Vinに対する第2段目の差動比較器12の入力信号
Vi2a,Vi2bの遅延、即ち第1段目の差動比較器11
での実質的な遅延時間は、第1段目の差動比較器11の
内部遅延T1と、その出力の復帰時間△T1を加算した
もの(T1+△T1)となる。各段とも同様であるた
め、第3段目の差動比較器13の入力信号Vi3a,Vi
3bは、入力信号Viに対して(T1+T2+△T1+△
T2)だけ遅延し、また、同様に第4段目の差動比較器
14の入力信号Vi4a,Vi4bは、入力信号Viに対し
て(T1+T2+T3+△T1+△T2+△T3)だけ
遅延することになり、結局、当該多段比較器102の総
合的な動作遅延は、各比較段iでの実質的な遅延時間
(Ti+△Ti)を合計したものとなる。
の特性から、入力信号の変化の仕方によって異なった値
となるため、当該多段比較器102から正しい比較結果
を確実に得るには、復帰時間△Tiを最悪値で考えなけ
ればならず、各差動比較器11〜14、延いては多段比
較器102による比較処理の高速化を妨げていた。
高速動作が可能な比較器及び多段比較器を提供すること
を目的とする。
になされた本発明の比較器では、信号比較手段にて信号
が大小比較され、信号比較手段の出力が確定すると、信
号保持手段が、次に比較すべき信号が信号比較手段に入
力されるまでの間、信号比較手段の出力を動作点に保持
する。
較手段が単純な1入力1出力の反転回路である場合は、
入出力を短絡した時の出力レベルに対応する。また、信
号比較手段が反転及び非反転の2出力を有する比較器の
場合は、両出力が同値となる時の出力レベルに対応する
ものであり、理論的には、比較の基準となる信号と全く
同じ大きさの入力信号が印加された場合に出力される中
立的な信号レベルのことである。
段に入力されると、その出力は、動作点から変化を始め
るため、速やかに比較結果に正しく対応した出力が得ら
れることになる。従って、本発明によれば、従来装置の
ように、出力レベルを動作点に復帰させるのに要する復
帰時間を必要とせず、動作の遅延時間としては、比較器
の内部遅延のみを考慮すればよいため、入力信号の大小
比較を連続的に行う場合に、高速に比較処理を行うこと
ができる。
と非反転出力とを出力する差動比較器を用いて構成した
場合、出力保持手段は、反転出力と非反転出力とを接続
するスイッチング手段を備え、信号比較手段の両出力を
短絡することにより該出力を動作点に保持するように構
成してもよい。
と非反転出力とが、同じ信号レベルとなる点が動作点で
あるため、これらの出力を短絡することにより、両出力
を動作点に保持できるのである。従って、このように信
号比較手段の反転出力と非反転出力とを短絡するように
構成した場合、外乱等の影響で信号比較手段の特性が変
化したとしても、保持する信号レベルが動作点から外れ
てしまうことがなく、両出力を高精度かつ確実に動作点
に保持することができる。
路等を用いることができる。この場合、図6(b)で示
すように、入力信号と出力信号とが同じ信号レベルとな
る点が動作点(しきい値)となるため、入出力を短絡す
るか、動作点と同じ信号レベルを発生させ、これを出力
に印加することで実現できる。
い場合、十分に大きな出力を得るために、上記信号比較
手段及び信号保持手段を備えた比較器をコンデンサを介
して多数段直列接続して多段比較器を構成してもよい。
そして、この場合、各信号比較手段毎に設けられた信号
保持手段は、最後段の信号比較手段の出力が確定後、同
時に自段の信号比較手段の出力保持を開始させるように
構成する。
段に入力信号が印加されるまで出力保持を継続するの
で、前段の信号保持手段の保持時間より、該前段の信号
比較手段の内部遅延分だけ長く出力保持を行うことにな
る。このように、上述の比較器を多段接続した場合、段
数を重ねる毎に遅延時間が蓄積されるのであるが、復帰
時間が存在しないので、この復帰時間が蓄積されること
がなく、従って、多段比較器全体としての遅延を大幅に
削減でき、より効果的に比較処理の高速化を図ることが
できる。
に説明する。図1は、本発明が適用された実施例の電荷
平衡型の多段比較器を表す電気回路図である。
2は、図7に示した従来の多段比較器102の第1段目
〜第3段目の差動比較器11〜13の各出力端に、該出
力端を夫々接続するスイッチss1,ss2,ss3が
設けられ、スイッチング制御回路25がsf1〜sf7
に加えてスイッチss1〜ss3も制御するように変更
されている以外は、従来の多段比較器102と全く同じ
構成をしている。
〜ss3は、例えば、NチャネルMOSFETとPチャ
ネルMOSFETとを並列接続してなるアナログスイッ
チにより構成することができる。また、各差動比較器1
1〜14は、高い入力インピーダンスを有すると共に、
夫々内部遅延T1〜T4を有している。
作、及び多段比較器2全体の動作タイミングを、図2に
示すタイムチャートに沿って説明する。図2に示すよう
に、スイッチング制御回路25は、まず比較動作を開始
する前(時刻t0以前)に、スイッチsf1〜sf7,
ss1〜ss3を全てONする。これにより、各差動比
較器11〜14の全ての入力は基準電圧Vrefに保持
されると共に、全ての反転出力及び非反転出力は、両出
力が等しくなる動作点(≒Vref)に保持される。
ss3を全てOFFして比較動作を開始(時刻t0)す
ると、以後、各差動比較器11〜14の出力端からは、
入力信号Vinに応じた信号が出力される。なお、各段
の差動比較器11〜14の出力Voia,Voib(i=1
〜3)及びVo4は、自段及び自段以前の差動比較器の
内部遅延を合計した分だけ入力信号Vinから遅延して
おり、即ち、第1段目の差動比較器11の出力Vo1a,
Vo1bはT1、第2段目の差動比較器12の出力Vo2
a,Vo2bは(T1+T2)、第3段目の差動比較器1
3の出力Vo3a,Vo3bは(T1+T2+T3)、第4
段目の差動比較器14の出力Vo4は(T1+T2+T
3+T4)だけ遅延する。
時刻t0から所定の出力安定期間Ts(>T1+T2+
T3+T4)、即ち最終段の差動比較器14から入力信
号Vinの比較結果を確実に出力させるのに必要な時間
が経過すると、スイッチss1〜ss3をONして、差
動比較器11〜13の出力を動作点にクランプする。
Tcyが経過し、最初の比較サイクルCY1が終了して、
2番目の比較サイクルCY2が開始(時刻t1)される
と、スイッチング制御回路25は、時刻t1から遅延遅
延T1経過後にスイッチss1をOFFし、同じく遅延
時間(T1+T2)経過後にスイッチss2をOFF
し、同じく遅延時間(T1+T2+T3)経過後にスイ
ッチss3をOFFする。
では、入力信号Vinの変化が確実にその出力に現れる
まで、出力端が動作点にクランプされることになる。そ
の後、スイッチング制御回路25は、時刻t1から出力
安定期間Tsが経過すると、再びスイッチss1〜ss
3をONして、全ての比較サイクルCYnが終了するま
で、上述のスイッチss1〜ss3の開閉動作を繰り返
し実行する。
器2においては、各段の差動比較器11〜13の出力V
oia,Voibに入力信号Vinの影響が現れるまでの
間、各差動比較器11〜13の出力端を動作点に保持す
るようにされているので、入力信号Vinの変化に基づ
く各出力Voia,Voibの変化は、動作点を起点として
開始される。
ば、各段の差動比較器11〜13での実質的な遅延は、
従来装置の復帰時間△Tiのような信号の過渡現象の影
響を受けることがなく、差動比較器の内部遅延Tiだけ
で決まり、各段での遅延を最小限に抑えることができ、
連続的に入力される信号の比較処理を高速に実行するこ
とができる。
器2は、例えば、図3に示すような、逐次比較型AD変
換器30に適用される。即ち、このAD変換器30は、
アナログ信号Vaを電源電圧VDD〜VSSの範囲をフルス
ケールとする10ビットのデジタル値に変換するもので
あり、上述の如く構成された多段比較器2aの他、AD
変換すべきアナログ信号Vaにより充電されると共に、
上位5ビット分のアナログ比較電圧を発生するコンデン
サアレイ部32と、下位5ビット分のアナログ比較電圧
を発生する抵抗ストリング部34と、後述する第1共通
線L1にAD変換すべきアナログ信号Vaを印加するた
めのスイッチSaと、この第1共通線L1に第1電源電
圧VDDを印加するためのスイッチSbと、を備えてい
る。
端が多段比較器2への入力線L3に接続され、夫々の容
量がC,C,2C,4C,8C,16Cである6個のコ
ンデンサ40〜45と、コンデンサ40の他端を、第1
共通線L1又は抵抗ストリング部34の出力線L4のい
ずれかに接続するスイッチsc1と、その他のコンデン
サ41〜45の他端を、第1共通線L1又は第2電源電
圧VSSが印加される第2共通線L2のいずれかに接続す
るスイッチsc2〜sc6とを備えている。
1電源電圧VDD、他端に第2電源電圧VSSが印加され直
列接続された33個の抵抗群36と、これら抵抗群36
を構成する抵抗の各接続点に設けられ、該接続点から分
圧電圧を取り出すスイッチsr0〜sr31とを備えて
いる。なお、上記抵抗群36を構成する抵抗の抵抗値
は、両端に位置する2個の抵抗のみがR/2で、その他
の抵抗は全てRである。
段比較器2から、第3段目の差動比較器13、コンデン
サ23a,23b、スイッチss3,sf6,sf7を
省略して3段構成としたものであり、先に説明した多段
比較器2と同様に動作する。なお、該多段比較器2aの
出力は、インバータINVを介して取り出すようにされ
ている。
段比較器2aのスイッチsf1〜sf5,ss1,ss
2だけでなく、コンデンサアレイ部32のスイッチsc
1〜sc6、抵抗ストリング部34のスイッチsr0〜
sr31、及び第1共通線L1に印加する信号を制御す
るためのスイッチsw1,sw2等の制御も行うように
構成されている。
0の動作を、図4に示すタイムチャートに沿って説明す
る。まず、スイッチング制御回路25aは、AD変換が
開始されると、スイッチsw1,sf1〜sf5,ss
1,ss2をONし、スイッチsr0〜sr31,sw
2をOFFし、スイッチsc1〜sc6を第1共通線L
1側に設定する。
較器11,12の入出力、及び差動比較器14の入力が
基準電圧Vrefや動作点に保持され、また、コンデン
サアレイ部32では、コンデンサ40〜45がアナログ
信号Vaの電圧レベルに応じて充電されることにより、
アナログ信号Vaがサンプルホールドされる。
30の等価回路であり、アナログ信号Vaのサンプルホ
ールドとは、容量が32Cのコンデンサが、アナログ信
号Vaと基準電圧Vrefとの差電圧で充電されること
に相当する。図4に戻って、このサンプルホールド期間
が終了すると、スイッチsw1,sf1〜sf5,ss
1,ss2をOFFし、スイッチsw2をONし、スイ
ッチsc1を抵抗ストリング部34の出力線L4に接続
した状態に設定し、この状態で、スイッチsc2〜sc
6,sr0〜sr31を適宜切換ながら、多段比較器2
aに比較動作を行わせる。
等価回路を表しており、コンデンサ41〜45のうち、
スイッチsc2〜sc6の設定によって第1共通線L1
側に接続されているコンデンサの合成容量をCDD(充電
電荷Q1)、第2共通線L2側に接続されているコンデ
ンサの合成容量をCSS(充電電荷Q2)とすると、各合
成容量CDD,CSSは、次の(1)(2)にて表される。
但し、n=0〜31である。
r31のいずれか一つのみがONされ、そのONされた
スイッチをsrm(m=0〜31)とすると、出力線L
4の電位VRは、次の(3)式にて表される。
ことにより、サンプルホールド期間に充電されたコンデ
ンサ40〜45の合計電荷Qが保存(Q=Q1−Q2+
Q3:Q3はコンデンサ40の電荷)されるため、これ
に基づいて計算すると(4)式の関係を導くことができ
る。
6、及び抵抗ストリング部34のスイッチsr0〜sr
31を適宜切り換えることにより、パラメータn(デジ
タル値の上位5ビットに対応)及びパラメータm(デジ
タル値の下位5ビットに対応)、延いては1024段階
(10ビットに対応)の信号レベル(右辺第2項)が設
定され、この設定された信号レベルが、アナログ信号V
a(右辺第1項)より大きければ、(4)式の右辺はマ
イナス、つまり多段比較器2aの入力線L3の比較電圧
Vinが基準電圧Vrefより大きくなり、アナログ信
号Vaより小さければ、(4)式の右辺はプラス、つま
り比較電圧Vinが基準電圧Vrefより小さくなるの
である。
イッチsr0を閉じ(m=0)、コンデンサアレイ部3
2のスイッチsc2〜sc6を順次切り換えて比較処理
を行うことにより、上位5ビットを最上位ビット(MS
B)側から順次確定する。即ち、まず、スイッチsc6
を第1共通線L1側、スイッチsc2〜sc5を第2共
通線L2側に接続することにより入力線L3に発生する
入力電圧Vinを、多段比較器2aにて基準電圧Vre
fと比較する。
果、入力電圧Vinの方が大きければ(多段比較器2a
の出力がHighレベル)、その後、スイッチング制御回路
25aがスイッチsc6を第1共通線L1側に接続した
まま、スイッチsc5を第1共通線L1側に切り換え
て、同様に比較処理を行う。
果、入力電圧Vinの方が小さければ(多段比較器2a
の出力がLow レベル)、その後、スイッチsc6を第2
共通線L2側に切り換えると共に、スイッチsc5を第
1共通線L1側に切り換えて、入力線L3に発生する入
力電圧Vinを、多段比較器2aにて基準電圧Vref
と比較する。
ジタル値の各ビット値に対応しており、Highレベルであ
ればビット値は1、Low レベルであればビット値は0と
なる。以下、sc4,sc3,sc2の順で、同様の処
理を繰り返すことにより、AD変換値の上位5ビットの
値が確定する。
と、同様の考え方に基づいて、今度は、抵抗ストリング
部34のスイッチsr0〜sr31を順次切り換えなが
ら多段比較器2aにて比較処理を行わせることにより、
下位5ビットを上位ビット側から確定する。なお、この
手順は、逐次比較型AD変換器において周知のものであ
るので、ここではこれ以上の説明を省略する。
2aに入力される入力電圧Vinと基準電圧Vrefと
を比較して、これらが一致するようにスイッチsc2〜
sc6,sr0〜sr31を順次切り換える処理を繰り
返し行うことにより、サンプルホールドしたアナログ信
号Vaの電圧レベルに対応した10ビットのデジタル値
を生成するのである。
のスイッチングが同じタイミングで行われるように描か
れているが、実際は、図2にて説明したように、スイッ
チss2は、スイッチss1より差動比較器12の内部
遅延T2分だけ長くONするように制御されている。
D変換器30においては、AD変換すべきアナログ信号
Vaに応じた電荷を、多段比較器2aの入力線L3に対
して並列接続されたコンデンサ40〜45に保持し、こ
の保持された電荷に基づいて、多段比較器2aに印加す
る入力電圧Vinを連続的に生成するようにされている
ので、比較処理中は、この電荷を確実に保持する必要が
ある。
は、差動比較器11,12の反転出力及び非反転出力を
スイッチss1,ss2を介して短絡することにより、
出力端の信号レベルを動作点に保持しているので、入力
端側の電荷を放電してしまうことがなく、入力端の電荷
を保持したまま連続的に比較処理を行う上述のようなA
D変換器30に好適に用いることができる。
14号公報に記載されているように、インバータの入出
力を短絡することにより動作の高速化を図ることも行わ
れていたが、この場合、出力を動作点に保持すると入力
端の電荷を保持することができなくなるため、連続的な
比較動作を行うことができなかったのである。
が、本発明は上記実施例に限定されるものではなく、様
々な態様で実施することができる。例えば、上記実施例
では、差動比較器11〜13の出力端同士を短絡するこ
とにより出力を動作点に正確に一致させて保持している
が、クランプされた時の出力端の信号レベルは、動作点
と正確に一致させなくても、ほぼ一致させれば十分に動
作時間の改善を図ることができるため、分圧回路により
動作点とほぼ等しい信号レベルを生成し、これを出力端
に印加するように構成してもよい。
ートである。
の回路構成図である。
る。
回路図である。
力特性図である。
(b)はその動作を表すタイムチャートである。
差動比較器 21a〜23a,21b〜23b…コンデンサ 25,25a…スイッチング制御回路 30…AD
変換器 32…コンデンサアレイ部 34…抵抗
ストリング部 36…抵抗群 40〜45
…コンデンサ L1…第1共通線 L2…第2共通線 L3…入力
線 L4…出力線 sf1〜sf7,ss1〜ss3,sw1,sw2,s
c1〜sc6,sr0〜sr31…スイッチ
Claims (3)
- 【請求項1】 信号を大小比較する信号比較手段と、 該信号比較手段の出力が確定後、次に比較すべき信号が
上記信号比較手段に入力されるまでの間、上記信号比較
手段の出力を動作点に保持する信号保持手段と、 を備えたことを特徴とする比較器。 - 【請求項2】 上記信号比較手段を、反転出力と非反転
出力とを出力する差動比較器を用いて構成し、 上記出力保持手段は、上記反転出力と非反転出力とを接
続するスイッチング手段を備え、上記信号比較手段の両
出力を短絡することにより該出力を動作点に保持するこ
とを特徴とする請求項1に記載の比較器。 - 【請求項3】 請求項1または請求項2に記載の比較器
をコンデンサを介して多数段直列接続してなる多段比較
器において、 上記信号比較手段毎に設けられた各信号保持手段は、最
後段の信号比較手段の出力が確定後、同時に自段の信号
比較手段の出力保持を開始することを特徴とする多段比
較器。
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