JP3458634B2 - 多段比較器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、逐次比較ＡＤ変換
器等に用いられ、信号の大小比較を連続的かつ高速に行
う多段比較器に関する。

【０００２】

【従来の技術】従来より、この種の多段比較器として、
図７（ａ）に示すような電荷平衡型の多段比較器１０２
が知られている。即ち、この多段比較器１０２は、基準
電圧Ｖｒｅｆ及び入力信号Ｖｉｎが入力され、入力信号
Ｖｉｎを基準電圧Ｖｒｅｆと比較した結果として、反転
信号Ｖｏ1a及び非反転信号Ｖｏ1bを出力する第１段目の
差動比較器１１と、差動比較器１１の各出力Ｖｏ1a，Ｖ
ｏ1bをコンデンサ２１ａ，２１ｂを介して入力し、その
比較結果として反転信号Ｖｏ2a及び非反転信号Ｖｏ2bを
出力する第２段目の差動比較器１２と、差動比較器１２
の各出力Ｖｏ2a，Ｖｏ2bをコンデンサ２２ａ，２２ｂを
介して入力し、反転信号Ｖｏ3a及び非反転信号Ｖｏ3bを
出力する第３段目の差動比較器１３と、差動比較器１３
の各出力Ｖｏ3a，Ｖｏ3bをコンデンサ２３ａ，２３ｂを
介して入力し、反転信号Ｖｏ４を出力する第４段目の差
動比較器１４とを備えている。

【０００３】更に、多段比較器１０２は、第１段目の差
動比較器１１の入力信号Ｖｉｎが入力される入力端に基
準電圧Ｖｒｅｆを印加するためのスイッチｓｆ１と、第
２段目〜第４段目の差動比較器１２，１３，１４の各入
力端に、基準電圧Ｖｒｅｆを夫々印加するためのスイッ
チｓｆ２，ｓｆ３，ｓｆ４，ｓｆ５，ｓｆ６，ｓｆ７
と、これらスイッチｓｆ１〜ｓｆ７を操作するスイッチ
ング制御回路１２５とを備えている。

【０００４】なお、各差動比較器１１〜１４は、微小な
入力信号Ｖｉｎを順次増幅するために多段に接続されて
いる。そして、このように構成された多段比較器１０２
では、図７（ｂ）に示すように、スイッチング制御回路
１２５が、比較動作を開始する前に、全てのスイッチｓ
ｆ１〜ｓｆ７を閉じて、各差動比較器１１〜１４の２つ
の入力が等しくなるように初期化した後、全てのスイッ
チｓｆ１〜ｓｆ７を開放して比較動作を開始し、比較動
作を継続している間、このスイッチｓｆ１〜ｓｆ７の開
放状態を保持する。

【０００５】そして、例えば、所定の比較時間Ｔcy毎に
信号レベルが変化する入力信号Ｖｉｎと基準電圧Ｖｒｅ
ｆとの比較を連続的に実行する。

【０００６】

【発明が解決しようとする課題】ところで、各差動比較
器１１〜１４の出力は、各差動比較器１１〜１４の内部
遅延Ｔｉ（ｉ＝１〜４）により遅延すると共に、各差動
比較器１１〜１３の出力インピーダンスや寄生容量、及
び各段の入出力間に介装されたコンデンサ２１ａ〜２３
ａ，２１ｂ〜２３ｂの容量等によって決まる時定数に従
って過渡的に変化する。

【０００７】そして、入力信号Ｖｉｎが基準電圧Ｖｒｅ
ｆを横切って変化した場合、これに応じて第１段目の差
動比較器１１の両出力Ｖｏ1a，Ｖｏ1bも反転するのであ
るが、両出力Ｖｏ1a，Ｖｏ1bの信号レベルが互いに等し
くなる動作点に達するまでの間（以下、復帰時間△Ｔ１
とよぶ）、次段（第２段目）の差動比較器１２では、正
しい比較結果を得ることができない。このため、入力信
号Ｖｉｎに対する第２段目の差動比較器１２の入力信号
Ｖｉ2a，Ｖｉ2bの遅延、即ち第１段目の差動比較器１１
での実質的な遅延時間は、第１段目の差動比較器１１の
内部遅延Ｔ１と、その出力の復帰時間△Ｔ１を加算した
もの（Ｔ１＋△Ｔ１）となる。各段とも同様であるた
め、第３段目の差動比較器１３の入力信号Ｖｉ3a，Ｖｉ
3bは、入力信号Ｖｉに対して（Ｔ１＋Ｔ２＋△Ｔ１＋△
Ｔ２）だけ遅延し、また、同様に第４段目の差動比較器
１４の入力信号Ｖｉ4a，Ｖｉ4bは、入力信号Ｖｉに対し
て（Ｔ１＋Ｔ２＋Ｔ３＋△Ｔ１＋△Ｔ２＋△Ｔ３）だけ
遅延することになり、結局、当該多段比較器１０２の総
合的な動作遅延は、各比較段ｉでの実質的な遅延時間
（Ｔｉ＋△Ｔｉ）を合計したものとなる。

【０００８】特に、復帰時間△Ｔｉは、信号の過渡現象
の特性から、入力信号の変化の仕方によって異なった値
となるため、当該多段比較器１０２から正しい比較結果
を確実に得るには、復帰時間△Ｔｉを最悪値で考えなけ
ればならず、各差動比較器１１〜１４、延いては多段比
較器１０２による比較処理の高速化を妨げていた。

【０００９】本発明は、上記問題点を解決するために、
高速動作が可能な多段比較器を提供することを目的とす
る。

【００１０】

【課題を解決するための手段】上記目的を達成するため
になされた本発明の多段比較器では、各段の比較器毎に
設けられた各信号保持手段が、当該多段比較器の出力が
確定後、次に比較すべき信号が自段の信号比較手段に入
力されるまでの間、該信号比較手段の出力を動作点に保
持する。つまり、各段の信号保持手段は、前段の信号保
持手段の保持時間より、該前段の信号比較手段の内部遅
延分だけ長く出力保持を行うことになる。

【００１１】なお、ここで動作点とは、例えば、信号比
較手段が単純な１入力１出力の反転回路である場合は、
入出力を短絡した時の出力レベルに対応する。また、信
号比較手段が反転及び非反転の２出力を有する比較器の
場合は、両出力が同値となる時の出力レベルに対応する
ものであり、理論的には、比較の基準となる信号と全く
同じ大きさの入力信号が印加された場合に出力される中
立的な信号レベルのことである。

【００１２】そして、各比較器では、比較すべき信号が
信号比較手段に入力されると、その出力は、動作点から
変化を始めるため、出力レベルを動作点に復帰させるの
に要する復帰時間を必要とせず、動作の遅延時間として
は、比較器の内部遅延のみを考慮すればよい。つまり、
本発明の多段比較器では、段数を重ねる毎に遅延時間が
蓄積されるが、復帰時間が蓄積されることはないため、
多段比較器全体としての遅延を大幅に削減でき、特に、
入力信号の大小比較を連続的に行う場合には、効果的に
比較処理の高速化を図ることができる。

【００１３】なお、信号比較手段を、例えば、反転出力
と非反転出力とを出力する差動比較器を用いて構成した
場合、出力保持手段は、反転出力と非反転出力とを接続
するスイッチング手段を備え、信号比較手段の両出力を
短絡することにより該出力を動作点に保持するように構
成してもよい。

【００１４】即ち、図６（ａ）に示すように、反転出力
と非反転出力とが、同じ信号レベルとなる点が動作点で
あるため、これらの出力を短絡することにより、両出力
を動作点に保持できるのである。従って、このように信
号比較手段の反転出力と非反転出力とを短絡するように
構成した場合、外乱等の影響で信号比較手段の特性が変
化したとしても、保持する信号レベルが動作点から外れ
てしまうことがなく、両出力を高精度かつ確実に動作点
に保持することができる。

【００１５】なお、信号保持手段として、他にも反転回
路等を用いることができる。この場合、図６（ｂ）で示
すように、入力信号と出力信号とが同じ信号レベルとな
る点が動作点（しきい値）となるため、入出力を短絡す
るか、動作点と同じ信号レベルを発生させ、これを出力
に印加することで実現できる。

【００１６】

【００１７】

【００１８】

【発明の実施の形態】以下に本発明の実施例を図面と共
に説明する。図１は、本発明が適用された実施例の電荷
平衡型の多段比較器を表す電気回路図である。

【００１９】図１に示すように、本実施例の多段比較器
２は、図７に示した従来の多段比較器１０２の第１段目
〜第３段目の差動比較器１１〜１３の各出力端に、該出
力端を夫々接続するスイッチｓｓ１，ｓｓ２，ｓｓ３が
設けられ、スイッチング制御回路２５がｓｆ１〜ｓｆ７
に加えてスイッチｓｓ１〜ｓｓ３も制御するように変更
されている以外は、従来の多段比較器１０２と全く同じ
構成をしている。

【００２０】なお、各スイッチｓｆ１〜ｓｆ７，ｓｓ１
〜ｓｓ３は、例えば、ＮチャネルＭＯＳＦＥＴとＰチャ
ネルＭＯＳＦＥＴとを並列接続してなるアナログスイッ
チにより構成することができる。また、各差動比較器１
１〜１４は、高い入力インピーダンスを有すると共に、
夫々内部遅延Ｔ１〜Ｔ４を有している。

【００２１】ここで、スイッチング制御回路２５の動
作、及び多段比較器２全体の動作タイミングを、図２に
示すタイムチャートに沿って説明する。図２に示すよう
に、スイッチング制御回路２５は、まず比較動作を開始
する前（時刻ｔ０以前）に、スイッチｓｆ１〜ｓｆ７，
ｓｓ１〜ｓｓ３を全てＯＮする。これにより、各差動比
較器１１〜１４の全ての入力は基準電圧Ｖｒｅｆに保持
されると共に、全ての反転出力及び非反転出力は、両出
力が等しくなる動作点（≒Ｖｒｅｆ）に保持される。

【００２２】次に、スイッチｓｆ１〜ｓｆ７，ｓｓ１〜
ｓｓ３を全てＯＦＦして比較動作を開始（時刻ｔ０）す
ると、以後、各差動比較器１１〜１４の出力端からは、
入力信号Ｖｉｎに応じた信号が出力される。なお、各段
の差動比較器１１〜１４の出力Ｖｏia，Ｖｏib（ｉ＝１
〜３）及びＶｏ４は、自段及び自段以前の差動比較器の
内部遅延を合計した分だけ入力信号Ｖｉｎから遅延して
おり、即ち、第１段目の差動比較器１１の出力Ｖｏ1a，
Ｖｏ1bはＴ１、第２段目の差動比較器１２の出力Ｖｏ2
a，Ｖｏ2bは（Ｔ１＋Ｔ２）、第３段目の差動比較器１
３の出力Ｖｏ3a，Ｖｏ3bは（Ｔ１＋Ｔ２＋Ｔ３）、第４
段目の差動比較器１４の出力Ｖｏ４は（Ｔ１＋Ｔ２＋Ｔ
３＋Ｔ４）だけ遅延する。

【００２３】ところで、スイッチング制御回路２５は、
時刻ｔ０から所定の出力安定期間Ｔｓ（＞Ｔ１＋Ｔ２＋
Ｔ３＋Ｔ４）、即ち最終段の差動比較器１４から入力信
号Ｖｉｎの比較結果を確実に出力させるのに必要な時間
が経過すると、スイッチｓｓ１〜ｓｓ３をＯＮして、差
動比較器１１〜１３の出力を動作点にクランプする。

【００２４】その後、時刻ｔ０から所定のサイクル時間
Ｔcyが経過し、最初の比較サイクルＣＹ１が終了して、
２番目の比較サイクルＣＹ２が開始（時刻ｔ１）される
と、スイッチング制御回路２５は、時刻ｔ１から遅延遅
延Ｔ１経過後にスイッチｓｓ１をＯＦＦし、同じく遅延
時間（Ｔ１＋Ｔ２）経過後にスイッチｓｓ２をＯＦＦ
し、同じく遅延時間（Ｔ１＋Ｔ２＋Ｔ３）経過後にスイ
ッチｓｓ３をＯＦＦする。

【００２５】これにより、各段の差動比較器１１〜１３
では、入力信号Ｖｉｎの変化が確実にその出力に現れる
まで、出力端が動作点にクランプされることになる。そ
の後、スイッチング制御回路２５は、時刻ｔ１から出力
安定期間Ｔｓが経過すると、再びスイッチｓｓ１〜ｓｓ
３をＯＮして、全ての比較サイクルＣＹｎが終了するま
で、上述のスイッチｓｓ１〜ｓｓ３の開閉動作を繰り返
し実行する。

【００２６】以上説明したように、本実施例の多段比較
器２においては、各段の差動比較器１１〜１３の出力Ｖ
ｏia，Ｖｏibに入力信号Ｖｉｎの影響が現れるまでの
間、各差動比較器１１〜１３の出力端を動作点に保持す
るようにされているので、入力信号Ｖｉｎの変化に基づ
く各出力Ｖｏia，Ｖｏibの変化は、動作点を起点として
開始される。

【００２７】従って、本実施例の多段比較器２によれ
ば、各段の差動比較器１１〜１３での実質的な遅延は、
従来装置の復帰時間△Ｔｉのような信号の過渡現象の影
響を受けることがなく、差動比較器の内部遅延Ｔｉだけ
で決まり、各段での遅延を最小限に抑えることができ、
連続的に入力される信号の比較処理を高速に実行するこ
とができる。

【００２８】ところで、このように構成された多段比較
器２は、例えば、図３に示すような、逐次比較型ＡＤ変
換器３０に適用される。即ち、このＡＤ変換器３０は、
アナログ信号Ｖａを電源電圧ＶDD〜ＶSSの範囲をフルス
ケールとする１０ビットのデジタル値に変換するもので
あり、上述の如く構成された多段比較器２ａの他、ＡＤ
変換すべきアナログ信号Ｖａにより充電されると共に、
上位５ビット分のアナログ比較電圧を発生するコンデン
サアレイ部３２と、下位５ビット分のアナログ比較電圧
を発生する抵抗ストリング部３４と、後述する第１共通
線Ｌ１にＡＤ変換すべきアナログ信号Ｖａを印加するた
めのスイッチＳａと、この第１共通線Ｌ１に第１電源電
圧ＶDDを印加するためのスイッチＳｂと、を備えてい
る。

【００２９】このうち、コンデンサアレイ部３２は、一
端が多段比較器２への入力線Ｌ３に接続され、夫々の容
量がＣ，Ｃ，２Ｃ，４Ｃ，８Ｃ，１６Ｃである６個のコ
ンデンサ４０〜４５と、コンデンサ４０の他端を、第１
共通線Ｌ１又は抵抗ストリング部３４の出力線Ｌ４のい
ずれかに接続するスイッチｓｃ１と、その他のコンデン
サ４１〜４５の他端を、第１共通線Ｌ１又は第２電源電
圧ＶSSが印加される第２共通線Ｌ２のいずれかに接続す
るスイッチｓｃ２〜ｓｃ６とを備えている。

【００３０】一方、抵抗ストリング部３４は、一端に第
１電源電圧ＶDD、他端に第２電源電圧ＶSSが印加され直
列接続された３３個の抵抗群３６と、これら抵抗群３６
を構成する抵抗の各接続点に設けられ、該接続点から分
圧電圧を取り出すスイッチｓｒ０〜ｓｒ３１とを備えて
いる。なお、上記抵抗群３６を構成する抵抗の抵抗値
は、両端に位置する２個の抵抗のみがＲ／２で、その他
の抵抗は全てＲである。

【００３１】また、多段比較器２ａは、先に説明した多
段比較器２から、第３段目の差動比較器１３、コンデン
サ２３ａ，２３ｂ、スイッチｓｓ３，ｓｆ６，ｓｆ７を
省略して３段構成としたものであり、先に説明した多段
比較器２と同様に動作する。なお、該多段比較器２ａの
出力は、インバータＩＮＶを介して取り出すようにされ
ている。

【００３２】また、スイッチング制御回路２５ａは、多
段比較器２ａのスイッチｓｆ１〜ｓｆ５，ｓｓ１，ｓｓ
２だけでなく、コンデンサアレイ部３２のスイッチｓｃ
１〜ｓｃ６、抵抗ストリング部３４のスイッチｓｒ０〜
ｓｒ３１、及び第１共通線Ｌ１に印加する信号を制御す
るためのスイッチｓｗ１，ｓｗ２等の制御も行うように
構成されている。

【００３３】次に、このように構成されたＡＤ変換器３
０の動作を、図４に示すタイムチャートに沿って説明す
る。まず、スイッチング制御回路２５ａは、ＡＤ変換が
開始されると、スイッチｓｗ１，ｓｆ１〜ｓｆ５，ｓｓ
１，ｓｓ２をＯＮし、スイッチｓｒ０〜ｓｒ３１，ｓｗ
２をＯＦＦし、スイッチｓｃ１〜ｓｃ６を第１共通線Ｌ
１側に設定する。

【００３４】これにより、多段比較器２ａでは、差動比
較器１１，１２の入出力、及び差動比較器１４の入力が
基準電圧Ｖｒｅｆや動作点に保持され、また、コンデン
サアレイ部３２では、コンデンサ４０〜４５がアナログ
信号Ｖａの電圧レベルに応じて充電されることにより、
アナログ信号Ｖａがサンプルホールドされる。

【００３５】ここで図５（ａ）は、この時のＡＤ変換器
３０の等価回路であり、アナログ信号Ｖａのサンプルホ
ールドとは、容量が３２Ｃのコンデンサが、アナログ信
号Ｖａと基準電圧Ｖｒｅｆとの差電圧で充電されること
に相当する。図４に戻って、このサンプルホールド期間
が終了すると、スイッチｓｗ１，ｓｆ１〜ｓｆ５，ｓｓ
１，ｓｓ２をＯＦＦし、スイッチｓｗ２をＯＮし、スイ
ッチｓｃ１を抵抗ストリング部３４の出力線Ｌ４に接続
した状態に設定し、この状態で、スイッチｓｃ２〜ｓｃ
６，ｓｒ０〜ｓｒ３１を適宜切換ながら、多段比較器２
ａに比較動作を行わせる。

【００３６】図５（ｂ）は、この時のＡＤ変換器３０の
等価回路を表しており、コンデンサ４１〜４５のうち、
スイッチｓｃ２〜ｓｃ６の設定によって第１共通線Ｌ１
側に接続されているコンデンサの合成容量をＣDD（充電
電荷Ｑ１）、第２共通線Ｌ２側に接続されているコンデ
ンサの合成容量をＣSS（充電電荷Ｑ２）とすると、各合
成容量ＣDD，ＣSSは、次の（１）（２）にて表される。
但し、ｎ＝０〜３１である。

【００３７】 ＣDD＝ｎ×Ｃ （１） ＣSS＝｛３２−（ｎ＋１）｝×Ｃ （２） 一方、抵抗ストリング部３４では、スイッチｓｒ０〜ｓ
ｒ３１のいずれか一つのみがＯＮされ、そのＯＮされた
スイッチをｓｒｍ（ｍ＝０〜３１）とすると、出力線Ｌ
４の電位ＶＲは、次の（３）式にて表される。

【００３８】 ＶＲ＝ＶDD×（ｍ＋０．５）／３２ （３） ここで、比較動作中はスイッチｓｓ１が開放されている
ことにより、サンプルホールド期間に充電されたコンデ
ンサ４０〜４５の合計電荷Ｑが保存（Ｑ＝Ｑ１−Ｑ２＋
Ｑ３：Ｑ３はコンデンサ４０の電荷）されるため、これ
に基づいて計算すると（４）式の関係を導くことができ
る。

【００３９】 Ｖin−Ｖref＝−Ｖａ＋｛３２×ｎ＋(ｍ＋０．５)｝×ＶDD／１０２４ （４） 即ち、コンデンサアレイ部３２のスイッチｓｃ２〜ｓｃ
６、及び抵抗ストリング部３４のスイッチｓｒ０〜ｓｒ
３１を適宜切り換えることにより、パラメータｎ（デジ
タル値の上位５ビットに対応）及びパラメータｍ（デジ
タル値の下位５ビットに対応）、延いては１０２４段階
（１０ビットに対応）の信号レベル（右辺第２項）が設
定され、この設定された信号レベルが、アナログ信号Ｖ
ａ（右辺第１項）より大きければ、（４）式の右辺はマ
イナス、つまり多段比較器２ａの入力線Ｌ３の比較電圧
Ｖｉｎが基準電圧Ｖｒｅｆより大きくなり、アナログ信
号Ｖａより小さければ、（４）式の右辺はプラス、つま
り比較電圧Ｖｉｎが基準電圧Ｖｒｅｆより小さくなるの
である。

【００４０】そして、最初、抵抗ストリング部３４のス
イッチｓｒ０を閉じ（ｍ＝０）、コンデンサアレイ部３
２のスイッチｓｃ２〜ｓｃ６を順次切り換えて比較処理
を行うことにより、上位５ビットを最上位ビット（ＭＳ
Ｂ）側から順次確定する。即ち、まず、スイッチｓｃ６
を第１共通線Ｌ１側、スイッチｓｃ２〜ｓｃ５を第２共
通線Ｌ２側に接続することにより入力線Ｌ３に発生する
入力電圧Ｖｉｎを、多段比較器２ａにて基準電圧Ｖｒｅ
ｆと比較する。

【００４１】そして、多段比較器２ａでの比較処理の結
果、入力電圧Ｖｉｎの方が大きければ（多段比較器２ａ
の出力がHighレベル）、その後、スイッチング制御回路
２５ａがスイッチｓｃ６を第１共通線Ｌ１側に接続した
まま、スイッチｓｃ５を第１共通線Ｌ１側に切り換え
て、同様に比較処理を行う。

【００４２】一方、多段比較器２ａでの比較処理の結
果、入力電圧Ｖｉｎの方が小さければ（多段比較器２ａ
の出力がLow レベル）、その後、スイッチｓｃ６を第２
共通線Ｌ２側に切り換えると共に、スイッチｓｃ５を第
１共通線Ｌ１側に切り換えて、入力線Ｌ３に発生する入
力電圧Ｖｉｎを、多段比較器２ａにて基準電圧Ｖｒｅｆ
と比較する。

【００４３】なお、多段比較器２ａの出力レベルが、デ
ジタル値の各ビット値に対応しており、Highレベルであ
ればビット値は１、Low レベルであればビット値は０と
なる。以下、ｓｃ４，ｓｃ３，ｓｃ２の順で、同様の処
理を繰り返すことにより、ＡＤ変換値の上位５ビットの
値が確定する。

【００４４】このようにして、上位５ビットが確定する
と、同様の考え方に基づいて、今度は、抵抗ストリング
部３４のスイッチｓｒ０〜ｓｒ３１を順次切り換えなが
ら多段比較器２ａにて比較処理を行わせることにより、
下位５ビットを上位ビット側から確定する。なお、この
手順は、逐次比較型ＡＤ変換器において周知のものであ
るので、ここではこれ以上の説明を省略する。

【００４５】つまり、ＡＤ変換器３０では、多段比較器
２ａに入力される入力電圧Ｖｉｎと基準電圧Ｖｒｅｆと
を比較して、これらが一致するようにスイッチｓｃ２〜
ｓｃ６，ｓｒ０〜ｓｒ３１を順次切り換える処理を繰り
返し行うことにより、サンプルホールドしたアナログ信
号Ｖａの電圧レベルに対応した１０ビットのデジタル値
を生成するのである。

【００４６】なお、図４では、スイッチｓｓ１，ｓｓ２
のスイッチングが同じタイミングで行われるように描か
れているが、実際は、図２にて説明したように、スイッ
チｓｓ２は、スイッチｓｓ１より差動比較器１２の内部
遅延Ｔ２分だけ長くＯＮするように制御されている。

【００４７】以上説明したように、上述の逐次比較型Ａ
Ｄ変換器３０においては、ＡＤ変換すべきアナログ信号
Ｖａに応じた電荷を、多段比較器２ａの入力線Ｌ３に対
して並列接続されたコンデンサ４０〜４５に保持し、こ
の保持された電荷に基づいて、多段比較器２ａに印加す
る入力電圧Ｖｉｎを連続的に生成するようにされている
ので、比較処理中は、この電荷を確実に保持する必要が
ある。

【００４８】これに対して、本実施例の多段比較器２ａ
は、差動比較器１１，１２の反転出力及び非反転出力を
スイッチｓｓ１，ｓｓ２を介して短絡することにより、
出力端の信号レベルを動作点に保持しているので、入力
端側の電荷を放電してしまうことがなく、入力端の電荷
を保持したまま連続的に比較処理を行う上述のようなＡ
Ｄ変換器３０に好適に用いることができる。

【００４９】即ち、従来は、例えば特開平２−１５９８
１４号公報に記載されているように、インバータの入出
力を短絡することにより動作の高速化を図ることも行わ
れていたが、この場合、出力を動作点に保持すると入力
端の電荷を保持することができなくなるため、連続的な
比較動作を行うことができなかったのである。

【００５０】以上、本発明の実施例について説明した
が、本発明は上記実施例に限定されるものではなく、様
々な態様で実施することができる。例えば、上記実施例
では、差動比較器１１〜１３の出力端同士を短絡するこ
とにより出力を動作点に正確に一致させて保持している
が、クランプされた時の出力端の信号レベルは、動作点
と正確に一致させなくても、ほぼ一致させれば十分に動
作時間の改善を図ることができるため、分圧回路により
動作点とほぼ等しい信号レベルを生成し、これを出力端
に印加するように構成してもよい。

【図面の簡単な説明】

【図１】 実施例の多段比較器の回路構成図である。

【図２】 実施例の多段比較器の動作を表すタイムチャ
ートである。

【図３】 実施例の多段比較器が適用されたＡＤ変換器
の回路構成図である。

【図４】 ＡＤ変換器の動作を表すタイムチャートであ
る。

【図５】 ＡＤ変換器の検出原理を説明するための等価
回路図である。

【図６】 信号比較手段の動作点を説明するための入出
力特性図である。

【図７】 （ａ）は従来の多段比較器の回路構成図、
（ｂ）はその動作を表すタイムチャートである。

【符号の説明】 ２，２ａ…多段比較器 １１〜１４…
差動比較器 ２１ａ〜２３ａ，２１ｂ〜２３ｂ…コンデンサ ２５，２５ａ…スイッチング制御回路 ３０…ＡＤ
変換器 ３２…コンデンサアレイ部 ３４…抵抗
ストリング部 ３６…抵抗群 ４０〜４５
…コンデンサ Ｌ１…第１共通線 Ｌ２…第２共通線 Ｌ３…入力
線 Ｌ４…出力線 ｓｆ１〜ｓｆ７，ｓｓ１〜ｓｓ３，ｓｗ１，ｓｗ２，ｓ
ｃ１〜ｓｃ６，ｓｒ０〜ｓｒ３１…スイッチ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−19020（ＪＰ，Ａ) 特開 平９−69761（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 5/08 H03F 3/45

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 信号を大小比較する信号比較手段と、上
   記信号比較手段の出力を動作点に保持する信号保持手段
   とを備えた比較器を、コンデンサを介して多数段直列接
   続してなる多段比較器において、 各段の比較器毎に設けられた各信号保持手段は、当該多
   段比較器の出力が確定後、次に比較すべき信号が自段の
   信号比較手段に入力されるまでの間、該信号比較手段の
   出力を動作点に保持する ことを特徴とする多段比較器。
2. 【請求項２】 上記信号比較手段を、反転出力と非反転
   出力とを出力する差動比較器を用いて構成し、 上記信号保持手段は、上記反転出力と非反転出力とを接
   続するスイッチング手段を備え、上記信号比較手段の両
   出力を短絡することにより該出力を動作点に保持するこ
   とを特徴とする請求項１に記載の多段比較器。