JP4323782B2 - レシーバ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、レシーバ回路に関し、さらに詳しくは、ケーブルを用いたデータ伝送システムにおいて、ケーブルの抜けを低電力に検知するために適したレシーバ回路に関する。
【０００２】
【従来の技術】
一般に、ＬＶＤＳ（ＬＯＷ ＶＯＬＴＡＧＥ ＤＩＦＦＥＲＥＮＴＩＡＬ ＳＩＧＮＡＬＩＮＧ）に代表されるケーブルを用いたデータ伝送システムにおいては、ケーブルが抜けたことを検知し、その状態に応じてデータ出力をＨＩＧＨまたはＬＯＷに固定するという機能がレシーバ回路に必要とされ、この機能はフェイルセーフ機能と呼ばれる。
【０００３】
上記フェイルセーフ機能を実現するための従来のレシーバ回路を図６に示す。本レシーバ回路は、データ処理部１０００とクロック処理部２０００とから構成される。
【０００４】
前記データ処理部１０００は、入力バッファ１と、その入力バッファ１のシリアルの出力信号ＲＤＡＴＡを７ｂｉｔ単位でパラレルデータに変換する１：７シリアル−パラレル変換を行い、そのパラレルデータ信号を出力する１：７シリアル−パラレル変換回路２により構成される。前記入力バッファ１の小振幅差動データ信号を入力する正、負の入力端子ＲＤＰ、ＲＤＭ間には、終端抵抗ＲＴ１が接続され、正の入力端子ＲＤＰと電源ＶＤＤとの間にはプルアップ抵抗ＲＰ１が接続され、また、負の入力端子ＲＤＭと電源ＶＳＳ間にはプルダウン抵抗ＲＰ２が接続される。
【０００５】
また、前記クロック処理部２０００は、入力バッファ３と、その入力バッファ３の出力信号ＲＣＬＯＣＫを周波数及び位相調整するマルチフェーズＰＬＬ回路４とで構成される。前記入力バッファ３の小振幅差動クロック信号を入力する正、負の入力端子ＩＮＰ、ＩＮＭには、前記データ処理部１０００における入力バッファ１と同様に終端抵抗ＲＴ２、プルアップ抵抗ＲＰ３及びプルダウン抵抗ＲＰ４が接続される。
【０００６】
本レシーバ回路においては、フェイルセーフ機能を実現するために、上記のプルアップ抵抗ＲＰ１、ＲＰ３、プルダウン抵抗ＲＰ２、ＲＰ４を用いており、ケーブルが抜けて非接続状態のときは、例えば、前記データ処理部１０００の場合では、３個のプルアップ抵抗ＲＰ１、終端抵抗ＲＴ１、プルダウン抵抗ＲＰ２を通じて電流が流れ、その終端抵抗ＲＴ１におけるＩＲドロップを前記入力バッファ１により検知して、前記１：７シリアル−パラレル変換回路２の出力レベルをＨＩＧＨまたはＬＯＷの状態に固定していた。ここで、前記終端抵抗ＲＴ１は、ＬＶＤＳ規格においては１００Ωに設定される。尚、ＬＶＤＳ規格に関する技術は、非特許文献１に記載され、また、ＬＶＤＳ規格のフェイルセーフ機能に関する技術は、非特許文献２に記載されている。
【０００７】
例えば、ＲＰ１=ＲＰ２=２０ｋΩ、ＲＴ１=１００Ω、ＶＤＤ=３.３Ｖ、ＶＳＳ=０Ｖとすると、３.３Ｖ/４０.１ｋΩ=８２ｕＡの電流が３個の抵抗ＲＰ１、ＲＴ１、ＲＰ２を通じて流れ、終端抵抗ＲＴ１には８２ｕＡ×１００Ω=８.２ｍＶの電位差が発生することになる。
【０００８】
【非特許文献１】
「トランジスタ技術」ＣＱ出版社、１９９７年７月号、ｐ.２７１〜３０８
【０００９】
【非特許文献２】
「トランジスタ技術」ＣＱ出版社、１９９７年７月号、ｐ.２８６〜２８７
【００１０】
【発明が解決しようとする課題】
しかしながら、上記従来の構成では、フェイルセーフ機能が働かない正常なケーブル接続時であっても、前記３個のプルアップ抵抗ＲＰ１、終端抵抗ＲＴ１及びプルダウン抵抗ＲＰ２を通じて定常的に電流が流れてしまっており、無駄に電力を消費している。特に、データチャネル数（データ処理部の数）が増えると、データチャネル数に比例して定常電流も増加してしまい、無駄な消費電力が更に増大する。
【００１１】
そこで、例えば、消費電流を削減するように、前記プルアップ抵抗ＲＰ１及びプルダウン抵抗ＲＰ２を大きな値に設定すれば、これらの抵抗を流れる定常電流は小さくなるものの、前記終端抵抗ＲＴ１におけるＩＲドロップ値が小さくなってしまい、入力データラインのノイズを誤検知する可能性が高くなる。
その結果、フェイルセーフ時のノイズ耐性が弱くなってしまう。従って、この構成を採用することはできない。
【００１２】
本発明は、前記の問題を解決するものであり、その目的は、レシーバ回路において、ケーブルが抜けて非接続になった状態を低電力で検知することにある。
【００１３】
【課題を解決するための手段】
前記の目的を達成するために、本発明では、プルアップ抵抗及びプルダウン抵抗をデータ信号入力端子及びクロック入力端子から取り除き、前記データ信号又はクロック信号の遷移回数又は振幅を検知し、この遷移回数又は振幅に基づいてケーブルの抜けた状態の検知を実現する。
【００１４】
すなわち、請求項１記載の発明は、複数組の差動データ信号と所定時間内で所定回数以上の遷移をする１組の差動クロック信号を受信するレシーバ回路において、前記受信差動データ信号を入力とし、シリアルパラレル変換を行うシリアルパラレル変換回路を有するデータ処理部と、前記受信差動クロック信号を入力とし、入力差動クロックを元に位相調整されたクロックを生成し、前記データ処理部に供給する位相調整回路を有するクロック処理部と、前記受信差動クロック信号に基づく信号の遷移回数を検知する遷移回数検知回路を有し、この遷移回数検知回路により検知された遷移回数が予め定めた設定値以下のとき、前記データ処理部に動作を規制する信号を出力する信号検知部と、前記受信差動クロック信号が入力され、この受信差動クロック信号の振幅が予め定めた設定値以下のとき、ＨＩＧＨ又はＬＯＷの信号を出力する一方、前記予め定めた設定値を超えるとき、前記受信差動クロック信号と同じ遷移回数を有する信号を出力するオフセットバッファとを有し、前記オフセットバッファから出力される信号が、前記受信差動クロック信号に基づく信号として前記遷移回数検知回路に入力されることを特徴とする。
【００１５】
請求項２記載の発明は、請求項１記載のレシーバ回路において、前記信号検知部は、前記オフセットバッファの設定値を変更する設定値変更回路を備えたことを特徴とする。
【００１６】
請求項３記載の発明は、請求項２記載のレシーバ回路において、前記設定値変更回路による前記設定値の変更は、外部より読み書き可能なレジスタの情報に基づいて行われることを特徴とする。
【００１７】
請求項４記載の発明は、請求項１記載のレシーバ回路において、前記データ処理部は、前記信号検知部から出力される信号を受けて、リセット動作をすることを特徴とする。
【００１８】
請求項５記載の発明は、請求項１記載のレシーバ回路において、前記データ処理部は、前記信号検知部から出力される信号を受けて、パワーダウン動作をすることを特徴とする。
【００１９】
以上により、請求項１記載の発明では、ケーブルが抜けた状態では、信号検知部において受信信号の遷移回数や振幅が設定値以下となって、信号検知部から信号がデータ処理部に出力され、データ処理部の動作が規制される。
【００２０】
従って、フェイルセーフ機能を実現するために従来ではレシーバ回路の入力端子に設けていたプルアップ抵抗及びプルダウン抵抗が不要になり、小面積化となる。しかも、これらの抵抗を介して消費していた定常電流もなくなるので、低電力にケーブルの抜けた非接続状態を検知することが可能である。特にデータチャネル数が多いシステムでは、各チャネル毎に定常電流を削減できるので、回路全体及びシステム全体の低電力化を図ることができる。
【００２１】
請求項２及び３記載の発明では、ケーブルが抜けて受信信号のラインがハイインピーダンスの状態になった場合に、前記信号ラインにノイズが混入したとしても、このノイズの振幅が設定値以下であるので、オフセットバッファの出力信号がＨＩＧＨ又はＬＯＷに固定される。従って、ノイズの混入に起因するケーブルの抜けの誤検出がない。よって、ノイズ耐性の向上と低消費電力化とを両立しながら、フェイルセーフ機能を実現することが可能である。特に、オフセットバッファの設定値を設定値変更回路により変更できるので、アプリケーションの違いによるノイズの大小に応じてノイズの判別レベルを変化させて、ノイズ耐性を変化させることが可能となり、設計の自由度が増す。
【００２２】
また、請求項１記載の発明では、ケーブルが抜けた状態では、受信差動クロック信号の遷移回数が一般的には設定値以下となって、データ処理部の動作が信号検知部により規制されるが、信号検知部にノイズが混入したとしても、そのノイズの遷移回数が設定値以下であって、オフセットバッファの出力がＨＩＧＨ又はＬＯＷに固定されるので、遷移回数検知回路では入力される信号の遷移回数が確実に設定値以下となって、常に正常なフェイルセーフ機能を実現することが可能である。
【００２３】
請求項４記載の発明では、ケーブルの抜けた非接続状態が生じたときには、データ処理部は信号検知部からの信号に基づいてリセット動作をする。従って、データ処理部の出力をすべてＬＯＷ又はＨＩＧＨに固定できるので、例えば、映像の送受信システムにおいては、ケーブルが抜けて非接続状態となった場合には単一色になり、ケーブルが抜けたことを人間の目で容易に確認することができる。
【００２４】
請求項５記載の発明では、ケーブルの抜けた非接続状態が生じたときには、データ処理部は信号検知部からの信号に基づいてパワーダウン動作をするので、ケーブルが抜けて非接続状態になった際の電流制御が可能になり、フェイルセーフ時の低電力化及び電力制御を実現することができる。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態のレシーバ回路を図面に基づいて説明する。
【００２６】
（第１の実施の形態）
図１は本発明の実施の形態におけるレシーバ回路を示す回路図である。このレシーバ回路は、データ処理部（処理部）１００と、クロック処理部（処理部）２００と、信号検知部３００とから構成される。
【００２７】
前記データ処理部１００は、入力バッファ１と、１：７シリアル−パラレル変換回路２とから構成される。このデータ処理部１００では、レシーバ回路の小振幅差動データ入力端子ＲＤＰ、ＲＤＭから受信された小振幅の差動データ信号（これらを以下において、データ入力信号ＲＤＰ、ＲＤＭと呼ぶ。）を前記入力バッファ１で受けて、ＣＭＯＳ振幅レベル、例えば、ここでは振幅３.３Ｖのシリアルデータ信号ＲＤＡＴＡに変換して出力する。ここで、入力バッファ１の２つの入力端子ＩＮＰ、ＩＮＭ間には終端抵抗ＲＴ１が接続されている。本実施の形態において、この終端抵抗の値は、例えば１００Ωであり、また、前記小振幅の差動データ信号ＲＤＰ/Ｍは、例えば図２に示したように、周波数５９５Ｍｂｐｓ、振幅１.２Ｖ±２００ｍＶの信号である。この入力バッファ１の出力端子は、同入力バッファ１の出力シリアルデータ信号ＲＤＡＴＡをパラレルデータに変換する前記１：７シリアル−パラレル変換回路２のＳＤＩＮ端子に接続される。ここでは、シリアルデータ信号ＲＤＡＴＡの１秒当りの伝送データ数は５９５Ｍｂｐｓ×１ビットで表される。そして、変換されたパラレルデータ信号は１：７シリアル−パラレル変換回路２の出力端子ＰＤＯＵＴからレシーバ回路の出力端子ＲＤ[０：６]へ出力される。この時点での１秒当りの伝送データ数は、８５Ｍｂｐｓ×７ビットで表される。
【００２８】
前記クロック処理部２００は、入力バッファ３と、マルチフェーズＰＬＬ回路４とから構成される。このクロック処理部２００では、レシーバ回路の小振幅差動クロック入力端子ＲＣＫＰ、ＲＣＫＭから受信された小振幅の差動クロック信号（これらも以下、クロック入力信号ＲＣＫＰ、ＲＣＫＭと呼ぶ。）を前記入力バッファ３で受けて、出力信号ＲＣＬＯＣＫを出力する。ここで、入力バッファ３の２つの入力端子ＩＮＰ、ＩＮＭ間には終端抵抗ＲＴ２が接続されている。本実施の形態におけるこの終端抵抗の値は例えば１００Ωであり、また、前記クロック信号ＲＣＫＰ/Ｍは、図２に示したように、例えば周波数８５ＭＨｚ、振幅１.２Ｖ±２００ｍＶの信号である。入力バッファ３から出力された出力信号ＲＣＬＯＣＫは、周波数及び位相の調整をするために前記マルチフェーズＰＬＬ回路４の入力端子ＲＥＦＣＫへ入力される。そしてマルチフェーズＰＬＬ回路４により周波数及び位相の調整がされたクロック信号ＬＣＫが出力端子ＣＫＯＵＴより出力される。このクロック信号ＬＣＫ、は前記データ処理部１００の１：７シリアル−パラレル変換回路２においてデータ信号のシリアル−パラレル変換時に送信側との同期を図るために、１：７シリアル−パラレル変換回路２のクロック入力端子ＣＫに入力される。
【００２９】
前記信号検知部３００は、周波数検知回路（遷移回数検知回路）５により構成される。この周波数検知回路５の入力端子ＣＫＩＮには、前記クロック処理部２００における入力バッファ３の出力信号ＲＣＬＯＣＫが入力され、この周波数検知回路５により所定時間内における信号ＲＣＬＯＣＫの遷移回数を検知する。そして、その遷移回数が設定値以下のときは出力端子ＳＤからリセット信号ＮＲＥＳＥＴを出力する。このリセット信号ＮＲＥＳＥＴは、前記データ処理部１００の１：７シリアル−パラレル変換回路２のリセット信号入力端子ＮＲに入力され、レシーバ回路に受信されたデータ信号の出力がリセット制御される。しかし、所定時間内において検知される前記信号ＲＣＬＯＣＫの遷移回数が設定値を超えるときには、前記リセット信号は出力されず、データ処理部１００の動作を妨げない。
【００３０】
次に、本実施の形態のレシーバ回路の動作を説明する。先ず、周波数検知回路５の入力信号ＣＫＩＮの周波数が２０ｋＨｚ以上のとき、すなわち、クロック入力端子ＲＣＫＰ/Ｍにケーブルが接続されていてクロック信号が入力されているときには、周波数検知回路５の出力端子ＳＤがＨレベル（ＳＤ=Ｈ）となるので、１：７シリアル−パラレル変換回路２のリセット信号入力端子ＮＲのレベルがＨレベルとなって、この１：７シリアル−パラレル変換回路２は通常動作を行う。
【００３１】
一方、逆に、周波数検知回路５の入力信号ＣＫＩＮの周波数が２０ｋＨｚ以下のとき、すなわち、ケーブルが抜けて接続されていないときには、周波数検知回路５の出力端子ＳＤがＬレベル（ＳＤ=Ｌ）となるので、前記１：７シリアル−パラレル変換回路２のリセット信号入力端子ＮＲのレベルがＬレベルとなって、このシリアル−パラレル変換回路２にリセット信号が入力され、前記出力データＲＤ[０：６]がＬレベルに固定されて、フェイルセーフ機能が実現される。
【００３２】
従って、本実施の形態では、従来のようにデータ処理部及びクロック処理部に設けていたプルアップ抵抗、プルダウン抵抗を不要にできて、シンプルな構成でフェイルセーフ機能を実現でき、小面積化と低消費電力化との両立が可能である。また、フェイルセーフ機能を実現するために必要な消費電流が小さくなり、システム全体の低電力化が可能になる。特に、データチャネル数が多いシステムにおいては低電力化の効果が大きい。
【００３３】
尚、本実施の形態のレシーバ回路では、データ信号とクロック信号とが入力される場合に、クロック信号に基づく信号ＲＣＬＯＣＫを信号検知部３００に入力したが、データ信号に基づく信号ＲＤＡＴＡのみを信号検知部３００に入力してもよい。また、データ信号のみが受信信号である場合においては、このデータ信号を前記信号検知部３００により同様に検知してもよいのは勿論である。
【００３４】
また、前記信号検知部３００における信号の遷移回数に基づいて、前記データ処理部１００へ出力するリセット信号を制御して、データ処理部１００の動作を規制（リセット制御）したが、このデータ処理部１００がパワーダウン信号入力端子を有する場合には、信号検知部３００からの出力信号をパワーダウン信号として前記パワーダウン信号入力端子に入力することにより、同様にデータ処理部１００の動作をパワーダウン規制することも可能である。
【００３５】
（第２の実施の形態）
以下、本発明の第２の実施の形態のレシーバ回路について図３を参照しながら説明する。本実施の形態は、ケーブルが抜けてクロック入力信号ＲＣＫＰ/Ｍがハイインピーダンス状態（Ｈｉ-Ｚの状態）になった場合に、ノイズがクロック信号入力ラインＲＣＫＰ/Ｍにのってしまっても、このノイズを信号として誤検知することがないように対処したものである。尚、以下の実施の形態においては、前記第１の実施の形態と同様の機能を有する構成要素については同一の符号を付して、その説明を省略する。
【００３６】
図３に示したレシーバ回路は、データ処理部１００とクロック処理部２００と信号検知部４００とから構成される。
【００３７】
本レシーバ回路と第１の実施の形態における図１に示した回路との違いは、図１のレシーバ回路では前記信号検知部３００が前記周波数検知回路５のみで構成されていたが、本レシーバ回路ではオフセットバッファ６とバイアス発生回路７とが備わり、新たに信号検知部４００とした点である。
【００３８】
図３の前記信号検知部４００において、前記オフセットバッファ６が受信した前記クロック入力信号ＲＣＫＰ/Ｍは、周波数検知回路５において所定時間内の遷移回数を検知するために、先ず、同オフセットバッファ６によりＣＭＯＳ振幅レベルのシングル信号ＲＳＩＧに変換される。ここで、オフセットバッファ６は、前記バイアス発生回路７の出力したバイアス電圧ＢＩＡＳＰ、ＢＩＡＳＭを受けて、Ｖｔｈ＝｜ＢＩＡＳＰ−ＢＩＡＳＭ｜で定義される設定値Ｖｔｈ（このＶｔｈはオフセット値とも呼ぶ）と上記信号ＲＳＩＧの振幅とを比較して、信号ＲＳＩＧの振幅が設定値Ｖｔｈ以下のときは、前記出力信号ＲＳＩＧをＬＯＷレベルの信号又はＨＩＧＨレベルの信号に固定して出力し、逆に、ある設定値Ｖｔｈを超えるときには、前記クロック入力信号ＲＣＫＰ/Ｍをそのまま出力する。そして、この出力信号ＲＳＩＧは前記周波数検知回路５に入力される。
【００３９】
本実施の形態においては、前記設定値Ｖｔｈは例えばＶｔｈ＝５０ｍＶに設定される。また、前記バイアス発生回路７は抵抗分割により容易にバイアス電圧を生成できる回路であり、それらバイアス電圧ＢＩＡＳＰ、ＢＩＡＳＭの設定値は、例えばＢＩＡＳＰ＝１.２２５Ｖ（＝１.２Ｖ+２５ｍＶ）、ＢＩＡＳＭ＝１.１７５Ｖ（＝１.２Ｖ−２５ｍＶ）である。
【００４０】
以上のように、前記信号検知部４００を前記オフセットバッファ６と前記周波数検知回路５とで構成することにより、ケーブルが抜けてクロック入力端子ＲＣＫＰ/ＭがＨｉ-Ｚ状態になった場合にノイズが混入したとしても、そのノイズを誤検知することなく、正常にフェイルセーフ機能を実現することができる。
従って、ノイズ耐性の向上と低電力化とを両立しながら、フェイルセーフ機能を実現することが可能である。
【００４１】
尚、本実施の形態でも、前記信号検知部４００におけるオフセットバッファ６の出力信号ＲＳＩＧの所定時間内の遷移回数に基づいて前記データ処理部１００のリセット動作を制御したが、これに代えて、データ処理部１００がパワーダウン信号入力端子を有する場合には、このパワーダウン信号をこの端子に入力することにより、データ処理部１００の動作をパワーダウン規制することも可能である。
【００４２】
（第３の実施の形態）
図４は第３の実施の形態におけるレシーバ回路を示す。
【００４３】
このレシーバ回路は、データ処理部１００と、クロック処理部２００と、信号検知部５００とから構成される。前記第２の実施の形態における図３に示すレシーバ回路との違いは、図３における前記信号検知部４００にオフセットバッファ６の設定値Ｖｔｈを変更するために、設定値変更端子ＳＥＬを有するバイアス選択回路（設定値変更回路）８を加え、これを新たに信号検知部５００とした点である。
【００４４】
前記バイアス選択回路８は前記バイアス発生回路７に接続され、このバイアス発生回路８の出力する複数の異なるバイアス電圧を受け、それらのうち２つのバイアス電圧をオフセットバッファ６のバイアス電圧入力端子ＢＰ、ＢＭに出力する。ここで、バイアス選択回路８の出力する２つのバイアス電圧は前記設定値変更端子ＳＥＬに入力された信号に基づき選択される。尚、前記信号検知部５００において、オフセットバッファ６及び周波数検知回路５は第２の実施の形態における図３に示したレシーバ回路の信号検知部４００と同じ構成であり、同じ働きをする。
【００４５】
本実施の形態における例では、前記バイアス発生回路７は４つの異なるバイアス電圧Ｖ１、Ｖ２、Ｖ３及びＶ４を出力し、また、前記バイアス選択回路８は前記設定値変更端子ＳＥＬの値がＨレベルであれば、（ＢＰ、ＢＭ）＝（Ｖ１、Ｖ４）を選択し、Ｌレベルであれば（ＢＰ、ＢＭ）＝（Ｖ２、Ｖ３）を選択して出力する。ここでは、４つのバイアス電圧は、例えばＶ１＝１.２５Ｖ、Ｖ２＝１.２２５Ｖ、Ｖ３＝１.１７５Ｖ、Ｖ４＝１.１５Ｖに設定されているので、設定値変更端子ＳＥＬの選択により、前記オフセットバッファ６のオフセット電圧を１００ｍＶと５０ｍＶとで切り替えることが可能となる。
【００４６】
以上のように、使用するアプリケーションのノイズ量に応じて、ノイズを信号として誤検知することを防ぐことができるオフセット値を選択することが可能になるため、設計の自由度が増す。
【００４７】
尚、本実施の形態では、前記信号検知部５００におけるオフセットバッファ６の出力信号ＲＳＩＧの所定時間内の遷移回数を前記周波数検知回路５で検知し、その検知された回数がある設定値以下のときには、データ処理部１００へリセット信号ＮＲＥＳＥＴを出力することにより、データ処理部１００の動作をリセット規制したが、前記第１及び第２の実施の形態と同様に、データ処理部１００がパワーダウン信号入力端子を有する場合には、リセット信号に代わり、周波数検知回路５からデータ処理部１００への信号をパワーダウン信号とすることにより、データ処理部１００の動作をパワーダウン規制することも可能である。
【００４８】
また、前記データ処理部１００の動作を規制するには、前記信号検知部５００から周波数検知回路５を削除してオフセットバッファ６の出力を制御し、リセット制御信号として直接に１：７シリアル−パラレル変換回路２のリセット端子ＮＲに入力することも可能である。これによれば、振幅を検知するだけでフェイルセーフ機能を実現することが可能であり、遷移回数を検知する必要がない。
【００４９】
（第４の実施の形態）
図５は第４の実施の形態におけるレシーバ回路である。
【００５０】
本レシーバ回路は、データ処理部１００、クロック処理部２００、信号検知部５００、レジスタ部６００、レジスタ参照部７００とから構成される。
【００５１】
上記第３の実施の形態における図４の回路構成との違いは、バイアス選択回路８の設定値変更端子ＳＥＬへ入力される入力信号を、具体的に、レジスタ参照部７００の出力する出力信号により行うこととした点である。前記レジスタ参照部７００は前記レジスタ部６００におけるレジスタの特定ビットに蓄えられた０１情報を参照し、その情報に対応した信号を前記設定値変更端子ＳＥＬに与えることにより、オフセット電圧値（設定値）Ｖｔｈを切り替える。また、このレジスタの情報は外部から読み書き可能となっており、ソフトウエアで前記レジスタ部６００におけるレジスタのアドレスを指定して、そのレジスタの内容を書き換えることが可能である。つまり、ソフトウエアによりノイズ耐性の選択をすることが可能となる。
【００５２】
尚、本実施の形態においても、第１、第２及び第３の実施の形態と同様に、データ処理部１００がパワーダウン信号入力端子を有する場合には、リセット信号に代わり、周波数検知回路５の出力信号としてパワーダウン信号を出力することにより、データ処理部１００の動作を規制することも可能である。
【００５３】
また、第３の実施の形態に示したのと同様に、前記データ処理部１００の動作を規制するために、信号検知部５００において周波数検知回路５を削除することも可能である。
【００５４】
【発明の効果】
以上説明したように、請求項１記載の発明によれば、従来、フェイルセーフ機能を実現するためにレシーバ回路の入力端子に設けていたプルアップ抵抗及びプルダウン抵抗を不要にでき、小面積化となる。しかも、これらの抵抗を介して消費していた定常電流もなくなるので、低電力にケーブルの抜けた非接続状態を検知することが可能である。特にデータチャネル数が多いシステムでは、各チャネル毎に定常電流を削減できるので、回路全体及びシステム全体の低電力化を図ることができる。
【００５５】
請求項２及び３記載の発明によれば、ノイズの混入に起因するケーブルの抜けの誤検出がなくなり、ノイズ耐性の向上と低消費電力化とを両立しながら、フェイルセーフ機能を実現することが可能である。特に、アプリケーションの違いによるノイズの大小に応じてノイズの判別レベルを変化させて、ノイズ耐性を変化させることが可能となり、設計の自由度が増す。
【００５６】
また、請求項１記載の発明によれば、遷移回数検知回路に混入ノイズが入力されても、その信号の遷移回数が確実に設定値以下となって、常に正常なフェイルセーフ機能を実現することが可能である。
【００５７】
請求項４記載の発明によれば、ケーブルの抜けの検出時には、データ処理部をリセット動作させて、その出力をすべてＬＯＷ又はＨＩＧＨに固定したので、例えば、映像の送受信システムにおいては、ケーブルが抜けて非接続状態となった場合には単一色になり、ケーブルが抜けたことを人間の目で容易に確認することができる。
【００５８】
請求項５記載の発明によれば、ケーブルが抜けて非接続状態になった際には、データ処理部をパワーダウン制御したので、その電流制御が可能になり、フェイルセーフ時の低電力化及び電力制御を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるレシーバ回路を示す回路図である。
【図２】図１のレシーバ回路のタイミングチャート図である。
【図３】本発明の第２の実施の形態におけるレシーバ回路を示す回路図である。
【図４】本発明の第３の実施の形態におけるレシーバ回路を示す回路図である。
【図５】本発明の第４の実施の形態におけるレシーバ回路を示す回路図である。
【図６】従来のレシーバ回路を示す回路図である。
【符号の説明】
１ 入力バッファ
２ １:７シリアル−パラレル変換回路
３ 入力バッファ
４ マルチフェーズＰＬＬ回路
５ 周波数検知回路（遷移回数検知回路）
６ オフセットバッファ
７ バイアス発生回路
８ バイアス選択回路（設定値変更回路）
１００ データ処理部（処理部）
２００ クロック処理部（処理部）
３００、４００、５００ 信号検知部
【発明の属する技術分野】
本発明は、レシーバ回路に関し、さらに詳しくは、ケーブルを用いたデータ伝送システムにおいて、ケーブルの抜けを低電力に検知するために適したレシーバ回路に関する。
【０００２】
【従来の技術】
一般に、ＬＶＤＳ（ＬＯＷ ＶＯＬＴＡＧＥ ＤＩＦＦＥＲＥＮＴＩＡＬ ＳＩＧＮＡＬＩＮＧ）に代表されるケーブルを用いたデータ伝送システムにおいては、ケーブルが抜けたことを検知し、その状態に応じてデータ出力をＨＩＧＨまたはＬＯＷに固定するという機能がレシーバ回路に必要とされ、この機能はフェイルセーフ機能と呼ばれる。
【０００３】
上記フェイルセーフ機能を実現するための従来のレシーバ回路を図６に示す。本レシーバ回路は、データ処理部１０００とクロック処理部２０００とから構成される。
【０００４】
前記データ処理部１０００は、入力バッファ１と、その入力バッファ１のシリアルの出力信号ＲＤＡＴＡを７ｂｉｔ単位でパラレルデータに変換する１：７シリアル−パラレル変換を行い、そのパラレルデータ信号を出力する１：７シリアル−パラレル変換回路２により構成される。前記入力バッファ１の小振幅差動データ信号を入力する正、負の入力端子ＲＤＰ、ＲＤＭ間には、終端抵抗ＲＴ１が接続され、正の入力端子ＲＤＰと電源ＶＤＤとの間にはプルアップ抵抗ＲＰ１が接続され、また、負の入力端子ＲＤＭと電源ＶＳＳ間にはプルダウン抵抗ＲＰ２が接続される。
【０００５】
また、前記クロック処理部２０００は、入力バッファ３と、その入力バッファ３の出力信号ＲＣＬＯＣＫを周波数及び位相調整するマルチフェーズＰＬＬ回路４とで構成される。前記入力バッファ３の小振幅差動クロック信号を入力する正、負の入力端子ＩＮＰ、ＩＮＭには、前記データ処理部１０００における入力バッファ１と同様に終端抵抗ＲＴ２、プルアップ抵抗ＲＰ３及びプルダウン抵抗ＲＰ４が接続される。
【０００６】
本レシーバ回路においては、フェイルセーフ機能を実現するために、上記のプルアップ抵抗ＲＰ１、ＲＰ３、プルダウン抵抗ＲＰ２、ＲＰ４を用いており、ケーブルが抜けて非接続状態のときは、例えば、前記データ処理部１０００の場合では、３個のプルアップ抵抗ＲＰ１、終端抵抗ＲＴ１、プルダウン抵抗ＲＰ２を通じて電流が流れ、その終端抵抗ＲＴ１におけるＩＲドロップを前記入力バッファ１により検知して、前記１：７シリアル−パラレル変換回路２の出力レベルをＨＩＧＨまたはＬＯＷの状態に固定していた。ここで、前記終端抵抗ＲＴ１は、ＬＶＤＳ規格においては１００Ωに設定される。尚、ＬＶＤＳ規格に関する技術は、非特許文献１に記載され、また、ＬＶＤＳ規格のフェイルセーフ機能に関する技術は、非特許文献２に記載されている。
【０００７】
例えば、ＲＰ１=ＲＰ２=２０ｋΩ、ＲＴ１=１００Ω、ＶＤＤ=３.３Ｖ、ＶＳＳ=０Ｖとすると、３.３Ｖ/４０.１ｋΩ=８２ｕＡの電流が３個の抵抗ＲＰ１、ＲＴ１、ＲＰ２を通じて流れ、終端抵抗ＲＴ１には８２ｕＡ×１００Ω=８.２ｍＶの電位差が発生することになる。
【０００８】
【非特許文献１】
「トランジスタ技術」ＣＱ出版社、１９９７年７月号、ｐ.２７１〜３０８
【０００９】
【非特許文献２】
「トランジスタ技術」ＣＱ出版社、１９９７年７月号、ｐ.２８６〜２８７
【００１０】
【発明が解決しようとする課題】
しかしながら、上記従来の構成では、フェイルセーフ機能が働かない正常なケーブル接続時であっても、前記３個のプルアップ抵抗ＲＰ１、終端抵抗ＲＴ１及びプルダウン抵抗ＲＰ２を通じて定常的に電流が流れてしまっており、無駄に電力を消費している。特に、データチャネル数（データ処理部の数）が増えると、データチャネル数に比例して定常電流も増加してしまい、無駄な消費電力が更に増大する。
【００１１】
そこで、例えば、消費電流を削減するように、前記プルアップ抵抗ＲＰ１及びプルダウン抵抗ＲＰ２を大きな値に設定すれば、これらの抵抗を流れる定常電流は小さくなるものの、前記終端抵抗ＲＴ１におけるＩＲドロップ値が小さくなってしまい、入力データラインのノイズを誤検知する可能性が高くなる。
その結果、フェイルセーフ時のノイズ耐性が弱くなってしまう。従って、この構成を採用することはできない。
【００１２】
本発明は、前記の問題を解決するものであり、その目的は、レシーバ回路において、ケーブルが抜けて非接続になった状態を低電力で検知することにある。
【００１３】
【課題を解決するための手段】
前記の目的を達成するために、本発明では、プルアップ抵抗及びプルダウン抵抗をデータ信号入力端子及びクロック入力端子から取り除き、前記データ信号又はクロック信号の遷移回数又は振幅を検知し、この遷移回数又は振幅に基づいてケーブルの抜けた状態の検知を実現する。
【００１４】
すなわち、請求項１記載の発明は、複数組の差動データ信号と所定時間内で所定回数以上の遷移をする１組の差動クロック信号を受信するレシーバ回路において、前記受信差動データ信号を入力とし、シリアルパラレル変換を行うシリアルパラレル変換回路を有するデータ処理部と、前記受信差動クロック信号を入力とし、入力差動クロックを元に位相調整されたクロックを生成し、前記データ処理部に供給する位相調整回路を有するクロック処理部と、前記受信差動クロック信号に基づく信号の遷移回数を検知する遷移回数検知回路を有し、この遷移回数検知回路により検知された遷移回数が予め定めた設定値以下のとき、前記データ処理部に動作を規制する信号を出力する信号検知部と、前記受信差動クロック信号が入力され、この受信差動クロック信号の振幅が予め定めた設定値以下のとき、ＨＩＧＨ又はＬＯＷの信号を出力する一方、前記予め定めた設定値を超えるとき、前記受信差動クロック信号と同じ遷移回数を有する信号を出力するオフセットバッファとを有し、前記オフセットバッファから出力される信号が、前記受信差動クロック信号に基づく信号として前記遷移回数検知回路に入力されることを特徴とする。
【００１５】
請求項２記載の発明は、請求項１記載のレシーバ回路において、前記信号検知部は、前記オフセットバッファの設定値を変更する設定値変更回路を備えたことを特徴とする。
【００１６】
請求項３記載の発明は、請求項２記載のレシーバ回路において、前記設定値変更回路による前記設定値の変更は、外部より読み書き可能なレジスタの情報に基づいて行われることを特徴とする。
【００１７】
請求項４記載の発明は、請求項１記載のレシーバ回路において、前記データ処理部は、前記信号検知部から出力される信号を受けて、リセット動作をすることを特徴とする。
【００１８】
請求項５記載の発明は、請求項１記載のレシーバ回路において、前記データ処理部は、前記信号検知部から出力される信号を受けて、パワーダウン動作をすることを特徴とする。
【００１９】
以上により、請求項１記載の発明では、ケーブルが抜けた状態では、信号検知部において受信信号の遷移回数や振幅が設定値以下となって、信号検知部から信号がデータ処理部に出力され、データ処理部の動作が規制される。
【００２０】
従って、フェイルセーフ機能を実現するために従来ではレシーバ回路の入力端子に設けていたプルアップ抵抗及びプルダウン抵抗が不要になり、小面積化となる。しかも、これらの抵抗を介して消費していた定常電流もなくなるので、低電力にケーブルの抜けた非接続状態を検知することが可能である。特にデータチャネル数が多いシステムでは、各チャネル毎に定常電流を削減できるので、回路全体及びシステム全体の低電力化を図ることができる。
【００２１】
請求項２及び３記載の発明では、ケーブルが抜けて受信信号のラインがハイインピーダンスの状態になった場合に、前記信号ラインにノイズが混入したとしても、このノイズの振幅が設定値以下であるので、オフセットバッファの出力信号がＨＩＧＨ又はＬＯＷに固定される。従って、ノイズの混入に起因するケーブルの抜けの誤検出がない。よって、ノイズ耐性の向上と低消費電力化とを両立しながら、フェイルセーフ機能を実現することが可能である。特に、オフセットバッファの設定値を設定値変更回路により変更できるので、アプリケーションの違いによるノイズの大小に応じてノイズの判別レベルを変化させて、ノイズ耐性を変化させることが可能となり、設計の自由度が増す。
【００２２】
また、請求項１記載の発明では、ケーブルが抜けた状態では、受信差動クロック信号の遷移回数が一般的には設定値以下となって、データ処理部の動作が信号検知部により規制されるが、信号検知部にノイズが混入したとしても、そのノイズの遷移回数が設定値以下であって、オフセットバッファの出力がＨＩＧＨ又はＬＯＷに固定されるので、遷移回数検知回路では入力される信号の遷移回数が確実に設定値以下となって、常に正常なフェイルセーフ機能を実現することが可能である。
【００２３】
請求項４記載の発明では、ケーブルの抜けた非接続状態が生じたときには、データ処理部は信号検知部からの信号に基づいてリセット動作をする。従って、データ処理部の出力をすべてＬＯＷ又はＨＩＧＨに固定できるので、例えば、映像の送受信システムにおいては、ケーブルが抜けて非接続状態となった場合には単一色になり、ケーブルが抜けたことを人間の目で容易に確認することができる。
【００２４】
請求項５記載の発明では、ケーブルの抜けた非接続状態が生じたときには、データ処理部は信号検知部からの信号に基づいてパワーダウン動作をするので、ケーブルが抜けて非接続状態になった際の電流制御が可能になり、フェイルセーフ時の低電力化及び電力制御を実現することができる。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態のレシーバ回路を図面に基づいて説明する。
【００２６】
（第１の実施の形態）
図１は本発明の実施の形態におけるレシーバ回路を示す回路図である。このレシーバ回路は、データ処理部（処理部）１００と、クロック処理部（処理部）２００と、信号検知部３００とから構成される。
【００２７】
前記データ処理部１００は、入力バッファ１と、１：７シリアル−パラレル変換回路２とから構成される。このデータ処理部１００では、レシーバ回路の小振幅差動データ入力端子ＲＤＰ、ＲＤＭから受信された小振幅の差動データ信号（これらを以下において、データ入力信号ＲＤＰ、ＲＤＭと呼ぶ。）を前記入力バッファ１で受けて、ＣＭＯＳ振幅レベル、例えば、ここでは振幅３.３Ｖのシリアルデータ信号ＲＤＡＴＡに変換して出力する。ここで、入力バッファ１の２つの入力端子ＩＮＰ、ＩＮＭ間には終端抵抗ＲＴ１が接続されている。本実施の形態において、この終端抵抗の値は、例えば１００Ωであり、また、前記小振幅の差動データ信号ＲＤＰ/Ｍは、例えば図２に示したように、周波数５９５Ｍｂｐｓ、振幅１.２Ｖ±２００ｍＶの信号である。この入力バッファ１の出力端子は、同入力バッファ１の出力シリアルデータ信号ＲＤＡＴＡをパラレルデータに変換する前記１：７シリアル−パラレル変換回路２のＳＤＩＮ端子に接続される。ここでは、シリアルデータ信号ＲＤＡＴＡの１秒当りの伝送データ数は５９５Ｍｂｐｓ×１ビットで表される。そして、変換されたパラレルデータ信号は１：７シリアル−パラレル変換回路２の出力端子ＰＤＯＵＴからレシーバ回路の出力端子ＲＤ[０：６]へ出力される。この時点での１秒当りの伝送データ数は、８５Ｍｂｐｓ×７ビットで表される。
【００２８】
前記クロック処理部２００は、入力バッファ３と、マルチフェーズＰＬＬ回路４とから構成される。このクロック処理部２００では、レシーバ回路の小振幅差動クロック入力端子ＲＣＫＰ、ＲＣＫＭから受信された小振幅の差動クロック信号（これらも以下、クロック入力信号ＲＣＫＰ、ＲＣＫＭと呼ぶ。）を前記入力バッファ３で受けて、出力信号ＲＣＬＯＣＫを出力する。ここで、入力バッファ３の２つの入力端子ＩＮＰ、ＩＮＭ間には終端抵抗ＲＴ２が接続されている。本実施の形態におけるこの終端抵抗の値は例えば１００Ωであり、また、前記クロック信号ＲＣＫＰ/Ｍは、図２に示したように、例えば周波数８５ＭＨｚ、振幅１.２Ｖ±２００ｍＶの信号である。入力バッファ３から出力された出力信号ＲＣＬＯＣＫは、周波数及び位相の調整をするために前記マルチフェーズＰＬＬ回路４の入力端子ＲＥＦＣＫへ入力される。そしてマルチフェーズＰＬＬ回路４により周波数及び位相の調整がされたクロック信号ＬＣＫが出力端子ＣＫＯＵＴより出力される。このクロック信号ＬＣＫ、は前記データ処理部１００の１：７シリアル−パラレル変換回路２においてデータ信号のシリアル−パラレル変換時に送信側との同期を図るために、１：７シリアル−パラレル変換回路２のクロック入力端子ＣＫに入力される。
【００２９】
前記信号検知部３００は、周波数検知回路（遷移回数検知回路）５により構成される。この周波数検知回路５の入力端子ＣＫＩＮには、前記クロック処理部２００における入力バッファ３の出力信号ＲＣＬＯＣＫが入力され、この周波数検知回路５により所定時間内における信号ＲＣＬＯＣＫの遷移回数を検知する。そして、その遷移回数が設定値以下のときは出力端子ＳＤからリセット信号ＮＲＥＳＥＴを出力する。このリセット信号ＮＲＥＳＥＴは、前記データ処理部１００の１：７シリアル−パラレル変換回路２のリセット信号入力端子ＮＲに入力され、レシーバ回路に受信されたデータ信号の出力がリセット制御される。しかし、所定時間内において検知される前記信号ＲＣＬＯＣＫの遷移回数が設定値を超えるときには、前記リセット信号は出力されず、データ処理部１００の動作を妨げない。
【００３０】
次に、本実施の形態のレシーバ回路の動作を説明する。先ず、周波数検知回路５の入力信号ＣＫＩＮの周波数が２０ｋＨｚ以上のとき、すなわち、クロック入力端子ＲＣＫＰ/Ｍにケーブルが接続されていてクロック信号が入力されているときには、周波数検知回路５の出力端子ＳＤがＨレベル（ＳＤ=Ｈ）となるので、１：７シリアル−パラレル変換回路２のリセット信号入力端子ＮＲのレベルがＨレベルとなって、この１：７シリアル−パラレル変換回路２は通常動作を行う。
【００３１】
一方、逆に、周波数検知回路５の入力信号ＣＫＩＮの周波数が２０ｋＨｚ以下のとき、すなわち、ケーブルが抜けて接続されていないときには、周波数検知回路５の出力端子ＳＤがＬレベル（ＳＤ=Ｌ）となるので、前記１：７シリアル−パラレル変換回路２のリセット信号入力端子ＮＲのレベルがＬレベルとなって、このシリアル−パラレル変換回路２にリセット信号が入力され、前記出力データＲＤ[０：６]がＬレベルに固定されて、フェイルセーフ機能が実現される。
【００３２】
従って、本実施の形態では、従来のようにデータ処理部及びクロック処理部に設けていたプルアップ抵抗、プルダウン抵抗を不要にできて、シンプルな構成でフェイルセーフ機能を実現でき、小面積化と低消費電力化との両立が可能である。また、フェイルセーフ機能を実現するために必要な消費電流が小さくなり、システム全体の低電力化が可能になる。特に、データチャネル数が多いシステムにおいては低電力化の効果が大きい。
【００３３】
尚、本実施の形態のレシーバ回路では、データ信号とクロック信号とが入力される場合に、クロック信号に基づく信号ＲＣＬＯＣＫを信号検知部３００に入力したが、データ信号に基づく信号ＲＤＡＴＡのみを信号検知部３００に入力してもよい。また、データ信号のみが受信信号である場合においては、このデータ信号を前記信号検知部３００により同様に検知してもよいのは勿論である。
【００３４】
また、前記信号検知部３００における信号の遷移回数に基づいて、前記データ処理部１００へ出力するリセット信号を制御して、データ処理部１００の動作を規制（リセット制御）したが、このデータ処理部１００がパワーダウン信号入力端子を有する場合には、信号検知部３００からの出力信号をパワーダウン信号として前記パワーダウン信号入力端子に入力することにより、同様にデータ処理部１００の動作をパワーダウン規制することも可能である。
【００３５】
（第２の実施の形態）
以下、本発明の第２の実施の形態のレシーバ回路について図３を参照しながら説明する。本実施の形態は、ケーブルが抜けてクロック入力信号ＲＣＫＰ/Ｍがハイインピーダンス状態（Ｈｉ-Ｚの状態）になった場合に、ノイズがクロック信号入力ラインＲＣＫＰ/Ｍにのってしまっても、このノイズを信号として誤検知することがないように対処したものである。尚、以下の実施の形態においては、前記第１の実施の形態と同様の機能を有する構成要素については同一の符号を付して、その説明を省略する。
【００３６】
図３に示したレシーバ回路は、データ処理部１００とクロック処理部２００と信号検知部４００とから構成される。
【００３７】
本レシーバ回路と第１の実施の形態における図１に示した回路との違いは、図１のレシーバ回路では前記信号検知部３００が前記周波数検知回路５のみで構成されていたが、本レシーバ回路ではオフセットバッファ６とバイアス発生回路７とが備わり、新たに信号検知部４００とした点である。
【００３８】
図３の前記信号検知部４００において、前記オフセットバッファ６が受信した前記クロック入力信号ＲＣＫＰ/Ｍは、周波数検知回路５において所定時間内の遷移回数を検知するために、先ず、同オフセットバッファ６によりＣＭＯＳ振幅レベルのシングル信号ＲＳＩＧに変換される。ここで、オフセットバッファ６は、前記バイアス発生回路７の出力したバイアス電圧ＢＩＡＳＰ、ＢＩＡＳＭを受けて、Ｖｔｈ＝｜ＢＩＡＳＰ−ＢＩＡＳＭ｜で定義される設定値Ｖｔｈ（このＶｔｈはオフセット値とも呼ぶ）と上記信号ＲＳＩＧの振幅とを比較して、信号ＲＳＩＧの振幅が設定値Ｖｔｈ以下のときは、前記出力信号ＲＳＩＧをＬＯＷレベルの信号又はＨＩＧＨレベルの信号に固定して出力し、逆に、ある設定値Ｖｔｈを超えるときには、前記クロック入力信号ＲＣＫＰ/Ｍをそのまま出力する。そして、この出力信号ＲＳＩＧは前記周波数検知回路５に入力される。
【００３９】
本実施の形態においては、前記設定値Ｖｔｈは例えばＶｔｈ＝５０ｍＶに設定される。また、前記バイアス発生回路７は抵抗分割により容易にバイアス電圧を生成できる回路であり、それらバイアス電圧ＢＩＡＳＰ、ＢＩＡＳＭの設定値は、例えばＢＩＡＳＰ＝１.２２５Ｖ（＝１.２Ｖ+２５ｍＶ）、ＢＩＡＳＭ＝１.１７５Ｖ（＝１.２Ｖ−２５ｍＶ）である。
【００４０】
以上のように、前記信号検知部４００を前記オフセットバッファ６と前記周波数検知回路５とで構成することにより、ケーブルが抜けてクロック入力端子ＲＣＫＰ/ＭがＨｉ-Ｚ状態になった場合にノイズが混入したとしても、そのノイズを誤検知することなく、正常にフェイルセーフ機能を実現することができる。
従って、ノイズ耐性の向上と低電力化とを両立しながら、フェイルセーフ機能を実現することが可能である。
【００４１】
尚、本実施の形態でも、前記信号検知部４００におけるオフセットバッファ６の出力信号ＲＳＩＧの所定時間内の遷移回数に基づいて前記データ処理部１００のリセット動作を制御したが、これに代えて、データ処理部１００がパワーダウン信号入力端子を有する場合には、このパワーダウン信号をこの端子に入力することにより、データ処理部１００の動作をパワーダウン規制することも可能である。
【００４２】
（第３の実施の形態）
図４は第３の実施の形態におけるレシーバ回路を示す。
【００４３】
このレシーバ回路は、データ処理部１００と、クロック処理部２００と、信号検知部５００とから構成される。前記第２の実施の形態における図３に示すレシーバ回路との違いは、図３における前記信号検知部４００にオフセットバッファ６の設定値Ｖｔｈを変更するために、設定値変更端子ＳＥＬを有するバイアス選択回路（設定値変更回路）８を加え、これを新たに信号検知部５００とした点である。
【００４４】
前記バイアス選択回路８は前記バイアス発生回路７に接続され、このバイアス発生回路８の出力する複数の異なるバイアス電圧を受け、それらのうち２つのバイアス電圧をオフセットバッファ６のバイアス電圧入力端子ＢＰ、ＢＭに出力する。ここで、バイアス選択回路８の出力する２つのバイアス電圧は前記設定値変更端子ＳＥＬに入力された信号に基づき選択される。尚、前記信号検知部５００において、オフセットバッファ６及び周波数検知回路５は第２の実施の形態における図３に示したレシーバ回路の信号検知部４００と同じ構成であり、同じ働きをする。
【００４５】
本実施の形態における例では、前記バイアス発生回路７は４つの異なるバイアス電圧Ｖ１、Ｖ２、Ｖ３及びＶ４を出力し、また、前記バイアス選択回路８は前記設定値変更端子ＳＥＬの値がＨレベルであれば、（ＢＰ、ＢＭ）＝（Ｖ１、Ｖ４）を選択し、Ｌレベルであれば（ＢＰ、ＢＭ）＝（Ｖ２、Ｖ３）を選択して出力する。ここでは、４つのバイアス電圧は、例えばＶ１＝１.２５Ｖ、Ｖ２＝１.２２５Ｖ、Ｖ３＝１.１７５Ｖ、Ｖ４＝１.１５Ｖに設定されているので、設定値変更端子ＳＥＬの選択により、前記オフセットバッファ６のオフセット電圧を１００ｍＶと５０ｍＶとで切り替えることが可能となる。
【００４６】
以上のように、使用するアプリケーションのノイズ量に応じて、ノイズを信号として誤検知することを防ぐことができるオフセット値を選択することが可能になるため、設計の自由度が増す。
【００４７】
尚、本実施の形態では、前記信号検知部５００におけるオフセットバッファ６の出力信号ＲＳＩＧの所定時間内の遷移回数を前記周波数検知回路５で検知し、その検知された回数がある設定値以下のときには、データ処理部１００へリセット信号ＮＲＥＳＥＴを出力することにより、データ処理部１００の動作をリセット規制したが、前記第１及び第２の実施の形態と同様に、データ処理部１００がパワーダウン信号入力端子を有する場合には、リセット信号に代わり、周波数検知回路５からデータ処理部１００への信号をパワーダウン信号とすることにより、データ処理部１００の動作をパワーダウン規制することも可能である。
【００４８】
また、前記データ処理部１００の動作を規制するには、前記信号検知部５００から周波数検知回路５を削除してオフセットバッファ６の出力を制御し、リセット制御信号として直接に１：７シリアル−パラレル変換回路２のリセット端子ＮＲに入力することも可能である。これによれば、振幅を検知するだけでフェイルセーフ機能を実現することが可能であり、遷移回数を検知する必要がない。
【００４９】
（第４の実施の形態）
図５は第４の実施の形態におけるレシーバ回路である。
【００５０】
本レシーバ回路は、データ処理部１００、クロック処理部２００、信号検知部５００、レジスタ部６００、レジスタ参照部７００とから構成される。
【００５１】
上記第３の実施の形態における図４の回路構成との違いは、バイアス選択回路８の設定値変更端子ＳＥＬへ入力される入力信号を、具体的に、レジスタ参照部７００の出力する出力信号により行うこととした点である。前記レジスタ参照部７００は前記レジスタ部６００におけるレジスタの特定ビットに蓄えられた０１情報を参照し、その情報に対応した信号を前記設定値変更端子ＳＥＬに与えることにより、オフセット電圧値（設定値）Ｖｔｈを切り替える。また、このレジスタの情報は外部から読み書き可能となっており、ソフトウエアで前記レジスタ部６００におけるレジスタのアドレスを指定して、そのレジスタの内容を書き換えることが可能である。つまり、ソフトウエアによりノイズ耐性の選択をすることが可能となる。
【００５２】
尚、本実施の形態においても、第１、第２及び第３の実施の形態と同様に、データ処理部１００がパワーダウン信号入力端子を有する場合には、リセット信号に代わり、周波数検知回路５の出力信号としてパワーダウン信号を出力することにより、データ処理部１００の動作を規制することも可能である。
【００５３】
また、第３の実施の形態に示したのと同様に、前記データ処理部１００の動作を規制するために、信号検知部５００において周波数検知回路５を削除することも可能である。
【００５４】
【発明の効果】
以上説明したように、請求項１記載の発明によれば、従来、フェイルセーフ機能を実現するためにレシーバ回路の入力端子に設けていたプルアップ抵抗及びプルダウン抵抗を不要にでき、小面積化となる。しかも、これらの抵抗を介して消費していた定常電流もなくなるので、低電力にケーブルの抜けた非接続状態を検知することが可能である。特にデータチャネル数が多いシステムでは、各チャネル毎に定常電流を削減できるので、回路全体及びシステム全体の低電力化を図ることができる。
【００５５】
請求項２及び３記載の発明によれば、ノイズの混入に起因するケーブルの抜けの誤検出がなくなり、ノイズ耐性の向上と低消費電力化とを両立しながら、フェイルセーフ機能を実現することが可能である。特に、アプリケーションの違いによるノイズの大小に応じてノイズの判別レベルを変化させて、ノイズ耐性を変化させることが可能となり、設計の自由度が増す。
【００５６】
また、請求項１記載の発明によれば、遷移回数検知回路に混入ノイズが入力されても、その信号の遷移回数が確実に設定値以下となって、常に正常なフェイルセーフ機能を実現することが可能である。
【００５７】
請求項４記載の発明によれば、ケーブルの抜けの検出時には、データ処理部をリセット動作させて、その出力をすべてＬＯＷ又はＨＩＧＨに固定したので、例えば、映像の送受信システムにおいては、ケーブルが抜けて非接続状態となった場合には単一色になり、ケーブルが抜けたことを人間の目で容易に確認することができる。
【００５８】
請求項５記載の発明によれば、ケーブルが抜けて非接続状態になった際には、データ処理部をパワーダウン制御したので、その電流制御が可能になり、フェイルセーフ時の低電力化及び電力制御を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるレシーバ回路を示す回路図である。
【図２】図１のレシーバ回路のタイミングチャート図である。
【図３】本発明の第２の実施の形態におけるレシーバ回路を示す回路図である。
【図４】本発明の第３の実施の形態におけるレシーバ回路を示す回路図である。
【図５】本発明の第４の実施の形態におけるレシーバ回路を示す回路図である。
【図６】従来のレシーバ回路を示す回路図である。
【符号の説明】
１ 入力バッファ
２ １:７シリアル−パラレル変換回路
３ 入力バッファ
４ マルチフェーズＰＬＬ回路
５ 周波数検知回路（遷移回数検知回路）
６ オフセットバッファ
７ バイアス発生回路
８ バイアス選択回路（設定値変更回路）
１００ データ処理部（処理部）
２００ クロック処理部（処理部）
３００、４００、５００ 信号検知部
Claims (5)
- 複数組の差動データ信号と所定時間内で所定回数以上の遷移をする１組の差動クロック信号を受信するレシーバ回路において、
前記受信差動データ信号を入力とし、シリアルパラレル変換を行うシリアルパラレル変換回路を有するデータ処理部と、
前記受信差動クロック信号を入力とし、入力差動クロックを元に位相調整されたクロックを生成し、前記データ処理部に供給する位相調整回路を有するクロック処理部と、
前記受信差動クロック信号に基づく信号の遷移回数を検知する遷移回数検知回路を有し、この遷移回数検知回路により検知された遷移回数が予め定めた設定値以下のとき、前記データ処理部に動作を規制する信号を出力する信号検知部と、
前記受信差動クロック信号が入力され、この受信差動クロック信号の振幅が予め定めた設定値以下のとき、ＨＩＧＨ又はＬＯＷの信号を出力する一方、前記予め定めた設定値を超えるとき、前記受信差動クロック信号と同じ遷移回数を有する信号を出力するオフセットバッファとを有し、
前記オフセットバッファから出力される信号が、前記受信差動クロック信号に基づく信号として前記遷移回数検知回路に入力される
ことを特徴とするレシーバ回路。 - 請求項１記載のレシーバ回路において、
前記信号検知部は、前記オフセットバッファの設定値を変更する設定値変更回路を備えた
ことを特徴とするレシーバ回路。 - 請求項２記載のレシーバ回路において、
前記設定値変更回路による前記設定値の変更は、外部より読み書き可能なレジスタの情報に基づいて行われる
ことを特徴とするレシーバ回路。 - 請求項１記載のレシーバ回路において、
前記データ処理部は、前記信号検知部から出力される信号を受けて、リセット動作をする
ことを特徴とするレシーバ回路。 - 請求項１記載のレシーバ回路において、
前記データ処理部は、前記信号検知部から出力される信号を受けて、パワーダウン動作をする
ことを特徴とするレシーバ回路。
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