JP2005333508A - 信号変換装置およびドライバ装置 - Google Patents
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Abstract
【課題】 3組の2値論理を3値3差動論理に変換して出力する際に、消費電力を削減しチップ面積も小さく抑える。
【解決手段】 Q411のベースに第1の2値論理信号が入力され、反転信号がQ412のベースに入力される。Q416のベースに第2の2値論理信号が入力され、反転信号がQ415のベースに入力される。Q413のベースに第3の2値論理信号が入力され、反転信号がQ414のベースに入力される。Q411及びQ416のコレクタが抵抗R417に接続され第1の出力が取り出される。Q412及びQ413のコレクタが抵抗R413に接続され第2の出力が取り出される。Q414及びQ415のコレクタが抵抗R415に接続され第3の出力が取り出される。3値信号の中間電圧を抵抗分圧無しに出力できる。3値3差動論理信号が3本の信号として出力されるため、バッファリング用のトランジスタが伝送路毎に1個で済む。
【選択図】 図2
【解決手段】 Q411のベースに第1の2値論理信号が入力され、反転信号がQ412のベースに入力される。Q416のベースに第2の2値論理信号が入力され、反転信号がQ415のベースに入力される。Q413のベースに第3の2値論理信号が入力され、反転信号がQ414のベースに入力される。Q411及びQ416のコレクタが抵抗R417に接続され第1の出力が取り出される。Q412及びQ413のコレクタが抵抗R413に接続され第2の出力が取り出される。Q414及びQ415のコレクタが抵抗R415に接続され第3の出力が取り出される。3値信号の中間電圧を抵抗分圧無しに出力できる。3値3差動論理信号が3本の信号として出力されるため、バッファリング用のトランジスタが伝送路毎に1個で済む。
【選択図】 図2
Description
この発明は、シリアルディジタルデータを伝送する際に用いて好適な信号変換装置およびドライバ装置に関する。
一般に、コンピュータ装置と周辺機器との間のデータ伝送やマルチプロセッサ間のデータ伝送、ディジタルビデオ信号の伝送などには、伝送路の数を少なくするために、ディジタルデータをシリアルデータに変換して伝送するシリアル伝送が広く採用されている。このシリアル伝送方式を伝送系に採用する場合、伝送路を介して伝送される、"0"および"1"の情報ビットで表されるディジタルデータを受信側で正しく再生するためには、送信側での情報ビットの送り出しタイミングを示すクロックが必要とされる。
シリアル伝送によってデータおよびクロックを伝送する場合、データとクロックとを別々に伝送する方式と、データとクロックとを時間的に合成して伝送する方式とが考えられる。データとクロックとを別々に伝送する方法では、少なくとも4本の伝送路が必要となる。一方、データとクロックとを合成して伝送する方式では、伝送路は、2乃至3本で済み、データとクロックとを別々に伝送する方式に比べ、有利である。
また、2本の伝送路を用いてデータとクロックとを時間的に合成して伝送する方式(以下、2線式と呼ぶ)としては、マンチェスタ符号化と呼ばれる符号化方式により、クロックをデータと共に符号化して、共通の伝送路を介して伝送する方式が既に実用化されている。マンチェスタ符号は、1ビットの中央での遷移の方向によってデータ"0"および"1"を表現するようにしたもので、データと同期クロックとを同時に伝送可能な自己同期方式である。この方式は、同軸ケーブルによるCSMA/CD(Career Sense Multiple Access with Collision Detection)を用いたLAN(Local Area Network)、すなわちイーサネット(登録商標)に採用されている。
従来の2線式では、クロック再生のためにPLL(Phase Locked Loop)を必要とし、復調手段のハードウェアが複雑になる。また、より高速な通信速度が要求されるような場合、PLLがクロック周波数に追従できずにクロックを再生できなくなるという欠点があった。
3本の伝送路を用いる方式(以下、3線式と呼ぶ)では、データおよびクロックを、1乃至2個の"0"および1乃至2個の"1"からなる3ビットの信号で表現する。3線式では、3本の伝送路に伝送されるこれらの3本の信号の状態遷移によって、データおよびクロックを検出する。復調側では、PLLを用いる必要がないので、上述の2線式と比べ、より高速な通信を行うことが可能である。
一方、3線式では、伝送路の信号がバランスしていないので、信号の変化点でEMI(Electro-Magnetic Interference)などの問題を引き起こす可能性が高い。例えば、3本の伝送路による3ビットの信号が"100"から"011"に変化するときに、EMIなどの問題が発生し易い。これを回避するためには、3本の伝送路に伝送される信号の電圧の合計が、信号が変化する前後で一定値になるように、符号化を行えばよい。これには、信号の状態が"0"および"1"の2状態では対応できないため、3種類の電圧を用意する。
伝送の際には、3本の伝送路において、これら3種類の電圧を必ず1つずつ使うようにされ、入力データの状態が遷移する度に3個のうち2個を入れ替えるように、ドライバ装置を構成する。特許文献1には、このように構成されたドライバ装置が記載されている。
特許第3360861号公報
図6は、特許文献1によるドライバ装置50の構成を示し、このドライバ装置50による入力と出力の真理値表を図7に示す。ドライバ装置50において、3個の差動ラインドライバ51A、51Bおよび51C、6個の抵抗器52A、52Bおよび52C、ならびに、抵抗器53A、53Bおよび53Cを有する。各差動ドライバ51A、51Bおよび51Cのうち1の正のドライバ出力端と、他の1の差動ラインドライバの負のドライバ出力端とがそれぞれ抵抗器を介して出力端に接続される。
例えば、差動ラインドライバ51Aの正のドライバ出力端は、抵抗器R53Aを介して出力端Orに接続される。差動ラインドライバ51Bの負のドライバ出力端が抵抗器R52Bを介して出力端Orに接続される。出力端Osおよび出力端Otについても、同様である。
このような構成のドライバ装置50の入力端Ou、OvおよびOwに対し、図7の真理値表のドライバ入力が入力されると、出力端Or、OsおよびOtにドライバ出力のような出力が現れる。ドライバ出力は、上述した、3種類の電圧を必ず1つずつ用い、ドライバ入力の状態の遷移に対して3個のうち2個を入れ替える条件を満たしている。以下、このような信号を、3値3差動論理信号と呼ぶ。
従来技術によれば、3組の2値論理信号を個別に差動ラインドライバ51A、51Bおよび51Cにそれぞれ入力し、差動ラインドライバ51A、51Bおよび51Cの出力を、抵抗器52Aおよび53A、抵抗器52Bおよび53B、ならびに、抵抗器52Cおよび53Cでそれぞれ抵抗分圧することで、3値3差動論理に変換していた。
この方法では、差動ラインドライバのドライバ出力端および負のドライバ出力端がそれぞれ抵抗器を介して出力端に接続されるため、伝送路を駆動するための消費電力が多く、また、チップ面積を多く消費するバッファリング用のトランジスタが個々の差動ラインドライバ51A、51Bおよび51Cにそれぞれ2個ずつ(ドライバ出力端および負のドライバ出力端)、計6個必要であり、消費電力およびチップ面積を多く消費してしまうという問題点があった。
さらに、抵抗分圧によって中間の電圧を得る方法は、抵抗そのものが消費する電力が大きく、この点でも、低消費電力化することができなかったという問題点があった。
したがって、この発明の目的は、3組の2値論理で表される6状態を入力し、3値3差動論理で表される6状態に変換して出力する場合において、より低消費電力で駆動でき、また、チップ面積も小さく抑えることが可能な信号変換装置およびドライバ装置を提供することにある。
上述した課題を解決するために、請求項1に記載の発明は、入力された3組の2値論理信号を3値3差動論理信号に変換する信号変換装置において、第1、第2および第3の端子を有する3極能動素子である第1、第2、第3、第4、第5および第6の能動素子を備え、第1および第2の能動素子の第1の端子が共通の第1の電流源に接続され、第3および第4の能動素子の第1の端子が共通の第2の電流源に接続され、第5および第6の能動素子の第1の端子が共通の第3の電流源に接続され、第1および第6の能動素子の第2の端子が共通の第1の抵抗を介して電圧源に接続され、第2および第3の能動素子の第2の端子が共通の第2の抵抗を介して電圧源に接続され、第4および第5の能動素子の第2の端子が共通の第3の抵抗を介して電圧源に接続され、第1の能動素子の第3の端子に第1の2値論理信号が入力され、第6の能動素子の第3の端子に第2の2値論理信号が入力され、第3の能動素子の第3の端子に第3の2値論理信号が入力され、第2の能動素子の第3の端子に第1の2値論理信号の反転信号または基準電圧が入力され、第5の能動素子の第3の端子に第2の2値論理信号の反転信号または基準電圧が入力され、第4の能動素子の第3の端子に第3の2値論理信号の反転信号または基準電圧が入力され、3値3差動論理信号の第1の信号を第1および第6の能動素子の第2の端子と第1の抵抗の接続点から取り出し、3値3差動論理信号の第2の信号を第2および第3の能動素子の第2の端子と第2の抵抗の接続点から取り出し、3値3差動論理信号の第3の信号を第4および第5の能動素子の第2の端子と第3の抵抗の接続点から取り出すようにしたことを特徴とする信号変換装置である。
また、請求項4に記載の発明は、入力された3組の2値論理信号を3値3差動論理信号に変換して伝送路に出力するドライバ装置において、第1、第2、第3、第4、第5および第6の能動素子は、それぞれ第1、第2および第3の端子を有する3極能動素子であって、第1および第2の能動素子の第1の端子が共通の第1の電流源に接続され、第3および第4の能動素子の第1の端子が共通の第2の電流源に接続され、第5および第6の能動素子の第1の端子が共通の第3の電流源に接続され、第1および第6の能動素子の第2の端子が共通の第1の抵抗を介して電圧源に接続され、第2および第3の能動素子の第2の端子が共通の第2の抵抗を介して電圧源に接続され、第4および第5の能動素子の第2の端子が共通の第3の抵抗を介して電圧源に接続され、第1の能動素子の第3の端子に第1の2値論理信号が入力され、第6の能動素子の第3の端子に第2の2値論理信号が入力され、第3の能動素子の第3の端子に第3の2値論理信号が入力され、第2の能動素子の第3の端子に第1の2値論理信号の反転信号または基準電圧が入力され、第5の能動素子の第3の端子に第2の2値論理信号の反転信号または基準電圧が入力され、第4の能動素子の第3の端子に第3の2値論理信号の反転信号または基準電圧が入力され、3値3差動論理信号の第1の信号を第1および第6の能動素子の第2の端子と第1の抵抗の接続点から取り出し、3値3差動論理信号の第2の信号を第2および第3の能動素子の第2の端子と第2の抵抗の接続点から取り出し、3値3差動論理信号の第3の信号を第4および第5の能動素子の第2の端子と第3の抵抗の接続点から取り出しそれぞれ出力するようにした信号変換手段と、信号変換手段から出力された3値3差動論理信号の第1、第2および第3の信号をバッファリングして3本の伝送路にそれぞれ送出するバッファリング手段とを備えることを特徴とするドライバ装置である。
上述したような構成を有するため、請求項1に記載の発明は、入力された3組の2値論理信号を3値3差動論理信号に変換する際に、3値3差動信号を形成する際の中間電圧を抵抗による分圧を行わないで得ることができ、分圧抵抗による消費電力を抑えられる。
また、請求項4に記載の発明は、さらに、3値3差動論理信号がそれぞれ1本ずつの信号として出力され、これらの信号に対してバッファリング用の能動素子を1個ずつ設けるようにしているため、バッファリング用の能動素子による消費電力とチップ面積とを削減できる。
この発明は、3組の差動増幅回路により、3値3差動論理信号の3本の信号がそれぞれ1本ずつの信号として出力されるため、バッファリング用のトランジスタが伝送路につき1個で済み、消費電力とチップ面積とが削減できるという効果がある。
また、この発明は、3値データを形成する際の中間電圧を、抵抗による分圧を行わないで得ることができるため、分圧抵抗による消費電力を削減できる効果がある。
また、この発明の実施の一形態の変形例では、ドライバ内部に3差動バッファ回路が設けられているため、入力の駆動電圧のバラツキなどによる内部的なコモンモード電圧の変動をキャンセルすることができ、出力のコモンモード電圧の変動を提言できるという効果がある。
以下、この発明の実施の一形態を、図面を参照しながら説明する。図1は、この発明を適用可能な一例のシステム構成を示す。送信装置1に対して、例えばデータ幅が1ビットのシリアルディジタル信号3が入力される。このシリアルディジタル信号3は、送信装置1内のエンコーダ10で3組の2値論理信号に変換される。このとき、エンコーダ10は、3組の2値論理信号からなる3ビットの信号が1乃至2個の"0"および1乃至2個の"1"からなるようにし、3ビットが同時に同値にならないように変換を行う。
エンコーダ10の出力は、この発明に係わるドライバ11に供給される。ドライバ11は、供給された3組の2値論理信号を、3値3差動論理信号に変換する。この3値3差動論理信号は、背景技術で既に説明したような、低レベル、中位レベルおよび高レベルの3種類の電圧を、3本の伝送路において必ず一つずつ用い、入力信号の状態の遷移の度に3個のうち2個を入れ替えるようにされた信号である。
ドライバ11から出力された3値3差動論理信号は、3本の伝送路からなる伝送路4を介して受信装置2に対して伝送される。受信装置2は、伝送された信号を受信し、レシーバ20に供給する。レシーバ20は、ドライバ11と逆の動作を行い、受信された3値3差動論理信号からクロックを抽出すると共に、この3値3差動論理信号を3組の2値論理信号に変換して出力する。なお、レシーバ20は、伝送路4に対して変動的に付加されるコモンモード電圧を除去する回路を設けると、より好ましい。レシーバ20の出力は、デコーダ21に供給される。デコーダ21では、供給された3組の2値論理信号を例えば元のデータ幅が1ビットのシリアルディジタル信号5に復号して、出力する。
図2は、この発明の実施の一形態によるドライバ11の一例の構成を示す回路図である。このドライバ11は、例えば、集積回路中に構成されて用いられる。エンコーダ10から出力された3組の2値論理信号は、図示されない反転回路により反転された反転信号と対にされ、入力端N401〜N406に入力される。より具体的には、第1の2値論理信号が入力端N401に入力され、第1の2値論理信号の反転信号が入力端N404に入力される。第2の2値論理信号が入力端N403に入力され、第2の2値論理信号の反転信号が入力端N406に入力される。第3の2値論理信号が入力端N405に入力され、第3の2値論理信号の反転信号が入力端N402に入力される。
トランジスタQ411〜Q416は、それぞれ第1〜第6の能動素子であり、例えばバイポーラトランジスタを用いることができる。トランジスタQ411〜Q416は、この例に限られず、例えばMOS(Metal-Oxide Semiconductor)トランジスタなど同様の動作が可能な他の能動素子を用いることもできる。この場合、各トランジスタのエミッタ、ベースおよびコレクタをMOSトランジスタのドレイン、ゲートおよびソースに置き換える。
トランジスタQ411およびQ412、トランジスタQ413およびQ414、ならびに、トランジスタQ415およびQ416は、それぞれの組で第1〜第3の差動増幅回路を構成し、それぞれの差動増幅回路の2つの入力に対して、2値論理信号および当該2値論理信号が反転された信号の組がそれぞれ入力される。
すなわち、第1の差動増幅回路を構成するトランジスタQ411およびQ412は、エミッタが共通の定電流源I411に接続され、入力端N401およびN404がトランジスタQ411およびQ412のベースにそれぞれ接続される。第2の差動増幅回路を構成するトランジスタQ413およびQ414は、エミッタが共通の定電流源I413に接続され、入力端N403およびN406がトランジスタQ413およびQ414のベースにそれぞれ接続される。第3の差動増幅回路を構成するトランジスタQ415およびQ416は、エミッタが共通の定電流源I415に接続され、入力端N405およびN402がトランジスタQ415およびQ416のベースにそれぞれ接続される。
第1および第3の差動増幅回路のトランジスタQ411およびQ416のコレクタが共通の抵抗R417の同一端に接続され、出力N411が取り出される。この出力N411は、出力バッファ用のトランジスタQ451のベースに入力される。第1および第2の差動増幅回路のトランジスタQ412およびQ413のコレクタが共通の抵抗R413の同一端に接続され、出力N413が取り出される。この出力N413は、出力バッファ用のトランジスタQ452のベースに入力される。第2および第3の差動増幅回路のトランジスタQ414およびQ415のコレクタが共通の抵抗R415の同一端に接続され、出力N415が取り出される。この出力N415は、出力バッファ用のトランジスタQ453のベースに入力される。抵抗R413、R415およびR417の他端は、それぞれ例えば電源Vccに接続される。
なお、定電流源I411、I413およびI415は、略同一の電流を供給する。また、抵抗R413、R415およびR417の抵抗値は、略同一とする。
第7〜第9の能動素子であるバッファ用トランジスタQ451、Q452およびQ453は、エミッタフォロワ接続で用いられ、それぞれエミッタに接続された終端抵抗R451、R452およびR453から出力を取り出される。トランジスタQ451、Q452およびQ453により、上述したトランジスタQ411〜Q416で構成される3組の差動増幅回路による論理変換の結果(出力N411、N413およびN415)をバッファリングして、伝送路4を駆動する。バッファ用トランジスタQ451、Q452およびQ453の出力は、それぞれ出力端N491、N492およびN493に導出され、伝送路4に送り出される。なお、バッファ用トランジスタQ451〜Q453は、この例に限られず、例えばMOSトランジスタなど同様の動作が可能な他の能動素子を用いてもよい。
図3は、実施の一形態によるドライバ11の真理値表を示す。図3において、低レベルを「−」、中位レベルを「0」、高レベルを「+」として表記している。なお、中位レベルの「0」は、0Vを意味するものではない。
3組の差動増幅回路からなる3差動論理変換回路は、異なる差動対の、論理が逆の素子に流れる電流の加算結果が電圧として各抵抗R411、R413およびR415に現れる。このため、各抵抗R411、R413およびR415には、必ず、異なる3通りの電圧が生じる。これを取り出して出力バッファに入力し、出力バッファにより伝送路4が駆動される。
例えば、図3の真理値表の1番目に記されるように、入力端N401、N402およびN403に"1"、"1"、"1"がそれぞれ入力され、入力端N404、N405およびN406には、これが反転された"0"、"0"、"0"がそれぞれ入力された場合について考える。この場合、第1の差動増幅回路では、トランジスタQ411側が"L"、トランジスタQ412側が"H"となり、第2の差動増幅回路では、トランジスタQ413側が"L"、トランジスタQ414側が"H"となる。また、第3の差動増幅回路では、トランジスタQ415側が"H"、トランジスタQ416側が"L"となる。したがって、トランジスタQ411とトランジスタQ416の加算結果に基づく出力N411では、"L"と"L"とが加算され「−」が得られ、トランジスタQ412とトランジスタQ413との加算結果に基づく出力N413では、"H"と"L"とが加算され「0」が得られる。また、トランジスタQ414とトランジスタQ415との加算結果に基づく出力N415では、"H"と"H"とが加算され「+」が得られる。真理値表の他の例についても、同様である。
なお、トランジスタQ411、Q413およびQ415に同一の値が入力される場合、出力N411、N413およびN415の全てが「0」となり、同一値の出力となってしまう。これは、エンコーダ10において、このような組み合わせが起きないようにエンコード処理を行うことで、回避される。
また、上述では、入力端N404、N405およびN406には、入力端N401、N402およびN403に入力された信号が反転された信号がそれぞれ入力されるように説明したが、これはこの例に限定されない。例えば、入力端N404、N405およびN406に対し、所定の基準電圧を入力し、入力端N401、N402およびN403に対する3本のシングルエンド入力とすることも可能である。基準電圧は、例えば、エンコーダ10から供給される2値論理信号の"1"を表す電圧より低く、"0"を表す電圧より高い電圧とされる。
次に、この発明の実施の一形態の変形例について説明する。図4は、この実施の一形態の変形例によるドライバ11’の一例の構成を示す回路図である。この実施の一形態の変形例によるドライバ11’は、上述の実施の一形態の図2の構成によるドライバ11に対して、トランジスタQ431、Q432およびQ433、抵抗R431、R433およびR435、ならびに、定電流源I430からなる3差動バッファ回路を追加した例である。なお、図4において、上述の図2と共通する部分には同一の符号を付し、詳細な説明を省略する。
3差動バッファは、トランジスタQ431、Q432およびQ433のエミッタが共通の定電流源I430に接続されると共に、トランジスタQ431、Q432およびQ433のコレクタが抵抗R431、R433およびR435の一端にそれぞれ接続され、各々の出力が取り出される。抵抗R431、R433およびR435それぞれの他端は、例えば電源Vccに接続される。なお、トランジスタQ431〜Q433は、この例に限られず、例えばMOSトランジスタなど同様の動作が可能な他の能動素子を用いることもできる。
このような構成の3差動バッファは、定電流源I430によって、トランジスタQ431、Q432およびQ433のコレクタ電流の合計が一定値となる。したがって、トランジスタQ431、Q432およびQ433のコレクタ抵抗R431、R433およびR435に生じる電位差も一定となる。この動作により、3差動論理回路の出力N411、N413およびN415に生じるコモンモード電圧の変動がキャンセルされる。
図5は、実施の一形態の変形例によるドライバ11’の真理値表を示す。この実施の一形態の変形例での構成でも、上述した実施の一形態と同様に、3組の2値論理値が3値3差動論理値に変換される。但し、この実施の一形態の変形例では、3差動バッファの作用により、上述した実施の一形態の真理値表に対して論理値が反転している。
Q411,Q412,Q413,Q414,Q415,Q416 トランジスタ
R413,R415,R417 抵抗
I430 定電流源
R413,R415,R417 抵抗
I430 定電流源
Claims (10)
- 入力された3組の2値論理信号を3値3差動論理信号に変換する信号変換装置において、
第1、第2および第3の端子を有する3極能動素子である第1、第2、第3、第4、第5および第6の能動素子を備え、
上記第1および上記第2の能動素子の第1の端子が共通の第1の電流源に接続され、
上記第3および上記第4の能動素子の第1の端子が共通の第2の電流源に接続され、
上記第5および上記第6の能動素子の第1の端子が共通の第3の電流源に接続され、
上記第1および上記第6の能動素子の第2の端子が共通の第1の抵抗を介して電圧源に接続され、
上記第2および上記第3の能動素子の第2の端子が共通の第2の抵抗を介して電圧源に接続され、
上記第4および上記第5の能動素子の第2の端子が共通の第3の抵抗を介して電圧源に接続され、
上記第1の能動素子の第3の端子に第1の2値論理信号が入力され、
上記第6の能動素子の第3の端子に第2の2値論理信号が入力され、
上記第3の能動素子の第3の端子に第3の2値論理信号が入力され、
上記第2の能動素子の第3の端子に上記第1の2値論理信号の反転信号または基準電圧が入力され、
上記第5の能動素子の第3の端子に上記第2の2値論理信号の反転信号または基準電圧が入力され、
上記第4の能動素子の第3の端子に上記第3の2値論理信号の反転信号または基準電圧が入力され、
3値3差動論理信号の第1の信号を上記第1および第6の能動素子の第2の端子と上記第1の抵抗の接続点から取り出し、
上記3値3差動論理信号の第2の信号を上記第2および第3の能動素子の第2の端子と上記第2の抵抗の接続点から取り出し、
上記3値3差動論理信号の第3の信号を上記第4および第5の能動素子の第2の端子と上記第3の抵抗の接続点から取り出す
ようにしたことを特徴とする信号変換装置。 - 請求項1に記載の信号変換装置において、
上記第1、第2、第3、第4、第5および第6の能動素子は、バイポーラトランジスタであって、上記第1の端子がエミッタ端子、上記第2の端子がコレクタ端子、上記第3の端子がベース端子であることを特徴とする信号変換装置。 - 請求項1に記載の信号変換装置において、
上記第1、第2、第3、第4、第5および第6の能動素子は、MOSトランジスタであって、上記第1の端子がドレイン端子、上記第2の端子がソース端子、上記第3の端子がゲート端子であることを特徴とする信号変換装置。 - 入力された3組の2値論理信号を3値3差動論理信号に変換して伝送路に出力するドライバ装置において、
第1、第2、第3、第4、第5および第6の能動素子は、それぞれ第1、第2および第3の端子を有する3極能動素子であって、
上記第1および上記第2の能動素子の第1の端子が共通の第1の電流源に接続され、
上記第3および上記第4の能動素子の第1の端子が共通の第2の電流源に接続され、
上記第5および上記第6の能動素子の第1の端子が共通の第3の電流源に接続され、
上記第1および上記第6の能動素子の第2の端子が共通の第1の抵抗を介して電圧源に接続され、
上記第2および上記第3の能動素子の第2の端子が共通の第2の抵抗を介して電圧源に接続され、
上記第4および上記第5の能動素子の第2の端子が共通の第3の抵抗を介して電圧源に接続され、
上記第1の能動素子の第3の端子に第1の2値論理信号が入力され、
上記第6の能動素子の第3の端子に第2の2値論理信号が入力され、
上記第3の能動素子の第3の端子に第3の2値論理信号が入力され、
上記第2の能動素子の第3の端子に上記第1の2値論理信号の反転信号または基準電圧が入力され、
上記第5の能動素子の第3の端子に上記第2の2値論理信号の反転信号または基準電圧が入力され、
上記第4の能動素子の第3の端子に上記第3の2値論理信号の反転信号または基準電圧が入力され、
3値3差動論理信号の第1の信号を上記第1および第6の能動素子の第2の端子と上記第1の抵抗の接続点から取り出し、
上記3値3差動論理信号の第2の信号を上記第2および第3の能動素子の第2の端子と上記第2の抵抗の接続点から取り出し、
上記3値3差動論理信号の第3の信号を上記第4および第5の能動素子の第2の端子と上記第3の抵抗の接続点から取り出しそれぞれ出力するようにした信号変換手段と、
上記信号変換手段から出力された上記3値3差動論理信号の第1、第2および第3の信号をバッファリングして3本の伝送路にそれぞれ送出するバッファリング手段と
を備えることを特徴とするドライバ装置。 - 請求項4に記載のドライバ装置において、
上記第1、第2、第3、第4、第5および第6の能動素子は、バイポーラトランジスタであって、上記第1の端子がエミッタ端子、上記第2の端子がコレクタ端子、上記第3の端子がベース端子であることを特徴とするドライバ装置。 - 請求項4に記載のドライバ装置において、
上記第1、第2、第3、第4、第5および第6の能動素子は、MOSトランジスタであって、上記第1の端子がドレイン端子、上記第2の端子がソース端子、上記第3の端子がゲート端子であることを特徴とするドライバ装置。 - 請求項4に記載のドライバ装置において、
上記バッファリング手段は、それぞれ第1、第2および第3の端子を有する3極能動素子である第7、第8および第9の能動素子を有し、
上記第7、第8および第9の能動素子の第1の端子が上記3本の伝送路にそれぞれ接続され、
上記第7、第8および第9の能動素子の第2の端子が共通の電源に接続され、
上記第7、第8および第9の能動素子の第3の端子に上記信号変換手段の上記第1、第2および第3の出力がそれぞれ入力されることを特徴とするドライバ同値。 - 請求項7に記載のドライバ装置において、
上記第7、第8および第9の能動素子は、バイポーラトランジスタであって、上記第1の端子がエミッタ端子、上記第2の端子がコレクタ端子、上記第3の端子がベース端子であることを特徴とするドライバ装置。 - 請求項7に記載のドライバ装置において、
上記第7、第8および第9の能動素子は、MOSトランジスタであって、上記第1の端子がドレイン端子、上記第2の端子がソース端子、上記第3の端子がゲート端子であることを特徴とするドライバ装置。 - 請求項4に記載のドライバ装置において、
入力された3信号の差動出力を得る3差動増幅手段をさらに備え、
上記信号変換手段から出力された上記3値3差動論理信号の第1、第2および第3の信号は、上記3差動増幅手段を介して上記バッファリング手段に供給されるようにしたことを特徴とするドライバ装置。
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