JP2005333507A - バッファ回路およびレシーバ装置 - Google Patents

Abstract

【課題】 ３値３差動論理信号が伝送される伝送路に共通して現れるコモンモード電圧の影響を除去する。
【解決手段】 ３値３差動論理信号をなす３本の信号が３差動バッファに入力される。３差動バッファは、トランジスタＱ６１１〜Ｑ６１３のエミッタが共通の電流源Ｉ６１０に接続されると共に、夫々のコレクタが抵抗Ｒ１０〜Ｒ１２を介して夫々Ｖｃｃに接続され、Ｑ６１１〜Ｑ６１３のコレクタと、抵抗Ｒ１０〜Ｒ１２の接続点から夫々出力信号が取り出される。３差動バッファは、３個のトランジスタのエミッタが共通の電流源に接続されるため、夫々のコレクタに接続された抵抗Ｒ１０〜Ｒ１２の電圧降下の和が一定値となり、３値３差動論理信号の３本の信号に共通して現れるコモンモード電圧がキャンセルされる。３差動バッファの出力の夫々の電圧の大小が３組の差動増幅回路で比較され、比較結果として３組の２値論理信号が得られる。
【選択図】 図２

Description

この発明は、伝送されたシリアルディジタルデータを受信する際に用いて好適なバッファ回路およびレシーバ装置に関する。

一般に、コンピュータ装置と周辺機器との間のデータ伝送やマルチプロセッサ間のデータ伝送、ディジタルビデオ信号の伝送などには、伝送路の数を少なくするために、ディジタルデータをシリアルデータに変換して伝送するシリアル伝送が広く採用されている。このシリアル伝送方式を伝送系に採用する場合、伝送路を介して伝送される、"０"および"１"の情報ビットで表されるディジタルデータを受信側で正しく再生するためには、送信側での情報ビットの送り出しタイミングを示すクロックが必要とされる。

シリアル伝送によってデータおよびクロックを伝送する場合、データとクロックとを別々に伝送する方式と、データとクロックとを時間的に合成して伝送する方式とが考えられる。データとクロックとを別々に伝送する方法では、少なくとも４本の伝送路が必要となる。一方、データとクロックとを合成して伝送する方式では、伝送路は、２乃至３本で済み、データとクロックとを別々に伝送する方式に比べ、有利である。

また、２本の伝送路を用いてデータとクロックとを時間的に合成して伝送する方式（以下、２線式と呼ぶ）としては、マンチェスタ符号化と呼ばれる符号化方式により、クロックをデータと共に符号化して、共通の伝送路を介して伝送する方式が既に実用化されている。この従来の２線式では、クロック再生のためにＰＬＬ(Phase Locked Loop)を必要とし、復調手段のハードウェアが複雑になる。また、より高速な通信速度が要求されるような場合、ＰＬＬがクロック周波数に追従できずにクロックを再生できなくなるという欠点があった。

３本の伝送路を用いる方式（以下、３線式と呼ぶ）では、データおよびクロックを、１乃至２個の"０"および１乃至２個の"１"からなる３ビットの信号で表現する。３線式では、３本の伝送路に伝送されるこれらの３本の信号の状態遷移によって、データおよびクロックを検出する。復調側では、ＰＬＬを用いる必要がないので、上述の２線式と比べ、より高速な通信を行うことが可能である。

一方、３線式では、伝送路の信号がバランスしていないので、信号の変化点でＥＭＩ(Electro-Magnetic Interference)などの問題を引き起こす可能性が高い。例えば、３本の伝送路による３ビットの信号が"１００"から"０１１"に変化するときに、ＥＭＩなどの問題が発生し易い。これを回避するためには、３本の伝送路に伝送される信号の電圧の合計が、信号が変化する前後で一定値になるように、符号化を行えばよい。これには、信号の状態が"０"および"１"の２状態では対応できないため、３種類の電圧を用意する。以下、このような信号を、３値３差動論理信号と呼ぶ。

こうして３値３差動論理信号に変換されて伝送された信号を受信する場合、受信側では、受信された３値３差動論理信号から、元の３組の２値論理信号を復元する必要がある。特許文献１には、受信した３値３差動論理信号を元の３組の２値論理信号に変換して出力するレシーバ装置が記載されている。
特許第３３６０８６１号

図４は、特許文献１によるレシーバ装置７０の構成を示し、このレシーバ装置７０による入力と出力の真理値表を図５に示す。このレシーバ装置７０は、３値３差動論理信号が伝送される３本の伝送路にそれぞれ接続された３個の入力端子７０ｒ、７０ｓおよび７０ｔを有し、３本の伝送路のインピーダンス整合をとるために、各入力端子７０ｒ、７０ｓおよび７０ｔ間に３角接続された３個の終端抵抗７２ｒｓ、７２ｓｔおよび７２ｔｒと、終端抵抗７２ｒｓ、７２ｓｔおよび７２ｔｒの各端子電圧を入力とする３個の電圧比較器７１ｕ、７１ｖおよび７１ｗを備える。電圧比較器７１ｕ、７１ｖおよび７１ｗは、例えば差動増幅回路を用いて、正負の入力端にそれぞれ入力された信号の電圧を比較する。

そして、レシーバ装置７０は、図５の真理値表の伝送路入力が入力端子７０ｒ、７０ｓおよび７０ｔに入力されると、出力端子Ｏｕ、ＯｖおよびＯｗに、レシーバ出力のような出力が現れる。レシーバ出力は、１乃至２個の"０"および１乃至２個の"１"からなる３ビットの信号である。

この従来技術によるレシーバ装置では、３本の３値３差動論理信号による入力信号を、２本ずつ、直接的に電圧比較器に入力していた。例えば、入力端７０ｒおよび７０ｓに入力された信号は、電圧比較器７１ｕの第１および第２の入力端にそれぞれ入力される。他の入力端についても、同様である。従来技術によるレシーバ装置７０は、このような構成となっているため、外部からの電磁誘導ノイズなどに起因して３本の伝送路に共通して現れるコモンモード電圧が、電圧比較器７１ｕ、７１ｖおよび７１ｗ内部の差動増幅回路にそのまま入力されしまうという問題点があった。

したがって、この発明の目的は、伝送路に共通して現れるコモンモード電圧の影響を受けないようなバッファ回路およびレシーバ装置を提供することにある。

この発明は、上述した課題を解決するために、３差動信号が入力されるバッファ回路において、第１、第２および第３の端子を有する３極能動素子である第１、第２および第３の能動素子を備え、第１、第２および第３の能動素子の第１の端子が共通の電流源に接続され、第１、第２および第３の能動素子それぞれの第２の端子が、第１、第２および第３の抵抗をそれぞれ介して電圧源に接続され、第１、第２および第３の能動素子のそれぞれの第３の端子に、３差動信号をなす第１、第２および第３の信号がそれぞれ入力され、第１の能動素子の第２の端子と第１の抵抗との接続点から第１の出力信号が取り出され、第２の能動素子の第２の端子と第２の抵抗との接続点から第２の出力信号が取り出され、第３の能動素子の第２の端子と第３の抵抗との接続点から第３の出力信号が取り出されるようにしたことを特徴とするバッファ回路である。

また、この発明は、伝送路を介して伝送された３値３差動論理信号を受信して３組の２値論理信号に変換して出力するレシーバ装置において、第１、第２および第３の能動素子は、第１、第２および第３の端子を有する３極能動素子であって、第１、第２および第３の能動素子の第１の端子が共通の電流源に接続され、第１、第２および第３の能動素子それぞれの第２の端子が、第１、第２および第３の抵抗をそれぞれ介して電圧源に接続され、第１、第２および第３の能動素子のそれぞれの第３の端子に、３差動信号をなす第１、第２および第３の信号がそれぞれ入力され、第１の能動素子の第２の端子と第１の抵抗との接続点から第１の出力信号が取り出され、第２の能動素子の第２の端子と第２の抵抗との接続点から第２の出力信号が取り出され、第３の能動素子の第２の端子と第３の抵抗との接続点から第３の出力信号が取り出されるようにしたバッファ回路と、第１および第２の出力信号の電圧の大小を比較する第１の差動増幅回路と、第２および第３の出力信号の電圧の大小を比較する第２の差動増幅回路と、第３および第１の出力信号の電圧の大小を比較する第３の差動増幅回路とを有し、第１、第２および第３の差動増幅回路による比較の結果得られる６本の信号を３組の２値論理信号として出力するようにしたことを特徴とするレシーバ装置である。

上述したように、請求項１に記載の発明は、第１、第２および第３の端子を有する３極能動素子である第１、第２および第３の能動素子を備え、第１、第２および第３の能動素子の第１の端子が共通の電流源に接続され、第１、第２および第３の能動素子それぞれの第２の端子が、第１、第２および第３の抵抗をそれぞれ介して電圧源に接続され、第１、第２および第３の能動素子のそれぞれの第３の端子に、３差動信号をなす第１、第２および第３の信号がそれぞれ入力され、第１の能動素子の第２の端子と第１の抵抗との接続点から第１の出力信号が取り出され、第２の能動素子の第２の端子と第２の抵抗との接続点から第２の出力信号が取り出され、第３の能動素子の第２の端子と第３の抵抗との接続点から第３の出力信号が取り出されるようにしているため、第１、第２および第３の能動素子の第２の端子の電圧降下の合計が一定値となり、第１、第２および第３の能動素子の第３の端子にそれぞれ入力される３差動信号をなす第１、第２および第３の信号に共通して現れるコモンモード電圧を除去することができる。

また、請求項４に記載の発明は、第１、第２および第３の端子を有する３極能動素子である第１、第２および第３の能動素子を備え、第１、第２および第３の能動素子の第１の端子が共通の電流源に接続され、第１、第２および第３の能動素子それぞれの第２の端子が、第１、第２および第３の抵抗をそれぞれ介して電圧源に接続され、第１、第２および第３の能動素子のそれぞれの第３の端子に、３差動信号をなす第１、第２および第３の信号がそれぞれ入力され、第１の能動素子の第２の端子と第１の抵抗との接続点から第１の出力信号が取り出され、第２の能動素子の第２の端子と第２の抵抗との接続点から第２の出力信号が取り出され、第３の能動素子の第２の端子と第３の抵抗との接続点から第３の出力信号が取り出されるようにしたバッファ回路を用いているため、第１、第２および第３の能動素子の第２の端子の電圧降下の合計が一定値となり、第１、第２および第３の能動素子の第３の端子にそれぞれ入力される３差動信号をなす第１、第２および第３の信号に共通して現れるコモンモード電圧を除去した３差動信号を、第１、第２および第３の差動増幅回路に入力し、それぞれの電圧の大小を比較できる。

この発明は、伝送路から入力される３差動信号が３差動バッファを介して第１、第２および第３の差動増幅回路に供給される。そのため、３差動信号を伝送する３本の伝送路に共通して現れるコモンモード電圧が３差動バッファで除去され、後段の第１、第２および第３の差動増幅回路に伝わらず、ノイズマージンが向上するという効果がある。

以下、この発明の実施の一形態について、図面を参照しながら説明する。図１は、この発明を適用可能な一例のシステム構成を示す。送信装置１に対して、例えばデータ幅が１ビットのシリアルディジタル信号３が入力される。このシリアルディジタル信号３は、送信装置１内のエンコーダ１０で３組の２値論理信号に変換される。このとき、エンコーダ１０は、３組の２値論理信号からなる３ビットの信号が１乃至２個の"０"および１乃至２個の"１"からなるようにし、３ビットが同時に同値にならないように変換を行う。

エンコーダ１０の出力は、ドライバ１１に供給される。ドライバ１１は、供給された３組の２値論理信号を、３値３差動論理信号に変換する。この３値３差動論理信号は、背景技術で既に説明したような、低レベル、中位レベルおよび高レベルの３種類の電圧を、３本の伝送路において必ず一つずつ用い、入力信号の状態の遷移の度に３個のうち２個を入れ替えるようにされた信号である。

ドライバ１１から出力された３値３差動論理信号は、３本の伝送路からなる伝送路４を介して受信装置２に対して伝送される。受信装置２は、伝送された信号を受信し、この発明に係わるレシーバ２０に供給する。レシーバ２０は、受信された信号から伝送路４に対して変動的に付加されるコモンモード電圧を除去する。そして、ドライバ１１と逆の動作を行い、受信された３値３差動論理信号からクロックを抽出すると共に、この３値３差動論理信号を３組の２値論理信号に変換して出力する。レシーバ２０の出力は、デコーダ２１に供給される。デコーダ２１では、供給された３組の２値論理信号を例えば元のデータ幅が１ビットのシリアルディジタル信号５に復号して、出力する。

図２は、この発明の実施の一形態によるレシーバ２０の一例の構成を示す回路図である。このレシーバ２０は、例えば、集積回路中に構成されて用いられる。伝送路４を介して受信された３値３差動論理信号の３本の信号は、入力端Ｎ６０１、Ｎ６０２およびＮ６０３にそれぞれ入力され、トランジスタＱ６１１、Ｑ６１２およびＱ６１３のベースにそれぞれ供給される。

トランジスタＱ６１１、Ｑ６１２およびＱ６１３は、それぞれ第１、第２および第３の能動素子であり、例えばバイポーラトランジスタを用いることができる。トランジスタＱ６１１、Ｑ６１２およびＱ６１３は、この例に限られず、例えばＭＯＳ(Metal-Oxide Semiconductor)トランジスタなど同様の動作が可能な他の能動素子を用いることもできる。この場合、各トランジスタのエミッタ、ベースおよびコレクタをＭＯＳトランジスタのドレイン、ゲートおよびソースに置き換える。

トランジスタＱ６１１、Ｑ６１２およびＱ６１３と、電流源Ｉ６４０、抵抗Ｒ１０、Ｒ１１およびＲ１２とで、３差動バッファを構成している。すなわち、トランジスタＱ６１１、Ｑ６１２およびＱ６１３のエミッタは、共通に電流源Ｉ６４０に接続され、トランジスタＱ６１１、Ｑ６１２およびＱ６１３のコレクタは、それぞれ抵抗Ｒ１０、Ｒ１１およびＲ１２を介して例えば電圧源Ｖｃｃに接続される。抵抗Ｒ１０、Ｒ１１およびＲ１２の抵抗値は、略同一とする。トランジスタＱ６１１と抵抗Ｒ１０との接続点から第１の出力が取り出され、トランジスタＱ６１２と抵抗Ｒ１１との接続点から第２の出力が取り出され、トランジスタＱ６１３と抵抗Ｒ１２との接続点から第３の出力が取り出される。

このように構成された３差動バッファは、３個のトランジスタＱ６１１、Ｑ６１２およびＱ６１３のエミッタが共通の電流源に接続されているため、３個のトランジスタＱ６１１、Ｑ６１２およびＱ６１３のコレクタ電流の合計も一定である。したがって、抵抗Ｒ１０、Ｒ１１およびＲ１２の電圧降下の合計も一定となり、入力端Ｎ６０１、Ｎ６０２およびＮ６０３の合計電圧であるコモンモード電圧の変動がキャンセルされる。

なお、３差動バッファが正しく動作するためには、トランジスタＱ６１１、Ｑ６１２およびＱ６１３のベースに供給される３本の信号は、電圧または電流の合計が一定値となる条件を満たす必要がある。このような信号を、３差動信号と呼ぶ。３値３差動論理信号は、この条件を満たしている。

トランジスタＱ６３１およびＱ６３２、トランジスタＱ６３３およびＱ６３４、ならびに、トランジスタＱ６３５およびＱ６３６は、それぞれの組で第１〜第３の差動増幅回路を構成する。すなわち、第１の差動増幅回路を構成するトランジスタＱ６３１およびＱ６３２は、エミッタが共通の電流源Ｉ６３１に接続され、それぞれのコレクタは、抵抗Ｒ６３１およびＲ６３２をそれぞれ介して例えば電圧源Ｖｃｃに接続される。第２の差動増幅回路を構成するトランジスタＱ６３３およびＱ６３４は、エミッタが共通の電流源Ｉ６３３に接続され、それぞれのコレクタは、抵抗Ｒ６３３およびＲ６３４をそれぞれ介して例えば電圧源Ｖｃｃに接続される。第３の差動増幅回路を構成するトランジスタＱ６３５およびＱ６３６は、エミッタが共通の電流源Ｉ６３５に接続され、それぞれのコレクタは、抵抗Ｒ６３５およびＲ６３６をそれぞれ介して例えば電圧源Ｖｃｃに接続される。

３差動回路の３つの出力（トランジスタＱ６１１、Ｑ６１２およびＱ６１３それぞれの出力）は、これら第１〜第３の差動増幅回路でそれぞれの電圧の大小が比較される。すなわち、トランジスタＱ６１１の出力は、トランジスタＱ６３１およびＱ６３６のベースに供給される。トランジスタＱ６１２の出力は、トランジスタＱ６３２およびＱ６３３のベースに供給される。トランジスタＱ６１３の出力は、トランジスタＱ６３４およびＱ６３５のベースに供給される。

比較の結果得られる６本の出力信号は、３組の２値論理信号として、抵抗Ｒ６９１〜Ｒ６９６によりエミッタフォロワ接続された出力バッファ用のトランジスタＱ６５１〜Ｑ６５６にそれぞれ供給されてバッファリングされ、出力端子Ｎ６９１〜Ｎ６９６にそれぞれ導出される。

この図２の例では、トランジスタＱ６３１〜Ｑ６３６の出力は、トランジスタＱ６５１〜Ｑ６５６のベースにそれぞれ供給される。そして、トランジスタＱ６５１の出力が出力端Ｎ６９１に、トランジスタＱ６５３の出力が出力端Ｎ６９２に、トランジスタＱ６５５の出力が出力端Ｎ６９３に、トランジスタＱ６５２の出力が出力端Ｎ６９４に、トランジスタＱ６５４の出力が出力端Ｎ６９５に、トランジスタＱ６５６の出力が出力端Ｎ６９６に、それぞれ導出される。

このように、この実施の一形態では、伝送路から入力される３差動信号が３差動バッファを介して第１、第２および第３の差動増幅回路に供給される。そのため、３差動信号を伝送する３本の伝送路に共通して現れるコモンモード電圧が３差動バッファで除去され、後段の第１、第２および第３の差動増幅回路に伝わらず、ノイズマージンが向上する。

図３は、実施の一形態によるレシーバ２０の真理値表を示す。図３において、入力信号および３差動バッファの出力は、低レベルを「−」、中位レベルを「０」、高レベルを「＋」として表記している。なお、中位レベルの「０」は、０Ｖを意味するものではない。入力端Ｎ６０１、Ｎ６０２およびＮ６０３から入力された３値３差動論理信号は、３差動バッファの出力で反転される。差動出力および出力端Ｎ６９１〜Ｎ６９６の出力は、同値である。例えば、出力端Ｎ６９１、Ｎ６９３およびＮ６９５から出力を取り出すことで、背景技術で示した図５と同一の入出力関係を得ることができる。

なお、３組の差動増幅回路を構成するトランジスタＱ６３１〜Ｑ６３６や出力バッファ用のトランジスタＱ６５１〜Ｑ６５６は、この例に限られず、例えばＭＯＳトランジスタなど同様の動作が可能な他の能動素子を用いてもよい。

この発明を適用可能な一例のシステム構成を示すブロック図である。 この発明の実施の一形態によるレシーバの一例の構成を示す回路図である。 実施の一形態によるレシーバの真理値表を示す略線図である。 従来技術によるレシーバ装置の一例の構成を示す回路図である。 従来技術によるレシーバ装置による入力と出力の真理値表を示す略線図である。

符号の説明

Ｑ６１１〜Ｑ６１３，Ｑ６３１〜Ｑ６３６，Ｑ６５１〜Ｑ６５６ トランジスタ
Ｉ６１０ 電流源
Ｒ１０〜Ｒ１３，Ｒ６３１〜Ｒ６３６，Ｒ６９１〜Ｒ６９６ 抵抗

Claims (6)

1. ３差動信号が入力されるバッファ回路において、
   第１、第２および第３の端子を有する３極能動素子である第１、第２および第３の能動素子を備え、
   上記第１、第２および第３の能動素子の第１の端子が共通の電流源に接続され、
   上記第１、第２および第３の能動素子それぞれの第２の端子が、第１、第２および第３の抵抗をそれぞれ介して電圧源に接続され、
   上記第１、第２および第３の能動素子のそれぞれの第３の端子に、３差動信号をなす第１、第２および第３の信号がそれぞれ入力され、
   上記第１の能動素子の第２の端子と上記第１の抵抗との接続点から第１の出力信号が取り出され、上記第２の能動素子の第２の端子と上記第２の抵抗との接続点から第２の出力信号が取り出され、上記第３の能動素子の第２の端子と上記第３の抵抗との接続点から第３の出力信号が取り出されるようにしたことを特徴とするバッファ回路。
2. 請求項１に記載のバッファ回路において、
   上記第１、第２および第３の能動素子は、バイポーラトランジスタであって、上記第１の端子がエミッタ端子、上記第２の端子がコレクタ端子、上記第３の端子がベース端子であることを特徴とするバッファ回路。
3. 請求項１に記載のバッファ回路において、
   上記第１、第２および第３の能動素子は、ＭＯＳトランジスタであって、上記第１の端子がドレイン端子、上記第２の端子がソース端子、上記第３の端子がゲート端子であることを特徴とするバッファ回路。
4. 伝送路を介して伝送された３値３差動論理信号を受信して３組の２値論理信号に変換して出力するレシーバ装置において、
   第１、第２および第３の能動素子は、第１、第２および第３の端子を有する３極能動素子であって、
   上記第１、第２および第３の能動素子の第１の端子が共通の電流源に接続され、
   上記第１、第２および第３の能動素子それぞれの第２の端子が、第１、第２および第３の抵抗をそれぞれ介して電圧源に接続され、
   上記第１、第２および第３の能動素子のそれぞれの第３の端子に、３差動信号をなす第１、第２および第３の信号がそれぞれ入力され、
   上記第１の能動素子の第２の端子と上記第１の抵抗との接続点から第１の出力信号が取り出され、上記第２の能動素子の第２の端子と上記第２の抵抗との接続点から第２の出力信号が取り出され、上記第３の能動素子の第２の端子と上記第３の抵抗との接続点から第３の出力信号が取り出されるようにしたバッファ回路と、
   上記第１および第２の出力信号の電圧の大小を比較する第１の差動増幅回路と、
   上記第２および第３の出力信号の電圧の大小を比較する第２の差動増幅回路と、
   上記第３および第１の出力信号の電圧の大小を比較する第３の差動増幅回路と
   を有し、
   上記第１、第２および第３の差動増幅回路による比較の結果得られる６本の信号を３組の２値論理信号として出力するようにしたことを特徴とするレシーバ装置。
5. 請求項４に記載のレシーバ装置において、
   上記第１、第２および第３の能動素子は、バイポーラトランジスタであって、上記第１の端子がエミッタ端子、上記第２の端子がコレクタ端子、上記第３の端子がベース端子であることを特徴とするレシーバ装置。
6. 請求項４に記載のレシーバ装置において、
   上記第１、第２および第３の能動素子は、ＭＯＳトランジスタであって、上記第１の端子がドレイン端子、上記第２の端子がソース端子、上記第３の端子がゲート端子であることを特徴とするレシーバ装置。

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