CN101233732A - 高速驱动器均衡 - Google Patents

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CN101233732A CNA2006800274325A CN200680027432A CN101233732A CN 101233732 A CN101233732 A CN 101233732A CN A2006800274325 A CNA2006800274325 A CN A2006800274325A CN 200680027432 A CN200680027432 A CN 200680027432A CN 101233732 A CN101233732 A CN 101233732A
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埃列·库利
Dc·塞申斯
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Abstract

本发明涉及模拟数据信号的加强和削弱。使用主模拟驱动器(14)，将代表二进制数据的位值的数据信号转换成第一模拟数据信号。通过将所述数据信号延迟预定时间段并且对经过延迟的数据信号进行反相，从而确定第二数据信号。使用削弱驱动器(114)，将第二数据信号转换成第二模拟数据信号，其中如果所述数据信号和第二数据信号代表相同的位值，则第二模拟数据信号是与第一模拟数据信号相加的，并且其中如果所述数据信号和第二模拟数据信号代表相反的位值，则第二模拟数据信号与第一模拟数据信号是相减的。通过将第一模拟数据信号和第二模拟数据信号叠加在一起来对第一模拟数据信号进行加强或削弱。

Description

高速驱动器均衡
技术领域
本发明总体上涉及高速串行二进制数据在铜线上的传送，并且具体来说涉及用于降低符号间干扰的驱动器均衡。
背景技术
低压差分传信(LVDS)用于二进制数据在铜传输线上的高速度(多吉比特每秒)串行传送。由于它对串扰噪声具有抗扰性、电磁干扰低并且功耗低，因此它在电信设备中得到广泛采用。
不过，随着高速电信系统中相互连接的数量的增加，符号间干扰也不断增多。高速串行链路中符号间干扰的主要成因是信号通过传输线传播期间导致信号脉冲的幅度损失和它们在时间上的位移的频率分量的衰减和分散。
为了减小符号间干扰，应用了驱动器均衡。在驱动器均衡中，对LVDS驱动器的输出功率进行这样的控制：在发生位转换时，发射功率处于最高电平，而当没有出现位转换时，减小输出功率。这会在终端点得到所有发送信号脉冲(位)的均衡振幅。例如，PCI_Express技术规范将这一均衡定义为针对相同极性位的后续位的削弱。后续电压电平会有差别地减小3.5dB。
如例如美国专利6,265,920(2001年7月24日授予Gauthier专利权)中、美国专利申请2004/0124888中和美国专利申请2005/0018778中公开的那样，驱动器均衡是使用数字滤波器实现的。不过，所公开的设计方案非常复杂，造成制造成本相当可观。
提供一种可靠并且制造成本较低的针对驱动器均衡的简单设计方案应该是合乎需求的。
发明内容
因此，本发明实施方式的一个目的是提供一种使用简化数字滤波器的驱动器均衡。
本发明实施方式的另一个目的是提供一种用在高速差分驱动器中的驱动器均衡。
本发明实施方式的再一个目的是提供一种在保持输出阻抗近似不变的同时产生期望的信号削弱的驱动器均衡。
按照本发明，给出了一种进行模拟数据信号的加强和削弱之一的方法，包括：
接收数据信号，该数据信号代表二进制数据的位值；使用主模拟驱动器，将数据信号转换成第一模拟数据信号；通过将所述数据信号延迟预定时间段并且对经过延迟的数据信号进行反相来确定第二数据信号；使用削弱驱动器，将第二数据信号转换成第二模拟数据信号，其中如果所述数据信号和第二数据信号代表相同的位值，则第二模拟数据信号是与第一模拟数据信号相加的，并且其中如果所述数据信号和第二模拟数据信号代表相反的位值，则第二模拟数据信号与第一模拟数据信号是相减的；和，通过将第一模拟数据信号和第二模拟数据信号叠加在一起来进行对第一模拟数据信号的加强和削弱之一。
按照本发明，此外还给出了一种进行对模拟数据信号的加强和削弱之一的系统，包括：输入端口，用于接收数据信号，该数据信号代表二进制数据的位值；与输入端口进行信号通信的主模拟驱动器，用于将数据信号转换成第一模拟数据信号；与输入端口进行信号通信的削弱电路，用于通过将数据信号延迟预定的时间段并且对经过延迟的数据信号进行反相来确定第二数据信号；与削弱电路进行信号通信并且与主模拟驱动器并联连接的削弱驱动器，该削弱驱动器用于将第二数据信号转换成第二模拟数据信号，其中如果所述数据信号和第二数据信号代表相同的位值，则第二模拟数据信号是与第一模拟数据信号相加的，并且其中如果所述数据信号和第二模拟数据信号代表相反的位值，则第二模拟数据信号与第一模拟数据信号是相减的；和，与主模拟驱动器和削弱模拟驱动器进行信号通信的输出端口，该输出端口用于叠加第一模拟数据信号和第二模拟数据信号，产生得到加强和得到削弱的第一模拟数据信号之一。按照本发明，此外还提供一种存储介质，其中存储有数据，该数据用于在执行时得出用于进行对模拟数据信号的加强和削弱之一的系统的集成电路设计，该系统包括：输入端口，用于接收数据信号，该数据信号代表二进制数据的位值；与输入端口进行信号通信的主模拟驱动器，用于将数据信号转换成第一模拟数据信号；与输入端口进行信号通信的削弱电路，用于通过将数据信号延迟预定的时间段并且对经过延迟的数据信号进行反相来确定第二数据信号；与削弱电路进行信号通信并且与主模拟驱动器并联连接的削弱驱动器，该削弱驱动器用于将第二数据信号转换成第二模拟数据信号，其中如果所述数据信号和第二数据信号代表相同的位值，则第二模拟数据信号是与第一模拟数据信号相加的，并且其中如果所述数据信号和第二模拟数据信号代表相反的位值，则第二模拟数据信号与第一模拟数据信号是相减的；和，与主模拟驱动器和削弱模拟驱动器进行信号通信的输出端口，该输出端口用于叠加第一模拟数据信号和第二模拟数据信号，产生得到加强和得到削弱的第一模拟数据信号之一。
附图说明
现在将结合附图介绍本发明的示范性实施方式，其中：
图1是图解说明SLVS驱动器的简化框图；
图2是图解说明在图1中所示的SLVS驱动器中使用的全NMOS推挽50欧姆电压源D2A驱动器的简化电路图；
图3是图解说明具有按照本发明的削弱单元的图1中所示的SLVS驱动器的简化框图；
图4是图解说明在图3中所示的SLVS驱动器中使用的按照本发明器的全NMOS推挽50欧姆电压源D2A驱动器对的简化电路图；和，
图5是示意性图解说明图3中所示的具有削弱单元的SLVS驱动器的操作的简化时序图。
具体实施方式
为了使按照本发明的驱动器均衡得到更好的理解，下面将介绍用来实现优选实施方式的SLVS驱动器。图1表示包括锁存多路复用前置驱动器12和模拟驱动器14的SLVS驱动器的简化框图。锁存多路复用前置驱动器12在输入端口11A和11B处接收两个1/2速率(速度)数据信号A0和A1，并且使用从时钟16接收到的周期为T的全速率差分时钟信号CLK将它们多路复用成全速率数据信号。然后将全速率数据信号提供给模拟驱动器14。锁存多路复用前置驱动器12将数据信号A0和A1与耦合到模拟驱动器14的输出端口18和20的高速传输路径去耦。
要注意，在下面的介绍中，所有的信号都是差分信号并且仅仅为了简明起见，用信号名称来称谓这些信号。在操作中，锁存多路复用前置驱动器12在例如时钟信号CLK为“高”时对信号A1进行锁存，并且发送在前1/2周期期间已被锁存起来的信号A0。相应地，锁存多路复用前置驱动器12在时钟信号CLK为“低”时对信号A0进行锁存，并且发送在前1/2周期期间已被锁存起来的信号A1。因此，每1/2周期T发送一位，这称为双倍数据速率或DDR。
然后模拟驱动器14将锁存多路复用前置驱动器12的输出信号转换为例如优选的是400mV到600mV的模拟低摆动电压。参照图2，示出了优选用作模拟驱动器14的全Nmos推挽50欧姆电压源D2A驱动器的简化电路图。当然，可以采用其它类型的模拟驱动器来实现按照本发明的均衡。该D2A驱动器包括四个晶体管m1到m4，其中将晶体管m1和m4的基极耦接成用于接收前置驱动器输出信号的分量A，并且将晶体管m2和m3的基极耦接成用于接收差分前置驱动器输出信号的分量B。将晶体管m1和m2的集电极经由电阻器R1耦合到供电平面Vx，而晶体管m1和m2的发射极分别经由电阻器R3和经由电阻器R4耦合到晶体管m3和m4的集电极。晶体管m3和m4的发射极接地。分别经由与传输线30耦合的端口18和20给出输出信号out_P和out_M。端口18耦合到处于晶体管m1的发射极与电阻器R3之间的节点22，而端口20耦合到处于晶体管m2的发射极与电阻器R4之间的节点24。
D2A驱动器有两种操作情况。在情况1下，信号分量A为“高”而信号分量B为“低”。这导致晶体管m1和m4为“导通”而晶体管m2和m3为“截止”。各个端口18和20上的输出阻抗为50欧姆。该输出阻抗分别介于端口18与供电平面Vx之间和端口20与地之间。电阻器R1与晶体管m1的串联组合以及电阻器R4与晶体管m4的串联组合导致50欧姆的阻抗。因此，端口18与20之间的等效差分阻抗为100欧姆，如图2所示。要注意，优选的是，电阻器R3和R4具有相同的电阻值。将各个端口18和20设计成用来驱动50欧姆传输线、去耦电容器(75nF到200nF)和在接收端接地的50欧姆电阻器。在情况1下，电流从供电平面Vx经由电阻器R1、晶体管m1和端口18流入传输线30，并且从传输线30流入端口20，并经由电阻器R4和晶体管m4流入地。在情况2下，电流从供电平面Vx经由电阻器R1、晶体管m2和端口20流入传输线30，并且从传输线30流入端口18，并经由电阻器R3和晶体管m3流入地。
在高速数据信号传输中，与第一位相应的信号的振幅被预加强，而与第一位的值相同的第二和后续位相应的信号的振幅被削弱预定的量。在PCI_Express的情况下，该量为3.5dB+/-0.5dB。采用预加强和相应的削弱会提高高速信号传输的信号质量并且降低损耗和符号间干扰。信号脉冲的预加强和相应削弱是在驱动器均衡中实现的。
现在参照图3，示出了用于按照本发明的实施方式的驱动器均衡的具有削弱单元100的图1中所示的SLVS驱动器10的简化框图。削弱单元100包括第二锁存多路复用前置驱动器112和削弱驱动器114。很明显，削弱单元100具有简单的设计，优选的是，实质上包括锁存多路复用前置驱动器12和主模拟驱动器14的双重设计。第二锁存多路复用前置驱动器112的输入端口130和132分别耦合到节点140和142。节点140和142分别处于差分锁存器40和42的输出端口与锁存多路复用前置驱动器12的差分多路复用器44的相应输入端口之间。以反相的方式将输入信号提供给输入端口130和132，这是通过简单地切换输入端口按照差分设计实现的。削弱驱动器114以并联方式耦合到主模拟驱动器14，即削弱驱动器114的端口118和120分别耦合到端口18和20。此外，差分锁存器40和42以及第二锁存多路复用前置驱动器112的差分多路复用器164与时钟16耦合，以接收时钟信号CLK。
为了实现削弱，在相反的时钟相位上锁存输入数据信号A0和A1的反相和延迟形式。由于锁存多路复用前置驱动器12的差分锁存器40和42以及第二锁存多路复用前置驱动器112的差分锁存器160和162是以DDR形式操作的，首先在同一时钟周期的前半个周期内(锁存器40和42)锁存输入数据信号A0和A1，然后在同一时钟周期的后半个周期内反相并(锁存器160和162)锁存输入数据信号A0和A1。当输入数据信号A0和A1相同(即，这两个信号都对应于0或1)并且是相继采样时，两个差分多路复用器44和164的输出信号具有相反的极性，这导致驱动器14和114的输出信号是相减输出信号。注意，这里，要将相减看作等价于相消求和，而要将相加看作等价于相长求和。这样，在端口18和20处给出的输出信号得到了削弱。当输入数据信号A0和A1相反(即，一个信号对应于0并且另一个信号对应于1)并且是相继采样时，两个差分多路复用器44和164的输出信号具有相同的极性，这导致驱动器14和114的输出信号相加。这样，在端口18和20处给出的输出信号得到了预加强。输入信号的反相和延迟形式具有等于-1的简单数字加权因子，这样通过将预加强/削弱处理转移到驱动器14和114的模拟域中而大大简化了预加强/削弱处理。
参照图4，示出了按照本发明的并联连接在输出端上的主模拟驱动器14和削弱驱动器114的简化电路图。优选的是，这两个驱动器都是全NMOS推挽50欧姆电压源D2A驱动器，但是本发明并不局限于此。为了简明起见，在本说明书中，将所有的晶体管都看成是理想开关，即，“导通”时电阻为零。这两个驱动器14和114包括基本上与图2中针对驱动器14示出的电路类似的电路，只是在零部件的记法上有一些变化，以便于下面进行介绍。这里，图2中的电阻器R1现在对于主驱动器14叫做Rd1，对于削弱驱动器114叫做Re1。此外，具有相同电阻值的电阻器R3和R4对于主驱动器14叫做Rd2，对于削弱驱动器114叫做Re2。用于削弱驱动器114的晶体管叫做m1_d到m4_d，编号顺序与用于主驱动器14的晶体管相对应。将晶体管m1_d到m4_d的基极耦接成用来接收来自第二锁存多路复用前置驱动器112的前置驱动器输出信号分量A_d和B_d。分别经由与传输线30耦合的端口18和20来给出输出信号out_P和out_M。端口18耦合到处于主驱动器14的晶体管m1的发射极与电阻器Rd2之间的节点22，同时也耦合到处于削弱驱动器114的晶体管m1_d的发射极与电阻器Re2之间的节点170。端口20耦合到处于主驱动器14的晶体管m2的发射极与电阻器Rd2之间的节点24，同时也耦合到处于削弱驱动器114的晶体管m2_d的发射极与电阻器Re2之间的节点172。
当两个差分多路复用器44和164的输出信号相同(同相，即，A＝A_d且B＝B_d)时，驱动器14和114处于高驱动模式并且输出信号电平(差分电压)处于最大值。这相当于加强状态。在加强状态(并且例如如果A＝A_d＝1且B＝B_d＝0)期间，输出阻抗是如下确定的：
Rpu(上拉)＝(Rd1串联m1)并联(Re1串联m1_d)；和，
Rpd(下拉)＝(Rd2串联m4)并联(Re2串联m4_d)。
PCI_Express的技术规范规定：标称Rpu和Rpd为50+/-20％；削弱电平为介于3dB和4dB之间；并且输出信号电平为介于400mV和600mV之间。由这些技术规范，可以计算主驱动器电阻器Rd1和Re1的比值以及削弱驱动器电阻器Rd2和Re2的比值。
当两个差分多路复用器44和164的输出信号相反(异相，即，A＝B_d且B＝A_d)时，驱动器14和114处于低驱动模式并且输出信号电平(差分电压)处于近似的最小值。这相当于削弱状态。在削弱状态(并且例如如果A＝B_d＝1且B＝A_d＝0)期间，输出阻抗是如下确定的：
Rpu(上拉)＝(Rd1串联m1)并联(Re2串联m3_d)；和，
Rpd(下拉)＝(Rd2串联m4)并联(Re1串联m2_d)。
和前面一样，由PCI_Express技术规范和这两个公式，同样可以计算主驱动器电阻器Rd1和Re1的比值以及削弱驱动器电阻器Rd2和Re2的比值。
在操作中，当削弱驱动器114与主驱动器14同相时，削弱驱动器114向外部负载100中加入驱动电流。这样输出电压得到了加强。当削弱驱动器114与主驱动器14异相时，削弱驱动器114从外部负载100中抽走驱动电流。这样输出电压得到了削弱。在同相和异相这两种情况下，输出阻抗是相同的。
通过使用与驱动器10基本类似设计的系统零部件，削弱单元100具有很高的优势，这大大降低了设计和制造成本。优选的是，将所有零部件集成在单独一个半导体芯片上，对需要基本相同的制造步骤的削弱单元100和驱动器10使用相同设计的零部件，有助于在单独一个半导体芯片上的集成。此外优选的是，将所有零部件以彼此物理上邻近的形式布置在芯片上，以便确保得到斜率低并且速度性能高的完全缓冲的DDR信号。了解了针对输出信号的系统要求(比如PCI_Express技术规范)，可以在计算机上通过执行基于上面的介绍并且存储在存储介质上的命令，可设计出驱动器10和削弱单元100。
按照本发明的削弱单元100的实现方式是使用优选实施方式图解说明的，但是很显然，并不局限于此。在将信号提供给削弱驱动器之前实现信号延迟和信号反相有许许多多的可行方案。根据情况，但并非优选，削弱驱动器具有与主模拟驱动器不同的设计。
图5示意性地图解说明时钟信号CLK、输入数据信号A0和A1、差分多路复用器44和差分削弱多路复用器164的差分输出信号以及在端口18和20处给出的相应模拟输出信号。从该图中可以看出，在CLK为低时锁存A0，并且在CLK为高时对其进行多路复用(差分多路复用器44)，这造成了1/2周期的延迟。相应地，在CLK为高时锁存A1，并且在CLK为低时对其进行多路复用(差分多路复用器44)，这造成了1/2周期的延迟。削弱差分多路复用器164给出经过反相并且延迟了1/2周期的输出信号。当差分多路复用器44和削弱差分多路复用器164的输出信号具有相同极性时，主驱动器14和削弱驱动器114的输出信号是相加的，这导致端口18和20处的输出信号的振幅最大，即，加强。当差分多路复用器44和削弱差分多路复用器164的输出信号具有相反极性时，主驱动器14和削弱驱动器114的输出信号是相减的，这导致端口18和20处的输出信号的振幅接近最小值，即，削弱。
本发明的众多其它实现方式对于本领域技术人员来说是显而易见的，不会超出所附权利要求中限定的本发明的思想和范围。

Claims (11)

1.一种对模拟数据信号进行加强和削弱之一的方法，包括步骤：接收数据信号，该数据信号代表二进制数据的位值；使用主模拟驱动器(14)，将所述数据信号转换成第一模拟数据信号；通过将所述数据信号延迟预定时间段并且对经过延迟的数据信号进行反相来确定第二数据信号；使用削弱驱动器(114)，将第二数据信号转换成第二模拟数据信号，其中如果所述数据信号和第二数据信号代表相同的位值，则第二模拟数据信号是与第一模拟数据信号相加的，并且其中如果所述数据信号和第二模拟数据信号代表相反的位值，则第二模拟数据信号与第一模拟数据信号是相减的；和，通过将第一模拟数据信号和第二模拟数据信号叠加在一起来进行对第一模拟数据信号的加强和削弱之一。
2.按照权利要求1中所述的对模拟数据信号进行加强和削弱之一的方法，其特征在于所述数据信号包括两个半速率数据信号部分。
3.按照权利要求2中所述的对模拟数据信号进行加强和削弱之一的方法，包括步骤：将两个半速率数据信号部分多路复用成全速率数据信号。
4.按照权利要求3中所述的对模拟数据信号进行加强和削弱之一的方法，其特征在于所述确定第二数据信号的步骤包括：将两个半速率数据信号部分延迟预定的时间段；对经过延迟的两个半速率数据信号部分进行反相；和，多路复用经过延迟和反相的两个半速率数据信号部分。
5.一种对模拟数据信号进行加强和削弱之一的系统，包括：输入端口(11A，11B)，用于接收数据信号，该数据信号代表二进制数据的位值；主模拟驱动器(14)，其与输入端口(11A，11B)进行信号通信，用于将数据信号转换成第一模拟数据信号；削弱电路(112)，其与输入端口进行信号通信，用于通过将数据信号延迟预定的时间段并且对经过延迟的数据信号进行反相来确定第二数据信号；削弱驱动器(114)，其与削弱电路(112)进行信号通信并且与主模拟驱动器(14)并联，该削弱驱动器(114)用于将第二数据信号转换成第二模拟数据信号，其中如果所述数据信号和第二数据信号代表相同的位值，则第二模拟数据信号是与第一模拟数据信号相加的，并且其中如果所述数据信号和第二模拟数据信号代表相反的位值，则第二模拟数据信号与第一模拟数据信号是相减的；和，输出端口(18，20)，其与主模拟驱动器(14)和削弱模拟驱动器(114)进行信号通信，该输出端口用于叠加第一模拟数据信号和第二模拟数据信号，产生得到加强和得到削弱的第一模拟数据信号之一。
6.按照权利要求5中所述的对模拟数据信号进行加强和削弱之一的系统，包括：同步电路(16)，其与削弱电路(112)进行信号通信，用于提供时钟信号。
7.按照权利要求5和6中的任何一项中所述的对模拟数据信号进行加强和削弱之一的系统，其特征在于输入端口(11A，11B)包括用于接收第一半速率数据信号部分的第一部分(11A)和用于接收第二半速率数据信号部分的第二部分(11B)。
8.按照权利要求7中所述的对模拟数据信号进行加强和削弱之一的系统，包括：第一锁存器电路(40)，其与输入端口的第一部分(11A)并且与同步电路(16)进行信号通信，该第一锁存器电路(40)用于依据时钟信号锁存第一半速率数据信号部分；第二锁存器电路(42)，其与输入端口的第二部分(11B)并且与同步电路(16)进行信号通信，该第二锁存器电路(42)用于依据时钟信号锁存第二半速率数据信号部分；和，主多路复用器(44)，其与第一锁存器电路(40)、第二锁存器电路(42)、同步电路(16)和主模拟驱动器(14)进行信号通信，该主多路复用器(44)用于将锁存了的第一半速率数据信号部分和锁存了的第二半速率数据信号部分多路复用成全速率数据信号。
9.按照权利要求8中所述的对模拟数据信号进行加强和削弱之一的系统，其特征在于所述削弱电路(112)包括：第一削弱锁存器电路(160)，其与第一锁存器电路(40)并且与同步电路(16)进行信号通信；第二削弱锁存器电路(162)，其与第二锁存器电路(42)并且与同步电路(16)进行信号通信；和，削弱多路复用器(164)，其与第一削弱锁存器电路(160)、第二削弱锁存器电路(162)、同步电路(16)和削弱驱动器(114)进行信号通信。
10.按照权利要求5到10中的任何一项中所述的对模拟数据信号进行加强和削弱之一的系统，其特征在于所述削弱驱动器(114)和主模拟驱动器(14)被设计成对于经过加强和经过削弱的第一模拟数据信号的输出阻抗相同。
11.一种存储介质，其中存储有数据，该数据用于在执行时得出用于进行对模拟数据信号的加强和削弱之一的系统的集成电路设计，该系统包括：输入端口(11A，11B)，用于接收数据信号，该数据信号代表二进制数据的位值；主模拟驱动器(14)，其与输入端口(11A，11B)进行信号通信，用于将数据信号转换成第一模拟数据信号；削弱电路(112)，其与输入端口(11A，11B)进行信号通信，用于通过将数据信号延迟预定的时间段并且对经过延迟的数据信号进行反相来确定第二数据信号；削弱驱动器(114)，其与削弱电路(112)进行信号通信并且与主模拟驱动器(14)并联，该削弱驱动器(114)用于将第二数据信号转换成第二模拟数据信号，其中如果所述数据信号和第二数据信号代表相同的位值，则第二模拟数据信号是与第一模拟数据信号相加的，并且其中如果所述数据信号和第二模拟数据信号代表相反的位值，则第二模拟数据信号与第一模拟数据信号是相减的；和，输出端口(18，20)，其与主模拟驱动器(14)和削弱模拟驱动器(114)进行信号通信，该输出端口(18，20)用于叠加第一模拟数据信号和第二模拟数据信号，产生得到加强和得到削弱的第一模拟数据信号之一。
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