JP2001339442A - 信号伝送方式 - Google Patents
信号伝送方式Info
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Abstract
(57)【要約】
【課題】 従来の信号伝送方式では、伝送路内におい
て、クロストークの影響を受けた結果として、伝送され
る信号の立ち上がり速度または立ち下がり速度にバラツ
キが生じて、信号伝送に係る動作信頼性が低下するとい
う課題があった。 【解決手段】 一部のデータ線に出力されている信号を
クロック信号の立ち上がりエッジでラッチするフリップ
フロップ４と、残りのデータ線に出力されている信号を
クロック信号の立ち下がりエッジでラッチするフリップ
フロップ５とを備え、伝送路９において立ち上がりエッ
ジでラッチされる信号を伝送するデータ線と、立ち下が
りエッジでラッチされる信号を伝送するデータ線とを交
互に配置する。
て、クロストークの影響を受けた結果として、伝送され
る信号の立ち上がり速度または立ち下がり速度にバラツ
キが生じて、信号伝送に係る動作信頼性が低下するとい
う課題があった。 【解決手段】 一部のデータ線に出力されている信号を
クロック信号の立ち上がりエッジでラッチするフリップ
フロップ４と、残りのデータ線に出力されている信号を
クロック信号の立ち下がりエッジでラッチするフリップ
フロップ５とを備え、伝送路９において立ち上がりエッ
ジでラッチされる信号を伝送するデータ線と、立ち下が
りエッジでラッチされる信号を伝送するデータ線とを交
互に配置する。
Description
【０００１】
【発明の属する技術分野】この発明は、信号伝送技術に
係り、特に信号処理装置間での転送速度が高速なシステ
ムにおける信号伝送方式に関するものである。
係り、特に信号処理装置間での転送速度が高速なシステ
ムにおける信号伝送方式に関するものである。
【０００２】
【従来の技術】従来の信号伝送技術では、バス信号ある
いは差動信号を用いた信号伝送を実施する際に、互いに
隣接するデータ線での論理変化タイミングが同一である
ために、隣接するデータ線が互いに比較的長い距離を平
行に延びる伝送路内においても互いに隣接するデータ線
での論理変化タイミングが同一となって、クロストーク
が生じていた。
いは差動信号を用いた信号伝送を実施する際に、互いに
隣接するデータ線での論理変化タイミングが同一である
ために、隣接するデータ線が互いに比較的長い距離を平
行に延びる伝送路内においても互いに隣接するデータ線
での論理変化タイミングが同一となって、クロストーク
が生じていた。
【０００３】図７は、互いに隣接するデータ線における
信号の論理変化パターンと中央のデータ線により伝送さ
れる信号の波形との間の相関関係を示す図である。クロ
ストークの影響として、信号の立ち上がり速度に変化が
生じている。Ｄ０，Ｄ１，Ｄ２は、この順序で配線され
たデータ線により伝送される信号を示し、互いに独立に
論理変化するものとする。通常、中央に位置するデータ
線により伝送される信号Ｄ１および隣接するデータ線に
より伝送される信号Ｄ０，Ｄ２の論理変化タイミングが
同一であり、かつ信号Ｄ１と信号Ｄ０，Ｄ２とが同方向
に論理変化するｅｖｅｎ ｍｏｄｅでは、図７に示され
るように信号Ｄ１の立ち上がり速度は最も遅くなる。ま
た、信号Ｄ１および信号Ｄ０，Ｄ２の論理変化タイミン
グが同一であり、かつ信号Ｄ１と信号Ｄ０，Ｄ２とが逆
方向に論理変化するｏｄｄ ｍｏｄｅでは、信号Ｄ１の
立ち上がり速度は最も速くなる。さらに、信号Ｄ１のみ
が論理変化をして、信号Ｄ０，Ｄ２が論理変化をしない
ｒｅｆｅｒｅｎｃｅ ｍｏｄｅでは、信号Ｄ１の立ち上
がり速度はｅｖｅｎ ｍｏｄｅとｏｄｄ ｍｏｄｅとの
間の値をとる。なお、以上の信号の変化速度に係る現象
は、信号の立ち下がり時においても同様に発生する。
信号の論理変化パターンと中央のデータ線により伝送さ
れる信号の波形との間の相関関係を示す図である。クロ
ストークの影響として、信号の立ち上がり速度に変化が
生じている。Ｄ０，Ｄ１，Ｄ２は、この順序で配線され
たデータ線により伝送される信号を示し、互いに独立に
論理変化するものとする。通常、中央に位置するデータ
線により伝送される信号Ｄ１および隣接するデータ線に
より伝送される信号Ｄ０，Ｄ２の論理変化タイミングが
同一であり、かつ信号Ｄ１と信号Ｄ０，Ｄ２とが同方向
に論理変化するｅｖｅｎ ｍｏｄｅでは、図７に示され
るように信号Ｄ１の立ち上がり速度は最も遅くなる。ま
た、信号Ｄ１および信号Ｄ０，Ｄ２の論理変化タイミン
グが同一であり、かつ信号Ｄ１と信号Ｄ０，Ｄ２とが逆
方向に論理変化するｏｄｄ ｍｏｄｅでは、信号Ｄ１の
立ち上がり速度は最も速くなる。さらに、信号Ｄ１のみ
が論理変化をして、信号Ｄ０，Ｄ２が論理変化をしない
ｒｅｆｅｒｅｎｃｅ ｍｏｄｅでは、信号Ｄ１の立ち上
がり速度はｅｖｅｎ ｍｏｄｅとｏｄｄ ｍｏｄｅとの
間の値をとる。なお、以上の信号の変化速度に係る現象
は、信号の立ち下がり時においても同様に発生する。
【０００４】
【発明が解決しようとする課題】従来の信号伝送方式は
以上のように構成されているので、隣接するデータ線が
互いに比較的長い距離を平行に延びる伝送路内では、ク
ロストークの影響を受けた結果として、伝送される信号
の立ち上がり速度または立ち下がり速度についてｏｄｄ
ｍｏｄｅとｅｖｅｎ ｍｏｄｅとの間でバラツキが生
じるために、信号伝送に係る動作信頼性が低下する等の
課題があった。
以上のように構成されているので、隣接するデータ線が
互いに比較的長い距離を平行に延びる伝送路内では、ク
ロストークの影響を受けた結果として、伝送される信号
の立ち上がり速度または立ち下がり速度についてｏｄｄ
ｍｏｄｅとｅｖｅｎ ｍｏｄｅとの間でバラツキが生
じるために、信号伝送に係る動作信頼性が低下する等の
課題があった。
【０００５】この発明は上記のような課題を解決するた
めになされたもので、隣接するデータ線により伝送され
る信号間のクロストークを無くして、伝送される信号の
立ち上がり速度または立ち下がり速度のバラツキを低減
して、信号伝送に係る動作信頼性を向上することができ
る信号伝送方式を得ることを目的とする。
めになされたもので、隣接するデータ線により伝送され
る信号間のクロストークを無くして、伝送される信号の
立ち上がり速度または立ち下がり速度のバラツキを低減
して、信号伝送に係る動作信頼性を向上することができ
る信号伝送方式を得ることを目的とする。
【０００６】また、この発明は、隣接するデータ線によ
り伝送される信号間のクロストークのｏｄｄ ｍｏｄｅ
を利用して、伝送される信号の立ち上がり速度または立
ち下がり速度を高速にするとともに、当該立ち上がり速
度または立ち下がり速度のバラツキを低減することがで
きる信号伝送方式を得ることを目的とする。
り伝送される信号間のクロストークのｏｄｄ ｍｏｄｅ
を利用して、伝送される信号の立ち上がり速度または立
ち下がり速度を高速にするとともに、当該立ち上がり速
度または立ち下がり速度のバラツキを低減することがで
きる信号伝送方式を得ることを目的とする。
【０００７】
【課題を解決するための手段】この発明に係る信号伝送
方式は、送信側装置の内部回路から延びるデータバス内
の一部のデータ線に対してそれぞれ設けられて、送信側
装置内のクロック信号の立ち上がりエッジで対応するデ
ータ線に出力されている信号をラッチして伝送路に出力
する１または複数の第１のラッチ手段と、送信側装置の
内部回路から延びるデータバス内の残りのデータ線に対
してそれぞれ設けられて、送信側装置内のクロック信号
の立ち下がりエッジで対応するデータ線に出力されてい
る信号をラッチして伝送路に出力する１または複数の第
２のラッチ手段とを備え、伝送路において、クロック信
号の立ち上がりエッジでラッチされた信号を伝送するデ
ータ線と、クロック信号の立ち下がりエッジでラッチさ
れた信号を伝送するデータ線とを交互に配置するように
したものである。
方式は、送信側装置の内部回路から延びるデータバス内
の一部のデータ線に対してそれぞれ設けられて、送信側
装置内のクロック信号の立ち上がりエッジで対応するデ
ータ線に出力されている信号をラッチして伝送路に出力
する１または複数の第１のラッチ手段と、送信側装置の
内部回路から延びるデータバス内の残りのデータ線に対
してそれぞれ設けられて、送信側装置内のクロック信号
の立ち下がりエッジで対応するデータ線に出力されてい
る信号をラッチして伝送路に出力する１または複数の第
２のラッチ手段とを備え、伝送路において、クロック信
号の立ち上がりエッジでラッチされた信号を伝送するデ
ータ線と、クロック信号の立ち下がりエッジでラッチさ
れた信号を伝送するデータ線とを交互に配置するように
したものである。
【０００８】この発明に係る信号伝送方式は、送信側装
置の内部回路から延びるデータバス内の一部のデータ線
に対して送信側装置内にそれぞれ設けられて、対応する
データ線に出力されている信号を遅延させて伝送路に出
力する１または複数の第１の遅延手段を備え、伝送路に
おいて、遅延を受けない信号を伝送するデータ線と、第
１の遅延手段により遅延させられた信号を伝送するデー
タ線とを交互に配置するようにしたものである。
置の内部回路から延びるデータバス内の一部のデータ線
に対して送信側装置内にそれぞれ設けられて、対応する
データ線に出力されている信号を遅延させて伝送路に出
力する１または複数の第１の遅延手段を備え、伝送路に
おいて、遅延を受けない信号を伝送するデータ線と、第
１の遅延手段により遅延させられた信号を伝送するデー
タ線とを交互に配置するようにしたものである。
【０００９】この発明に係る信号伝送方式は、第１の遅
延手段により信号が遅延させられたデータ線以外でデー
タバスを構成する残りのデータ線に対して受信側装置内
にそれぞれ設けられて、対応するデータ線に出力されて
いる信号を前記第１の遅延手段によるのと同じ遅延量だ
け遅延させる１または複数の第２の遅延手段を備えるよ
うにしたものである。
延手段により信号が遅延させられたデータ線以外でデー
タバスを構成する残りのデータ線に対して受信側装置内
にそれぞれ設けられて、対応するデータ線に出力されて
いる信号を前記第１の遅延手段によるのと同じ遅延量だ
け遅延させる１または複数の第２の遅延手段を備えるよ
うにしたものである。
【００１０】この発明に係る信号伝送方式は、送信側装
置のクロック信号の立ち上がりエッジでラッチされる信
号を伝送するデータ線に接続されて差動信号を生成する
１または複数の第１の差動信号ドライバと、第１の差動
信号ドライバからの差動信号を受信して信号レベルを再
生する１または複数の第１の差動信号レシーバと、送信
側装置のクロック信号の立ち下がりエッジでラッチされ
る信号を伝送するデータ線に接続されて差動信号を生成
する１または複数の第２の差動信号ドライバと、第２の
差動信号ドライバからの差動信号を受信して信号レベル
を再生する１または複数の第２の差動信号レシーバとを
備えるようにしたものである。
置のクロック信号の立ち上がりエッジでラッチされる信
号を伝送するデータ線に接続されて差動信号を生成する
１または複数の第１の差動信号ドライバと、第１の差動
信号ドライバからの差動信号を受信して信号レベルを再
生する１または複数の第１の差動信号レシーバと、送信
側装置のクロック信号の立ち下がりエッジでラッチされ
る信号を伝送するデータ線に接続されて差動信号を生成
する１または複数の第２の差動信号ドライバと、第２の
差動信号ドライバからの差動信号を受信して信号レベル
を再生する１または複数の第２の差動信号レシーバとを
備えるようにしたものである。
【００１１】この発明に係る信号伝送方式は、送信側装
置内に設けられた第１の遅延手段により遅延させられた
信号を伝送するデータ線に接続されて差動信号を生成す
る１または複数の第１の差動信号ドライバと、第１の差
動信号ドライバからの差動信号を受信して信号レベルを
再生する１または複数の第１の差動信号レシーバと、送
信側装置内で遅延を受けない信号を伝送するデータ線に
接続されて差動信号を生成する１または複数の第２の差
動信号ドライバと、第２の差動信号ドライバからの差動
信号を受信して信号レベルを再生する１または複数の第
２の差動信号ドライバとを備えるようにしたものであ
る。
置内に設けられた第１の遅延手段により遅延させられた
信号を伝送するデータ線に接続されて差動信号を生成す
る１または複数の第１の差動信号ドライバと、第１の差
動信号ドライバからの差動信号を受信して信号レベルを
再生する１または複数の第１の差動信号レシーバと、送
信側装置内で遅延を受けない信号を伝送するデータ線に
接続されて差動信号を生成する１または複数の第２の差
動信号ドライバと、第２の差動信号ドライバからの差動
信号を受信して信号レベルを再生する１または複数の第
２の差動信号ドライバとを備えるようにしたものであ
る。
【００１２】この発明に係る信号伝送方式は、送信側装
置の内部回路から延びるデータ線に対してそれぞれ設け
られて、対応するデータ線に出力されている信号をラッ
チして、当該信号と同じ信号レベルおよび当該信号に対
して反転した信号レベルの信号をそれぞれ出力する１ま
たは複数のラッチ手段を備え、伝送路において、各ラッ
チ手段毎に、同じ信号レベルの信号を伝送するデータ線
を中央部に配置するとともに、当該データ線を挟むよう
に反転した信号レベルの信号を伝送するデータ線を配置
するようにしたものである。
置の内部回路から延びるデータ線に対してそれぞれ設け
られて、対応するデータ線に出力されている信号をラッ
チして、当該信号と同じ信号レベルおよび当該信号に対
して反転した信号レベルの信号をそれぞれ出力する１ま
たは複数のラッチ手段を備え、伝送路において、各ラッ
チ手段毎に、同じ信号レベルの信号を伝送するデータ線
を中央部に配置するとともに、当該データ線を挟むよう
に反転した信号レベルの信号を伝送するデータ線を配置
するようにしたものである。
【００１３】この発明に係る信号伝送方式は、送信側装
置の内部回路から延びるデータ線に対してそれぞれ設け
られて、対応するデータ線に出力されている信号をラッ
チする１または複数のラッチ手段と、ラッチ手段毎にそ
れぞれ対応するように設けられ、ラッチ手段の出力デー
タ線に接続されて、ラッチされた信号に対する正論理の
信号およびラッチされた信号に対する負論理の信号をそ
れぞれ出力する差動信号ドライバとを備え、伝送路にお
いて、各差動信号ドライバ毎に、正論理の信号を伝送す
るデータ線を中央部に配置するとともに、当該データ線
を挟むように負論理の信号を伝送するデータ線を配置す
るようにしたものである。
置の内部回路から延びるデータ線に対してそれぞれ設け
られて、対応するデータ線に出力されている信号をラッ
チする１または複数のラッチ手段と、ラッチ手段毎にそ
れぞれ対応するように設けられ、ラッチ手段の出力デー
タ線に接続されて、ラッチされた信号に対する正論理の
信号およびラッチされた信号に対する負論理の信号をそ
れぞれ出力する差動信号ドライバとを備え、伝送路にお
いて、各差動信号ドライバ毎に、正論理の信号を伝送す
るデータ線を中央部に配置するとともに、当該データ線
を挟むように負論理の信号を伝送するデータ線を配置す
るようにしたものである。
【００１４】
【発明の実施の形態】図１は、この発明の実施の形態１
による信号伝送方式の構成を示す図である。図１におい
て、１は４ビットの情報を伝送するように送信側ＬＳＩ
（送信側装置）の内部回路から延びて４つのデータ線
（０），データ線（１），データ線（２）およびデータ
線（３）から成る送信側データバス、２はデータバス１
から分岐して２ビットの情報を伝送する２つのデータ線
（０），（２）から成るデータ線群、３はデータバス１
から分岐して２ビットの情報を伝送する２つのデータ線
（１），（３）から成るデータ線群、４はデータ線
（０）およびデータ線（２）に対してそれぞれ設けられ
てクロック信号の立ち上がりエッジで信号レベルをラッ
チするＤフリップフロップ（第１のラッチ手段）、５は
データ線（１）およびデータ線（３）に対してそれぞれ
設けられてクロック信号の立ち下がりエッジで信号レベ
ルをラッチするＤフリップフロップ（第２のラッチ手
段）、６はＤフリップフロップ４およびＤフリップフロ
ップ５のクロック端子に共通に接続されるクロック信号
線、７はＤフリップフロップ４からのそれぞれの出力信
号を伝送するデータ線（０），（２）から成るデータ線
群、８はＤフリップフロップ５からのそれぞれの出力信
号を伝送するデータ線（１），（３）から成るデータ線
群、９は送信側ＬＳＩと受信側ＬＳＩ（受信側装置）と
の間において４ビットの情報伝送を実施するためにデー
タ線群７およびデータ線群８を結合して形成されるデー
タ線（０），（１），（２），（３）から成る伝送路で
ある。
による信号伝送方式の構成を示す図である。図１におい
て、１は４ビットの情報を伝送するように送信側ＬＳＩ
（送信側装置）の内部回路から延びて４つのデータ線
（０），データ線（１），データ線（２）およびデータ
線（３）から成る送信側データバス、２はデータバス１
から分岐して２ビットの情報を伝送する２つのデータ線
（０），（２）から成るデータ線群、３はデータバス１
から分岐して２ビットの情報を伝送する２つのデータ線
（１），（３）から成るデータ線群、４はデータ線
（０）およびデータ線（２）に対してそれぞれ設けられ
てクロック信号の立ち上がりエッジで信号レベルをラッ
チするＤフリップフロップ（第１のラッチ手段）、５は
データ線（１）およびデータ線（３）に対してそれぞれ
設けられてクロック信号の立ち下がりエッジで信号レベ
ルをラッチするＤフリップフロップ（第２のラッチ手
段）、６はＤフリップフロップ４およびＤフリップフロ
ップ５のクロック端子に共通に接続されるクロック信号
線、７はＤフリップフロップ４からのそれぞれの出力信
号を伝送するデータ線（０），（２）から成るデータ線
群、８はＤフリップフロップ５からのそれぞれの出力信
号を伝送するデータ線（１），（３）から成るデータ線
群、９は送信側ＬＳＩと受信側ＬＳＩ（受信側装置）と
の間において４ビットの情報伝送を実施するためにデー
タ線群７およびデータ線群８を結合して形成されるデー
タ線（０），（１），（２），（３）から成る伝送路で
ある。
【００１５】また、１０は伝送路９から分岐して２ビッ
トの情報を伝送する２つのデータ線（０），（２）から
成るデータ線群、１１は伝送路９から分岐して２ビット
の情報を伝送する２つのデータ線（１），（３）から成
るデータ線群、１２はデータ線（０）およびデータ線
（２）に対してそれぞれ設けられてクロック信号の立ち
上がりエッジで信号レベルをラッチするＤフリップフロ
ップ、１３はデータ線（１）およびデータ線（３）に対
してそれぞれ設けられてクロックの立ち下がりエッジで
信号レベルをラッチするＤフリップフロップ、１４はＤ
フリップフロップ１２およびＤフリップフロップ１３の
クロック端子に共通に接続されるクロック信号線、１５
はＤフリップフロップ１２からのそれぞれの出力信号を
伝送するデータ線（０），（２）から成るデータ線群、
１６はＤフリップフロップ１３からのそれぞれの出力信
号を伝送するデータ線（１），（３）から成るデータ線
群、１７は４ビットの情報を受信側ＬＳＩの内部回路へ
伝送するようにデータ線群１５およびデータ線群１６を
結合して形成されるデータ線（０），（１），（２），
（３）から成る受信側データバスである。なお、データ
線（０）、データ線（１）、データ線（２）およびデー
タ線（３）は、それぞれビット０，１，２および３に係
る情報を伝送するデータ線を、送信側ＬＳＩ、伝送路お
よび受信側ＬＳＩから成る信号伝送システムの各部位共
通に表現する用語として包括的に与えているものであ
り、同じデータ線（ｉ）（ｉ＝０〜３）でも各部位によ
り異なる信号が伝送されることに留意されたい。以下、
実施の形態２〜実施の形態５においても同様の用い方を
するものとする。
トの情報を伝送する２つのデータ線（０），（２）から
成るデータ線群、１１は伝送路９から分岐して２ビット
の情報を伝送する２つのデータ線（１），（３）から成
るデータ線群、１２はデータ線（０）およびデータ線
（２）に対してそれぞれ設けられてクロック信号の立ち
上がりエッジで信号レベルをラッチするＤフリップフロ
ップ、１３はデータ線（１）およびデータ線（３）に対
してそれぞれ設けられてクロックの立ち下がりエッジで
信号レベルをラッチするＤフリップフロップ、１４はＤ
フリップフロップ１２およびＤフリップフロップ１３の
クロック端子に共通に接続されるクロック信号線、１５
はＤフリップフロップ１２からのそれぞれの出力信号を
伝送するデータ線（０），（２）から成るデータ線群、
１６はＤフリップフロップ１３からのそれぞれの出力信
号を伝送するデータ線（１），（３）から成るデータ線
群、１７は４ビットの情報を受信側ＬＳＩの内部回路へ
伝送するようにデータ線群１５およびデータ線群１６を
結合して形成されるデータ線（０），（１），（２），
（３）から成る受信側データバスである。なお、データ
線（０）、データ線（１）、データ線（２）およびデー
タ線（３）は、それぞれビット０，１，２および３に係
る情報を伝送するデータ線を、送信側ＬＳＩ、伝送路お
よび受信側ＬＳＩから成る信号伝送システムの各部位共
通に表現する用語として包括的に与えているものであ
り、同じデータ線（ｉ）（ｉ＝０〜３）でも各部位によ
り異なる信号が伝送されることに留意されたい。以下、
実施の形態２〜実施の形態５においても同様の用い方を
するものとする。
【００１６】なお、クロック信号線６に出力されるクロ
ック信号とクロック信号線１４に出力されるクロック信
号とは、同期をとって同一の位相にする必要はない。む
しろ、同一位相にした場合には、受信側ＬＳＩにおいて
セットアップを満たさなくなる可能性が高く、通常は受
信側のクロック信号線１４に出力されるクロック信号に
ついては、送信側のクロック信号線６に出力されるクロ
ック信号よりも位相を遅らせたクロック信号を使用す
る。なお、送信側ＬＳＩで使用されるクロック信号と受
信側ＬＳＩで使用されるクロック信号との間の位相差を
設定するために、受信側ＬＳＩ内部には、データ線にお
ける信号変化のタイミングに基づいてデータ信号に対す
るクロック信号の位相を抽出する周知技術であるところ
のクロック抽出回路が設けられている。このクロック抽
出回路を備えることで、伝送路９を伝送される各信号に
対してのセットアップ／ホールドエラーを防止すること
が可能となる。なお、送信側ＬＳＩで使用されるクロッ
ク信号と受信側ＬＳＩで使用されるクロック信号との間
の位相差の設定に係る問題は、以下の実施の形態２から
実施の形態５にも共通するものであり、これらの実施の
形態においてもクロック抽出回路を備えることが想定さ
れているものとする。
ック信号とクロック信号線１４に出力されるクロック信
号とは、同期をとって同一の位相にする必要はない。む
しろ、同一位相にした場合には、受信側ＬＳＩにおいて
セットアップを満たさなくなる可能性が高く、通常は受
信側のクロック信号線１４に出力されるクロック信号に
ついては、送信側のクロック信号線６に出力されるクロ
ック信号よりも位相を遅らせたクロック信号を使用す
る。なお、送信側ＬＳＩで使用されるクロック信号と受
信側ＬＳＩで使用されるクロック信号との間の位相差を
設定するために、受信側ＬＳＩ内部には、データ線にお
ける信号変化のタイミングに基づいてデータ信号に対す
るクロック信号の位相を抽出する周知技術であるところ
のクロック抽出回路が設けられている。このクロック抽
出回路を備えることで、伝送路９を伝送される各信号に
対してのセットアップ／ホールドエラーを防止すること
が可能となる。なお、送信側ＬＳＩで使用されるクロッ
ク信号と受信側ＬＳＩで使用されるクロック信号との間
の位相差の設定に係る問題は、以下の実施の形態２から
実施の形態５にも共通するものであり、これらの実施の
形態においてもクロック抽出回路を備えることが想定さ
れているものとする。
【００１７】次に動作について説明する。図２は、この
発明の実施の形態１による信号伝送方式を用いての信号
伝送の態様を示すタイミングチャートである。図２の
（Ａ）に示されるように、Ｄフリップフロップ４は、送
信側データバス１から分岐したデータ線群２のデータ線
（０）およびデータ線（２）により伝送される信号の信
号レベルを、クロック信号線６に出力されるクロック信
号の立ち上がりエッジによりラッチして、当該信号レベ
ルを伝送路９のデータ線（０）およびデータ線（２）に
出力する。また、図２の（Ｂ）に示されるように、Ｄフ
リップフロップ５は、送信側データバス１から分岐した
データ線群３のデータ線（１）およびデータ線（３）に
より伝送される信号の信号レベルを、クロック信号線６
に出力されるクロック信号の立ち下がりエッジによりラ
ッチして、当該信号レベルを伝送路９のデータ線（１）
およびデータ線（３）に出力する。すなわち、伝送路９
において、データ線（０），（２）により伝送される信
号の論理変化タイミングとデータ線（１），（３）によ
り伝送される信号の論理変化タイミングとは、クロック
信号線６に出力されるクロック信号の半周期分だけズレ
が生じることとなる。
発明の実施の形態１による信号伝送方式を用いての信号
伝送の態様を示すタイミングチャートである。図２の
（Ａ）に示されるように、Ｄフリップフロップ４は、送
信側データバス１から分岐したデータ線群２のデータ線
（０）およびデータ線（２）により伝送される信号の信
号レベルを、クロック信号線６に出力されるクロック信
号の立ち上がりエッジによりラッチして、当該信号レベ
ルを伝送路９のデータ線（０）およびデータ線（２）に
出力する。また、図２の（Ｂ）に示されるように、Ｄフ
リップフロップ５は、送信側データバス１から分岐した
データ線群３のデータ線（１）およびデータ線（３）に
より伝送される信号の信号レベルを、クロック信号線６
に出力されるクロック信号の立ち下がりエッジによりラ
ッチして、当該信号レベルを伝送路９のデータ線（１）
およびデータ線（３）に出力する。すなわち、伝送路９
において、データ線（０），（２）により伝送される信
号の論理変化タイミングとデータ線（１），（３）によ
り伝送される信号の論理変化タイミングとは、クロック
信号線６に出力されるクロック信号の半周期分だけズレ
が生じることとなる。
【００１８】伝送路９に出力された各信号は、伝送路に
おける遅延時間δだけ遅延して受信側ＬＳＩに伝送され
る。次に、図２の（Ｃ）に示されるように、Ｄフリップ
フロップ１２は、伝送路９から分岐したデータ線群１０
のデータ線（０）およびデータ線（２）により伝送され
る信号の信号レベルを、クロック信号線１４に出力され
るクロック信号の立ち上がりエッジによりラッチして、
当該信号レベルを受信側データバス１７のデータ線
（０）およびデータ線（２）に出力する。また、図２の
（Ｄ）に示されるように、Ｄフリップフロップ１３は、
伝送路９から分岐したデータ線群１１のデータ線（１）
およびデータ線（３）により伝送される信号の信号レベ
ルを、クロック信号線１４に出力されるクロック信号の
立ち下がりエッジによりラッチして、当該信号レベルを
受信側データバス１７のデータ線（１）およびデータ線
（３）に出力する。
おける遅延時間δだけ遅延して受信側ＬＳＩに伝送され
る。次に、図２の（Ｃ）に示されるように、Ｄフリップ
フロップ１２は、伝送路９から分岐したデータ線群１０
のデータ線（０）およびデータ線（２）により伝送され
る信号の信号レベルを、クロック信号線１４に出力され
るクロック信号の立ち上がりエッジによりラッチして、
当該信号レベルを受信側データバス１７のデータ線
（０）およびデータ線（２）に出力する。また、図２の
（Ｄ）に示されるように、Ｄフリップフロップ１３は、
伝送路９から分岐したデータ線群１１のデータ線（１）
およびデータ線（３）により伝送される信号の信号レベ
ルを、クロック信号線１４に出力されるクロック信号の
立ち下がりエッジによりラッチして、当該信号レベルを
受信側データバス１７のデータ線（１）およびデータ線
（３）に出力する。
【００１９】以上のように、この実施の形態１によれ
ば、送信側ＬＳＩのデータバス１内のデータ線（０），
（２）に対してそれぞれ設けられて、クロック信号線６
に出力されるクロック信号の立ち上がりエッジでデータ
線（０），（２）に出力されている信号をラッチして当
該信号レベルを伝送路９に出力するＤフリップフロップ
４と、送信側ＬＳＩのデータバス１内のデータ線
（１），（３）に対してそれぞれ設けられて、クロック
信号線６に出力されるクロック信号の立ち下がりエッジ
でデータ線（１），（３）に出力されている信号をラッ
チして当該信号レベルを伝送路９に出力するＤフリップ
フロップ５とを備え、伝送路９においてクロック信号の
立ち上がりエッジでラッチされた信号を伝送するデータ
線（０），（２）と、クロック信号の立ち下がりエッジ
でラッチされた信号を伝送するデータ線（１），（３）
とを交互に配置するように構成したので、伝送路９の内
部では隣接するデータ線に出力される信号間の論理変化
タイミングをクロック信号線６に出力されるクロック信
号の半周期分ずらすことができるから、クロストークに
起因する信号の立ち上がり速度または立ち下がり速度の
バラツキを低減することができるという効果を奏する。
ば、送信側ＬＳＩのデータバス１内のデータ線（０），
（２）に対してそれぞれ設けられて、クロック信号線６
に出力されるクロック信号の立ち上がりエッジでデータ
線（０），（２）に出力されている信号をラッチして当
該信号レベルを伝送路９に出力するＤフリップフロップ
４と、送信側ＬＳＩのデータバス１内のデータ線
（１），（３）に対してそれぞれ設けられて、クロック
信号線６に出力されるクロック信号の立ち下がりエッジ
でデータ線（１），（３）に出力されている信号をラッ
チして当該信号レベルを伝送路９に出力するＤフリップ
フロップ５とを備え、伝送路９においてクロック信号の
立ち上がりエッジでラッチされた信号を伝送するデータ
線（０），（２）と、クロック信号の立ち下がりエッジ
でラッチされた信号を伝送するデータ線（１），（３）
とを交互に配置するように構成したので、伝送路９の内
部では隣接するデータ線に出力される信号間の論理変化
タイミングをクロック信号線６に出力されるクロック信
号の半周期分ずらすことができるから、クロストークに
起因する信号の立ち上がり速度または立ち下がり速度の
バラツキを低減することができるという効果を奏する。
【００２０】なお、この実施の形態１では、４ビットの
情報伝送に係る信号伝送方式を示したが、データバスや
伝送路に係る伝送容量は勿論４ビットに限定されるもの
ではなく、他の伝送容量を有する情報伝送システムに対
して同様にこの発明の実施の形態１による信号伝送方式
を適用可能であることは言うまでもない。
情報伝送に係る信号伝送方式を示したが、データバスや
伝送路に係る伝送容量は勿論４ビットに限定されるもの
ではなく、他の伝送容量を有する情報伝送システムに対
して同様にこの発明の実施の形態１による信号伝送方式
を適用可能であることは言うまでもない。
【００２１】実施の形態２．図３は、この発明の実施の
形態２による信号伝送方式の構成を示す図である。図３
において、図１と同一符号は同一または相当部分を示す
のでその説明を省略する。２１は送信側データバス１内
の４つのデータ線（０），（１），（２），（３）に対
してそれぞれ設けられてクロック信号の立ち上がりエッ
ジで信号レベルをラッチするＤフリップフロップ、２２
はそれぞれのＤフリップフロップ２１のクロック端子に
共通に接続されるクロック信号線、２３はＤフリップフ
ロップ２１からのそれぞれの出力信号を伝送するデータ
線（０），（１），（２），（３）から成るデータ線
群、２４はデータ線群２３から分岐してデータ線
（０），（２）から成るデータ線群、２５はデータ線群
２３から分岐してデータ線（１），（３）から成るデー
タ線群、２６はデータ線群２５のデータ線（１）および
データ線（３）に対してそれぞれ設けられてデータ線
（１），（３）に出力される信号を所定の遅延量だけ遅
延させる遅延素子（第１の遅延手段）である。
形態２による信号伝送方式の構成を示す図である。図３
において、図１と同一符号は同一または相当部分を示す
のでその説明を省略する。２１は送信側データバス１内
の４つのデータ線（０），（１），（２），（３）に対
してそれぞれ設けられてクロック信号の立ち上がりエッ
ジで信号レベルをラッチするＤフリップフロップ、２２
はそれぞれのＤフリップフロップ２１のクロック端子に
共通に接続されるクロック信号線、２３はＤフリップフ
ロップ２１からのそれぞれの出力信号を伝送するデータ
線（０），（１），（２），（３）から成るデータ線
群、２４はデータ線群２３から分岐してデータ線
（０），（２）から成るデータ線群、２５はデータ線群
２３から分岐してデータ線（１），（３）から成るデー
タ線群、２６はデータ線群２５のデータ線（１）および
データ線（３）に対してそれぞれ設けられてデータ線
（１），（３）に出力される信号を所定の遅延量だけ遅
延させる遅延素子（第１の遅延手段）である。
【００２２】また、２７は伝送線９から分岐してデータ
線（０），（２）から成るデータ線群、２８はデータ線
群２７のデータ線（０）およびデータ線（２）に対して
それぞれ設けられてデータ線（０），（２）に出力され
る信号を所定の遅延量だけ遅延させる遅延素子２６と同
等の遅延特性を備えた遅延素子（第２の遅延手段）、２
９は伝送線９から分岐してデータ線（１），（３）から
成るデータ線群、３０はデータ線群２７およびデータ線
群２９を結合して形成されるデータ線（０），（１），
（２），（３）から成るデータ線群、３１はデータ線群
３０内の４つのデータ線（０），（１），（２），
（３）に対してそれぞれ設けられてクロック信号の立ち
上がりエッジで信号レベルをラッチするＤフリップフロ
ップ、３２はそれぞれのＤフリップフロップ３１のクロ
ック端子に共通に接続されるクロック信号線である。
線（０），（２）から成るデータ線群、２８はデータ線
群２７のデータ線（０）およびデータ線（２）に対して
それぞれ設けられてデータ線（０），（２）に出力され
る信号を所定の遅延量だけ遅延させる遅延素子２６と同
等の遅延特性を備えた遅延素子（第２の遅延手段）、２
９は伝送線９から分岐してデータ線（１），（３）から
成るデータ線群、３０はデータ線群２７およびデータ線
群２９を結合して形成されるデータ線（０），（１），
（２），（３）から成るデータ線群、３１はデータ線群
３０内の４つのデータ線（０），（１），（２），
（３）に対してそれぞれ設けられてクロック信号の立ち
上がりエッジで信号レベルをラッチするＤフリップフロ
ップ、３２はそれぞれのＤフリップフロップ３１のクロ
ック端子に共通に接続されるクロック信号線である。
【００２３】次に動作について説明する。Ｄフリップフ
ロップ２１は、送信側データバス１内のデータ線
（０），（１），（２），（３）によりそれぞれ伝送さ
れる信号の信号レベルを、クロック信号線２２に出力さ
れるクロック信号の立ち上がりエッジによりラッチし
て、当該信号レベルをそれぞれデータ線群２３のデータ
線（０），（１），（２），（３）に出力する。次に、
データ線群２３のデータ線（０）およびデータ線（２）
に出力された信号は、データ線群２４を介してそのまま
伝送路９のデータ線（０）およびデータ線（２）に伝送
される。また、データ線群２３のデータ線（１）および
データ線（３）に出力された信号は、データ線群２５に
配置された遅延素子２６により所定の遅延量だけ遅延さ
せられて伝送路９のデータ線（１）およびデータ線
（３）に伝送される。すなわち、伝送路９において、デ
ータ線（０），（２）により伝送される信号の論理変化
タイミングとデータ線（１），（３）により伝送される
信号の論理変化タイミングとは、遅延素子２６により生
じさせられる遅延量だけズレが生じることとなる。
ロップ２１は、送信側データバス１内のデータ線
（０），（１），（２），（３）によりそれぞれ伝送さ
れる信号の信号レベルを、クロック信号線２２に出力さ
れるクロック信号の立ち上がりエッジによりラッチし
て、当該信号レベルをそれぞれデータ線群２３のデータ
線（０），（１），（２），（３）に出力する。次に、
データ線群２３のデータ線（０）およびデータ線（２）
に出力された信号は、データ線群２４を介してそのまま
伝送路９のデータ線（０）およびデータ線（２）に伝送
される。また、データ線群２３のデータ線（１）および
データ線（３）に出力された信号は、データ線群２５に
配置された遅延素子２６により所定の遅延量だけ遅延さ
せられて伝送路９のデータ線（１）およびデータ線
（３）に伝送される。すなわち、伝送路９において、デ
ータ線（０），（２）により伝送される信号の論理変化
タイミングとデータ線（１），（３）により伝送される
信号の論理変化タイミングとは、遅延素子２６により生
じさせられる遅延量だけズレが生じることとなる。
【００２４】伝送路９のデータ線（０）およびデータ線
（２）に出力された信号は、データ線群２７に配置され
た遅延素子２８により所定の遅延量だけ遅延させられて
データ線群３０のデータ線（０）およびデータ線（２）
に伝送される。また、伝送路９のデータ線（１）および
データ線（３）に出力された信号は、データ線群２９を
介してそのままデータ線群３０のデータ線（１）および
データ線（３）に伝送される。この際、遅延素子２６に
より与えられる遅延量と遅延素子２８により与えられる
遅延量とが等しいことで、データ線群３０において、デ
ータ線（０），（１），（２），（３）により伝送され
る信号の論理変化タイミングは一致することになる。そ
して、Ｄフリップフロップ３１は、データ線群３０のデ
ータ線（０），（１），（２），（３）にそれぞれ出力
された信号の信号レベルを、クロック信号線３２に出力
されるクロック信号の立ち上がりエッジによりラッチし
て、当該信号レベルを受信側データバス１７のそれぞれ
のデータ線（０），（１），（２），（３）に出力す
る。
（２）に出力された信号は、データ線群２７に配置され
た遅延素子２８により所定の遅延量だけ遅延させられて
データ線群３０のデータ線（０）およびデータ線（２）
に伝送される。また、伝送路９のデータ線（１）および
データ線（３）に出力された信号は、データ線群２９を
介してそのままデータ線群３０のデータ線（１）および
データ線（３）に伝送される。この際、遅延素子２６に
より与えられる遅延量と遅延素子２８により与えられる
遅延量とが等しいことで、データ線群３０において、デ
ータ線（０），（１），（２），（３）により伝送され
る信号の論理変化タイミングは一致することになる。そ
して、Ｄフリップフロップ３１は、データ線群３０のデ
ータ線（０），（１），（２），（３）にそれぞれ出力
された信号の信号レベルを、クロック信号線３２に出力
されるクロック信号の立ち上がりエッジによりラッチし
て、当該信号レベルを受信側データバス１７のそれぞれ
のデータ線（０），（１），（２），（３）に出力す
る。
【００２５】以上のように、この実施の形態２によれ
ば、送信側ＬＳＩ（送信側装置）のデータバス１におけ
るデータ線（１），（３）に対して設けられて、データ
線（１），（３）に出力される信号を遅延させて伝送路
９に出力する遅延素子２６を備え、伝送路９において、
遅延を受けない信号を伝送するデータ線（０），（２）
と、遅延素子２６により遅延させられた信号を伝送する
データ線（１），（３）とを交互に配置するように構成
したので、伝送路９の内部では隣接するデータ線に出力
される信号間の論理変化タイミングを遅延素子２６によ
り生じさせられる遅延量だけずらすことができるから、
クロストークに起因する信号の立ち上がり速度または立
ち下がり速度のバラツキを低減することができるという
効果を奏する。
ば、送信側ＬＳＩ（送信側装置）のデータバス１におけ
るデータ線（１），（３）に対して設けられて、データ
線（１），（３）に出力される信号を遅延させて伝送路
９に出力する遅延素子２６を備え、伝送路９において、
遅延を受けない信号を伝送するデータ線（０），（２）
と、遅延素子２６により遅延させられた信号を伝送する
データ線（１），（３）とを交互に配置するように構成
したので、伝送路９の内部では隣接するデータ線に出力
される信号間の論理変化タイミングを遅延素子２６によ
り生じさせられる遅延量だけずらすことができるから、
クロストークに起因する信号の立ち上がり速度または立
ち下がり速度のバラツキを低減することができるという
効果を奏する。
【００２６】また、遅延素子２６により信号が遅延させ
られたデータ線（１），（３）以外でデータバスを構成
する残りのデータ線（０），（２）に対して受信側ＬＳ
Ｉ（受信側装置）内にそれぞれ設けられて、データ線
（０），（２）に出力されている信号を遅延素子２６に
よるのと同じ遅延量だけ遅延させる遅延素子２８を備え
るように構成したので、受信側データバス１７内のそれ
ぞれのデータ線（０），（１），（２），（３）により
伝送される信号の論理変化タイミングを一致させること
ができるという効果を奏する。
られたデータ線（１），（３）以外でデータバスを構成
する残りのデータ線（０），（２）に対して受信側ＬＳ
Ｉ（受信側装置）内にそれぞれ設けられて、データ線
（０），（２）に出力されている信号を遅延素子２６に
よるのと同じ遅延量だけ遅延させる遅延素子２８を備え
るように構成したので、受信側データバス１７内のそれ
ぞれのデータ線（０），（１），（２），（３）により
伝送される信号の論理変化タイミングを一致させること
ができるという効果を奏する。
【００２７】なお、この実施の形態２では、４ビットの
情報伝送に係る信号伝送方式を示したが、データバスや
伝送路に係る伝送容量は勿論４ビットに限定されるもの
ではなく、他の伝送容量を有する情報伝送システムに対
して同様にこの発明の実施の形態２による信号伝送方式
を適用可能であることは言うまでもない。
情報伝送に係る信号伝送方式を示したが、データバスや
伝送路に係る伝送容量は勿論４ビットに限定されるもの
ではなく、他の伝送容量を有する情報伝送システムに対
して同様にこの発明の実施の形態２による信号伝送方式
を適用可能であることは言うまでもない。
【００２８】実施の形態３．図４は、この発明の実施の
形態３による信号伝送方式の構成を示す図である。図４
において、４１，４２はそれぞれ送信側ＬＳＩ（送信側
装置）の内部回路から延びるデータ線、４３はデータ線
４１に対して設けられてクロック信号の立ち上がりエッ
ジで信号レベルをラッチするＤフリップフロップ、４４
はデータ線４２に対して設けられてクロック信号の立ち
下がりエッジで信号レベルをラッチするＤフリップフロ
ップ、４５はＤフリップフロップ４３およびＤフリップ
フロップ４４のクロック端子に共通に接続されるクロッ
ク信号線、４６はＤフリップフロップ４３の出力データ
線、４７はＤフリップフロップ４４の出力データ線、４
８はフリップフロップ４３からの出力信号を入力して２
本のデータ線（０），（２）にそれぞれ入力した信号レ
ベルの正論理および負論理（論理反転）を出力する差動
信号ドライバ（第１の差動信号ドライバ）、４９はフリ
ップフロップ４４からの出力信号を入力して２本のデー
タ線（１），（３）にそれぞれ入力した信号レベルの正
論理および負論理を出力する差動信号ドライバ（第２の
差動信号ドライバ）、５０は差動信号ドライバ４８，４
９から延びるデータ線を結合して形成されるデータ線
（０），（１），（２），（３）から成る伝送路であ
る。
形態３による信号伝送方式の構成を示す図である。図４
において、４１，４２はそれぞれ送信側ＬＳＩ（送信側
装置）の内部回路から延びるデータ線、４３はデータ線
４１に対して設けられてクロック信号の立ち上がりエッ
ジで信号レベルをラッチするＤフリップフロップ、４４
はデータ線４２に対して設けられてクロック信号の立ち
下がりエッジで信号レベルをラッチするＤフリップフロ
ップ、４５はＤフリップフロップ４３およびＤフリップ
フロップ４４のクロック端子に共通に接続されるクロッ
ク信号線、４６はＤフリップフロップ４３の出力データ
線、４７はＤフリップフロップ４４の出力データ線、４
８はフリップフロップ４３からの出力信号を入力して２
本のデータ線（０），（２）にそれぞれ入力した信号レ
ベルの正論理および負論理（論理反転）を出力する差動
信号ドライバ（第１の差動信号ドライバ）、４９はフリ
ップフロップ４４からの出力信号を入力して２本のデー
タ線（１），（３）にそれぞれ入力した信号レベルの正
論理および負論理を出力する差動信号ドライバ（第２の
差動信号ドライバ）、５０は差動信号ドライバ４８，４
９から延びるデータ線を結合して形成されるデータ線
（０），（１），（２），（３）から成る伝送路であ
る。
【００２９】また、５１は伝送路５０のデータ線（０）
およびデータ線（２）に接続されて両データ線に出力さ
れる信号の電圧差から信号レベルを再生する差動信号レ
シーバ（第１の差動信号レシーバ）、５２は伝送路５０
のデータ線（１）およびデータ線（３）に接続されて両
データ線に出力される信号の電圧差から信号レベルを再
生する差動信号レシーバ（第２の差動信号レシーバ）、
５３は差動信号レシーバ５１の出力データ線、５４は差
動信号レシーバ５２の出力データ線、５５は差動信号レ
シーバ５１からの出力信号を入力してクロック信号の立
ち上がりエッジで信号レベルをラッチするＤフリップフ
ロップ、５６は差動信号レシーバ５２からの出力信号を
入力してクロック信号の立ち下がりエッジで信号レベル
をラッチするＤフリップフロップ、５７はＤフリップフ
ロップ５５およびＤフリップフロップ５６のクロック端
子に共通に接続されるクロック信号線、５８，５９はそ
れぞれＤフリップフロップ５５，５６の出力端子から延
びて受信側ＬＳＩの内部回路へ向けて延びるデータ線で
ある。
およびデータ線（２）に接続されて両データ線に出力さ
れる信号の電圧差から信号レベルを再生する差動信号レ
シーバ（第１の差動信号レシーバ）、５２は伝送路５０
のデータ線（１）およびデータ線（３）に接続されて両
データ線に出力される信号の電圧差から信号レベルを再
生する差動信号レシーバ（第２の差動信号レシーバ）、
５３は差動信号レシーバ５１の出力データ線、５４は差
動信号レシーバ５２の出力データ線、５５は差動信号レ
シーバ５１からの出力信号を入力してクロック信号の立
ち上がりエッジで信号レベルをラッチするＤフリップフ
ロップ、５６は差動信号レシーバ５２からの出力信号を
入力してクロック信号の立ち下がりエッジで信号レベル
をラッチするＤフリップフロップ、５７はＤフリップフ
ロップ５５およびＤフリップフロップ５６のクロック端
子に共通に接続されるクロック信号線、５８，５９はそ
れぞれＤフリップフロップ５５，５６の出力端子から延
びて受信側ＬＳＩの内部回路へ向けて延びるデータ線で
ある。
【００３０】なお、上記のような差動信号ドライバ／差
動信号レシーバを備える構成を採用することについて説
明すると、例えば実施の形態１および実施の形態２で示
されるようなＳｉｎｇｌｅ−Ｅｎｄの信号に関しては、
仮に信号にノイズが乗って電圧が一時的に変動した場合
には受信側ＬＳＩではデータ受信の際に論理を誤って受
信する危険性がある。しかし、差動信号ドライバ／差動
信号レシーバを備える構成を用いることで、仮にノイズ
（ここでは、インタフェースに最も悪影響を与える電源
ノイズ等の全ての信号に共通に乗るノイズを意味する）
が乗った場合にも、データ線間の電圧差は一定のため
に、受信側ＬＳＩにおいても論理を誤って受信すること
はない。このような差動信号としては、ＬＶＤＳ（Low
Voltage Differential Signal）等の規格がＩＥＥＥよ
り提示されて一般に用いられている。
動信号レシーバを備える構成を採用することについて説
明すると、例えば実施の形態１および実施の形態２で示
されるようなＳｉｎｇｌｅ−Ｅｎｄの信号に関しては、
仮に信号にノイズが乗って電圧が一時的に変動した場合
には受信側ＬＳＩではデータ受信の際に論理を誤って受
信する危険性がある。しかし、差動信号ドライバ／差動
信号レシーバを備える構成を用いることで、仮にノイズ
（ここでは、インタフェースに最も悪影響を与える電源
ノイズ等の全ての信号に共通に乗るノイズを意味する）
が乗った場合にも、データ線間の電圧差は一定のため
に、受信側ＬＳＩにおいても論理を誤って受信すること
はない。このような差動信号としては、ＬＶＤＳ（Low
Voltage Differential Signal）等の規格がＩＥＥＥよ
り提示されて一般に用いられている。
【００３１】次に動作について説明する。Ｄフリップフ
ロップ４３は、データ線４１により伝送される信号の信
号レベルを、クロック信号線４５に出力されるクロック
信号の立ち上がりエッジによりラッチする。差動信号ド
ライバ４８は、Ｄフリップフロップ４３からの出力信号
を入力して、信号レベルに応じた正論理の信号をデータ
線（０）に出力するとともに、負論理の信号をデータ線
（２）に出力する。また、Ｄフリップフロップ４４は、
データ線４２により伝送される信号の信号レベルを、ク
ロック信号線４５に出力されるクロック信号の立ち下が
りエッジによりラッチする。差動信号ドライバ４９は、
Ｄフリップフロップ４４からの出力信号を入力して、信
号レベルに応じた正論理の信号をデータ線（１）に出力
するとともに、負論理の信号をデータ線（３）に出力す
る。すなわち、伝送路５０において、データ線（０），
（２）により伝送される信号の論理変化タイミングとデ
ータ線（１），（３）により伝送される信号の論理変化
タイミングとは、クロック信号線４５に出力されるクロ
ック信号の半周期分だけズレが生じることとなる。
ロップ４３は、データ線４１により伝送される信号の信
号レベルを、クロック信号線４５に出力されるクロック
信号の立ち上がりエッジによりラッチする。差動信号ド
ライバ４８は、Ｄフリップフロップ４３からの出力信号
を入力して、信号レベルに応じた正論理の信号をデータ
線（０）に出力するとともに、負論理の信号をデータ線
（２）に出力する。また、Ｄフリップフロップ４４は、
データ線４２により伝送される信号の信号レベルを、ク
ロック信号線４５に出力されるクロック信号の立ち下が
りエッジによりラッチする。差動信号ドライバ４９は、
Ｄフリップフロップ４４からの出力信号を入力して、信
号レベルに応じた正論理の信号をデータ線（１）に出力
するとともに、負論理の信号をデータ線（３）に出力す
る。すなわち、伝送路５０において、データ線（０），
（２）により伝送される信号の論理変化タイミングとデ
ータ線（１），（３）により伝送される信号の論理変化
タイミングとは、クロック信号線４５に出力されるクロ
ック信号の半周期分だけズレが生じることとなる。
【００３２】次に、差動信号レシーバ５１は、伝送路５
０のデータ線（０），（２）により伝送される信号を入
力して、両信号の電圧差から信号レベルを再生して出力
する。Ｄフリップフロップ５５は、差動信号レシーバ５
１から出力された信号の信号レベルを、クロック信号線
５７に出力されるクロック信号の立ち上がりエッジによ
りラッチして、当該信号レベルをデータ線５８に出力す
る。また、差動信号レシーバ５２は、伝送路５０のデー
タ線（１），（３）により伝送される信号を入力して、
両信号の電圧差から信号レベルを再生して出力する。Ｄ
フリップフロップ５６は、差動信号レシーバ５２から出
力された信号の信号レベルを、クロック信号線５７に出
力されるクロック信号の立ち下がりエッジによりラッチ
して、当該信号レベルをデータ線５９に出力する。
０のデータ線（０），（２）により伝送される信号を入
力して、両信号の電圧差から信号レベルを再生して出力
する。Ｄフリップフロップ５５は、差動信号レシーバ５
１から出力された信号の信号レベルを、クロック信号線
５７に出力されるクロック信号の立ち上がりエッジによ
りラッチして、当該信号レベルをデータ線５８に出力す
る。また、差動信号レシーバ５２は、伝送路５０のデー
タ線（１），（３）により伝送される信号を入力して、
両信号の電圧差から信号レベルを再生して出力する。Ｄ
フリップフロップ５６は、差動信号レシーバ５２から出
力された信号の信号レベルを、クロック信号線５７に出
力されるクロック信号の立ち下がりエッジによりラッチ
して、当該信号レベルをデータ線５９に出力する。
【００３３】以上のように、この実施の形態３によれ
ば、クロック信号の立ち上がりエッジでラッチするＤフ
リップフロップ４３と、クロック信号の立ち下がりエッ
ジでラッチするＤフリップフロップ４４とを備えるよう
に構成しているので、伝送路５０内において互いに隣接
するデータ線により伝送される信号の論理変化タイミン
グを異なるようにできるから、実施の形態１と同等の効
果を奏する。さらに、クロック信号の立ち上がりエッジ
でラッチされる信号を伝送するデータ線に接続されて差
動信号を生成する差動信号ドライバ４８と、差動信号ド
ライバ４８からの差動信号を受信して信号レベルを再生
する差動信号レシーバ５１と、クロック信号の立ち下が
りエッジでラッチされる信号を伝送するデータ線に接続
されて差動信号を生成する差動信号ドライバ４９と、差
動信号ドライバ４９からの差動信号を受信して信号レベ
ルを再生する差動信号レシーバ５２とを備えるように構
成したので、ノイズが乗った場合にも受信側ＬＳＩにお
いて論理を誤って受信することがないという効果を奏す
る。
ば、クロック信号の立ち上がりエッジでラッチするＤフ
リップフロップ４３と、クロック信号の立ち下がりエッ
ジでラッチするＤフリップフロップ４４とを備えるよう
に構成しているので、伝送路５０内において互いに隣接
するデータ線により伝送される信号の論理変化タイミン
グを異なるようにできるから、実施の形態１と同等の効
果を奏する。さらに、クロック信号の立ち上がりエッジ
でラッチされる信号を伝送するデータ線に接続されて差
動信号を生成する差動信号ドライバ４８と、差動信号ド
ライバ４８からの差動信号を受信して信号レベルを再生
する差動信号レシーバ５１と、クロック信号の立ち下が
りエッジでラッチされる信号を伝送するデータ線に接続
されて差動信号を生成する差動信号ドライバ４９と、差
動信号ドライバ４９からの差動信号を受信して信号レベ
ルを再生する差動信号レシーバ５２とを備えるように構
成したので、ノイズが乗った場合にも受信側ＬＳＩにお
いて論理を誤って受信することがないという効果を奏す
る。
【００３４】なお、上記の実施の形態３は、実施の形態
１による信号伝送方式において、伝送路における信号伝
送に差動信号を用いた点のみが異なり、いわば実施の形
態１の変形例ということができる。したがって、実施の
形態２による信号伝送方式においても、伝送路における
信号伝送に差動信号を適用することにより構成される別
の信号伝送方式の態様を同様に考察することが可能であ
る。この態様によれば、勿論実施の形態２と同等の効果
を奏することができるとともに、遅延素子２６により遅
延させられた信号を伝送するデータ線に接続されて差動
信号を生成する第１の差動信号ドライバおよび対応する
第１の差動信号レシーバと、送信側ＬＳＩ内で遅延を受
けない信号を伝送するデータ線に接続されて差動信号を
生成する第２の差動信号ドライバおよび対応する第２の
差動信号レシーバとを備えるように構成することで、ノ
イズが乗った場合にも受信側ＬＳＩにおいて論理を誤っ
て受信することがないという効果を奏する。
１による信号伝送方式において、伝送路における信号伝
送に差動信号を用いた点のみが異なり、いわば実施の形
態１の変形例ということができる。したがって、実施の
形態２による信号伝送方式においても、伝送路における
信号伝送に差動信号を適用することにより構成される別
の信号伝送方式の態様を同様に考察することが可能であ
る。この態様によれば、勿論実施の形態２と同等の効果
を奏することができるとともに、遅延素子２６により遅
延させられた信号を伝送するデータ線に接続されて差動
信号を生成する第１の差動信号ドライバおよび対応する
第１の差動信号レシーバと、送信側ＬＳＩ内で遅延を受
けない信号を伝送するデータ線に接続されて差動信号を
生成する第２の差動信号ドライバおよび対応する第２の
差動信号レシーバとを備えるように構成することで、ノ
イズが乗った場合にも受信側ＬＳＩにおいて論理を誤っ
て受信することがないという効果を奏する。
【００３５】なお、この実施の形態３では、２ビットの
情報伝送に係る信号伝送方式を示したが、データバスや
伝送路に係る伝送容量は勿論２ビットに限定されるもの
ではなく、他の伝送容量を有する情報伝送システムに対
して同様にこの発明の実施の形態３による信号伝送方式
を適用可能であることは言うまでもない。
情報伝送に係る信号伝送方式を示したが、データバスや
伝送路に係る伝送容量は勿論２ビットに限定されるもの
ではなく、他の伝送容量を有する情報伝送システムに対
して同様にこの発明の実施の形態３による信号伝送方式
を適用可能であることは言うまでもない。
【００３６】実施の形態４．図５は、この発明の実施の
形態４による信号伝送方式の構成を示す図である。図５
において、６１は送信側ＬＳＩ（送信側装置）の内部回
路から延びるデータ線、６２はデータ線６１に対して設
けられてクロック信号の立ち上がりエッジで信号レベル
をラッチするＤフリップフロップ（ラッチ手段）、６３
はＤフリップフロップ６２のクロック端子に接続される
クロック信号線、６４はＤフリップフロップの正相出力
端子に接続される出力データ線、６５はＤフリップフロ
ップの逆相出力端子に接続される出力データ線、６６は
出力データ線６４を中央部に位置するデータ線（１）と
して配置するとともに出力データ線６５を分岐させてそ
れぞれデータ線（１）を挟むデータ線（０）およびデー
タ線（２）として配置することで構成されるデータ線
（０），（１），（２）から成る伝送路、６７は伝送路
６６のデータ線（１）に対して設けられてクロック信号
の立ち上がりエッジで信号レベルをラッチするＤフリッ
プフロップ、６８はＤフリップフロップ６７のクロック
端子に接続されるクロック信号線、６９はＤフリップフ
ロップ６７の出力端子から延びて受信側ＬＳＩの内部回
路へ向けて延びるデータ線である。なお、伝送路６６の
データ線（０）およびデータ線（２）は、受信側ＬＳＩ
において終端処理されている。
形態４による信号伝送方式の構成を示す図である。図５
において、６１は送信側ＬＳＩ（送信側装置）の内部回
路から延びるデータ線、６２はデータ線６１に対して設
けられてクロック信号の立ち上がりエッジで信号レベル
をラッチするＤフリップフロップ（ラッチ手段）、６３
はＤフリップフロップ６２のクロック端子に接続される
クロック信号線、６４はＤフリップフロップの正相出力
端子に接続される出力データ線、６５はＤフリップフロ
ップの逆相出力端子に接続される出力データ線、６６は
出力データ線６４を中央部に位置するデータ線（１）と
して配置するとともに出力データ線６５を分岐させてそ
れぞれデータ線（１）を挟むデータ線（０）およびデー
タ線（２）として配置することで構成されるデータ線
（０），（１），（２）から成る伝送路、６７は伝送路
６６のデータ線（１）に対して設けられてクロック信号
の立ち上がりエッジで信号レベルをラッチするＤフリッ
プフロップ、６８はＤフリップフロップ６７のクロック
端子に接続されるクロック信号線、６９はＤフリップフ
ロップ６７の出力端子から延びて受信側ＬＳＩの内部回
路へ向けて延びるデータ線である。なお、伝送路６６の
データ線（０）およびデータ線（２）は、受信側ＬＳＩ
において終端処理されている。
【００３７】次に動作について説明する。Ｄフリップフ
ロップ６２は、データ線６１により伝送される信号の信
号レベルを、クロック信号線６３に出力されるクロック
信号の立ち上がりエッジによりラッチして、正相出力端
子からラッチ時にデータ線６１に出力されていた信号レ
ベルと同一の信号レベルを出力するとともに、逆相出力
端子からラッチ時にデータ線６１に出力されていた信号
レベルに対して反転した信号レベルを出力する。これに
より、伝送路６６内において、中央に位置するデータ線
（１）により伝送される信号とデータ線（１）に隣接す
るデータ線（０），（２）により伝送される信号との論
理変化はタイミングが同一であるとともに逆方向に変化
するために、ｏｄｄ ｍｏｄｅのクロストークの影響を
受けて、データ線（１）により伝送される信号の立ち上
がり速度または立ち下がり速度が高速化する。
ロップ６２は、データ線６１により伝送される信号の信
号レベルを、クロック信号線６３に出力されるクロック
信号の立ち上がりエッジによりラッチして、正相出力端
子からラッチ時にデータ線６１に出力されていた信号レ
ベルと同一の信号レベルを出力するとともに、逆相出力
端子からラッチ時にデータ線６１に出力されていた信号
レベルに対して反転した信号レベルを出力する。これに
より、伝送路６６内において、中央に位置するデータ線
（１）により伝送される信号とデータ線（１）に隣接す
るデータ線（０），（２）により伝送される信号との論
理変化はタイミングが同一であるとともに逆方向に変化
するために、ｏｄｄ ｍｏｄｅのクロストークの影響を
受けて、データ線（１）により伝送される信号の立ち上
がり速度または立ち下がり速度が高速化する。
【００３８】次に、Ｄフリップフロップ６７は、伝送路
６６のデータ線（１）により伝送される信号の信号レベ
ルを、クロック信号線６８に出力されるクロック信号の
立ち上がりエッジによりラッチして、受信側ＬＳＩの内
部回路へ延びるデータ線６９に出力する。
６６のデータ線（１）により伝送される信号の信号レベ
ルを、クロック信号線６８に出力されるクロック信号の
立ち上がりエッジによりラッチして、受信側ＬＳＩの内
部回路へ延びるデータ線６９に出力する。
【００３９】以上のように、この実施の形態４によれ
ば、送信側ＬＳＩの内部回路から延びるデータ線６１に
対して設けられて、データ線６１に出力されている信号
をラッチして当該信号と同じ信号レベルおよび当該信号
に対して反転した信号レベルの信号をそれぞれ出力する
Ｄフリップフロップ６２を備え、伝送路６６において同
じ信号レベルの信号を伝送するデータ線（１）を中央部
に配置するとともに、データ線（１）を挟むようにして
反転した信号レベルの信号を伝送するデータ線（０），
（２）を配置するように構成したので、伝送路６６内に
おいて中央に位置するデータ線（１）により伝送される
信号とデータ線（１）に隣接するデータ線（０），
（２）により伝送される信号との論理変化はタイミング
が同一であるとともに逆方向に変化するために、ｏｄｄ
ｍｏｄｅのクロストークの影響を受けて、データ線
（１）により伝送される信号の立ち上がり速度または立
ち下がり速度が高速化するとともに、この伝送方式を共
通に用いることで、信号の立ち上がり速度または立ち下
がり速度のバラツキを低減することができるという効果
を奏する。
ば、送信側ＬＳＩの内部回路から延びるデータ線６１に
対して設けられて、データ線６１に出力されている信号
をラッチして当該信号と同じ信号レベルおよび当該信号
に対して反転した信号レベルの信号をそれぞれ出力する
Ｄフリップフロップ６２を備え、伝送路６６において同
じ信号レベルの信号を伝送するデータ線（１）を中央部
に配置するとともに、データ線（１）を挟むようにして
反転した信号レベルの信号を伝送するデータ線（０），
（２）を配置するように構成したので、伝送路６６内に
おいて中央に位置するデータ線（１）により伝送される
信号とデータ線（１）に隣接するデータ線（０），
（２）により伝送される信号との論理変化はタイミング
が同一であるとともに逆方向に変化するために、ｏｄｄ
ｍｏｄｅのクロストークの影響を受けて、データ線
（１）により伝送される信号の立ち上がり速度または立
ち下がり速度が高速化するとともに、この伝送方式を共
通に用いることで、信号の立ち上がり速度または立ち下
がり速度のバラツキを低減することができるという効果
を奏する。
【００４０】なお、この実施の形態４では、１ビットの
情報伝送に係る信号伝送方式を示したが、データバスや
伝送路に係る伝送容量は勿論１ビットに限定されるもの
ではなく、他の伝送容量を有する情報伝送システムに対
して同様にこの発明の実施の形態４による信号伝送方式
を適用可能であることは言うまでもない。
情報伝送に係る信号伝送方式を示したが、データバスや
伝送路に係る伝送容量は勿論１ビットに限定されるもの
ではなく、他の伝送容量を有する情報伝送システムに対
して同様にこの発明の実施の形態４による信号伝送方式
を適用可能であることは言うまでもない。
【００４１】実施の形態５．図６は、この発明の実施の
形態５による信号伝送方式の構成を示す図である。図６
において、図５と同一符号は同一または相当部分を示す
のでその説明を省略する。７１はフリップフロップ６２
からの出力信号を入力して入力した信号レベルについて
の正論理および負論理を出力する差動信号ドライバ、７
２は差動信号ドライバ７１からの正論理出力信号を伝送
する出力データ線、７３は差動信号ドライバ７１からの
負論理出力信号を伝送する出力データ線、７４は出力デ
ータ線７２を中央部に位置するデータ線（１）として配
置するとともに出力データ線７３を分岐させてそれぞれ
データ線（１）を挟むデータ線（０）およびデータ線
（２）として配置することで構成されるデータ線
（０），（１），（２）から成る伝送路、７５は伝送路
７４のデータ線（１）に対して設けられてクロック信号
の立ち上がりエッジで信号レベルをラッチするＤフリッ
プフロップ、７６はＤフリップフロップ７５のクロック
端子に接続されるクロック信号線、７７はＤフリップフ
ロップ７５の出力端子から延びて受信側ＬＳＩの内部回
路へ向けて延びるデータ線である。なお、伝送路７４の
データ線（０）およびデータ線（２）は、受信側ＬＳＩ
において終端処理されている。
形態５による信号伝送方式の構成を示す図である。図６
において、図５と同一符号は同一または相当部分を示す
のでその説明を省略する。７１はフリップフロップ６２
からの出力信号を入力して入力した信号レベルについて
の正論理および負論理を出力する差動信号ドライバ、７
２は差動信号ドライバ７１からの正論理出力信号を伝送
する出力データ線、７３は差動信号ドライバ７１からの
負論理出力信号を伝送する出力データ線、７４は出力デ
ータ線７２を中央部に位置するデータ線（１）として配
置するとともに出力データ線７３を分岐させてそれぞれ
データ線（１）を挟むデータ線（０）およびデータ線
（２）として配置することで構成されるデータ線
（０），（１），（２）から成る伝送路、７５は伝送路
７４のデータ線（１）に対して設けられてクロック信号
の立ち上がりエッジで信号レベルをラッチするＤフリッ
プフロップ、７６はＤフリップフロップ７５のクロック
端子に接続されるクロック信号線、７７はＤフリップフ
ロップ７５の出力端子から延びて受信側ＬＳＩの内部回
路へ向けて延びるデータ線である。なお、伝送路７４の
データ線（０）およびデータ線（２）は、受信側ＬＳＩ
において終端処理されている。
【００４２】次に動作について説明する。Ｄフリップフ
ロップ６２は、データ線６１により伝送される信号の信
号レベルを、クロック信号線６３に出力されるクロック
信号の立ち上がりエッジによりラッチして、正相出力端
子からラッチ時にデータ線６１に出力されていた信号レ
ベルと同じ信号レベルを出力する。差動信号ドライバ７
１は、Ｄフリップフロップ６２の正相出力端子から入力
された信号レベルについての正論理の信号をデータ線７
２に出力するとともに、入力された信号レベルについて
の負論理の信号をデータ線７３に出力する。これによ
り、伝送路７４内において、中央に位置するデータ線
（１）により伝送される信号とデータ線（１）に隣接す
るデータ線（０），（２）により伝送される信号との論
理変化はタイミングが同一であるとともに逆方向に変化
するために、ｏｄｄ ｍｏｄｅのクロストークの影響を
受けて、データ線（１）により伝送される信号の立ち上
がり速度または立ち下がり速度が高速化する。
ロップ６２は、データ線６１により伝送される信号の信
号レベルを、クロック信号線６３に出力されるクロック
信号の立ち上がりエッジによりラッチして、正相出力端
子からラッチ時にデータ線６１に出力されていた信号レ
ベルと同じ信号レベルを出力する。差動信号ドライバ７
１は、Ｄフリップフロップ６２の正相出力端子から入力
された信号レベルについての正論理の信号をデータ線７
２に出力するとともに、入力された信号レベルについて
の負論理の信号をデータ線７３に出力する。これによ
り、伝送路７４内において、中央に位置するデータ線
（１）により伝送される信号とデータ線（１）に隣接す
るデータ線（０），（２）により伝送される信号との論
理変化はタイミングが同一であるとともに逆方向に変化
するために、ｏｄｄ ｍｏｄｅのクロストークの影響を
受けて、データ線（１）により伝送される信号の立ち上
がり速度または立ち下がり速度が高速化する。
【００４３】次に、Ｄフリップフロップ７５は、伝送路
７４のデータ線（１）により伝送される信号の信号レベ
ルを、クロック信号線７６に出力されるクロック信号の
立ち上がりエッジによりラッチして、データ線７７に当
該信号レベルを出力する。
７４のデータ線（１）により伝送される信号の信号レベ
ルを、クロック信号線７６に出力されるクロック信号の
立ち上がりエッジによりラッチして、データ線７７に当
該信号レベルを出力する。
【００４４】以上のように、この実施の形態５によれ
ば、送信側ＬＳＩの内部回路から延びるデータ線６１に
対して設けられて、データ線６１に出力されている信号
をラッチするＤフリップフロップ６２と、Ｄフリップフ
ロップ６２の出力データ線６４に接続されて、ラッチさ
れた信号レベルについての正論理の信号およびラッチさ
れた信号レベルについての負論理の信号をそれぞれ出力
する差動信号ドライバ７１とを備え、伝送路７４におい
て正論理の信号を伝送するデータ線（１）を中央部に配
置するとともに、データ線（１）を挟むように負論理の
信号を伝送するデータ線（０），（２）を配置するよう
に構成したので、伝送路７４内において中央に位置する
データ線（１）により伝送される信号とデータ線（１）
に隣接するデータ線（０），（２）により伝送される信
号との論理変化はタイミングが同一であるとともに逆方
向に変化するために、ｏｄｄ ｍｏｄｅのクロストーク
の影響を受けて、データ線（１）により伝送される信号
の立ち上がり速度または立ち下がり速度が高速化すると
ともに、この伝送方式を共通に用いることで、信号の立
ち上がり速度または立ち下がり速度のバラツキを低減す
ることができるという効果を奏する。
ば、送信側ＬＳＩの内部回路から延びるデータ線６１に
対して設けられて、データ線６１に出力されている信号
をラッチするＤフリップフロップ６２と、Ｄフリップフ
ロップ６２の出力データ線６４に接続されて、ラッチさ
れた信号レベルについての正論理の信号およびラッチさ
れた信号レベルについての負論理の信号をそれぞれ出力
する差動信号ドライバ７１とを備え、伝送路７４におい
て正論理の信号を伝送するデータ線（１）を中央部に配
置するとともに、データ線（１）を挟むように負論理の
信号を伝送するデータ線（０），（２）を配置するよう
に構成したので、伝送路７４内において中央に位置する
データ線（１）により伝送される信号とデータ線（１）
に隣接するデータ線（０），（２）により伝送される信
号との論理変化はタイミングが同一であるとともに逆方
向に変化するために、ｏｄｄ ｍｏｄｅのクロストーク
の影響を受けて、データ線（１）により伝送される信号
の立ち上がり速度または立ち下がり速度が高速化すると
ともに、この伝送方式を共通に用いることで、信号の立
ち上がり速度または立ち下がり速度のバラツキを低減す
ることができるという効果を奏する。
【００４５】なお、この実施の形態５では、１ビットの
情報伝送に係る信号伝送方式を示したが、データバスや
伝送路に係る伝送容量は勿論１ビットに限定されるもの
ではなく、他の伝送容量を有する情報伝送システムに対
して同様にこの発明の実施の形態５による信号伝送方式
を適用可能であることは言うまでもない。
情報伝送に係る信号伝送方式を示したが、データバスや
伝送路に係る伝送容量は勿論１ビットに限定されるもの
ではなく、他の伝送容量を有する情報伝送システムに対
して同様にこの発明の実施の形態５による信号伝送方式
を適用可能であることは言うまでもない。
【００４６】
【発明の効果】以上のように、この発明によれば、送信
側装置の内部回路から延びるデータバス内の一部のデー
タ線に対してそれぞれ設けられて、送信側装置内のクロ
ック信号の立ち上がりエッジで対応するデータ線に出力
されている信号をラッチして伝送路に出力する１または
複数の第１のラッチ手段と、送信側装置の内部回路から
延びるデータバス内の残りのデータ線に対してそれぞれ
設けられて、送信側装置内のクロック信号の立ち下がり
エッジで対応するデータ線に出力されている信号をラッ
チして伝送路に出力する１または複数の第２のラッチ手
段とを備え、伝送路において、クロック信号の立ち上が
りエッジでラッチされた信号を伝送するデータ線と、ク
ロック信号の立ち下がりエッジでラッチされた信号を伝
送するデータ線とを交互に配置するように構成したの
で、伝送路の内部では隣接するデータ線に出力される信
号間の論理変化タイミングを送信側装置内のクロック信
号の半周期分ずらすことができるから、クロストークに
起因する信号の立ち上がり速度または立ち下がり速度の
バラツキを低減することができて、信号伝送に係る動作
信頼性を向上することができるという効果を奏する。
側装置の内部回路から延びるデータバス内の一部のデー
タ線に対してそれぞれ設けられて、送信側装置内のクロ
ック信号の立ち上がりエッジで対応するデータ線に出力
されている信号をラッチして伝送路に出力する１または
複数の第１のラッチ手段と、送信側装置の内部回路から
延びるデータバス内の残りのデータ線に対してそれぞれ
設けられて、送信側装置内のクロック信号の立ち下がり
エッジで対応するデータ線に出力されている信号をラッ
チして伝送路に出力する１または複数の第２のラッチ手
段とを備え、伝送路において、クロック信号の立ち上が
りエッジでラッチされた信号を伝送するデータ線と、ク
ロック信号の立ち下がりエッジでラッチされた信号を伝
送するデータ線とを交互に配置するように構成したの
で、伝送路の内部では隣接するデータ線に出力される信
号間の論理変化タイミングを送信側装置内のクロック信
号の半周期分ずらすことができるから、クロストークに
起因する信号の立ち上がり速度または立ち下がり速度の
バラツキを低減することができて、信号伝送に係る動作
信頼性を向上することができるという効果を奏する。
【００４７】この発明によれば、送信側装置の内部回路
から延びるデータバス内の一部のデータ線に対して送信
側装置内にそれぞれ設けられて、対応するデータ線に出
力されている信号を遅延させて伝送路に出力する１また
は複数の第１の遅延手段を備え、伝送路において、遅延
を受けない信号を伝送するデータ線と、第１の遅延手段
により遅延させられた信号を伝送するデータ線とを交互
に配置するように構成したので、伝送路の内部では隣接
するデータ線に出力される信号間の論理変化タイミング
を第１の遅延手段により生じさせられた遅延量だけずら
すことができるから、クロストークに起因する信号の立
ち上がり速度または立ち下がり速度のバラツキを低減す
ることができて、信号伝送に係る動作信頼性を向上する
ことができるという効果を奏する。
から延びるデータバス内の一部のデータ線に対して送信
側装置内にそれぞれ設けられて、対応するデータ線に出
力されている信号を遅延させて伝送路に出力する１また
は複数の第１の遅延手段を備え、伝送路において、遅延
を受けない信号を伝送するデータ線と、第１の遅延手段
により遅延させられた信号を伝送するデータ線とを交互
に配置するように構成したので、伝送路の内部では隣接
するデータ線に出力される信号間の論理変化タイミング
を第１の遅延手段により生じさせられた遅延量だけずら
すことができるから、クロストークに起因する信号の立
ち上がり速度または立ち下がり速度のバラツキを低減す
ることができて、信号伝送に係る動作信頼性を向上する
ことができるという効果を奏する。
【００４８】この発明によれば、第１の遅延手段により
信号が遅延させられたデータ線以外でデータバスを構成
する残りのデータ線に対して受信側装置内にそれぞれ設
けられて、対応するデータ線に出力されている信号を第
１の遅延手段によるのと同じ遅延量だけ遅延させる１ま
たは複数の第２の遅延手段を備えるように構成したの
で、受信側装置内においてデータバスを構成する各デー
タ線により伝送される信号の論理変化タイミングを一致
させることができるという効果を奏する。
信号が遅延させられたデータ線以外でデータバスを構成
する残りのデータ線に対して受信側装置内にそれぞれ設
けられて、対応するデータ線に出力されている信号を第
１の遅延手段によるのと同じ遅延量だけ遅延させる１ま
たは複数の第２の遅延手段を備えるように構成したの
で、受信側装置内においてデータバスを構成する各デー
タ線により伝送される信号の論理変化タイミングを一致
させることができるという効果を奏する。
【００４９】この発明によれば、送信側装置のクロック
信号の立ち上がりエッジでラッチされる信号を伝送する
データ線に接続されて差動信号を生成する１または複数
の第１の差動信号ドライバと、第１の差動信号ドライバ
からの差動信号を受信して信号レベルを再生する１また
は複数の第１の差動信号レシーバと、送信側装置のクロ
ック信号の立ち下がりエッジでラッチされる信号を伝送
するデータ線に接続されて差動信号を生成する１または
複数の第２の差動信号ドライバと、第２の差動信号ドラ
イバからの差動信号を受信して信号レベルを再生する１
または複数の第２の差動信号レシーバとを備えるように
構成したので、ノイズが乗った場合にも受信側装置にお
いて論理を誤って受信することがなく、信号伝達に係る
動作信頼性を向上することができるという効果を奏す
る。
信号の立ち上がりエッジでラッチされる信号を伝送する
データ線に接続されて差動信号を生成する１または複数
の第１の差動信号ドライバと、第１の差動信号ドライバ
からの差動信号を受信して信号レベルを再生する１また
は複数の第１の差動信号レシーバと、送信側装置のクロ
ック信号の立ち下がりエッジでラッチされる信号を伝送
するデータ線に接続されて差動信号を生成する１または
複数の第２の差動信号ドライバと、第２の差動信号ドラ
イバからの差動信号を受信して信号レベルを再生する１
または複数の第２の差動信号レシーバとを備えるように
構成したので、ノイズが乗った場合にも受信側装置にお
いて論理を誤って受信することがなく、信号伝達に係る
動作信頼性を向上することができるという効果を奏す
る。
【００５０】この発明によれば、送信側装置内に設けら
れた第１の遅延手段により遅延させられた信号を伝送す
るデータ線に接続されて差動信号を生成する１または複
数の第１の差動信号ドライバと、第１の差動信号ドライ
バからの差動信号を受信して信号レベルを再生する１ま
たは複数の第１の差動信号レシーバと、送信側装置内で
遅延を受けない信号を伝送するデータ線に接続されて差
動信号を生成する１または複数の第２の差動信号ドライ
バと、第２の差動信号ドライバからの差動信号を受信し
て信号レベルを再生する１または複数の第２の差動信号
ドライバとを備えるように構成したので、ノイズが乗っ
た場合にも受信側装置において論理を誤って受信するこ
とがなく、信号伝達に係る動作信頼性を向上することが
できるという効果を奏する。
れた第１の遅延手段により遅延させられた信号を伝送す
るデータ線に接続されて差動信号を生成する１または複
数の第１の差動信号ドライバと、第１の差動信号ドライ
バからの差動信号を受信して信号レベルを再生する１ま
たは複数の第１の差動信号レシーバと、送信側装置内で
遅延を受けない信号を伝送するデータ線に接続されて差
動信号を生成する１または複数の第２の差動信号ドライ
バと、第２の差動信号ドライバからの差動信号を受信し
て信号レベルを再生する１または複数の第２の差動信号
ドライバとを備えるように構成したので、ノイズが乗っ
た場合にも受信側装置において論理を誤って受信するこ
とがなく、信号伝達に係る動作信頼性を向上することが
できるという効果を奏する。
【００５１】この発明によれば、送信側装置の内部回路
から延びるデータ線に対してそれぞれ設けられて、対応
するデータ線に出力されている信号をラッチして、当該
信号と同じ信号レベルおよび当該信号に対して反転した
信号レベルの信号をそれぞれ出力する１または複数のラ
ッチ手段を備え、伝送路において、各ラッチ手段毎に、
同じ信号レベルの信号を伝送するデータ線を中央部に配
置するとともに、当該データ線を挟むように反転した信
号レベルの信号を伝送するデータ線を配置するように構
成したので、伝送路内において中央部に配置されたデー
タ線により伝送される信号と当該データ線を挟むように
隣接するデータ線により伝送される信号との論理変化は
タイミングが同一であるとともに逆方向に変化するため
に、ｏｄｄ ｍｏｄｅのクロストークの影響を受けて、
中央部に配置されたデータ線により伝送される信号の立
ち上がり速度または立ち下がり速度が高速化するととも
に、この伝送方式を共通に用いることで、信号の立ち上
がり速度または立ち下がり速度のバラツキを低減するこ
とができるという効果を奏する。
から延びるデータ線に対してそれぞれ設けられて、対応
するデータ線に出力されている信号をラッチして、当該
信号と同じ信号レベルおよび当該信号に対して反転した
信号レベルの信号をそれぞれ出力する１または複数のラ
ッチ手段を備え、伝送路において、各ラッチ手段毎に、
同じ信号レベルの信号を伝送するデータ線を中央部に配
置するとともに、当該データ線を挟むように反転した信
号レベルの信号を伝送するデータ線を配置するように構
成したので、伝送路内において中央部に配置されたデー
タ線により伝送される信号と当該データ線を挟むように
隣接するデータ線により伝送される信号との論理変化は
タイミングが同一であるとともに逆方向に変化するため
に、ｏｄｄ ｍｏｄｅのクロストークの影響を受けて、
中央部に配置されたデータ線により伝送される信号の立
ち上がり速度または立ち下がり速度が高速化するととも
に、この伝送方式を共通に用いることで、信号の立ち上
がり速度または立ち下がり速度のバラツキを低減するこ
とができるという効果を奏する。
【００５２】この発明によれば、送信側装置の内部回路
から延びるデータ線に対してそれぞれ設けられて、対応
するデータ線に出力されている信号をラッチする１また
は複数のラッチ手段と、ラッチ手段毎にそれぞれ対応す
るように設けられ、ラッチ手段の出力データ線に接続さ
れて、ラッチされた信号レベルについての正論理の信号
およびラッチされた信号レベルについての負論理の信号
を出力する差動信号ドライバとを備え、伝送路におい
て、各差動信号ドライバ毎に、正論理の信号を伝送する
データ線を中央部に配置するとともに、当該データ線を
挟むように負論理の信号を伝送するデータ線を配置する
ように構成したので、伝送路内において中央に配置され
たデータ線により伝送される信号と当該データ線を挟む
ように隣接するデータ線により伝送される信号との論理
変化はタイミングが同一であるとともに逆方向に変化す
るために、ｏｄｄ ｍｏｄｅのクロストークの影響を受
けて、中央部に配置されたデータ線により伝送される信
号の立ち上がり速度または立ち下がり速度が高速化する
とともに、この伝送方式を共通に用いることで、信号の
立ち上がり速度または立ち下がり速度のバラツキを低減
することができるという効果を奏する。
から延びるデータ線に対してそれぞれ設けられて、対応
するデータ線に出力されている信号をラッチする１また
は複数のラッチ手段と、ラッチ手段毎にそれぞれ対応す
るように設けられ、ラッチ手段の出力データ線に接続さ
れて、ラッチされた信号レベルについての正論理の信号
およびラッチされた信号レベルについての負論理の信号
を出力する差動信号ドライバとを備え、伝送路におい
て、各差動信号ドライバ毎に、正論理の信号を伝送する
データ線を中央部に配置するとともに、当該データ線を
挟むように負論理の信号を伝送するデータ線を配置する
ように構成したので、伝送路内において中央に配置され
たデータ線により伝送される信号と当該データ線を挟む
ように隣接するデータ線により伝送される信号との論理
変化はタイミングが同一であるとともに逆方向に変化す
るために、ｏｄｄ ｍｏｄｅのクロストークの影響を受
けて、中央部に配置されたデータ線により伝送される信
号の立ち上がり速度または立ち下がり速度が高速化する
とともに、この伝送方式を共通に用いることで、信号の
立ち上がり速度または立ち下がり速度のバラツキを低減
することができるという効果を奏する。
【図１】 この発明の実施の形態１による信号伝送方式
の構成を示す図である。
の構成を示す図である。
【図２】 この発明の実施の形態１による信号伝送方式
を用いての信号伝送に係る各波形を示すタイミングチャ
ートである。
を用いての信号伝送に係る各波形を示すタイミングチャ
ートである。
【図３】 この発明の実施の形態２による信号伝送方式
の構成を示す図である。
の構成を示す図である。
【図４】 この発明の実施の形態３による信号伝送方式
の構成を示す図である。
の構成を示す図である。
【図５】 この発明の実施の形態４による信号伝送方式
の構成を示す図である。
の構成を示す図である。
【図６】 この発明の実施の形態５による信号伝送方式
の構成を示す図である。
の構成を示す図である。
【図７】 互いに隣接するデータ線における信号の論理
変化パターンと中央のデータ線により伝送される信号の
波形との間の相関関係を示す図である。
変化パターンと中央のデータ線により伝送される信号の
波形との間の相関関係を示す図である。
１ 送信側データバス、２，３，７，８，１０，１１，
１５，１６，２３，２４，２５，２７，２９，３０ デ
ータ線群、４ Ｄフリップフロップ（第１のラッチ手
段）、５ Ｄフリップフロップ（第２のラッチ手段）、
６，１４，２２，３２，４５，５７，６３，６８，７６
クロック信号線、９，５０，６６，７４伝送路、１
２，１３，２１，３１，４３，４４，５５，５６，６
７，７５ Ｄフリップフロップ、１７ 受信側データバ
ス、２６ 遅延素子（第１の遅延手段）、２８ 遅延素
子（第２の遅延手段）、４１，４２，４６，４７，５
３，５４，５８，５９，６１，６４，６５，６９，７
２，７３，７７ データ線、４８差動信号ドライバ（第
１の差動信号ドライバ）、４９ 差動信号ドライバ（第
２の差動信号ドライバ）、５１ 差動信号レシーバ（第
１の差動信号レシーバ）、５２ 差動信号レシーバ（第
２の差動信号レシーバ）、６２ Ｄフリップフロップ
（ラッチ手段）、７１ 差動信号ドライバ。
１５，１６，２３，２４，２５，２７，２９，３０ デ
ータ線群、４ Ｄフリップフロップ（第１のラッチ手
段）、５ Ｄフリップフロップ（第２のラッチ手段）、
６，１４，２２，３２，４５，５７，６３，６８，７６
クロック信号線、９，５０，６６，７４伝送路、１
２，１３，２１，３１，４３，４４，５５，５６，６
７，７５ Ｄフリップフロップ、１７ 受信側データバ
ス、２６ 遅延素子（第１の遅延手段）、２８ 遅延素
子（第２の遅延手段）、４１，４２，４６，４７，５
３，５４，５８，５９，６１，６４，６５，６９，７
２，７３，７７ データ線、４８差動信号ドライバ（第
１の差動信号ドライバ）、４９ 差動信号ドライバ（第
２の差動信号ドライバ）、５１ 差動信号レシーバ（第
１の差動信号レシーバ）、５２ 差動信号レシーバ（第
２の差動信号レシーバ）、６２ Ｄフリップフロップ
（ラッチ手段）、７１ 差動信号ドライバ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 哲三朗 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5K029 AA11 CC01 DD23 GG07 HH01 LL08 LL15 5K046 AA01 BA05 BB05 CC06 CC22
Claims (7)
- 【請求項１】 送信側装置の内部回路から延びるデータ
バス内の一部のデータ線に対してそれぞれ設けられて、
送信側装置内のクロック信号の立ち上がりエッジで対応
するデータ線に出力されている信号をラッチして伝送路
に出力する１または複数の第１のラッチ手段と、 送信側装置の内部回路から延びるデータバス内の残りの
データ線に対してそれぞれ設けられて、送信側装置内の
クロック信号の立ち下がりエッジで対応するデータ線に
出力されている信号をラッチして伝送路に出力する１ま
たは複数の第２のラッチ手段とを備え、 伝送路において、クロック信号の立ち上がりエッジでラ
ッチされた信号を伝送するデータ線と、クロック信号の
立ち下がりエッジでラッチされた信号を伝送するデータ
線とを交互に配置することを特徴とする信号伝送方式。 - 【請求項２】 送信側装置の内部回路から延びるデータ
バス内の一部のデータ線に対して送信側装置内にそれぞ
れ設けられて、対応するデータ線に出力されている信号
を遅延させて伝送路に出力する１または複数の第１の遅
延手段を備え、 伝送路において、遅延を受けない信号を伝送するデータ
線と、前記第１の遅延手段により遅延させられた信号を
伝送するデータ線とを交互に配置することを特徴とする
信号伝送方式。 - 【請求項３】 第１の遅延手段により信号が遅延させら
れたデータ線以外でデータバスを構成する残りのデータ
線に対して受信側装置内にそれぞれ設けられて、対応す
るデータ線に出力されている信号を前記第１の遅延手段
によるのと同じ遅延量だけ遅延させる１または複数の第
２の遅延手段を備えることを特徴とする請求項２記載の
信号伝送方式。 - 【請求項４】 送信側装置のクロック信号の立ち上がり
エッジでラッチされる信号を伝送するデータ線に接続さ
れて差動信号を生成する１または複数の第１の差動信号
ドライバと、 該第１の差動信号ドライバからの差動信号を受信して信
号レベルを再生する１または複数の第１の差動信号レシ
ーバと、 送信側装置のクロック信号の立ち下がりエッジでラッチ
される信号を伝送するデータ線に接続されて差動信号を
生成する１または複数の第２の差動信号ドライバと、 該第２の差動信号ドライバからの差動信号を受信して信
号レベルを再生する１または複数の第２の差動信号レシ
ーバとを備えることを特徴とする請求項１記載の信号伝
送方式。 - 【請求項５】 送信側装置内に設けられた第１の遅延手
段により遅延させられた信号を伝送するデータ線に接続
されて差動信号を生成する１または複数の第１の差動信
号ドライバと、 該第１の差動信号ドライバからの差動信号を受信して信
号レベルを再生する１または複数の第１の差動信号レシ
ーバと、 送信側装置内で遅延を受けない信号を伝送するデータ線
に接続されて差動信号を生成する１または複数の第２の
差動信号ドライバと、 該第２の差動信号ドライバからの差動信号を受信して信
号レベルを再生する１または複数の第２の差動信号ドラ
イバとを備えることを特徴とする請求項２記載の信号伝
送方式。 - 【請求項６】 送信側装置の内部回路から延びるデータ
線に対してそれぞれ設けられて、対応するデータ線に出
力されている信号をラッチして、当該信号と同じ信号レ
ベルおよび当該信号に対して反転した信号レベルの信号
をそれぞれ出力する１または複数のラッチ手段を備え、 伝送路において、各ラッチ手段毎に、同じ信号レベルの
信号を伝送するデータ線を中央部に配置するとともに、
当該データ線を挟むように反転した信号レベルの信号を
伝送するデータ線を配置することを特徴とする信号伝送
方式。 - 【請求項７】 送信側装置の内部回路から延びるデータ
線に対してそれぞれ設けられて、対応するデータ線に出
力されている信号をラッチする１または複数のラッチ手
段と、 該ラッチ手段毎にそれぞれ対応するように設けられ、該
ラッチ手段の出力データ線に接続されて、ラッチされた
信号に対する正論理の信号およびラッチされた信号に対
する負論理の信号をそれぞれ出力する差動信号ドライバ
とを備え、 伝送路において、各差動信号ドライバ毎に、正論理の信
号を伝送するデータ線を中央部に配置するとともに、当
該データ線を挟むように負論理の信号を伝送するデータ
線を配置することを特徴とする信号伝送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000154930A JP2001339442A (ja) | 2000-05-25 | 2000-05-25 | 信号伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000154930A JP2001339442A (ja) | 2000-05-25 | 2000-05-25 | 信号伝送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001339442A true JP2001339442A (ja) | 2001-12-07 |
Family
ID=18659949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000154930A Pending JP2001339442A (ja) | 2000-05-25 | 2000-05-25 | 信号伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001339442A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005521938A (ja) * | 2002-03-29 | 2005-07-21 | グッド テクノロジー インコーポレイテッド | データサービスによるデータ処理装置の全無線同期システム及び方法 |
| JP2007195055A (ja) * | 2006-01-20 | 2007-08-02 | Sharp Corp | 信号伝送装置 |
| JP2009081378A (ja) * | 2007-09-27 | 2009-04-16 | Nec Corp | 信号伝送基板 |
-
2000
- 2000-05-25 JP JP2000154930A patent/JP2001339442A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005521938A (ja) * | 2002-03-29 | 2005-07-21 | グッド テクノロジー インコーポレイテッド | データサービスによるデータ処理装置の全無線同期システム及び方法 |
| JP2007195055A (ja) * | 2006-01-20 | 2007-08-02 | Sharp Corp | 信号伝送装置 |
| JP2009081378A (ja) * | 2007-09-27 | 2009-04-16 | Nec Corp | 信号伝送基板 |
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