JP3022816B2 - インタフェース回路 - Google Patents
インタフェース回路Info
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- JP3022816B2 JP3022816B2 JP9204879A JP20487997A JP3022816B2 JP 3022816 B2 JP3022816 B2 JP 3022816B2 JP 9204879 A JP9204879 A JP 9204879A JP 20487997 A JP20487997 A JP 20487997A JP 3022816 B2 JP3022816 B2 JP 3022816B2
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Description
【０００１】
【発明の属する技術分野】本発明はデータの伝送を行う
インタフェース回路に係わり、特にクロック信号は伝送
せずデータのみを伝送し、かつ、データ伝送の所要があ
る場合のみに信号の送出を行う非同期のインタフェース
回路に関する。
インタフェース回路に係わり、特にクロック信号は伝送
せずデータのみを伝送し、かつ、データ伝送の所要があ
る場合のみに信号の送出を行う非同期のインタフェース
回路に関する。
【０００２】
【従来の技術】この種のインタフェース回路について
は、例えば１９９４年６年６月発行の，NHK放送技術研
究所編、ディジタル放送技術事典の１２４〜１２５頁を
参照すると、送信側の持っている情報を、電気信号とし
て伝送路を経由して受信側に正確に伝達するために用い
られている。
は、例えば１９９４年６年６月発行の，NHK放送技術研
究所編、ディジタル放送技術事典の１２４〜１２５頁を
参照すると、送信側の持っている情報を、電気信号とし
て伝送路を経由して受信側に正確に伝達するために用い
られている。
【０００３】この従来のインタフェース回路の信号伝送
においてはいくつかの伝送方式がある。その一例の伝送
方式の構成図を示した図８を参照すると、送信側８１か
ら送信するデータとこのデータを取り込むためのクロッ
ク信号とをそれぞれ独立して受信側８２に伝送を行な
い、受信側では伝送されたクロック信号によって、伝送
されたデータの取り込みを行う方法もある。「ディジタ
ル放送技術事典」所載の伝送方式の構成図を示した図９
（ａ）を参照すると、クロック信号に同期して伝送デー
タを伝送路に伝搬信号として送出する変換部９１と、受
信側には受信した伝搬信号を受ける逆変換部９２と、ク
ロック再生部９３とから構成される。
においてはいくつかの伝送方式がある。その一例の伝送
方式の構成図を示した図８を参照すると、送信側８１か
ら送信するデータとこのデータを取り込むためのクロッ
ク信号とをそれぞれ独立して受信側８２に伝送を行な
い、受信側では伝送されたクロック信号によって、伝送
されたデータの取り込みを行う方法もある。「ディジタ
ル放送技術事典」所載の伝送方式の構成図を示した図９
（ａ）を参照すると、クロック信号に同期して伝送デー
タを伝送路に伝搬信号として送出する変換部９１と、受
信側には受信した伝搬信号を受ける逆変換部９２と、ク
ロック再生部９３とから構成される。
【０００４】すなわちこの方式では、送信側において、
伝送データを変換部９１に入力し、この変換部９１によ
って伝送符号化を行い、生成した伝送符号を伝搬信号と
して伝送路へ送出する。受信側では、受信した入力信号
に対して位相同期したクロック信号を生成するクロック
再生部９３をもち、入力された伝搬信号は逆変換部９２
とクロック再生部９３とに入力される。クロック再生部
９３の生成したクロック信号もまた逆変換部９２に入力
され、このクロック信号によって逆変換部９２は伝搬信
号を取り込み、取り込んだデータに逆変換を施して（ス
クランブル変換）伝送データを再生し受信データを得る
ものである。
伝送データを変換部９１に入力し、この変換部９１によ
って伝送符号化を行い、生成した伝送符号を伝搬信号と
して伝送路へ送出する。受信側では、受信した入力信号
に対して位相同期したクロック信号を生成するクロック
再生部９３をもち、入力された伝搬信号は逆変換部９２
とクロック再生部９３とに入力される。クロック再生部
９３の生成したクロック信号もまた逆変換部９２に入力
され、このクロック信号によって逆変換部９２は伝搬信
号を取り込み、取り込んだデータに逆変換を施して（ス
クランブル変換）伝送データを再生し受信データを得る
ものである。
【０００５】このスクランブル変換における図９（ａ）
の変換部９１および逆変換部９２の一例を示した図９
（ｂ）を参照すると、変換部９１は、疑似ランダムパタ
ーン発生部９１ａと、この回路の出力信号および入力デ
ータ（伝搬信号）の論理をとる排他的論理和回路部（Ｅ
Ｘ−ＯＲ）９２ｂとからなり、入力データの“０”ある
いは“１”の連続する期間を短くするようにデータを変
換し、出力するように動作する。
の変換部９１および逆変換部９２の一例を示した図９
（ｂ）を参照すると、変換部９１は、疑似ランダムパタ
ーン発生部９１ａと、この回路の出力信号および入力デ
ータ（伝搬信号）の論理をとる排他的論理和回路部（Ｅ
Ｘ−ＯＲ）９２ｂとからなり、入力データの“０”ある
いは“１”の連続する期間を短くするようにデータを変
換し、出力するように動作する。
【０００６】スクランブル変換においては、変換部９
１、逆変換部９２は同一の回路で構成でき、入力データ
および擬似ランダムパターン発生部９１ａの出力の排他
的論理和を取り受信データの信号出力とする。擬似ラン
ダムパターン発生部９１ａは、クロック再生部９３で再
生したクロック信号を入力し、このクロックに同期し
て、“０”，“１”が繰り返し出現する長い周期を持つ
パターンを出力する。
１、逆変換部９２は同一の回路で構成でき、入力データ
および擬似ランダムパターン発生部９１ａの出力の排他
的論理和を取り受信データの信号出力とする。擬似ラン
ダムパターン発生部９１ａは、クロック再生部９３で再
生したクロック信号を入力し、このクロックに同期し
て、“０”，“１”が繰り返し出現する長い周期を持つ
パターンを出力する。
【０００７】疑似ランダムパターン発生部９１ａは、Ｎ
段のシフトレジスタとＥＸ−ＯＲで構成され、出力に
“０”または“１”が最大でＮ個連続し、パターンの周
期は２N −１である。
段のシフトレジスタとＥＸ−ＯＲで構成され、出力に
“０”または“１”が最大でＮ個連続し、パターンの周
期は２N −１である。
【０００８】さらに、本発明が改善の対象とするインタ
フェース回路の例が特開平７−１４３９６号公報に記載
されている。同公報記載のインタフェース回路の構成を
示した図１０（ａ）を参照すると、このインタフェース
回路は、伝送データを符号化して伝送路へ送出する変換
部１０１と、受信した伝搬信号を所定時間遅らせる遅延
素子部１０２と、この遅延素子部１０２の出力する遅延
された信号を、伝搬信号に同期して（ここでは伝搬信号
をクロック信号に用いている）として読み込み受信信号
として取り出すフリップフロップ１０３とからなる。
フェース回路の例が特開平７−１４３９６号公報に記載
されている。同公報記載のインタフェース回路の構成を
示した図１０（ａ）を参照すると、このインタフェース
回路は、伝送データを符号化して伝送路へ送出する変換
部１０１と、受信した伝搬信号を所定時間遅らせる遅延
素子部１０２と、この遅延素子部１０２の出力する遅延
された信号を、伝搬信号に同期して（ここでは伝搬信号
をクロック信号に用いている）として読み込み受信信号
として取り出すフリップフロップ１０３とからなる。
【０００９】このインタフェース回路の動作波形を示し
た図１０（ｂ）を参照すると、伝送データの“０”，
“１”に対して、狭いパルス幅Ｔ０、広いパルス幅Ｔ１
を対応させて伝搬信号を生成し、送出する。受信側で
は、伝搬信号の立ち下がりエッジによって、遅延素子で
遅延させた伝搬信号を取り込み、伝送データの再生を行
う。遅延素子における遅延値は、伝搬信号における狭い
パルス幅Ｔ０より大きく、広いパルス幅Ｔ１より小さい
値である。
た図１０（ｂ）を参照すると、伝送データの“０”，
“１”に対して、狭いパルス幅Ｔ０、広いパルス幅Ｔ１
を対応させて伝搬信号を生成し、送出する。受信側で
は、伝搬信号の立ち下がりエッジによって、遅延素子で
遅延させた伝搬信号を取り込み、伝送データの再生を行
う。遅延素子における遅延値は、伝搬信号における狭い
パルス幅Ｔ０より大きく、広いパルス幅Ｔ１より小さい
値である。
【００１０】特に、上述した特開平７−１４３９６号公
報記載の方式では、伝送データは“０”，“１”の二元
データのみに限定され、また、フリップフロップ１０３
のクロック入力端子に伝搬信号を入力し、フリップフロ
ップ１０３のデータ入力端子に遅延させた伝搬信号を入
力することに限定している。
報記載の方式では、伝送データは“０”，“１”の二元
データのみに限定され、また、フリップフロップ１０３
のクロック入力端子に伝搬信号を入力し、フリップフロ
ップ１０３のデータ入力端子に遅延させた伝搬信号を入
力することに限定している。
【００１１】前述したように、クロック信号は伝送せず
データのみを伝送し、かつ、データ伝送の所要がある場
合にのみ不定期に信号送出を行うインタフェースを、非
同期インタフェースと称している。
データのみを伝送し、かつ、データ伝送の所要がある場
合にのみ不定期に信号送出を行うインタフェースを、非
同期インタフェースと称している。
【００１２】非同期インタフェースにおいては、信号の
伝送に要する配線本数は最少であり、また、冗長な伝搬
信号の送出を削減している。
伝送に要する配線本数は最少であり、また、冗長な伝搬
信号の送出を削減している。
【００１３】ここで、送信側から受信側に伝達する情報
を伝送データ、伝送路を経由して送られる電気信号を伝
搬信号、伝搬信号上のデータを伝搬データ、または伝送
符号と称する。また、送信側において伝送データを変換
してデータを送出する場合、受信側において逆変換によ
り得られた伝送データを再生データ、または受信データ
と称する。
を伝送データ、伝送路を経由して送られる電気信号を伝
搬信号、伝搬信号上のデータを伝搬データ、または伝送
符号と称する。また、送信側において伝送データを変換
してデータを送出する場合、受信側において逆変換によ
り得られた伝送データを再生データ、または受信データ
と称する。
【００１４】
【発明が解決しようとする課題】上述した図８の従来の
インタフェース回路においては、データとデータを取り
込むためのクロック信号をそれぞれ独立して伝送を行う
場合、データの配線の他にクロック信号の配線が必ず必
要となる。
インタフェース回路においては、データとデータを取り
込むためのクロック信号をそれぞれ独立して伝送を行う
場合、データの配線の他にクロック信号の配線が必ず必
要となる。
【００１５】この信号線数を減らした図９の従来例にお
いては、伝送データに対して変換を行い、クロック信号
は伝送せず、変換後の伝送符号のみを伝送するが、受信
側で複雑な回路が必要になる。
いては、伝送データに対して変換を行い、クロック信号
は伝送せず、変換後の伝送符号のみを伝送するが、受信
側で複雑な回路が必要になる。
【００１６】同様に信号線数を減らした図１０の従来例
においては、入力された伝搬信号に位相同期したクロッ
クを生成するクロック再生の手段が必要であり、発振回
路部、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）
回路部などが必要になる。
においては、入力された伝搬信号に位相同期したクロッ
クを生成するクロック再生の手段が必要であり、発振回
路部、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）
回路部などが必要になる。
【００１７】また、伝送データを持たないときに信号の
送出を一旦停止し、伝送データを持ったときに信号の送
出を再開する場合、送出された伝搬データの始めの部分
は正確に受信されないか、あるいは、目的の伝搬データ
を送出する前に冗長な伝搬信号の送出が必要になる。
送出を一旦停止し、伝送データを持ったときに信号の送
出を再開する場合、送出された伝搬データの始めの部分
は正確に受信されないか、あるいは、目的の伝搬データ
を送出する前に冗長な伝搬信号の送出が必要になる。
【００１８】なぜならば、伝搬信号の送出が開始されて
から、受信側において伝搬信号に位相同期したクロック
を生成するまでには時間がかかるからである。
から、受信側において伝搬信号に位相同期したクロック
を生成するまでには時間がかかるからである。
【００１９】伝送データの“０”，“１”に対して、パ
ルス幅の広い、狭いを対応させて伝搬信号を生成し、送
出するインタフェースにおいては、伝送データに対して
伝搬信号の状態変化数が２倍になる。
ルス幅の広い、狭いを対応させて伝搬信号を生成し、送
出するインタフェースにおいては、伝送データに対して
伝搬信号の状態変化数が２倍になる。
【００２０】つまり、伝搬信号の１つのパルスは、幅が
異なるとしても、“０”から“１”，“１”から“０”
の２つの状態変化を必要とし、ｎｂｉｔの元データを伝
送しようとするとき、伝送される伝搬信号は２ｎの回数
の状態変化を必要とするためである。
異なるとしても、“０”から“１”，“１”から“０”
の２つの状態変化を必要とし、ｎｂｉｔの元データを伝
送しようとするとき、伝送される伝搬信号は２ｎの回数
の状態変化を必要とするためである。
【００２１】本発明の目的は、上述した従来の欠点に鑑
みなされたものであり、クロック信号は伝送せずデータ
のみを伝送し、データ伝送の所要がある場合にのみ信号
送出を行い、冗長な伝搬信号を必要としない非同期のイ
ンタフェース回路であって、伝搬信号の状態変化を少な
く抑えた、簡便なデータの伝送が行えるインタフェース
回路をを提供するものである。
みなされたものであり、クロック信号は伝送せずデータ
のみを伝送し、データ伝送の所要がある場合にのみ信号
送出を行い、冗長な伝搬信号を必要としない非同期のイ
ンタフェース回路であって、伝搬信号の状態変化を少な
く抑えた、簡便なデータの伝送が行えるインタフェース
回路をを提供するものである。
【００２２】
【課題を解決するための手段】本発明のインタフェース
回路は、クロック信号は伝送せずデータのみを伝送し、
かつ、データ伝送の所要がある場合にのみ信号の送出を
行う非同期のインタフェース回路において、伝搬信号の
論理レベルが一方レベルから他方レベルへ遷移するとき
の状態遷移時間を、０からｍ（ｍは１以上の整数）まで
の合計ｍ＋１個の多値を取り得る伝送データに対してそ
れぞれ異なる前記状態遷移時間をもつ前記伝搬信号に変
換する手段としてそれぞれ駆動能力の異なる、０からｍ
までの合計ｍ＋１個の合成出力を送出する駆動手段を備
えたドライバ手段を送信側に有し、前記送信側から伝送
された前記伝搬信号を受ける受信側は、前記伝搬信号の
前記状態遷移時間の取り得るｍ＋１個の状態にそれぞれ
対応した第１から第ｍ＋１の合計ｍ＋１個のパルス幅を
もつパルス信号を生成するレシーバ手段を有することを
特徴とする。
回路は、クロック信号は伝送せずデータのみを伝送し、
かつ、データ伝送の所要がある場合にのみ信号の送出を
行う非同期のインタフェース回路において、伝搬信号の
論理レベルが一方レベルから他方レベルへ遷移するとき
の状態遷移時間を、０からｍ（ｍは１以上の整数）まで
の合計ｍ＋１個の多値を取り得る伝送データに対してそ
れぞれ異なる前記状態遷移時間をもつ前記伝搬信号に変
換する手段としてそれぞれ駆動能力の異なる、０からｍ
までの合計ｍ＋１個の合成出力を送出する駆動手段を備
えたドライバ手段を送信側に有し、前記送信側から伝送
された前記伝搬信号を受ける受信側は、前記伝搬信号の
前記状態遷移時間の取り得るｍ＋１個の状態にそれぞれ
対応した第１から第ｍ＋１の合計ｍ＋１個のパルス幅を
もつパルス信号を生成するレシーバ手段を有することを
特徴とする。
【００２３】
【００２４】
【００２５】さらにまた、前記ドライバ手段は、前記伝
搬信号の立ち上がり時間と立ち下がり時間とが等しくな
るように駆動能力が制御される。
搬信号の立ち上がり時間と立ち下がり時間とが等しくな
るように駆動能力が制御される。
【００２６】また、前記ドライバ手段は前記駆動能力の
それぞれ異なる複数の駆動手段を有し、前記立ち上がり
時間および前記立ち下がり時間が等しくなる前記駆動能
力は、前記伝送データ値に対応してあらかじめ定めた所
定のコントロール信号に応答して前記駆動手段の組み合
わせが決定される。
それぞれ異なる複数の駆動手段を有し、前記立ち上がり
時間および前記立ち下がり時間が等しくなる前記駆動能
力は、前記伝送データ値に対応してあらかじめ定めた所
定のコントロール信号に応答して前記駆動手段の組み合
わせが決定される。
【００２７】さらに、前記ドライバ手段は、第１のクロ
ック信号および前記伝送データから前記コントロール信
号を生成するコントロール部と、電源電位および接地電
位間にｐチャネル型ＭＯＳトランジスタおよびｎチャネ
ル型ＭＯＳトランジスタが直列接続された複数個の駆動
部とを有し、前記トランジスタ相互の直列接続点を互い
に共通接続してドライバ出力端とすると共に、前記ｐチ
ャネル型ＭＯＳトランジスタおよびｎチャネル型ＭＯＳ
トランジスタのゲート電極に前記伝送データ値に対応し
た前記コントロール信号がそれぞれ供給される構成とす
ることができる。
ック信号および前記伝送データから前記コントロール信
号を生成するコントロール部と、電源電位および接地電
位間にｐチャネル型ＭＯＳトランジスタおよびｎチャネ
ル型ＭＯＳトランジスタが直列接続された複数個の駆動
部とを有し、前記トランジスタ相互の直列接続点を互い
に共通接続してドライバ出力端とすると共に、前記ｐチ
ャネル型ＭＯＳトランジスタおよびｎチャネル型ＭＯＳ
トランジスタのゲート電極に前記伝送データ値に対応し
た前記コントロール信号がそれぞれ供給される構成とす
ることができる。
【００２８】さらにまた、前記レシーバ手段は、前記伝
搬信号から前記立ち上がり時間および前記立ち下がり時
間をそれぞれのパルス幅として抽出した前記パルス信号
を生成するパルス生成手段と、前記立ち上がりまたは前
記立ち下がり時間のパルス幅をパルス幅分離手段により
各パルス幅毎に振り分けて保持するとともに、これらの
振り分けられた信号をデコード手段で前記伝送データ値
に変換するデータ判定手段とを有する。
搬信号から前記立ち上がり時間および前記立ち下がり時
間をそれぞれのパルス幅として抽出した前記パルス信号
を生成するパルス生成手段と、前記立ち上がりまたは前
記立ち下がり時間のパルス幅をパルス幅分離手段により
各パルス幅毎に振り分けて保持するとともに、これらの
振り分けられた信号をデコード手段で前記伝送データ値
に変換するデータ判定手段とを有する。
【００２９】また、前記レシーバ手段は、前記伝搬信号
の電源電位に近いレベルを論理しきい値として入力する
第１のインバータと前記伝搬信号の接地電位に近い電圧
を論理しきい値とする第２のインバータとを有し、これ
らインバータの出力端が排他的論路和回路部の２入力端
にそれぞれ接続され前記排他的論路和回路部から前記パ
ルス信号を出力するパルス生成部と、前記パルス信号を
パルス幅毎に所定時間遅らせる複数の遅延素子部と、こ
れらの遅延素子部の出力がそれぞれ対応するクロック端
子に入力され、データ入力端子には前記パルス信号がそ
れぞれパルス幅毎に入力される複数のフリップフロップ
とを有し、これらフリップフロップの出力をデコーダで
前記伝送データ値に変換するデータ判定部とから構成す
ることができる。
の電源電位に近いレベルを論理しきい値として入力する
第１のインバータと前記伝搬信号の接地電位に近い電圧
を論理しきい値とする第２のインバータとを有し、これ
らインバータの出力端が排他的論路和回路部の２入力端
にそれぞれ接続され前記排他的論路和回路部から前記パ
ルス信号を出力するパルス生成部と、前記パルス信号を
パルス幅毎に所定時間遅らせる複数の遅延素子部と、こ
れらの遅延素子部の出力がそれぞれ対応するクロック端
子に入力され、データ入力端子には前記パルス信号がそ
れぞれパルス幅毎に入力される複数のフリップフロップ
とを有し、これらフリップフロップの出力をデコーダで
前記伝送データ値に変換するデータ判定部とから構成す
ることができる。
【００３０】さらに、前記遅延手段の出力がデータ入力
端子に入力され、クロック端子には前記パルス信号がそ
れぞれパルス幅毎に入力される。
端子に入力され、クロック端子には前記パルス信号がそ
れぞれパルス幅毎に入力される。
【００３１】クロック信号は伝送せずデータのみを伝送
し、かつ、データ伝送の所要がある場合にのみ信号の送
出を行う非同期のインタフェース回路であって、論理レ
ベルの一方レベルから他方レベルへ変化する伝搬信号の
状態遷移時間を伝送データ値に対応させて伝送路へ送出
するドライバ手段と、受信した前記伝搬信号の前記状態
遷移時間をパルス信号幅に変換し、このパルス信号幅の
違いを前記伝送データ値に割り当てて送信元の前記伝送
データ値を再生するレシーバ手段とを有し、前記伝送デ
ータ値が多値論理であって、かつこれらの多値論理デー
タが前記パルス信号幅に対応するインタフェース回路に
おいて、前記データ判定手段は、第２のクロックによっ
て動作するカウント手段と前記パルス信号の立ち上がり
エッジ検出手段と立ち下がりエッジ検出手段とを有し、
これら立ち上がりおよび立ち下がりの２つのエッジ検出
信号のうち、立ち上がりエッジ検出信号により前記カウ
ント手段を初期化するとともに前記第２のクロック信号
をカウントし、このカウント値を前記デコード手段が前
記立ち下がりエッジ検出信号により取り込み、かつ前記
カウント値に対応する前記パルス信号の幅を前記伝送デ
ータのいずれかへデコード変換する。
し、かつ、データ伝送の所要がある場合にのみ信号の送
出を行う非同期のインタフェース回路であって、論理レ
ベルの一方レベルから他方レベルへ変化する伝搬信号の
状態遷移時間を伝送データ値に対応させて伝送路へ送出
するドライバ手段と、受信した前記伝搬信号の前記状態
遷移時間をパルス信号幅に変換し、このパルス信号幅の
違いを前記伝送データ値に割り当てて送信元の前記伝送
データ値を再生するレシーバ手段とを有し、前記伝送デ
ータ値が多値論理であって、かつこれらの多値論理デー
タが前記パルス信号幅に対応するインタフェース回路に
おいて、前記データ判定手段は、第２のクロックによっ
て動作するカウント手段と前記パルス信号の立ち上がり
エッジ検出手段と立ち下がりエッジ検出手段とを有し、
これら立ち上がりおよび立ち下がりの２つのエッジ検出
信号のうち、立ち上がりエッジ検出信号により前記カウ
ント手段を初期化するとともに前記第２のクロック信号
をカウントし、このカウント値を前記デコード手段が前
記立ち下がりエッジ検出信号により取り込み、かつ前記
カウント値に対応する前記パルス信号の幅を前記伝送デ
ータのいずれかへデコード変換する。
【００３２】また、前記データ判定手段は、前記パルス
信号の立ち上がりエッジを抽出する立ち上がりエッジ検
出部と前記パルス信号の立ち下がりエッジを抽出する立
ち下がりエッジ検出部と前記第２のクロック信号をカウ
ントするカウンタと前記パルス信号の幅を前記伝送デー
タのいずれかに変換するデコーダとを備え、前記立ち上
がりエッジ検出部および前記立ち下がりエッジ検出部の
うち立ち上がりエッジ検出部の出力端はカウンタのクリ
ア端子に接続され、このカウンタの出力端と前記立ち下
がりエッジ検出部の出力端とが前記デコーダの対応する
入力端にそれぞれ接続され、これら立ち上がりおよび立
ち下がりエッジ検出部と前記カウンタとには前記第２の
クロック信号がそれぞれ共通に供給されるとともに、前
記デコーダの出力端から前記伝送データに対応する受信
データを取り出す構成とすることができる。
信号の立ち上がりエッジを抽出する立ち上がりエッジ検
出部と前記パルス信号の立ち下がりエッジを抽出する立
ち下がりエッジ検出部と前記第２のクロック信号をカウ
ントするカウンタと前記パルス信号の幅を前記伝送デー
タのいずれかに変換するデコーダとを備え、前記立ち上
がりエッジ検出部および前記立ち下がりエッジ検出部の
うち立ち上がりエッジ検出部の出力端はカウンタのクリ
ア端子に接続され、このカウンタの出力端と前記立ち下
がりエッジ検出部の出力端とが前記デコーダの対応する
入力端にそれぞれ接続され、これら立ち上がりおよび立
ち下がりエッジ検出部と前記カウンタとには前記第２の
クロック信号がそれぞれ共通に供給されるとともに、前
記デコーダの出力端から前記伝送データに対応する受信
データを取り出す構成とすることができる。
【００３３】
【発明の実施の形態】まず、本発明が容易に把握出来る
ようにあらかじめ概要を述べると、送信側では、伝送デ
ータに論理レベルの“０”から“１”へ、“１”から
“０”へ達するまでの状態遷移時間を対応させて伝搬信
号を生成し送出し、受信側では、論理しきい値の低い駆
動回路部と論理しきい値の高い駆動手段（インバータ
Ａ，Ｂ）を用いて、入力された伝搬信号の状態変遷移時
間をパルス幅に変換し、パルス幅の違いをデータに割り
当て、伝送データを再生する。
ようにあらかじめ概要を述べると、送信側では、伝送デ
ータに論理レベルの“０”から“１”へ、“１”から
“０”へ達するまでの状態遷移時間を対応させて伝搬信
号を生成し送出し、受信側では、論理しきい値の低い駆
動回路部と論理しきい値の高い駆動手段（インバータ
Ａ，Ｂ）を用いて、入力された伝搬信号の状態変遷移時
間をパルス幅に変換し、パルス幅の違いをデータに割り
当て、伝送データを再生する。
【００３４】伝送データに状態遷移時間を対応させて伝
搬信号を生成するため、伝送データがデータ長ｎである
場合には、伝搬信号の状態遷移時間はｎ回である。
搬信号を生成するため、伝送データがデータ長ｎである
場合には、伝搬信号の状態遷移時間はｎ回である。
【００３５】不定期に伝搬信号の送出が行われても、伝
搬信号の状態遷移時間から伝送データの再生を行うた
め、冗長な伝搬信号は必要でない。
搬信号の状態遷移時間から伝送データの再生を行うた
め、冗長な伝搬信号は必要でない。
【００３６】受信側で伝搬信号に位相同期したクロック
を生成する発振手段が必要でなく、回路を簡略化でき
る。
を生成する発振手段が必要でなく、回路を簡略化でき
る。
【００３７】次に、本発明の第１の実施の形態を図面を
参照しながら詳細に説明する。
参照しながら詳細に説明する。
【００３８】図１は、本発明の第１の実施の形態の構成
を示すブロック図であり、図２はこのブロック図で用い
るドライバ回路部の回路図であり、図３はこのブロック
図で用いるレシ−バ回路部の回路図である。図１を参照
すると、このインタフェース回路は、送信側の伝送デー
タを送出するドライバ部１と、このドライバ部１の出力
が伝搬信号として伝送路を介して供給される受信側のレ
シーバ部２とからなる。
を示すブロック図であり、図２はこのブロック図で用い
るドライバ回路部の回路図であり、図３はこのブロック
図で用いるレシ−バ回路部の回路図である。図１を参照
すると、このインタフェース回路は、送信側の伝送デー
タを送出するドライバ部１と、このドライバ部１の出力
が伝搬信号として伝送路を介して供給される受信側のレ
シーバ部２とからなる。
【００３９】図２を参照すると、ドライバ部１は、クロ
ック信号および伝送信号が供給されるコントロール部１
１と、このコントロール部１１および駆動部１２を有
し、駆動部１２は入力されるコントロール信号ＳＰ0 ，
ＳＰ1 ，………，ＳＰL-1 およびＳＮ0 ，ＳＮ1 ，……
…，ＳＮL-1 がそれぞれゲート電極に供給され、かつ電
源電位および接地電位間に直列接続されるｐチャネル型
ＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタと称
す）およびｎチャネル型ＭＯＳトランジスタ（以下、ｎ
ＭＯＳトランジスタと称す）をＬ（Ｌは１以上の整数）
組有し、それぞれの直列接続点のドレイン電極を共通接
続するとともに伝搬信号出力端とする構成からなる。
ック信号および伝送信号が供給されるコントロール部１
１と、このコントロール部１１および駆動部１２を有
し、駆動部１２は入力されるコントロール信号ＳＰ0 ，
ＳＰ1 ，………，ＳＰL-1 およびＳＮ0 ，ＳＮ1 ，……
…，ＳＮL-1 がそれぞれゲート電極に供給され、かつ電
源電位および接地電位間に直列接続されるｐチャネル型
ＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタと称
す）およびｎチャネル型ＭＯＳトランジスタ（以下、ｎ
ＭＯＳトランジスタと称す）をＬ（Ｌは１以上の整数）
組有し、それぞれの直列接続点のドレイン電極を共通接
続するとともに伝搬信号出力端とする構成からなる。
【００４０】図３を参照すると、このレシーバ部２のパ
ルス生成部２１には、伝送路から供給される伝搬信号が
供給され、次段のデータ判定回路部を駆動するためのパ
ルス信号を発生するパルス生成部２１と、このパルス生
成部２１から供給されるパルス信号から伝送データを抽
出するデータ判定部２２とを有する。
ルス生成部２１には、伝送路から供給される伝搬信号が
供給され、次段のデータ判定回路部を駆動するためのパ
ルス信号を発生するパルス生成部２１と、このパルス生
成部２１から供給されるパルス信号から伝送データを抽
出するデータ判定部２２とを有する。
【００４１】パルス生成部２１は、入力の論理しきい値
が電源電圧寄りに設定されたインバータＡ２１１と、入
力の論理しきい値が接地電圧寄りに設定されたインバー
タＢ２１２と、ＥＸ−ＯＲ２１３とを有し、インバータ
Ａ２１１およびＢ２１２の入力端には伝搬信号が共通に
供給され、それぞれの出力端はＥＸ−ＯＲ２１３の入力
端に接続され、ＥＸ−ＯＲ２１３の出力端をこの回路の
パルス信号出力端とする。
が電源電圧寄りに設定されたインバータＡ２１１と、入
力の論理しきい値が接地電圧寄りに設定されたインバー
タＢ２１２と、ＥＸ−ＯＲ２１３とを有し、インバータ
Ａ２１１およびＢ２１２の入力端には伝搬信号が共通に
供給され、それぞれの出力端はＥＸ−ＯＲ２１３の入力
端に接続され、ＥＸ−ＯＲ２１３の出力端をこの回路の
パルス信号出力端とする。
【００４２】データ判定部２２は、パルス信号をあらか
じめ定める時間だけ遅延する遅延素子部Ｄ0 ，………，
Ｄm-1 と、パルス信号または遅延信号を記憶するフリッ
プフロップＦＦ0 ，………，ＦＦm-1 と、これらのフリ
ップフロップの出力信号をデコードして伝送データを再
生して受信データを出力するデコーダ２２１とから構成
される。
じめ定める時間だけ遅延する遅延素子部Ｄ0 ，………，
Ｄm-1 と、パルス信号または遅延信号を記憶するフリッ
プフロップＦＦ0 ，………，ＦＦm-1 と、これらのフリ
ップフロップの出力信号をデコードして伝送データを再
生して受信データを出力するデコーダ２２１とから構成
される。
【００４３】上述した構成からなるインタフェース回路
の動作を説明する。
の動作を説明する。
【００４４】図１，図２，図３およびこのインタフェー
ス回路の動作説明用タイミングチャートを示した図４を
併せて参照すると、送信側の伝送データは、ドライバ部
１に供給され、ドライバ部１は伝搬信号を出力する。ド
ライバ部１の出力である伝搬信号は伝送路である信号配
線を経由してレシーバ部２に供給され、レシーバ部２は
受信した伝搬信号を変換して受信データを出力する。こ
のとき、伝送データは０，……，ｍまでの、合計ｍ＋１
個の多値を取り得る。ここで、ｍは１以上の整数であ
る。
ス回路の動作説明用タイミングチャートを示した図４を
併せて参照すると、送信側の伝送データは、ドライバ部
１に供給され、ドライバ部１は伝搬信号を出力する。ド
ライバ部１の出力である伝搬信号は伝送路である信号配
線を経由してレシーバ部２に供給され、レシーバ部２は
受信した伝搬信号を変換して受信データを出力する。こ
のとき、伝送データは０，……，ｍまでの、合計ｍ＋１
個の多値を取り得る。ここで、ｍは１以上の整数であ
る。
【００４５】伝搬信号は“０”，“１”の状態を繰り返
し、“１”から“０”または“０”から“１”に状態が
変化する間の遷移時間、すなわち状態遷移時間が伝送デ
ータのデータ値に対応する。状態遷移時間は、伝搬信号
が立ち上がりであるか立ち下がりであるかを区別せず、
伝送データと同様にｍ＋１個の値を取ることができる。
し、“１”から“０”または“０”から“１”に状態が
変化する間の遷移時間、すなわち状態遷移時間が伝送デ
ータのデータ値に対応する。状態遷移時間は、伝搬信号
が立ち上がりであるか立ち下がりであるかを区別せず、
伝送データと同様にｍ＋１個の値を取ることができる。
【００４６】レシーバ部２におけるパルス生成部２１の
出力であるパルス信号は、入力である伝搬信号の状態変
化の遷移時間をパルス信号幅として抽出した信号であ
る。０，……，ｍまでのｍ＋１個の多値のデータ値を有
する伝送データに対して、パルス信号幅はｍ＋１個のｔ
０，……，Ｔｍの多値を取り得る。
出力であるパルス信号は、入力である伝搬信号の状態変
化の遷移時間をパルス信号幅として抽出した信号であ
る。０，……，ｍまでのｍ＋１個の多値のデータ値を有
する伝送データに対して、パルス信号幅はｍ＋１個のｔ
０，……，Ｔｍの多値を取り得る。
【００４７】受信データは、レシーバ部２におけるデー
タ判定部２２の出力であり、伝搬信号の状態遷移時間か
ら抽出したパルス信号幅に、０，１，……，ｍの値を割
り当て、伝送データを再生したものである。図４に示し
たタイミングチャートでは、パルス信号の立ち下がりに
おいて受信データが確定している場合の状態を示してい
る。
タ判定部２２の出力であり、伝搬信号の状態遷移時間か
ら抽出したパルス信号幅に、０，１，……，ｍの値を割
り当て、伝送データを再生したものである。図４に示し
たタイミングチャートでは、パルス信号の立ち下がりに
おいて受信データが確定している場合の状態を示してい
る。
【００４８】図２のドライバ回路部の具体的な構成例に
おけるｐＭＯＳトランジスタ，ｎＭＯＳトランジスタの
段数Ｌは、 ２L ≧ｍ＋１ （Ｌは１以上の整数）………（１） を満たすように設定する。
おけるｐＭＯＳトランジスタ，ｎＭＯＳトランジスタの
段数Ｌは、 ２L ≧ｍ＋１ （Ｌは１以上の整数）………（１） を満たすように設定する。
【００４９】Ｌが最小となるように構成する場合、Ｌ段
のｐＭＯＳトランジスタをＰ0 ，Ｐ1 ，……，ＰL-1 ，
ｎＭＯＳトランジスタをＮ0 ，Ｎ1 ，……，ＮL-1 と
し、その利得係数をβＰ0 ，βＰ1 ，……，βＰL-1 ，
βＮ0 ，βＮ1 ，……，βＮL-1 、また、利得係数の等
しいトランジスタは添字の等しいｐＭＯＳトランジス
タ，ｎＭＯＳトランジスタのみであり、ｐＭＯＳトラン
ジスタＰL-1 ，ｎＭＯＳトランジスタＮL-1 のトランジ
スタをそれぞれ最大の利得係数とし、 βＰ0 ＜βＰ1 ……＜βＰL-1 βＮ0 ＜βＮ1 ……＜βＮL-1 （添字０，１，……，Ｌ−１順に駆動能力が大きくなる
ことを示す）
のｐＭＯＳトランジスタをＰ0 ，Ｐ1 ，……，ＰL-1 ，
ｎＭＯＳトランジスタをＮ0 ，Ｎ1 ，……，ＮL-1 と
し、その利得係数をβＰ0 ，βＰ1 ，……，βＰL-1 ，
βＮ0 ，βＮ1 ，……，βＮL-1 、また、利得係数の等
しいトランジスタは添字の等しいｐＭＯＳトランジス
タ，ｎＭＯＳトランジスタのみであり、ｐＭＯＳトラン
ジスタＰL-1 ，ｎＭＯＳトランジスタＮL-1 のトランジ
スタをそれぞれ最大の利得係数とし、 βＰ0 ＜βＰ1 ……＜βＰL-1 βＮ0 ＜βＮ1 ……＜βＮL-1 （添字０，１，……，Ｌ−１順に駆動能力が大きくなる
ことを示す）
【００５０】（Ｌ′は１以上Ｌ以下の整数、Ｌ″は１以
上Ｌ′以下の整数）が成り立ち、ｐＭＯＳまたはｎＭＯ
Ｓトランジスタのみで β0 ＜β1 ＜β2 ……＜βm であるｍ＋１通りの合成利得係数を構成することが出来
る。すなわち、β0 ＝第１番目，β 1 ＝第２番目，β
2 ＝第３番目，……，β m ＝第ｍ＋１番目としてβＰ
0 ，βＰ1 ，……，βＰL-1 ，βＮ0 ，βＮ1 ，……，
βＮL-1 に２進数の重みをつけて対応させ、ビットに
“１”が立つ利得係数を記述すると、 β0 ＝βＰ0 ＝βＮ0 ………………………０１ β1 ＝βＰ1 ＝βＮ1 ………………………１０ β2 ＝βＰ1 ＋βＰ0 ＝βＮ1 ＋βＮ0 …１１ β3 ＝βＰ2 ＝βＮ2 ………………………１００ β4 ＝βＰ2 ＋βＰ0 ＝βＮ2 ＋βＮ0 …１０１ β5 ＝βＰ2 ＋βＰ1 ＝βＮ2 ＋βＮ1 …１１０ β6 ＝βＰ2 ＋βＰ1 ＋βＰ0＝βＮ2 ＋βＮ1 ＋βＮ
0 …………………１１１ β7 ＝βＰ3 ＝βＮ3 ………………………１０００ ………………… ｐＭＯＳトランジスタＰ0 ，Ｐ1 ，……，ＰL-1 ，ｎＭ
ＯＳトランジスタＮ0 ，Ｎ1 ，……，ＮL-1 はコントロ
ール部１１により制御され、信号配線の状態変化におい
て、コントロール部１１は伝送データが０，１，２，…
…，ｍのとき、信号配線を駆動するトランジスタの利得
係数がβ0 ，β 1 ，β 2 ，……，β mであるように制
御を行う。
上Ｌ′以下の整数）が成り立ち、ｐＭＯＳまたはｎＭＯ
Ｓトランジスタのみで β0 ＜β1 ＜β2 ……＜βm であるｍ＋１通りの合成利得係数を構成することが出来
る。すなわち、β0 ＝第１番目，β 1 ＝第２番目，β
2 ＝第３番目，……，β m ＝第ｍ＋１番目としてβＰ
0 ，βＰ1 ，……，βＰL-1 ，βＮ0 ，βＮ1 ，……，
βＮL-1 に２進数の重みをつけて対応させ、ビットに
“１”が立つ利得係数を記述すると、 β0 ＝βＰ0 ＝βＮ0 ………………………０１ β1 ＝βＰ1 ＝βＮ1 ………………………１０ β2 ＝βＰ1 ＋βＰ0 ＝βＮ1 ＋βＮ0 …１１ β3 ＝βＰ2 ＝βＮ2 ………………………１００ β4 ＝βＰ2 ＋βＰ0 ＝βＮ2 ＋βＮ0 …１０１ β5 ＝βＰ2 ＋βＰ1 ＝βＮ2 ＋βＮ1 …１１０ β6 ＝βＰ2 ＋βＰ1 ＋βＰ0＝βＮ2 ＋βＮ1 ＋βＮ
0 …………………１１１ β7 ＝βＰ3 ＝βＮ3 ………………………１０００ ………………… ｐＭＯＳトランジスタＰ0 ，Ｐ1 ，……，ＰL-1 ，ｎＭ
ＯＳトランジスタＮ0 ，Ｎ1 ，……，ＮL-1 はコントロ
ール部１１により制御され、信号配線の状態変化におい
て、コントロール部１１は伝送データが０，１，２，…
…，ｍのとき、信号配線を駆動するトランジスタの利得
係数がβ0 ，β 1 ，β 2 ，……，β mであるように制
御を行う。
【００５１】例えば、β6 のときｍ＝６は２進数では１
１０であるからビットに“１”が立つ利得係数はβＰ2
＋βＰ1 ＝βＮ2 ＋βＮ1 、したがって、ｐＭＯＳトラ
ンジスタＰ1 ，Ｐ2 にロウレベルを、ｎＭＯＳトランジ
スタＮ1 ，Ｎ2 にも“０”のコントロール信号を与えて
伝搬信号を“１”にして立ち上がりの遷移時間を設定し
て送出する。または、ｐＭＯＳトランジスタＰ1 ，
Ｐ2 ，ｎＭＯＳトランジスタＮ1 ，Ｎ2 にそれぞれ
“１”のコントロール信号を与えて伝搬信号を“０”に
して立ち下がりの遷移時間を設定して送出する。このよ
うに利得係数を制御することにより、伝搬信号の立ち上
がりおよび立ち下がりの遷移時間が等しくなるように制
御する。
１０であるからビットに“１”が立つ利得係数はβＰ2
＋βＰ1 ＝βＮ2 ＋βＮ1 、したがって、ｐＭＯＳトラ
ンジスタＰ1 ，Ｐ2 にロウレベルを、ｎＭＯＳトランジ
スタＮ1 ，Ｎ2 にも“０”のコントロール信号を与えて
伝搬信号を“１”にして立ち上がりの遷移時間を設定し
て送出する。または、ｐＭＯＳトランジスタＰ1 ，
Ｐ2 ，ｎＭＯＳトランジスタＮ1 ，Ｎ2 にそれぞれ
“１”のコントロール信号を与えて伝搬信号を“０”に
して立ち下がりの遷移時間を設定して送出する。このよ
うに利得係数を制御することにより、伝搬信号の立ち上
がりおよび立ち下がりの遷移時間が等しくなるように制
御する。
【００５２】ドライバ部の動作説明用タイミングチャー
トを示した図５を参照すると、伝送データが０，１，
２，……，ｍのとき、伝搬信号が“０”から“１”また
は“１”から“０”に変化する際に、伝搬信号を送信す
る信号配線を駆動しているトランジスタの利得係数がβ
0 ，β 1 ，β 2 ，……，β m であることを示してい
る。
トを示した図５を参照すると、伝送データが０，１，
２，……，ｍのとき、伝搬信号が“０”から“１”また
は“１”から“０”に変化する際に、伝搬信号を送信す
る信号配線を駆動しているトランジスタの利得係数がβ
0 ，β 1 ，β 2 ，……，β m であることを示してい
る。
【００５３】図５において、電圧値VHは伝搬信号の
“１”をレシーバ部２が“１”であると認識する電圧レ
ベルであり、電圧値ＶＬは伝搬信号をレシーバ部２が
“０”であると認識する電圧レベルである。また、伝搬
信号の状態遷移時間とは、伝搬信号の立ち上がりにおい
ては伝搬信号が電圧値ＶＬから電圧値ＶＨに達するのに
要した遷移時間であり、伝搬信号の立ち下がりにおいて
は伝搬信号が電圧値ＶＨから電圧値ＶＬに達するのに要
した遷移時間であるとし、伝送データが０，１，２，…
…，ｍであり、信号配線を駆動しているトランジスタの
利得係数がβ0 ，β 1，β 2 ，……，β m である場合
の伝搬信号の状態遷移時間は、それぞれＴ0，Ｔ1 ，Ｔ
2 ，……，Ｔm である。
“１”をレシーバ部２が“１”であると認識する電圧レ
ベルであり、電圧値ＶＬは伝搬信号をレシーバ部２が
“０”であると認識する電圧レベルである。また、伝搬
信号の状態遷移時間とは、伝搬信号の立ち上がりにおい
ては伝搬信号が電圧値ＶＬから電圧値ＶＨに達するのに
要した遷移時間であり、伝搬信号の立ち下がりにおいて
は伝搬信号が電圧値ＶＨから電圧値ＶＬに達するのに要
した遷移時間であるとし、伝送データが０，１，２，…
…，ｍであり、信号配線を駆動しているトランジスタの
利得係数がβ0 ，β 1，β 2 ，……，β m である場合
の伝搬信号の状態遷移時間は、それぞれＴ0，Ｔ1 ，Ｔ
2 ，……，Ｔm である。
【００５４】信号配線を駆動しているトランジスタの利
得係数がβ0 ，β 1 ，β 2 ，……，β m である場合
の伝搬信号の状態遷移時間Ｔ0 ，Ｔ1 ，Ｔ2 ，……，Ｔ
m は、トランジスタの利得係数と伝送路における寄生抵
抗、寄生容量などの分布定数やレシーバ回路部２の負荷
容量などの影響により決定される。
得係数がβ0 ，β 1 ，β 2 ，……，β m である場合
の伝搬信号の状態遷移時間Ｔ0 ，Ｔ1 ，Ｔ2 ，……，Ｔ
m は、トランジスタの利得係数と伝送路における寄生抵
抗、寄生容量などの分布定数やレシーバ回路部２の負荷
容量などの影響により決定される。
【００５５】再び図３を参照すると、伝搬信号はパルス
生成部２１に入力され、パルス生成部２１では、伝搬信
号の電圧値ＶＨを論理しきい値とするインバータ部Ａ２
１１と電圧値ＶＬを論理しきい値とするインバータＢ２
１２とに入力され、インパータＡ２１１，Ｂ２１２の出
力は排他的論理和を取ってパルス生成部２１の出力であ
るパルス信号となる。ここで、ＶＬ＜ＶＨであり、ここ
での論理しきい値とは、出力を電源電位または接地電位
のいずれかに反転させるインバータＡ，Ｂの境界の入力
電圧レベルである。
生成部２１に入力され、パルス生成部２１では、伝搬信
号の電圧値ＶＨを論理しきい値とするインバータ部Ａ２
１１と電圧値ＶＬを論理しきい値とするインバータＢ２
１２とに入力され、インパータＡ２１１，Ｂ２１２の出
力は排他的論理和を取ってパルス生成部２１の出力であ
るパルス信号となる。ここで、ＶＬ＜ＶＨであり、ここ
での論理しきい値とは、出力を電源電位または接地電位
のいずれかに反転させるインバータＡ，Ｂの境界の入力
電圧レベルである。
【００５６】論理しきい値が電圧値ＶＨのインバータＡ
２１１と論理しきい値が電圧値ＶＬのインバータＢ２１
２の出力を排他的論理和を取ることにより、伝搬信号が
電圧値ＶＨから電圧値ＶＬまたは電圧値ＶＬから電圧値
ＶＨに変化する時間をパルス幅として抽出することがで
きる。
２１１と論理しきい値が電圧値ＶＬのインバータＢ２１
２の出力を排他的論理和を取ることにより、伝搬信号が
電圧値ＶＨから電圧値ＶＬまたは電圧値ＶＬから電圧値
ＶＨに変化する時間をパルス幅として抽出することがで
きる。
【００５７】即ち、０，１，２，……，ｍの伝送データ
に対応して状態遷移時間Ｔ0 ，Ｔ1，Ｔ2 ，……，Ｔm
をもつ伝搬信号から、伝搬信号が電圧値ＶＨから電圧値
ＶＬまたは電圧値ＶＬから電圧値ＶＨに遷移する時間を
パルス信号幅として抽出を行う。
に対応して状態遷移時間Ｔ0 ，Ｔ1，Ｔ2 ，……，Ｔm
をもつ伝搬信号から、伝搬信号が電圧値ＶＨから電圧値
ＶＬまたは電圧値ＶＬから電圧値ＶＨに遷移する時間を
パルス信号幅として抽出を行う。
【００５８】データ判定部２２は、パルス生成部２１の
出力であるパルス信号が入力され、ｍ個の遅延素子部Ｄ
0 ，Ｄ1 ，Ｄ2 ，……，Ｄm-1 と、ｍ個のフリップフロ
ップＦＦ0 ，ＦＦ1 ，……，ＦＦm-1とにそれぞれ分配
される。ｍ個の遅延素子部Ｄ0，Ｄ1 ，Ｄ2 ，……，Ｄ
m-1 は、 Ｔｄ0 ，Ｔｄ1 ，Ｔｄ2 ，……，Ｔｄm-1 の遅延値を持ち、それぞれの遅延量の関係は Ｔｄ0 ＜Ｔｄ1 ＜Ｔｄ2 ＜……＜Ｔｄm-1 であり、 Ｔm'＜Ｔｄm'＜Ｔm'+1 （ｍ’は０以上ｍ−１以下の整数）である。
出力であるパルス信号が入力され、ｍ個の遅延素子部Ｄ
0 ，Ｄ1 ，Ｄ2 ，……，Ｄm-1 と、ｍ個のフリップフロ
ップＦＦ0 ，ＦＦ1 ，……，ＦＦm-1とにそれぞれ分配
される。ｍ個の遅延素子部Ｄ0，Ｄ1 ，Ｄ2 ，……，Ｄ
m-1 は、 Ｔｄ0 ，Ｔｄ1 ，Ｔｄ2 ，……，Ｔｄm-1 の遅延値を持ち、それぞれの遅延量の関係は Ｔｄ0 ＜Ｔｄ1 ＜Ｔｄ2 ＜……＜Ｔｄm-1 であり、 Ｔm'＜Ｔｄm'＜Ｔm'+1 （ｍ’は０以上ｍ−１以下の整数）である。
【００５９】フリップフロップＦＦ0 ，ＦＦ1 ，……，
ＦＦm-1 がクロック信号の立ち上がりでデータを取り込
むときには、遅延素子部Ｄ0 ，Ｄ1 ，Ｄ2 ，……，Ｄ
m-1 の出力がフリップフロップＦＦ0 ，ＦＦ1 ，……，
ＦＦm-1 のクロック入力となり、これらフリップフロッ
プがクロック信号の立ち下がりでデータを取り込むとき
には、パルス生成部２１の出力であるパルス信号がフリ
ップフロップＦＦ0 ，ＦＦ1 ，……，ＦＦm-1 のクロッ
ク信号となる。
ＦＦm-1 がクロック信号の立ち上がりでデータを取り込
むときには、遅延素子部Ｄ0 ，Ｄ1 ，Ｄ2 ，……，Ｄ
m-1 の出力がフリップフロップＦＦ0 ，ＦＦ1 ，……，
ＦＦm-1 のクロック入力となり、これらフリップフロッ
プがクロック信号の立ち下がりでデータを取り込むとき
には、パルス生成部２１の出力であるパルス信号がフリ
ップフロップＦＦ0 ，ＦＦ1 ，……，ＦＦm-1 のクロッ
ク信号となる。
【００６０】例えばクロック信号の立ち下がりでデータ
を取り込むときの動作説明用のタイミングチャートを示
した図６を参照すると、パルス信号の幅がＴ0 である場
合には、フリップフロップＦＦ0 ，ＦＦ1 ，……，ＦＦ
m-1 の出力は全て“０”となる。
を取り込むときの動作説明用のタイミングチャートを示
した図６を参照すると、パルス信号の幅がＴ0 である場
合には、フリップフロップＦＦ0 ，ＦＦ1 ，……，ＦＦ
m-1 の出力は全て“０”となる。
【００６１】パルス信号の幅がＴ1 である場合には、フ
リップフロップ部ＦＦ0 の出力は、遅延信号ＴＤ1 のハ
イレベルを取り込むので、その出力は“１”であり、Ｆ
Ｆ0 ，ＦＦ1 ，……，ＦＦm-1 の出力は“０”となる。
リップフロップ部ＦＦ0 の出力は、遅延信号ＴＤ1 のハ
イレベルを取り込むので、その出力は“１”であり、Ｆ
Ｆ0 ，ＦＦ1 ，……，ＦＦm-1 の出力は“０”となる。
【００６２】パルス信号の幅がＴ2 である場合には、、
フリップフロップ部ＦＦ0 ，ＦＦ1の出力は、遅延信号
ＴＤ0 ，ＴＤ1 のハイレベルを取り込むので、そそれぞ
れのフリップフロップＦＦ1 の出力は“１”であり、Ｆ
Ｆ1 ，……，ＦＦm-1 の出力は“０”となる。
フリップフロップ部ＦＦ0 ，ＦＦ1の出力は、遅延信号
ＴＤ0 ，ＴＤ1 のハイレベルを取り込むので、そそれぞ
れのフリップフロップＦＦ1 の出力は“１”であり、Ｆ
Ｆ1 ，……，ＦＦm-1 の出力は“０”となる。
【００６３】パルス信号の幅がＴm-1 である場合には、
フリップフロップＦＦ0 ，ＦＦ1 ，……，ＦＦm-2 の出
力は“１”であり、ＦＦm-1 の出力は“０”となる。
フリップフロップＦＦ0 ，ＦＦ1 ，……，ＦＦm-2 の出
力は“１”であり、ＦＦm-1 の出力は“０”となる。
【００６４】同様に、パルス信号の幅がＴm である場合
には、フリップフロップＦＦ0 の出力は、遅延信号ＴＤ
0 ，ＴＤ1 ，……，ＴＤm-1 ，のハイレベルを取り込む
ので、フリップフロップＦＦ0 ，ＦＦ1 ，……，ＦＦ
m-1 の出力は全て“１”となる。
には、フリップフロップＦＦ0 の出力は、遅延信号ＴＤ
0 ，ＴＤ1 ，……，ＴＤm-1 ，のハイレベルを取り込む
ので、フリップフロップＦＦ0 ，ＦＦ1 ，……，ＦＦ
m-1 の出力は全て“１”となる。
【００６５】即ち、パルス信号の幅Ｔ0 ，……，Ｔm に
対して、ｍ＋１通りのｍ個のフリップフロップの出力が
対応しており、デコーダ２２１はＴ0 ，……，Ｔm に対
するフリップフロップの出力を入力とし、０，……，ｍ
のデータに対応させて出力する。
対して、ｍ＋１通りのｍ個のフリップフロップの出力が
対応しており、デコーダ２２１はＴ0 ，……，Ｔm に対
するフリップフロップの出力を入力とし、０，……，ｍ
のデータに対応させて出力する。
【００６６】伝送路における寄生抵抗、寄生容量などの
分布定数やレシーバ部２の負荷容量などの影響により、
ドライバ回路部１から出力された伝搬信号とレシーバ部
２に入力される伝搬信号では波形が異なる場合がある。
即ち、０，……，ｍの伝送データに対する、ドライバ部
１から出力された伝搬信号の状態変化の時間Ｔ0 ，…
…，Ｔm とレシーバ部２に入力される伝搬信号の状態遷
移時間Ｔ0'，……，Ｔm'で相違が生じる場合が考えられ
る。この場合、レシーバ部２側でのパルス信号幅からの
伝送データの再現は、レシーバ部２に入力される伝搬信
号の状態遷移時間Ｔ0'，……，Ｔm'をデータの０，…
…，ｍに対応させるものでなくてはならない。
分布定数やレシーバ部２の負荷容量などの影響により、
ドライバ回路部１から出力された伝搬信号とレシーバ部
２に入力される伝搬信号では波形が異なる場合がある。
即ち、０，……，ｍの伝送データに対する、ドライバ部
１から出力された伝搬信号の状態変化の時間Ｔ0 ，…
…，Ｔm とレシーバ部２に入力される伝搬信号の状態遷
移時間Ｔ0'，……，Ｔm'で相違が生じる場合が考えられ
る。この場合、レシーバ部２側でのパルス信号幅からの
伝送データの再現は、レシーバ部２に入力される伝搬信
号の状態遷移時間Ｔ0'，……，Ｔm'をデータの０，…
…，ｍに対応させるものでなくてはならない。
【００６７】本発明の第１の実施の形態に含まれるレシ
ーバ部２の変形例の具体的な構成例を示した図７参照す
ると、パルス生成部２１の出力であるパルス信号が入力
されるデータ判定部２３は、立ち上がりエッジ検出部２
３１と立ち下がりエッジ検出部２３２とカウンタ部２３
３とデコーダ２３４とを有し、パルス信号がそれぞれ供
給される立ち上がりエッジ検出部２３１および立ち下が
りエッジ検出部２３２のうち立ち上がりエッジ検出部２
２１の出力端はカウンタ２３３のクリア端子に接続さ
れ、このカウンタ２３３の出力端と立ち下がりエッジ検
出部２３２の出力端とがデコーダ２３４の対応する入力
端にそれぞれ接続され、これら立ち上がりエッジ検出部
２３１と立ち下がりエッジ検出部２３２とカウンタ２３
３とにはクロック信号がそれぞれ共通に供給されるとと
もに、デコーダ２３４の出力端から受信データを取り出
す構成である。
ーバ部２の変形例の具体的な構成例を示した図７参照す
ると、パルス生成部２１の出力であるパルス信号が入力
されるデータ判定部２３は、立ち上がりエッジ検出部２
３１と立ち下がりエッジ検出部２３２とカウンタ部２３
３とデコーダ２３４とを有し、パルス信号がそれぞれ供
給される立ち上がりエッジ検出部２３１および立ち下が
りエッジ検出部２３２のうち立ち上がりエッジ検出部２
２１の出力端はカウンタ２３３のクリア端子に接続さ
れ、このカウンタ２３３の出力端と立ち下がりエッジ検
出部２３２の出力端とがデコーダ２３４の対応する入力
端にそれぞれ接続され、これら立ち上がりエッジ検出部
２３１と立ち下がりエッジ検出部２３２とカウンタ２３
３とにはクロック信号がそれぞれ共通に供給されるとと
もに、デコーダ２３４の出力端から受信データを取り出
す構成である。
【００６８】すなわち、データ判定部２３は第１の実施
例に用いた遅延素子部とフリップフロップの組み合わせ
ではなく、高速なクロックによって動作するカウンタ回
路部とパルス信号の立ち上がりエッジ検出部と立ち下が
りエッジ検出部とを有することが異なる。
例に用いた遅延素子部とフリップフロップの組み合わせ
ではなく、高速なクロックによって動作するカウンタ回
路部とパルス信号の立ち上がりエッジ検出部と立ち下が
りエッジ検出部とを有することが異なる。
【００６９】この変形例では、入力したパルス信号を２
つのエッジ検出部２３１，２３２に入力し、これらのエ
ッジ検出部はそれぞれクロック信号に同期して、パルス
信号毎にその立ち上がりエッジ検出信号および立ち下が
りエッジ検出信号をそれぞれ出力する。例えば、任意の
１つの伝搬信号に対して、その立ち上がり遷移時間を抽
出したパルス幅Ｔm のパルス信号、およびその立ち下が
り遷移時間を抽出したパルス幅Ｔm のパルス信号の２つ
の信号があり、それぞれのパルス信号毎に立ち上がりエ
ッジ検出信号および立ち下がりエッジ検出信号が得られ
る。
つのエッジ検出部２３１，２３２に入力し、これらのエ
ッジ検出部はそれぞれクロック信号に同期して、パルス
信号毎にその立ち上がりエッジ検出信号および立ち下が
りエッジ検出信号をそれぞれ出力する。例えば、任意の
１つの伝搬信号に対して、その立ち上がり遷移時間を抽
出したパルス幅Ｔm のパルス信号、およびその立ち下が
り遷移時間を抽出したパルス幅Ｔm のパルス信号の２つ
の信号があり、それぞれのパルス信号毎に立ち上がりエ
ッジ検出信号および立ち下がりエッジ検出信号が得られ
る。
【００７０】これら立ち上がりおよび立ち下がりの２つ
のエッジ検出信号のうち、立ち上がりエッジ検出信号に
よりカウンタ部２３３はカウンタ値を初期化されるとと
もに、クロック信号のカウントを開始する。このカウン
ト値を入力とするデコーダ２３４は、立ち下がりエッジ
検出信号によりカウンタ値を取り込むことにより、パル
ス信号Ｔm のパルス幅のカウント値を得る。このカウン
ト値のデコードを行うことによって、カウント値に対応
するパルス信号の幅を０，……，ｍのいずれかのデータ
へと変換する。
のエッジ検出信号のうち、立ち上がりエッジ検出信号に
よりカウンタ部２３３はカウンタ値を初期化されるとと
もに、クロック信号のカウントを開始する。このカウン
ト値を入力とするデコーダ２３４は、立ち下がりエッジ
検出信号によりカウンタ値を取り込むことにより、パル
ス信号Ｔm のパルス幅のカウント値を得る。このカウン
ト値のデコードを行うことによって、カウント値に対応
するパルス信号の幅を０，……，ｍのいずれかのデータ
へと変換する。
【００７１】伝送路である信号配線を抵抗を介して電源
電位にプルアップし、ドライバ側の出力段としてドレイ
ン電極を伝送路である信号配線に、ソース電極を接地電
位に接続したトランジスタを用い、情報を伝達する伝搬
信号の状態遷移を伝搬信号の立ち下がりのみで行っても
よい。
電位にプルアップし、ドライバ側の出力段としてドレイ
ン電極を伝送路である信号配線に、ソース電極を接地電
位に接続したトランジスタを用い、情報を伝達する伝搬
信号の状態遷移を伝搬信号の立ち下がりのみで行っても
よい。
【００７２】しかし、この場合においては、ドライバ側
で行う伝搬信号の状態遷移はｎ回であるが、実際に伝搬
信号が行う状態遷移は立ち上がり時および立ち下がり時
の２ｎ回である。つまり、ドライバ側では、プルダウン
操作のみ行うので、ｎ回のプルダウン操作になるが、ド
ライバがプルダウンを終了し、伝送線の駆動を止めたと
きに、抵抗からのプルアップが行われる。ドライバのｎ
回のプルダウンと抵抗のｎ回のプルアップを合計して２
ｎ回の状態遷移が起こることになる。
で行う伝搬信号の状態遷移はｎ回であるが、実際に伝搬
信号が行う状態遷移は立ち上がり時および立ち下がり時
の２ｎ回である。つまり、ドライバ側では、プルダウン
操作のみ行うので、ｎ回のプルダウン操作になるが、ド
ライバがプルダウンを終了し、伝送線の駆動を止めたと
きに、抵抗からのプルアップが行われる。ドライバのｎ
回のプルダウンと抵抗のｎ回のプルアップを合計して２
ｎ回の状態遷移が起こることになる。
【００７３】
【発明の効果】伝搬信号が論理レベルの一方レベルから
他方レベルへの状態遷移時間を伝送データ値に対応させ
て伝搬信号を送信するドライバ手段と、入力された伝搬
信号の状態遷移時間をパルス信号幅に変換し、このパル
ス信号幅の違いを伝送データ値に割り当てて送信元の伝
送データを再生するレシーバ手段とを用いるとともに、
データ値が多値論理であって、かつこれらの多値論理デ
ータがパルス信号幅に対応するので、クロック信号を伝
送する必要が無く、クロック信号の伝送のための配線を
削減できる。
他方レベルへの状態遷移時間を伝送データ値に対応させ
て伝搬信号を送信するドライバ手段と、入力された伝搬
信号の状態遷移時間をパルス信号幅に変換し、このパル
ス信号幅の違いを伝送データ値に割り当てて送信元の伝
送データを再生するレシーバ手段とを用いるとともに、
データ値が多値論理であって、かつこれらの多値論理デ
ータがパルス信号幅に対応するので、クロック信号を伝
送する必要が無く、クロック信号の伝送のための配線を
削減できる。
【００７４】また、伝送データに状態遷移時間を対応さ
せて伝搬信号を生成するため、伝送データがデータ長ｎ
である場合には、伝搬信号の状態遷移は従来の半分のｎ
回でよい。
せて伝搬信号を生成するため、伝送データがデータ長ｎ
である場合には、伝搬信号の状態遷移は従来の半分のｎ
回でよい。
【００７５】さらに、伝搬信号の状態遷移から伝送デー
タの再生を行うため、不定期に伝搬信号の送出が行われ
ても、冗長な伝搬信号は不要である。
タの再生を行うため、不定期に伝搬信号の送出が行われ
ても、冗長な伝搬信号は不要である。
【００７６】受信側で伝搬信号に位相同期したクロック
を生成する手段が必要でないため、受信側の回路を簡略
化できる。
を生成する手段が必要でないため、受信側の回路を簡略
化できる。
【図１】本発明の第１の実施の形態の構成を示すブロッ
ク図である。
ク図である。
【図２】図１の構成に用いるドライバ回路部の構成を示
す図である。
す図である。
【図３】図１の構成に用いるレシーバ回路部の構成を示
す図である。
す図である。
【図４】第１の実施の形態の動作説明用のタイミングチ
ャートである。
ャートである。
【図５】図２のドライバ回路部の動作説明用タイミング
チャートである。
チャートである。
【図６】図３のレシーバ回路部の動作説明用タイミング
チャートである。
チャートである。
【図７】第１の実施の形態の変形例に含まれるレシーバ
回路部２の変形例の具体的な構成例を示した図である。
回路部２の変形例の具体的な構成例を示した図である。
【図８】従来の伝送方式におけるインタフェース回路の
一例を示す概略図である。
一例を示す概略図である。
【図９】（ａ）従来の伝送方式における他のインタフェ
ース回路の一例を示す概略図である。 （ｂ）スクランブル変換における変換回路部、逆変換回
路部の一例を示す概略図である。
ース回路の一例を示す概略図である。 （ｂ）スクランブル変換における変換回路部、逆変換回
路部の一例を示す概略図である。
【図１０】（ａ）従来のインタフェース回路のさらに他
の一例を示す概略図である。 （ｂ）その動作説明用タイミングチャートである。
の一例を示す概略図である。 （ｂ）その動作説明用タイミングチャートである。
１ ドライバ部 ２ レシーバ部 １１ コントロール部 １２ 駆動部 ２１ パルス生成部 ２２，２３ データ判定部 ８１ 送信側 ８２ 受信側 ９１，１０１ 変換部 ９１ａ 疑似ランダムパターン発生部 ９２ 逆変換部 ９３ クロック再生部 １０２，Ｄ0 ，Ｄ1 ，……，Ｄm-1 遅延素子部 １０３，ＦＦ0 ，ＦＦ0 ，ＦＦ1 ，……，ＦＦm-1
フリップフロップ ２１１ インバータＡ ２１２ インバータＢ ２１３，９２ｂ ＥＸ−ＯＲ ２２１，２３４ デコーダ ２３１ 立ち上がりエッジ検出部 ２３２ 立ち下がりエッジ検出部 ２３３ カウンタ Ｎ0 ，ＮＤ0 ，……，ＮL-1 ｎＭＯＳトランジスタ Ｐ0，Ｐ1 ……，ＰL-1 ｐＭＯＳトランジスタ ＳＰ0 ，ＳＰ1 ，……，ＳＰL-1 ，ＳＮ0 ，ＳＮ1 ，…
…，ＳＮL-1 コントロール信号
フリップフロップ ２１１ インバータＡ ２１２ インバータＢ ２１３，９２ｂ ＥＸ−ＯＲ ２２１，２３４ デコーダ ２３１ 立ち上がりエッジ検出部 ２３２ 立ち下がりエッジ検出部 ２３３ カウンタ Ｎ0 ，ＮＤ0 ，……，ＮL-1 ｎＭＯＳトランジスタ Ｐ0，Ｐ1 ……，ＰL-1 ｐＭＯＳトランジスタ ＳＰ0 ，ＳＰ1 ，……，ＳＰL-1 ，ＳＮ0 ，ＳＮ1 ，…
…，ＳＮL-1 コントロール信号
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−183159（ＪＰ，Ａ) 特開 昭49−11054（ＪＰ，Ａ) 特開 昭48−52164（ＪＰ，Ａ) 特開 昭50−59018（ＪＰ，Ａ) 特開 平９−36922（ＪＰ，Ａ) 特公 昭36−7105（ＪＰ，Ｂ１)
Claims (9)
- 【請求項１】 クロック信号は伝送せずデータのみを伝
送し、かつ、データ伝送の所要がある場合にのみ信号の
送出を行う非同期のインタフェース回路において、 伝搬信号の論理レベルが一方レベルから他方レベルへ遷
移するときの状態遷移時間を、０からｍ（ｍは１以上の
整数）までの合計ｍ＋１個の多値を取り得る伝送データ
に対してそれぞれ異なる前記状態遷移時間をもつ前記伝
搬信号に変換する手段としてそれぞれ駆動能力の異な
る、０からｍまでの合計ｍ＋１個の合成出力を送出する
駆動手段を備えたドライバ手段を送信側に有し、前記送
信側から伝送された前記伝搬信号を受ける受信側は、前
記伝搬信号の前記状態遷移時間の取り得るｍ＋１個の状
態にそれぞれ対応した第１から第ｍ＋１の合計ｍ＋１個
のパルス幅をもつパルス信号を生成するレシーバ手段を
有することを特徴とするインタフェース回路。 - 【請求項２】 前記ドライバ手段は、前記伝搬信号の立
ち上がり時間と立ち下がり時間とが等しくなるように駆
動能力が制御される請求項１記載のインタフェース回
路。 - 【請求項３】 前記ドライバ手段は前記駆動能力のそれ
ぞれ異なる複数の駆動手段を有し、前記立ち上がり時間
および前記立ち下がり時間が等しくなる前記駆動能力
は、前記伝送データ値に対応してあらかじめ定めた所定
のコントロール信号に応答して前記駆動手段の組み合わ
せが決定される請求項２記載のインタフェース回路。 - 【請求項４】 前記ドライバ手段は、第１のクロック信
号および前記伝送データから前記コントロール信号を生
成するコントロール部と、電源電位および接地電位間に
ｐチャネル型ＭＯＳトランジスタおよびｎチャネル型Ｍ
ＯＳトランジスタが直列接続された複数個の駆動部とを
有し、前記トランジスタ相互の直列接続点を互いに共通
接続してドライバ出力端とすると共に、前記ｐチャネル
型ＭＯＳトランジスタおよびｎチャネル型ＭＯＳトラン
ジスタのゲート電極に前記伝送データ値に対応した前記
コントロール信号がそれぞれ供給される構成とする請求
項３記載のインタフェース回路。 - 【請求項５】 前記レシーバ手段は、０からｍ（ｍは１
以上の整数）までの合計ｍ＋１個の多値を取り得るシリ
アルな伝送データに対してそれぞれ異なる前記状態遷移
時間をもつ前記伝搬信号を入力し、その伝搬信号それぞ
れの立ち上がりおよび立ち下がり時の前記状態遷移時間
をパルス幅として生成するパルス生成手段と、生成され
た前記ｍ＋１個の多値の信号毎にそれぞれのパルス幅以
上のパルス幅の信号に対して論理レベルのハイレベルと
なるとともに、そのハイレベルを保持することにより各
パルス幅毎に振り分けるパルス幅分離手段と、これらパ
ルス幅分離手段それぞれの保持出力を前記伝送データ値
に変換するデコード手段とからなるデータ判定手段とを
有する請求項４記載のインタフェース回路。 - 【請求項６】 前記レシーバ手段は、前記伝搬信号の電
源電位に近いレベルを論理しきい値として入力する第１
のインバータと前記伝搬信号の接地電位に近い電圧を論
理しきい値とする第２のインバータとを有し、これらイ
ンバータの出力端が排他的論路和回路部の２入力端にそ
れぞれ接続され前記排他的論路和回路部から前記パルス
信号を出力するパルス生成部と、前記パルス信号をパル
ス幅毎に所定時間遅らせる複数の遅延素子部と、これら
の遅延素子部の出力がそれぞれ対応するクロック端子に
入力され、データ入力端子には前記パルス信号がそれぞ
れパルス幅毎に入力される複数のフリップフロップとを
有し、これらフリップフロップの出力をデコーダで前記
伝送データ値に変換するデータ判定部とから構成する請
求項５記載のインタフェース回路。 - 【請求項７】 前記遅延手段の出力がデータ入力端子に
入力され、クロック端子には前記パルス信号がそれぞれ
パルス幅毎に入力される請求項６記載のインタフェース
回路。 - 【請求項８】 クロック信号は伝送せずデータのみを伝
送し、かつ、データ伝送の所要がある場合にのみ信号の
送出を行う非同期のインタフェース回路であって、論理
レベルの一方レベルから他方レベルへ変化する伝搬信号
の状態遷移時間を伝送データ値に対応させて伝送路へ送
出するドライバ手段と、受信した前記伝搬信号の前記状
態遷移時間をパルス信号幅に変換し、このパルス信号幅
の違いを前記伝送データ値に割り当てて送信元の前記伝
送データ値を再生するレシーバ手段とを有し、前記伝送
データ値が多値論理であって、かつこれらの多値論理デ
ータが前記パルス信号幅に対応するインタフェース回路
において、 前記データ判定手段は、第２のクロックによって動作す
るカウント手段と前記パルス信号の立ち上がりエッジ検
出手段と立ち下がりエッジ検出手段とを有し、これら立
ち上がりおよび立ち下がりの２つのエッジ検出信号のう
ち、立ち上がりエッジ検出信号により前記カウント手段
を初期化するとともに前記第２のクロック信号をカウン
トし、このカウント値を前記デコード手段が前記立ち下
がりエッジ検出信号により取り込み、かつ前記カウント
値に対応する前記パルス信号の幅を前記伝送データのい
ずれかへデコード変換することを特徴とするインタフェ
ース回路。 - 【請求項９】 前記データ判定手段は、前記パルス信号
の立ち上がりエッジを抽出する立ち上がりエッジ検出部
と前記パルス信号の立ち下がりエッジを抽出する立ち下
がりエッジ検出部と前記第２のクロック信号をカウント
するカウンタと前記パルス信号の幅を前記伝送データの
いずれかに変換するデコーダとを備え、前記立ち上がり
エッジ検出部および前記立ち下がりエッジ検出部のうち
立ち上がりエッジ検出部の出力端はカウンタのクリア端
子に接続され、このカウンタの出力端と前記立ち下がり
エッジ検出部の出力端とが前記デコーダの対応する入力
端にそれぞれ接続され、これら立ち上がりおよび立ち下
がりエッジ検出部と前記カウンタとには前記第２のクロ
ック信号がそれぞれ共通に供給されるとともに、前記デ
コーダの出力端から前記伝送データに対応する受信デー
タを取り出す構成とする請求項８記載のインタフェース
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9204879A JP3022816B2 (ja) | 1997-07-30 | 1997-07-30 | インタフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9204879A JP3022816B2 (ja) | 1997-07-30 | 1997-07-30 | インタフェース回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1155353A JPH1155353A (ja) | 1999-02-26 |
| JP3022816B2 true JP3022816B2 (ja) | 2000-03-21 |
Family
ID=16497918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9204879A Expired - Fee Related JP3022816B2 (ja) | 1997-07-30 | 1997-07-30 | インタフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3022816B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102322275B1 (ko) * | 2021-04-15 | 2021-11-05 | 주식회사 유니테크 | 파이프 접합방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007104106A (ja) | 2005-09-30 | 2007-04-19 | Toshiba Corp | 送受信装置 |
-
1997
- 1997-07-30 JP JP9204879A patent/JP3022816B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102322275B1 (ko) * | 2021-04-15 | 2021-11-05 | 주식회사 유니테크 | 파이프 접합방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1155353A (ja) | 1999-02-26 |
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Legal Events
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|---|---|---|---|
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