KR100678332B1 - 데이터 종속 구동 강도 제어 로직을 구비한 버스 드라이버 - Google Patents

Abstract

데이터 신호를 소정의 비트 속도로 통신 버스(10)를 통해 전송하기 위한 송수신기 회로는 송신기(4)를 포함한다. 데이터 신호는 제1 및 제2 논리 레벨을 가진 디지털 신호이다. 송신기(4)는 데이터 신호를 수신 및 변경하여, 변경된 데이터 신호를 통신 버스(10)에 공급한다. 송신기는 구동 회로(7)와 출력 회로(6)를 포함한다. 구동 회로(7)는 데이터 신호와 클록 신호를 수신하여, 데이터 신호의 논리 레벨에 종속되는 제어 신호들을 발생시킨다. 제어 신호들은 데이터 신호가 동일 논리 레벨의 연속한 비트들일 때에 순차적으로 발생된다. 출력 회로(6)는 제어 신호들과 상기 데이터 신호를 수신하여, 데이터 신호에 대응하나 제어 신호들에 의해 결정된 가변 구동 강도를 갖는 출력 신호를 발생시킨다.

송수신기, 통신 버스, 버스 인터페이스 모듈, 구동 회로

Description

데이터 종속 구동 강도 제어 로직을 구비한 버스 드라이버{Bus Driver with Data Dependent Drive Strength Control Logic}

본 발명은 시스템 구성 요소들이 통신 버스를 통해 통신하는 시스템에 관한 것으로, 특히 컴퓨터 시스템용 버스 인터페이스 모듈에 관한 것이다.

전형적인 통신 시스템은 컴퓨터 내에 내부 통신 버스를 통해 통신하는 중앙 처리 장치와 외부 기능 모듈을 포함하고 있다. 다른 예는 외부 통신 버스를 통해 통신하는 적어도 두 개의 컴퓨터를 포함하는 통신 시스템이다. 각 컴퓨터는 하나 또는 그 이상의 주변 장치와 함께 개별적 통신 시스템을 형성하며, 통신 버스를 통해 통신이 이루어진다. 주변 장치는 예컨대 외부 또는 내부 디스크 드라이브, 프린터, 스캐너, 또는 데이터 통신 장치를 포함할 수 있다.

컴퓨터와 주변 장치들은 통신 버스를 통해 통신한다. 통신 버스는 컴퓨터 내의 각종 기능 유니트들을 연결하고 주변 장치를 컴퓨터에 연결하는 도선들의 집합이다. 도선들은 통상적으로 하나의 케이블 속에서 서로 평행하게 또는 기판을 가로질러 신장한다. 기판은 예컨대 반도체 또는 인쇄 회로 기판(PCB)이다. 도선 들은 절연재에 의해서 서로 간에 그리고 도전 기판으로부터 분리되어 있다. 절연재의 두께는 도선과 지지체 간에 그리고 두 개의 인접한 도선들 간에 커패시턴스를 생기게 한다. 이러한 커패시턴스들은 유해 커패시턴스(또는, 기생 케패시턴스(parasitic capacitance))라 하며 일반적으로 버스의 전송 특성에 부정적인 영향을 미친다. 상기 유해 커패시턴스들은 버스를 따라 진행하는 신호들의 전파(propagation) 지연과 도선간 누설을 유발한다.

통신 버스의 일례로서는 소형 컴퓨터 시스템 인터페이스(Small Computer System Interface, 이하 `SCSI`라 함) 표준에 따른 버스를 들 수 있다. SCSI-II는 미국표준협회의 표준(ANSI STD)로서 표준화되어 있다. 상기 SCSI 표준은 하드 디스크, 플로피 디스크, CD-ROM, 프린터, 스캐너, 기타 등등과 같이 컴퓨터 기능의 일부를 수행할 수 있는 장치들과 컴퓨터 간의 시스템-레벨 인터페이싱을 위한 프로세서-독립 표준이다. 상기 SCSI 표준에서는 컴퓨터 버스를 통해 하나의 콘트롤러( 또는 "호스트 어댑터")에 15개 까지의 장치가 접속될 수 있다. SCSI 표준에서는 16 비트 병렬 전송이 가능하며(8 비트 버스) 비동기 모드나 동기 모드 모두에서 동작할 수 있다. 동기 전송 속도는 최대 60 Mbit/s이다. SCSI 접속은 통상적으로 다른 드라이버과는 달리 "싱글-엔디드(single-ended)" 드라이버를 이용한다. 싱글 엔디드 SCSI 접속은 최대 길이 6 미터까지의 케이블을 지원할 수 있다. 다른 SCSI 접속은 최대 25 미터까지의 케이블을 지원할 수 있다. SCSI 버스에 대해 더 자세한 사항은 "SCSI Understanding the Small Computer System Interface"[PTR Prentice Hall, Englewood Cliffs, New Jersey 07632, ISBN 0-13-796855-8]라는 제 목의 책에 기술되어 있다.

각 컴퓨터와 주변 장치들은 정해진 통신 프로토콜에 따라서 컴퓨터들 사이 그리고 컴퓨터와 그 주변 장치들 사이의 통신을 구성하는 인터페이스 모듈들을 포함한다.

인터페이스 모듈은 수신기와 송신기(버스 드라이버)를 구비하여 양방향 데이터 전송을 가능하게 하는 송수신기를 포함한다. 차동 전송(differential tranmission)인 경우에는, "비반전"과 "반전" 또는 "포지티브"와 "네가티브"로 불리는 두 개의 라인이 실제 신호와 잡음을 구별시키는데 이용된다. 송수신기의 버스 드라이버는 디지털 신호를 증폭하는 송신 증폭기를 포함하고, 수신기는 수신된 디지털 신호를 증폭하는 수신 증폭기를 포함한다.

많은 응용에 있어서, 디지털 신호는 버스 드라이버에 입력되기 전에 실행 길이(RUN-length) 인코딩되어 연속한 논리 "하이"와 "로우"의 최대수가 제한된다. 그러나 SCSI를 이용하는 응용들에서는 그와 같은 디지털 신호의 인코딩이 허용되지 않는다. 이러한 응용들에서 무조건 데이터(unconditioned data)가 버스에 입력된다. 따라서, SCSI 상의 데이터 라인은 장기간 동안 변하지 않을 수 있다. 정상적인 조건 하에서는, 디지털 신호가 인코딩되지 않아야 한다는 제한과 기생 커패시턴스의 조합이 수신기의 포화를 유발할 수 있다. 상기 수신기의 포화는 수신기 응답을 느리게 하므로 출력 응답의 타이밍 예측이 불가능하게 된다.

따라서, 수신기의 포화를 막기 위하여 SCSI에 따라서 통신 버스를 통한 데이터 통신을 개선 할 필요가 있다.

결국, 본 발명의 주된 목적은 소정의 비트 속도로 통신 버스를 통해 데이터 신호를 전송하기 위한 송수신기 회로를 제공하는 것이다. 데이터 신호는 제1 및 제2 논리 레벨을 갖는 디지털 신호이다. 송수신기는 데이터 신호를 수신하여 변경하고 그 변경된 데이터 신호를 통신 버스에 공급하는 송신기이다. 송신기는 구동 회로와 출력 회로를 포함한다. 구동 회로는 데이터 신호와 클록(시간 기준) 신호를 수신하여 데이터 신호의 논리 레벨에 종속되는 제어 신호들을 발생시킨다. 데이터 신호가 동일한 논리 레벨의 연속한 비트들일 때에 제어 신호들은 직렬로 발생된다. 출력 회로는 제어 신호들과 데이터 신호를 수신하여 데이터 신호에 대응하나 제어 신호들에 의해 결정된 가변 구동 강도를 갖는 출력 신호를 발생시킨다.

본 발명의 다른 목적은 소정의 비트 속도로 통신 버스를 통해 제1 및 제2 논리 레벨을 갖는 데이터 신호를 전송하기 위한 버스 드라이버 인터페이스 모듈을 제공하는 것이다. 버스 드라이버 인터페이스 모듈은 데이터 신호를 수신하여 변경하고 그 변경된 데이터 신호를 통신 버스에 공급하도록 구성된 송신기를 포함한다. 송신기는 구동 회로와 출력 회로를 포함한다. 구동 회로는 데이터 신호와 클록 신호를 수신하여 데이터 신호의 논리 레벨에 종속되는 제어 신호들을 발생시킨다. 데이터 신호가 동일한 논리 레벨의 연속한 비트들일 때에 제어 신호들은 순차적으로 발생된다. 출력 회로는 제어 신호들과 데이터 신호를 수신하여 데이터 신호에 대응하나 제어 신호들에 의해 결정된 가변 구동 강도를 갖는 출력 신호를 발생시킨 다.

본 발명의 또 다른 목적은 데이터를 전송하기 위한 회로를 제공하는 것이다. 이 회로는 구동 회로와 출력 회로를 포함한다. 구동 회로는 제1 및 제2 논리 레벨을 갖는 데이터 신호를 수신하여 데이터 신호의 논리 레벨에 종속되는 제어 신호들을 발생시킨다. 데이터 신호가 동일한 논리 레벨의 연속한 비트들일 때에 제어 신호들은 순차적으로 발생된다. 출력 회로는 제어 신호들과 데이터 신호를 수신하여 데이터 신호에 대응하나 제어 신호들에 의해 결정된 가변 구동 강도를 갖는 출력 신호를 발생시킨다.

본 발명의 또 다른 목적은 양상은 데이터 신호에 종속적인 구동 강도를 갖고서 통신 버스를 구동하기 위한 방법을 제공하는 것이다. 데이터 신호는 제1 및 제2 논리 레벨을 갖는다. 데이터 신호는 구동 회로에 공급되며, 제어 신호들은 데이터 신호가 동일한 논리 레벨의 연속한 비트들일 때에 제어 신호들은 순차적으로 발생된다. 데이터 신호와 이 순차 발생된 제어 신호들은 데이터 신호에 대응하나 이 순차 발생된 제어 신호들에 의해 결정된 구동 강도를 갖는 출력 신호를 발생시키는 출력 회로에 공급된다.

일 실시예에서, 제1 제어 신호는 데이터 신호가 동일한 논리 레벨의 2개의 연속한 비트들일 때에 발생된다. 제2 제어 신호는 데이터 신호가 동일한 논리 레벨의 3개의 연속한 비트들일 때에 발생된다. 제3 제어 신호는 데이터 신호가 동일한 논리 레벨의 4개의 연속한 비트들일 때에 발생된다. 데이터 신호의 논리 레벨의 변화에 따라서 통신 버스는 최대 구동 강도를 갖고서 구동된다. 구동 강도는 데이터 신호가 동일한 논리 레벨의 연속한 비트들일 때에 제어 신호들에 의해서 순차적으로 감소된다.

본 발명의 상술한 특징과 기타 다른 특징은 버스 드라이버의 바람직한 실시예의 도면을 참조로 설명된다. 도면에서 동일 구성 요소는 동일 도면 부호를 갖는다. 설명된 실시예는 본 발명을 설명하기 위한 것이지만 이에 한정되는 것은 아니다.

도 1은 전형적인 통신 시스템의 개략 블록도이고;

도 2는 버스 드라이버의 개략 블록도이며;

도 3은 영교차 오프셋이 있는 디지털 신호를 도시한 도면이고;

도 4는 영교차 오프셋이 없는 디지털 신호를 도시한 도면이며;

도 5는 구동 강도 로직의 개략적 실시예를 도시한 도면이고;

도 6은 도 5에 도시된 구동 강도 로직에 포함된 트랜지스터 회로의 실시예를 도시한 도면이며,

도 7은 도 5에 도시된 구동 강도 로직에 포함된 구동 회로의 실시예를 도시한 도면이고;

도 8은 서브회로의 예시적인 실시예를 가진 구동 회로도이며; 및,

도 9는 구동 강도 회로의 타이밍도이다.

도 1은 통신 버스(10)를 통해 상호접속된 2개의 시스템 구성 요소(1, 2)를 포함하는 전형적인 통신 시스템의 단순화된 블록도를 도시한 것이다. 이후로는 통신 버스(10)를 총괄하여 버스(10)라고 한다. 시스템 구성 요소(1)는 시스템 구성 요소(2)인 주변 장치가 버스(10)를 통해 접속되는 컴퓨터라고 생각할 수 있다. 도 1에 도시된 바와 같이, 몇 개의 시스템 구성 요소(1)와 몇 개의 주변 장치(2)가 버스(10)에 접속될 수 있다. 주변 장치(2)는 컴퓨터(1)에 접속될 수 있는 외부 디스크 드라이브, 프린터, 스캐너, 데이터 통신 장치 또는 기타 다른 장치가 될 수 있다. 도 1에는 도시되어 있지는 않지만, 하나 이상의 주변 장치가 버스(10)를 통해 컴퓨터(1)에 접속될 수 있다.

다른 실시예에서, 시스템 구성요소(2)는 컴퓨터이고 시스템 구성요소(1)은 주변 장치이다. 또한, 시스템 구성요소(1 또는 2)는 메모리와 하드 디스크 같은 내부 기능 모듈에 접속된 중앙 처리 장치(CPU)일 수 있다. CPU와 하드 디스크는 내부 버스를 통해 통신한다. 내부 버스는 케이블 버스나 인쇄 회로 기판(PCB) 상의 버스로서 구현될 수 있다.

이하에서 본 발명의 예시적인 실시예를 버스(10)를 통해 접속된 컴퓨터(1)와 하나의 주변 장치(2)를 포함하는 통신 시스템을 참조로 설명한다. 컴퓨터(1)와 주변 장치(2)는 예컨대 소형 컴퓨터 시스템 인터페이스(SCSI) 표준에 따른 버스인 버스(10)를 통해 통신한다. 본 기술 분야의 통상의 전문가라면 버스(10)는 시스템 구성요소들(1, 2) 간의 통신을 가능하게 하는 기타 다른 명세나 표준에 따라서도 구성될 수 있음을 잘 이해할 것이다.

SCSI 명세는 54개의 라인으로 구성되어 싱글 엔디드와 저전압 차동(low-voltage differential)이라고 하는 두 가지 전기적 사양에서 양방향 데이터 전송을 지원한다. 싱글 엔디드 버전은 공통 접지를 기준으로 하여 각 신호에 하나의 라인을 이용한다. 저전압 차동 버전은 실제 신호와 잡음을 구별하기 위하여 때로는 "비반전"과 "반전"이라고 불리고 때로는 "포지티브"와 "네가티브"라 불리며 "+"와 "-"로 각각 표시된 한쌍의 라인을 이용한다. 이 저전압 차동 버전에서는, 각 신호 드라이버는 두 개의 출력을 가지며, 각 신호 수신기는 두 개의 입력을 갖는다.

컴퓨터(1)와 주변 장치(2)는 특히 통신 프로토콜에 따른 컴퓨터(1)와 주변 장치(2) 간 통신을 구성, 모니터, 및 제어하는 (버스 드라이버) 인터페이스 모듈들을 포함한다, 통신 프로토콜은 데이터 전송의 데이터의 타이밍, 제어, 포맷팅과 표현에 관한 기능들을 포함한다. 인터페이스 모듈들 각각은 컴퓨터(1)와 주변 장치(2) 내에 버스(10)를 종단시키는 송수신기들을 포함한다.

컴퓨터(1)와 주변 장치(1,2)의 송수신기들은 실질적으로 동일하므로 이후로는 컴퓨터(1)의 단 하나의 송수신기에 대해서만 설명한다. 송수신기(4)는 이후로는 버스 드라이버라고 한다. 버스 드라이버(4)는 증폭기(6)와 구동 강도 회로(7)를 포함한다. 그러므로 주변 장치(2) 내의 송수신기의 구성요소들에 대해서는 (프라임 부호가 표기된) 도면 부호 3', 4', 6', 7'를 붙인다.

일 실시예에서, 버스 드라이버(4)는 저전압 차동 모드에서 디지털 신호를 전송하도록 구성된다. 디지털 신호는 소정의 비트 속도를 갖고 있으며, 디지털 신호 의 각 비트는 논리 레벨 "하이" 또는 논리 레벨 "로우"를 통해 표현된다. 논리 레벨 하이와 로우는 서로 다른 전압으로서, 예컨대 논리 레벨 하이에는 0.6과 1.9 볼트(V) 사이 범위의 전압이 할당되고, 논리 레벨 로우에는 -0.6과 -1.9 V 사이 범위의 전압이 할당된다. 레벨 하이에서 레벨 로우로의 전환이 일어나면, 이상적으로는 포지티브 신호와 네가티브 신호는 0 볼트 에서 교차한다.

SCSI 표준을 적용하는 시스템이 아닌 통신 시스템에서는 논리 하이가 논리 로우처럼 되도록 디지털 신호는 버스 드라이버(4)에 입력되기 전에 종종 조정된다(즉, 코딩된다). 그러나, SCSI 표준을 적용하는 시스템에서는 그와 같은 디지털 신호의 조정이 가능하지 않다. 이 (SCSI) 시스템에서는 미조정 데이터가 버스(10)에 공급된다. 따라서, 디지털 신호가 몇 개의 연속한 논리 하이나 논리 로우를 포함할 가능성이 크다. 몇 개의 연속한 논리 하이나 로우가 발생하면 어떠한 전이 없이 몇 개의 비트 기간 동안에 동일한 전압이 유지된다.

도 2는 시간 t의 함수로서 예시적인 디지털 신호일부를 도시한 것이다. 이 부분은 3번의 전이(T1, T2, T3)가 발생하는 동안에 약 4개 비트의 기간을 포함한다. 디지털 신호는 포지티브(비반전) 신호(+S1)와 네가티브(반전) 신호(-S1)를 갖는 차동 신호이다. 제1 전이(T1)에서 신호(+S1)는 논리 하이에서 논리 로우로 변하고, 신호(-S1)는 논리 로우에서 논리 하이로 변한다. 양 신호는 영교차라고 하는 0 볼트에서 서로 교차한다. 한 비트의 지속 기간 동안에 신호들(+S1, -S1)은 이상적으로는 예컨대 각각 +1.2 볼트와 -1.2 볼트의 고정 전압에서 유지된다. 그러나, 상술한 바와 같이 버스(10)의 기생 커패시턴스 때문에 버스(10)는 충전된다. 디지털 신호의 예시된 부분에서는 버스(10)는 양의 방향에서 충전된다. 버스(10)는 똑 같이 음의 방향에서 충전될 수 있을 것으로 생각한다. 충전 방향은 버스(10)의 기존의 충전 방향에 따라 달라진다.

양의 방향에서의 버스(10)의 충전 때문에 제1 비트의 끝에서는 논리 하이의 전압이 약간 더 높은(더 많은 양의) 값으로 증가하고, 논리 로우에 대한 전압은 약간 더 낮은(더 많은 음의) 값으로 감소되었다. 제2 전이(T2)가 발생하면, 신호(+S1)는 논리 하이로 복귀하고 신호(-S1)는 논리 로우로 복귀한다. 그러나, 이 신호들(+S1, -S1)에 대한 전압은 드리프트했기 때문에 신호들(+S1, -S1)의 교차는 0 볼트에서 일어나지 않고 약간 더 높은 전압에서 일어난다. 이 전압을 영교차 오프셋이라 한다. 통상적으로는, 전이들이 규칙적으로 발생할 때 이 작은 영교차 오프셋은 평균된다. 도 2에 도시된 바와 같이, 전이들(T1, T2, T3)은 규칙적으로 발생하지 않는다. 이들 동일 논리 레벨의 연속한 비트들은 전이(T2) 후에 발생한다. 이 3개 비트 기간 동안에 버스(10)는 3개 비트 기간 동안에 충전되고 논리 하이와 로우의 전압은 "상방(upwards)"으로 드리프트한다. 이 경우 영교차는 단 1 비트 후보다 실질적으로 더 높다. 상술한 바와 같이, 신호들(+S1, -S1)은 버스(10)를 따라 주변 장치(2)의 수신기(3') 쪽으로 진행한다. 수신기(3')는 입력단으로서 차동 증폭기를 포함한다. 차동 증폭기는 상한 및 하한 레일 전압을 결정하는 공급 전압에 접속된다. 차동 증폭기로의 신호(+S1, -S1) 입력이 상한 및 하한 레일 전압에 의해 정해진 범위 내에 있는 전압을 갖는 한에는 차동 증폭기는 선형 범위에서 동작한다. 즉, 차동 증폭기로부터의 신호 입력은 그 입력 신호에 비 례한다.

도 2에서, 3개 비트 간 중의 버스(10)의 충전은 신호(-S1)를 상방으로 드리프트시키고, 영교차 오프셋이 감소된다. 이들 3개 비트 중에, 예컨대 마지막 비트 중에 신호(-S1)의 전압이 차동 증폭기의 상한 레일 전압을 초과하는 일이 생길 수 있다. 신호(-S1)의 전압이 차동 증폭기의 상한 레일 전압을 초과하면, 차동 증폭기는 포화된다. 포화 시에 차동 증폭기는 입력되는 신호에 느리게 응답하며 유효한 데이터를 출력하지 못하고 데이터는 유실될 수 있다. 그러나, 데이터 유실은 전송 속도를 제한하며 데이터의 재전송을 필요로 하므로 바람직하지 못하다.

도 3은 도 2에 대응하는 것으로, 신호들(+S1, -S1)의 4개 비트 및 3개 전이(T1, T2, T3)를 도시한 것이다. 그러나, 도 3은 본 발명에 따라서 버스 드라이버(4)에 의해 발생된 신호들(+S1, -S1)을 도시한 것이다. 버스 드라이버(4)는 신호들(+S1, -S1)의 드리프트를 중화시키도록 구성된 것인데, 이에 대해서는 후술한다. 전이(T1, T2) 후에 버스 드라이버(4)는 구동 전류(구동 강도)를 증가시키고, 신호들(+S1, -S1)은 전이(T1, T2) 후에 전압을 증가시켰다. 예컨대, 전이(T2) 후에 구동 강도는 증가되나, 약 2-3 비트의 기간 내에 전압은 그 정상 상태값으로 복귀한다.

일 실시예에서, 버스 드라이버(4)는 데이터 신호가 동일 논리 레벨의 두 개의 연속한 비트를 가질 때는 제1 제어 신호를, 데이터 신호가 동일 논리 레벨의 세 개의 연속한 비트를 가질 때에는 제2 제어 신호를 발생시킨다. 버스 드라이버(4)는 데이터 신호가 동일 논리 레벨의 네 개의 연속한 비트를 가질 때에는 제3 제어 신호를 발생시킨다. 데이터 신호의 논리 레벨의 변화(T1, T2)에 따라서 버스(10)는 최대 구동 강도로 구동된다. 구동 강도는 데이터 신호가 동일 논리 레벨의 연속한 비트들일 때에 제어 신호에 의해 순차적으로 감소된다.

버스 드라이버(4)는 3개 이상의 제어 신호를 발생하도록 구성될 수 있다. 이것은 데이터 신호가 동일 논리 레벨의 4개 이상의 연속한 비트를 갖는 것으로 예상될 때에 바람직한 것일 수 있다.

도 4는 버스 드라이버(4)의 실시예를 도시한 것이다. 버스 드라이버(4)는 구동 강도 회로(7)와 차동 증폭기(6)를 포함한다. 구동 강도 회로(7)는 데이터 신호(D), 클록 신호(CLK), 및 제어 신호(CTRL)를 수신하도록 구성된다. 구동 강도 회로(7)는 데이터 신호(D)를 차동 증폭기(6)로의 입력인 차동 신호(+SIG, -SIG)로 변환시킨다. 차동 증폭기(6)는 이들 신호(+SIG, -SIG)을 증폭하여 버스(10)에 공급되는 신호들(+S1, -S1)를 출력한다.

도 5는 구동 강도 회로(7)의 개략적 실시예를 도시한 것이다. 구동 강도 회로(7)는 구동 회로(12), 신호(+SIG)를 출력하는 트랜지스터 회로(14), 및 신호(-SIG)를 출력하는 트랜지스터 회로(16)를 포함한다. 트랜지스터 회로들(14, 16)은 구동 강도 회로(7)의 출력 회로를 구성한다. 구동 회로(12)와 트랜지스터 회로들(14, 16)은 인버터(20)와 OR 게이트 및 AND 게이트와 같은 논리 게이트를 포함하는 회로망을 통해 상호접속된다. 도 6 및 7은 각각 트랜지스터 회로들(14, 16)과 구동 회로의 상세를 도시한 것이다.

구동 회로(12)는 클록 신호(CLK)와 데이터 신호(D)를 수신하여 3개의 신호(RED_1, RED_2, RED_3)("RED"는 "reduce(감소)"의 줄임말)를 출력한다. 3개의 OR 게이트(22, 24, 26)는 구동 회로(12)와 트랜지스터 회로(14) 사이에 상호접속된다. OR 게이트(22)는 신호(RED_1)와 데이터 신호(D)를 수신하여 트랜지스터 회로(14)로의 입력인 신호(A)를 출력한다. OR 게이트(24)는 신호(RED_2)와 데이터 신호(D)를 수신하여 트랜지스터 회로(14)로의 입력인 신호(B)를 출력한다. OR 게이트(26)는 신호(RED_3)와 데이터 신호(D)를 수신하여 트랜지스터 회로(14)로의 입력인 신호(C)를 출력한다. 그 밖에도 트랜지스터 회로(14)는 데이터 신호(D)를 수신한다.

또한, 3개의 AND 게이트(28, 30, 32)가 트랜지스터 회로(14)에 접속된다. 설명된 실시예에서 각 AND 게이트(28, 30, 32)는 하나의 반전 입력을 갖는다. AND 게이트(28)는 비반전 입력에서는 데이터 신호(D)를 수신하고 반전 입력에서는 신호(RED_1)을 수신한다. AND 게이트(28)는 신호(A')를 출력한다. AND 게이트(30)는 비반전 입력에서는 데이터 신호(D)를 수신하고 반전 입력에서는 신호(RED_2)을 수신한다. AND 게이트(30)는 신호(B')를 출력한다. AND 게이트(32)는 비반전 입력에서는 데이터 신호(D')를 수신하고 반전 입력에서는 신호(RED_3)을 수신한다. AND 게이트(32)는 신호(C')를 출력한다.

트랜지스터 회로(16)도 유사하게 접속된다. 인버터(20)는 반전 데이터 신호(D')를 트랜지스터 회로(16)에 공급하도록 접속된다. 3개의 OR 게이트(34, 36, 38)는 구동 회로(12)와 트랜지스터 회로(16) 사이에 상호접속된다. OR 게이트(34)는 신호(RED_1)와 반전 데이터 신호(D')를 수신한다. OR 게이트(34)는 트랜지스터 회로(16)으로의 입력인 신호(E)를 출력한다. OR 게이트(36)는 신호(RED_2)와 반전 데이터 신호(D')를 수신한다. OR 게이트(36)는 트랜지스터 회로(16)으로의 입력인 신호(F)를 출력한다. OR 게이트(38)는 신호(RED_3)와 반전 데이터 신호(D')를 수신한다. OR 게이트(38)는 트랜지스터 회로(16)으로의 입력인 신호(G)를 출력한다. 그 밖에도 트랜지스터 회로(16)는 반전 데이터 신호(D')를 수신한다.

또한, 각각 하나의 입력을 갖는 3개의 AND 게이트(40, 42, 44)가 트랜지스터 회로(16)에 접속된다. AND 게이트(40)는 비반전 입력에서는 데이터 신호(D')를 수신하고 반전 입력에서는 신호(RED_1)를 수신한다. AND 게이트(40)는 신호(E')를 출력한다. AND 게이트(42)는 비반전 입력에서는 데이터 신호(D')를 수신하고 반전 입력에서는 신호(RED_2)를 수신한다. AND 게이트(42)는 신호(F')를 출력한다. AND 게이트(44)는 비반전 입력에서는 데이터 신호(D')를 수신하고 반전 입력에서는 신호(RED_3)를 수신한다. AND 게이트(44)는 신호(G')를 출력한다.

트랜지스터 회로들(14, 16)은 입력 신호로서 각각 데이터 신호들(D, D')을 수신한다. 제어 신호들(RED_1, RED_2, RED_3)과 데이터 신호들(D, D')은 동일 논리 레벨의 연속 비트들이 전송되어야 할 때에만 트랜지스터 회로들(14, 16) 각각을 인에이블시킨다. 예컨대, 신호(A)는 데이터 신호(D)와 제어 신호(RED_1)가 로우일 때만 로우이다. 다른 모든 경우에서는 신호(A)는 하이이다. 그에 따라서 신호(A')는 반전 데이터 신호(D')가 하이이고 제어 신호(RED_1)이 로우일때만 하이이다. 다른 모든 경우에는 신호(A')는 로우이다.

구동 강도 회로(7)에 대해 설명된 실시예에서, 구동 회로(12)는 도 9에 도시된 바와 같이 제어 신호들(RED_1, RED_2, RED_3)을 순차적으로 동작시키나(하이로 전환시키고), 제어 신호들(RED_1, RED_2, RED_3)을 동시에 동작 중지시킨다(로우로 전환시킴). 따라서, 신호들(A, B, C)은 순차적으로 동작하고 동시에 동작 중지된다. 나머지 신호들(A'-C', E-G, E'-G')은 그에 대응하여 발생된다.

도 6은 도 5에 도시된 구동 강도 로직에 포함된 트랜지스터 회로(14)의 예시적인 실시예를 도시한 것이다. 트랜지스터 회로(14)는 트랜지스터 회로(16)의 구조와 같은 구조를 갖고 있다. 따라서 도 6에서는 트랜지스터 회로(16)로부터 입력 및 출력된 신호들은 괄호로 표시된다. 트렌지스터 회로(14)는 4개의 병렬 분기로 배열된 p-채널 트랜지스터들(T1, T2, T3, T4)과 n-채널 트랜지스터들(T5, T6, T7, T8)을 포함한다. 본 실시예에서는 특정한 n-채널 및 p-채널 트랜지스터들이 이용되었지만, 트랜지스터 회로(14)는 그 구조를 완전히 반대로 바꿈으로써 또는 다른 트랜지스터를 이용하여서도 구현될 수 있다.

트랜지스터 회로(14)의 각 분기는 p- 채널 트랜지스터(T1-T4)(이하, "트랜지스터"라 함)와 n-채널 트랜지스터(T5-T8)(이하, "트랜지스터"라 함)를 포함하며, 공급 전압(VDD)과 접지에 접속된다. 각 트랜지스터(T1-T8)는 게이트(G), 드레인(D), 및 소오스(S)를 포함하는 3개의 단자를 갖고 있다. p-채널 트랜지스터(T1-T4)는 각자의 게이트(G)에 인가된 전압이 로우("액티브 로우")일 때에 액티브되고, n-채널 트랜지스터(T5-T8)는 각자의 게이트(G)에 인가된 전압이 하이("액티브 하이")일 때에 액티브된다. 트랜지스터(T1-T4)의 소오스(S)와 트랜지 스터(T5-T8)의 드레인(D)은 상호접속되어 신호(+SIG)를 위한 출력(CP)을 구성한다. 트랜지스터(T1-T4)의 드레인(D)은 공급 전압(VDD)에 접속되고, 트랜지스터(T5-T8)의 소오스(S)는 접지에 접속된다.

트랜지스터(T1, T5)의 게이트(G)는 공급 전압(VDD)과 접지 사이에 직렬로 접속된다. 트랜지스터(T1, T5)의 게이트(G)는 데이터 신호를 수신하도록 접속된다. 트랜지스터(T2, T6)로 구성된 분기 내에서 트랜지스터(T2)의 게이트(G)는 신호(A)를 수신하고, 트랜지스터(T6)의 게이트(G)는 신호(A')를 수신한다. 트랜지스터(T3, T7)로 구성된 분기 내에서 트랜지스터(T3)의 게이트(G)는 신호(B)를 수신하고, 트랜지스터(T7)의 게이트(G)는 신호(B')를 수신한다. 트랜지스터(T4, T8)로 구성된 분기 내에서 트랜지스터(T4)의 게이트(G)는 신호(C)를 수신하고, 트랜지스터(T8)의 게이트(G)는 신호(C')를 수신한다.

트랜지스터(T1, T5)는 신호(RED_1, RED_2, RED_3)에 독립적인 바이어스 값을 적어도 갖는 신호(+SIG)를 제어한다. (액티브 로우) 트랜지스터(T2-T4)는 신호(RED_1, RED_2, RED_3) 각각이 로우이고 데이터 라인(D)이 로우일 때 도통된다. (액티브 하이) 트랜지스터(T6-T8)는 신호(RED_1, RED_2, RED_3) 각각이 로우이고 데이터 라인(D)이 하이일 때 도통된다.

데이터 신호(D)의 제1 비트가 하이인 경우, 트랜지스터(T1)는 도통되지 않고, 트랜지스터(T5)는 드레인(D)과 소오스(S) 간에, 따라서 출력(CP)과 접지 간에 소정의 도전성을 갖는다. 그와 동시에, 신호(RED_1, RED_2, RED_3)는 로우이고 신호(A, B, C)는 하이인데, 그 이유는 데이터 신호(D)(하이)는 이러한 환경에서 OR 게이트(22, 24, 26)의 출력을 결정하기 때문이다. (액티브 로우) 트랜지스터(T2-T4)는 도통되지 않는다. 신호(A', B', C')는 하이인데, 그 이유는 이러한 환경에서는 (부정의(negated)) 데이터 신호(D')는 AND 게이트(28, 30, 32)의 출력을 결정하기 때문이다. (액티브 하이) 트랜지스터(T6-T8)는 도통된다.

트랜지스터(T5-T8)와 이들의 도전 경로는 출력(CP)과 접지에 대해 병렬이다. 저항의 병렬 접속에서는 총저항이 각 저항의 최저값보다 작다는 것은 잘 알려져 있다. 이러 조건 하에서 출력(CP)과 접지 간의 총저항은 최저 가능값을 가진다. 따라서 총도전성은 최대이며, 결과적으로 출력(CP)에서 접지로의 싱크 전류는 최대값을 갖는다. 이 싱크 전류의 최대값은 제어 신호(RED_1, RED_2, RED_3)에 의해 변할 수 있다. 예컨대, 제어 신호(RED_1)가 하이로 되자마자 AND 게이트(28)의 입력들은 하이로 되고 신호(A')는 로우가 된다. 로우 신호(A')는 (액티브 하이) 트랜지스터(T6)의 동작을 중지시키므로 출력(CP)과 접지 간의 총저항은 증가하고 그에 따라 도전성이 감소된다. 따라서, 싱크 전류가 감소된다. 마찬가지로 제어 신호(RED_2, RED_3)가 계속적으로 하이가 되면 총저항이 더 증가하여 싱크 전류가 더 감소된다.

데이터 신호(D)가 로우이면, 트랜지스터(T5)는 도통되지 않고 트랜지스터(T1)는 드레인(D)과 소오스(S) 간에, 따라서 공급 전압과 출력(C0) 간에 소정의 도전성을 갖는다. 그와 동시에, 신호(RED_1, RED_2, RED_3)는 로우이고 신호(A, B, C)는 하이인데, 그 이유는 데이터 신호(D)(로우)는 OR 게이트(22, 24, 26)의 출력을 결정하기 때문이다. (액티브 로우) 트랜지스터(T2-T4)는 도통된다. 상술한 바와 같이, 트랜지스터(T1-T4)의 총저항은 신호(RED_1, RED_2, RED_3)가 로우인 한에는 최저이다. 이 낮은 저항은 신호(+SIG)에 비교적 높은 구동 전류를 제공한다. 예컨대, 제어 신호(RED_1)가 하이로 되자마자 트랜지스터(T2)는 동작 중지되고 임피던스는 증가하여 구동 전류가 감소된다. 순차적으로 신호(RED_2, RED_3)이 하이로 될 때에도 구동 전류는 순차적으로 감소된다.

설명된 구동 강도 회로(7)는 짧은 시간내에 원하는 레벨이 확실히 얻어지도록 다수의 구동 트랜지스터를 동시에 턴 온시킴으로써 신호(+SIG)가 원하는 전압이나 전류 레벨로 초기에 구동될 수 있게 한다. 그 후, 데이터 신호(D)가 긴 기간 (예컨대 수 비트) 동안 동일 레벨로 유지되고 있다면 구동 트랜지스터들은 순차적으로 동작 중지되어 장치의 구동 능력을 감소시키므로(예컨대 도전성을 감소시키므로) 신호(+SIG)는 소정의 경계 내에 유지되어 수신 증폭기의 포화를 피하게 된다.

도 7은 도 5에 도시된 구동 강도 로직에 포함된 구동 회로(12)의 예시적인 실시예를 도시한 것이다. 구동 회로(12)는 클록 신호(CLK)와 데이터 신호(D)를 수신하여 구동 회로(12)로부터 출력되는 신호(RED_1, RED_2, RED_3)를 발생시킨다. 구동 회로(12)는 신호(RED_1, RED_2, RED_3)를 출력하는 서브회로(52, 54, 56)와, 이 서브회로(52, 54, 56)에 의해 이용되는 신호들을 발생시키는 서브회로(50, 58, 60, 62)를 포함한다. 서브회로(50-62)의 예시적인 실시예는 도 8에 도시되어 있다.

서브회로(50)는 클록 신호(CLK)와 데이터 신호를 수신한다. 서브회로(50)는 서브회로(52, 58)에 입력되는 신호(Din_1)와 서브회로(58, 60, 62)에 입력되는 인 에이블 신호(ENBL)를 발생시킨다. 서브회로(58)는 신호(Din_1), 데이터 신호(D), 및 인에이블 신호(ENBL)를 수신한다. 서브회로(58)는 서브회로(52)에 입력되는 신호(Din_2)를 발생시킨다.

브회로(52)는 클록 신호(CLK)와 신호(Din_1, Din_2)를 수신한다. 서브회로(52)는 신호(RED_1)와 서브회로(54, 60)에 입력되는 신호(Do_1)를 발생시킨다. 서브회로(60)는 신호(Do_2), 데이터 신호(D), 및 인에이블 신호(ENBL)를 수신한다. 서브회로(60)는 서브회로(54)에 입력되는 신호(Din_3)를 발생시킨다.

서브회로(54)는 클록 신호(CLK)와 신호(Do_2, Din_3)를 수신한다. 서브회로(54)는 신호(RED_2)와 서브회로(56, 62)에 입력되는 신호(Do_3)를 발생시킨다. 서브회로(62)는 신호(Do_3), 데이터 신호(D), 및 인에이블 신호(ENBL)를 수신한다. 서브회로(62)는 서브회로(56)에 입력되는 신호(Din_4)를 발생시킨다. 서브회로(56)는 클록 신호(CLK)와 신호(Do_3, Din_4)를 수신한다. 서브회로(56)는 신호(RED_3)를 발생시킨다.

구동 회로(12)의 일 실시예에서 서브회로(52, 54, 56)에 입력된 클록 신호(CLK)는 서브회로(50)에 입력된 클록 신호(CLK)에 대해 지연될 수 있다. 이 지연은 예컨대 도 8에 도시된 바와 같이 두 개의 직렬 접속된 인버터에 의해 달성될 수 있다.

도 8은 서브회로(50-62)의 예시적인 실시예를 가진 구동 회로(12)를 도시한 것이다. 서브회로(50)는 플립 플롭(70)(예컨대 텍사스 인스트루먼트사에서 입수할 있는 D 플립 플롭 74LS74 같은 것), 배타적 OR(XOR) 게이트(72), 및 인버터(74)를 포함한다. 플립 플롭(70)의 데이터(D) 입력은 데이터 신호(D)를 수신한다. 플립 플롭(70)은 클록 신호(CLK)에 의해 클록된다. 플립 플롭(70)의 출력(Q)은 데이터 신호(D)로부터 도출된 신호(Din_1)를 제공한다. 데이터 신호(D)와 신호(Din_1)는 XOR 게이트(72)로의 입력으로서 제공된다. XOR 게이트(72)의 출력은 인에이블 신호(ENBL)를 출력하는 인버터(74)에 접속된다.

서브회로(54, 56)는 서브회로(50)의 구조와 거의 유사한 구조를 갖고 있으며, 각자의 플립 플롭(76, 82), XOR 게이트(78, 84), 인버터(80, 86)를 포함한다. 서브회로(54)의 플립 플롭(76)은 신호(Din_3)를 수신하며 또 클록 신호(CLK)에 대해 약간 지연된 클록 신호(CLK1)를 수신한다. 지연은 직렬 접속된 두 개의 인버터(122, 124)에 의해 달성된다. 플립 플롭(76)은 신호(Do_3)를 출력하고, 인버터(80)는 신호(RED_2)를 출력한다. 그에 대응하여, 플립 플롭(82)은 신호(Din_4)와 클록 신호(CLK1)를 수신하여 신호(Do_4)를 출력한다. 인버터(86)는 신호(RED_3)를 출력한다.

서브회로(58)는 인버터(94, 96)와 NAND 게이트(98, 100, 102)를 포함한다. 인버터(94)는 데이터 신호(D)를 수신하여 반전 출력을 NAND 게이트(98)의 제1 입력에 공급한다. 인버터(96)는 서브회로(50)로부터 인에이블 신호(ENBL)를 수신하여 반전 출력을 NAND 게이트(98)의 제2 입력에 공급한다. NAND 게이트(98)의 출력은 NAND 게이트(102)의 제1 입력에 접속된다. NAND 게이트(102)의 제2 입력은 NAND 게이트의 출력에 접속된다. NAND 게이트(100)는 그 입력으로서 신호(Din_1)와 인에이블 신호(ENBL)를 수신한다.

서브회로(62)는 서브회로(58)의 구조와 거의 유사한 구조를 갖고 있으나, 인버터(112, 114)와 NAND 게이트(116, 118, 120)를 포함한다. 서브회로(62)는 데이터 신호(D), 인에이블 신호(ENBL), 및 신호(Do_3)를 수신한다. 서브회로(62)는 신호(Din_4)를 출력한다.

서브회로(52)는 예컨대 D 플립 플롭 74LS74, XOR 게이트(90), 및 인버터(92)를 포함하는 플립 플롭(88)을 구비하고 있다. 플립 플롭(88)은 신호(Din_2)를 수신하며 클록 신호(CLK1)에 의해 클록된다. 플립 플롭(88)의 출력(Q)은 XOR 게이트(90)의 제1 입력에 입력되며 서브회로(54, 60)에 공급되는 신호(Do_2)를 제공한다. XOR 게이트(90)의 제2 입력은 신호(Din_1)를 수신한다. XOR 게이트(90)의 출력은 인버터(92)의 입력에 접속된다. 인버터(92)의 출력은 신호(RED_1)이다.

서브회로(60)는 인버터(104)와 NAND 게이트(106, 108, 110)를 포함한다. 인버터(104)의 입력은 인에이블 신호(ENBL)를 수신한다. 인버터(104)의 출력은 NAND 게이트(106)의 제1 입력에 접속된다. NAND 게이트(106)의 제2 입력은 데이터 신호(D)를 수신한다. NAND 게이트(108)는 인에이블 신호(ENBL)와 신호(Do_2)를 수신한다. NAND 게이트(108)의 출력은 NAND 게이트(110)에 접속된다. NAND 게이트(110)는 또한 NAND 게이트(106)로부터의 출력을 수신한다. NAND 게이트(106)는 서브회로(54)에 공급되는 신호(Din_3)를 출력한다.

구동 강도 회로(7)와 이 내부에 포함된 구동 회로(12)의 동작은 구동 회로(12)에 대한 타이밍도를 시간 함수로서 도시한 도 9(도 9A-9N으로 구성)를 참조하면 더욱 잘 이해될 것이다. 이 타이밍도들은 상술한 신호들에 대한 각자의 타 이밍도이다. 신호들은 디지털 신호이다. 각 신호의 두 개 레벨 간의 전이는 상승 에지나 하강 에지에서 일어난다. 도 9A와 9B는 클록 신호(CLK, CLK1)를 도시한 것이다. 도 9C-9F는 신호(Din_1-Din_4)를 도시한 것이다. 도 9G는 인에이블 신호(ENBL)를 도시한 것이다. 도 9H-9J는 신호(Do_2, Do_3, Do_4)를 도시한 것이다. 도 9K-9M은 신호(RED_1, RED_2, RED_3)를 도시한 것이다. 도 9N은 데이터 신호를 도시한 것이다.

이하, 신호들에서 일어나는 여러 가지 전이의 예들에 대해서 설명한다. 도 9에서는 전이들 간의 관계는 화살표로서 표시된다. 데이터 신호(D)와 클록 신호(CLK)는 구동 회로(12) 내의 신호들을 결정하는 외부 신호이다. 일 실시예에서, 클록 신호(CLK, CLK1)는 약 40Mbit/s의 비트 속도를 갖고 있으며, 클록 신호(CLK1)는 클록 신호(CLK)에 비하여 몇 십 나노초가 지연된 신호이다.

도 9N에 도시된 바와 같이, 데이터 신호(D)는 논리 하이(t=T1)로, 논리 로우로 리세트되고(t=T5), 다시 논리 하이로 세트된다(t=T5). 신호(D)는 플립 플롭(70)에 입력된다. 클록 신호(CLK)(도 9B)의 다음 번 상승 에지에서, 플립 플롭(70)의 출력은 신호(Din_1)(참조: 도 9C)와 인에이블 신호(ENBL)(참조: 도 9G)를 발생시키는 논리 하이로 세트된다. 신호(Din_1)가 논리 하이로 세트되는 동시에, 신호(Din_2)는 논리 하이로 변하고(도 9D), 한 클록 사이클 뒤에 신호(Din_3)는 클록 신호(CLK)의 상승 에지에서 논리 하이로 세트된다(참조: 도 9E). 신호(Din_3)가 논리 하이로 세트되고 되고 난 후 한 사이클 뒤에 신호(Din_4)는 클록 신호(CLK)의 상승 에지에서 논리 하이로 세트된다(참조: 도 9F). 데이터 신호(D) 가 논리 로우로 복귀되면(t=T5), 클록 신호(CLK)의 후속 상승 에지에서, 신호(Din_1, Din_2, Din_4)는 논리 로우로 복귀한다. 그러나, 신호(Din_3)는 인에이블 신호(ENBL)가 논리 로우로 복귀할 때에 논리 하이로 복귀한다.

신호(Do_2)는 신호(Din_2)가 논리 하이로 세트된 후 한 사이클 뒤에(t=T2) 논리 하이로 세트된다(참조: 도 9H). 따라서, t=T2에서, 신호(Do_2)의 상승 에지는 신호(RED_1)를 논리 하이로 세트한다(참조: 도 9K). 신호(Do_3)는 신호(Do_3)가 논리 하이로 세트된 후 한 클록 사이클 뒤에(t=T3) 논리 하이로 세트된다. 따라서, t=T3에서, 신호(Do_3)의 상승 에지는 신호(RED_2)를 논리 하이로 세트한다(참조: 도 9L). 마찬가지로, 신호(Do_4)는 신호(Do_4)가 논리 하이로 세트된 후 한 클록 사이클 뒤에(t=T4) 논리 하이로 세트된다. 따라서, t=T4에서, 신호(Do_4)의 상승 에지는 신호(RED_3)를 논리 하이로 세트한다(참조: 도 9M). 그러므로, t=T4에서 모든 신호(RED_1, RED_2, RED_3)가 논리 하이로 세트된다.

본 실시예에서, 데이터 신호(D)는 t=T5에서 논리 하이로 복귀한다. 데이터 신호(D)의 하강 에지는 인에이블 신호(ENBL)와 신호(Din_1)를 논리 로우로 복귀시킨다. 논리 로우에서의 인에이블 신호(ENBL)는 신호(RED_1, RED_2, RED_3)를 다시 논리 로우로 세트시킨다. 따라서, t=T6에서 모든 신호(RED_1, RED_2, RED_3)는 논리 로우로 리세트된다. 물론, 만일 데이터 신호(D)가 그 이외의 클록 사이클 동안에 하이를 유지하였다면, 데이터 신호가 로우로 된 후 까지는 논리 로우로 복귀하지 않을 것이며, 따라서 RED_1, RED_2, RED_3 신호의 리세팅을 지연시킬 것이다.

데이터 신호(D)는 이제 로우이다. 그러나, 클록 신호(CLK)의 다음 번 상승 에지에서는 인에이블 신호(ENBL)는 구동 회로(12)가 다시 인에이블되도록 논리 하이로 복귀한다. 그 후, 신호(RED_1, RED_2, RED_3)는 상술한 바와 같이 순차적으로 논리 하이로 세트되고(t=T7, T8, T9), 그와 동시에 데이터 신호(D)가 논리 하이로 복귀할 때(t=T10) 리세트된다(t=T11). 따라서, 구동 강도 회로(7)는 데이터 신호(D)가 하나 이상의 클록 사이클 동안에 논리 하이나 논리 로우 상태를 유지하고 있을 때 구동 강도를 감소시키도록 동작함을 알 수 있다.

지금까지 특정 실시예를 통해 본 발명을 설명하였지만, 본 기술 분야의 통상의 전문가에게는 자명한 다른 실시예들도 본 발명의 범위에 속한다. 따라서, 본 발명의 범위는 첨부된 청구범위에 의해서 정해지는 것이다.

Claims (23)

1. 데이터 신호 및 클록 신호를 수신할 수 있고, 상기 데이터 신호의 논리 레벨에 종속되어 있는 제어 신호들 중 최소한 제 1 및 제 2 제어 신호를 발생시킬 수 있도록 구성된 회로로서, 상기 데이터 신호가 동일 논리 레벨의 연속한 비트들일 때에 순차적으로 상기 제 1 및 제 2 제어 신호들이 발생되는 구동 회로; 및,

   상기 최소한 제 1 및 제 2 제어 신호들과 상기 데이터 신호를 수신할 수 있고, 상기 데이터 신호에 대응하는 논리 레벨을 가진 출력 신호가 발생할 수 있도록 구성된 회로로서, 상기 출력 신호의 논리 레벨을 유지하는 상태에서 상기 회로가 상기 제 1 제어 신호에 응답하여 구동 강도를 감소시키고, 상기 제 2 제어 신호에 응답하여 구동 강도를 추가로 감소시키는 출력 회로를 포함하여, 데이터 신호를 수신 및 변환하고, 상기 변환된 데이터 신호를 통신 버스에 입력시킬 수 있도록 구비된 송신기를 포함하는, 제 1 및 제 2 논리 레벨을 가진 데이터 신호를 통신 버스를 통해 전송하기 위한 송수신기 회로.
2. 제 1항에 있어서,

   상기 구동 회로는 3개의 제어 신호를 발생시키는 것을 특징으로 하는

   송수신기 회로.
3. 제 2항에 있어서,

   출력 신호는 비반전 신호부와 반전 신호부를 가진 차동 신호이고, 상기 출력 회로는 상기 비반전 신호부를 출력하는 제 1 트랜지스터 회로와 상기 반전 신호부를 출력하는 제 2 트랜지스터 회로를 포함하는 것을 특징으로 하는

   송수신기 회로.
4. 제 3항에 있어서,

   상기 구동 회로와 상기 제 1 및 제 2 트랜지스터 회로 사이에 상호접속된 논리 게이트들을 추가로 포함하여, 상기 논리 게이트들은 상기 트랜지스터 회로들을 상기 데이터 신호들과 상기 제어 신호들에 근거하여 동작시키는 것을 특징으로 하는

   송수신기 회로.
5. 데이터 신호 및 클록 신호를 수신할 수 있고, 상기 데이터 신호의 논리 레벨에 종속되어 있는 세 개의 제어 신호를 발생시킬 수 있도록 구성된 회로로서, 상기 데이터 신호가 동일 논리 레벨의 연속한 비트들일 때에 순차적으로 세 개의 제어 신호들이 발생되는 구동 회로;

   상기 세 개의 제어 신호들과 상기 데이터 신호를 수신할 수 있고, 상기 데이터 신호에 대응하며 상기 세 개의 제어 신호들에 의해 결정된 가변 구동 강도를 갖는 출력 신호를 발생시킬 수 있도록 구성된 회로로서, 상기 출력 신호는 비반전 신호부와 반전 신호부를 가진 차동 신호이고, 상기 회로는 상기 비반전 신호부를 출력하는 제 1 트랜지스터 회로와 상기 반전 신호부를 출력하는 제 2 트랜지스터 회로를 포함하는 것인 출력 회로(이때, 상기 제 1 트랜지스터 회로는 데이터 신호를 위한 제 1 입력, 제 1 상태 신호들을 위한 제 2 입력들, 및 제 1 반전 상태 신호들을 위한 제 3 입력들을 구비하여, 상기 제 1 상태 신호들은 상기 제어 신호들과 상기 데이터 신호에 종속되고, 상기 제 1 반전 상태 신호들은 상기 제어 신호들과 반전 데이터 신호에 종속되며; 및, 상기 제 2 트랜지스터 회로는 반전 데이터 신호를 위한 제 4 입력, 제 2 상태 신호들을 위한 제 5 입력들, 및 제 2 반전 상태 신호들을 위한 제 6 입력들을 구비하고, 상기 제 2 상태 신호들은 상기 제어 신호들과 상기 반전 데이터 신호에 종속되며, 상기 제 2 반전 상태 신호들은 상기 제어 신호들과 데이터 신호에 종속된다); 및,

   상기 구동 회로와 상기 제 1 및 제 2 트랜지스터 회로 사이에 상호접속되어 있고, 상기 트랜지스터 회로들을 상기 데이터 신호들과 상기 제어 신호들에 근거하여 동작시키는 논리 게이트를 포함하여, 데이터 신호를 수신 및 변환하고, 상기 변환된 데이터 신호를 통신 버스에 입력시킬 수 있도록 구비된 송신기를 포함하는, 제 1 및 제 2 논리 레벨을 가진 데이터 신호를 통신 버스를 통해 전송하기 위한 송수신기 회로.
6. 제 1항에 있어서,

   상기 출력 회로는 상보적 트랜지스터 쌍들을 포함하여, 상기 상보적 트랜지스터 쌍들은 접지와 공급 전압에 대해 병렬로 배열되며, 각 쌍의 제 1 및 제 2 트랜지스터 사이의 접속부들은 상기 출력 회로의 출력에 접속되고,

   상기 제 1 및 제 2 트랜지스터는 상기 데이터 신호를 수신하는 것을 특징으로 하는

   송수신기 회로.
7. 데이터 신호 및 클록 신호를 수신할 수 있는 회로로서, 상기 데이터 신호는 비트 속도와 연관되어 있고, 상기 회로는 상기 데이터 신호의 논리 레벨에 종속되는 최소한 하나의 제어 신호를 발생시킬 수 있도록 추가로 구성되어 있으며, 상기 데이터 신호가 동일 논리 레벨의 연속한 비트들일 때에 상기 최소한 하나의 제어 신호가 발생되는 구동 회로; 및,

   상기 제어 신호들과 상기 데이터 신호를 수신할 수 있고, 상기 데이터 신호에 대응하는 논리 레벨을 가진 출력 신호가 발생할 수 있도록 추가로 구성된 회로로서, 상기 출력 신호의 논리 레벨을 유지하는 상태에서 상기 회로가 상기 제어 신호들 중 최소한 하나에 응답하여 구동 강도를 감소시키는 출력 회로를 포함하여, 데이터 신호를 수신 및 변환하고, 상기 변환된 데이터 신호를 통신 버스에 입력시킬 수 있도록 구비된 송신기를 포함하는, 제 1 및 제 2 논리 레벨을 가진 데이터 신호를 통신 버스를 통해 전송하기 위한 버스 드라이버 인터페이스 모듈.
8. 제 7항에 있어서,

   상기 구동 회로는 3개의 제어 신호를 발생시키는 것을 특징으로 하는

   버스 드라이버 인터페이스 모듈.
9. 제 8항에 있어서,

   출력 신호는 비반전 신호부와 반전 신호부를 가진 차동 신호이고, 상기 출력 회로는 상기 비반전 신호부를 출력하는 제 1 트랜지스터 회로와 상기 반전 신호부를 출력하는 제 2 트랜지스터 회로를 포함하는 것을 특징으로 하는

   버스 드라이버 인터페이스 모듈.
10. 제 9항에 있어서,

    상기 구동 회로와 상기 제 1 및 제 2 트랜지스터 회로 사이에 상호접속된 논리 게이트들을 추가로 포함하여, 상기 논리 게이트들은 상기 트랜지스터 회로들을 상기 데이터 신호들과 상기 제어 신호들에 근거하여 동작시키는 것을 특징으로 하는

    버스 드라이버 인터페이스 모듈.
11. 데이터 신호 및 클록 신호를 수신할 수 있고, 상기 데이터 신호의 논리 레벨에 종속되어 있는 세 개의 제어 신호를 발생시킬 수 있도록 구성된 회로로서, 상기 데이터 신호가 동일 논리 레벨의 연속한 비트들일 때에 순차적으로 세 개의 제어 신호들이 발생되는 구동 회로;

    상기 세 개의 제어 신호들과 상기 데이터 신호를 수신할 수 있고, 상기 데이터 신호에 대응하며 상기 세 개의 제어 신호들에 의해 결정된 가변 구동 강도를 갖는 출력 신호를 발생시킬 수 있도록 구성된 회로로서, 상기 출력 신호는 비반전 신호부와 반전 신호부를 가진 차동 신호이고, 상기 회로는 상기 비반전 신호부를 출력하는 제 1 트랜지스터 회로와 상기 반전 신호부를 출력하는 제 2 트랜지스터 회로를 포함하는 것인 출력 회로(이때, 상기 제 1 트랜지스터 회로는 데이터 신호를 위한 제 1 입력, 제 1 상태 신호들을 위한 제 2 입력들, 및 제 1 반전 상태 신호들을 위한 제 3 입력들을 구비하여, 상기 제 1 상태 신호들은 상기 제어 신호들과 상기 데이터 신호에 종속되고, 상기 제 1 반전 상태 신호들은 상기 제어 신호들과 반전 데이터 신호에 종속되며; 및, 상기 제 2 트랜지스터 회로는 반전 데이터 신호를 위한 제 4 입력, 제 2 상태 신호들을 위한 제 5 입력들, 및 제 2 반전 상태 신호들을 위한 제 6 입력들을 구비하고, 상기 제 2 상태 신호들은 상기 제어 신호들과 상기 반전 데이터 신호에 종속되며, 상기 제 2 반전 상태 신호들은 상기 제어 신호들과 데이터 신호에 종속된다); 및,

    상기 구동 회로와 상기 제 1 및 제 2 트랜지스터 회로 사이에 상호접속되어 있으며, 상기 트랜지스터 회로들을 상기 데이터 신호들과 상기 제어 신호들에 근거하여 동작시키는 논리 게이트를 포함하여, 데이터 신호를 수신 및 변환하고, 상기 변환된 데이터 신호를 통신 버스에 입력시킬 수 있도록 구비된 송신기를 포함하는, 제 1 및 제 2 논리 레벨을 가진 데이터 신호를 통신 버스를 통해 전송하기 위한 버스 드라이버 인터페이스 모듈.
12. 제 7항에 있어서,

    상기 출력 회로는 상보적 트랜지스터 쌍들을 포함하여, 상기 상보적 트랜지스터 쌍들은 접지와 공급 전압에 대해 병렬로 배열되며, 각 쌍의 제 1 및 제 2 트랜지스터 사이의 접속부들은 상기 출력 회로의 출력에 접속되고,

    상기 제 1 및 제 2 트랜지스터는 상기 데이터 신호를 수신하는 것을 특징으로 하는

    버스 드라이버 인터페이스 모듈.
13. 데이터 신호 및 클록 신호를 수신할 수 있고, 상기 데이터 신호의 논리 레벨에 종속되어 있는 다수의 제어 신호를 발생시킬 수 있도록 구성된 회로로서, 상기 데이터 신호가 동일 논리 레벨의 연속한 비트들일 때에 순차적으로 제어 신호들이 발생되는 구동 회로; 및,

    상기 제어 신호들과 상기 데이터 신호를 수신하도록 구성된 회로로서, 상기 회로는 상기 데이터 신호에 대응하는 논리 레벨을 가진 출력 신호가 발생하도록 추가로 구성되고, 상기 회로는 최초의 크기를 갖는 구동 강도의 출력 신호를 발생시키며, 상기 출력 신호의 논리 레벨을 유지하는 상태에서 상기 회로가 상기 연속적으로 발생된 다수의 제어 신호들에 응답하는 상기 구동 강도를 감소시키도록 작동하는 출력 회로

    를 포함하는, 데이터 신호를 전송하기 위한 회로.
14. 제 13항에 있어서,

    상기 구동 회로는 클록 신호를 수신할 수 있도록 추가로 구성된 것을 특징으로 하는

    데이터 신호를 전송하기 위한 회로.
15. 제 13항에 있어서,

    상기 구동 회로는 3개의 제어 신호를 발생시키는 것을 특징으로 하는

    데이터 신호를 전송하기 위한 회로.
16. 제 15항에 있어서,

    출력 신호는 비반전 신호부와 반전 신호부를 가진 차동 신호이고, 상기 출력 회로는 상기 비반전 신호부를 출력하는 제 1 트랜지스터 회로와 상기 반전 신호부를 출력하는 제 2 트랜지스터 회로를 포함하는 것을 특징으로 하는

    데이터 신호를 전송하기 위한 회로.
17. 제 16항에 있어서,

    상기 구동 회로와 상기 제 1 및 제 2 트랜지스터 회로 사이에 상호접속된 논리 게이트들을 추가로 포함하여, 상기 논리 게이트들은 상기 트랜지스터 회로들을 상기 데이터 신호들과 상기 제어 신호들에 근거하여 동작시키는 것을 특징으로 하는

    데이터 신호를 전송하기 위한 회로.
18. 데이터 신호 및 클록 신호를 수신할 수 있고, 상기 데이터 신호의 논리 레벨에 종속되어 있는 세 개의 제어 신호를 발생시킬 수 있도록 구성된 회로로서, 상기 데이터 신호가 동일 논리 레벨의 연속한 비트들일 때에 순차적으로 세 개의 제어 신호들이 발생되는 구동 회로;

    상기 세 개의 제어 신호들과 상기 데이터 신호를 수신할 수 있고, 상기 데이터 신호에 대응하며 상기 세 개의 제어 신호들에 의해 결정된 가변 구동 강도를 갖는 출력 신호를 발생시킬 수 있도록 구성된 회로로서, 상기 출력 신호는 비반전 신호부와 반전 신호부를 가진 차동 신호이고, 상기 회로는 상기 비반전 신호부를 출력하는 제 1 트랜지스터 회로와 상기 반전 신호부를 출력하는 제 2 트랜지스터 회로를 포함하는 것인 출력 회로(이때, 상기 제 1 트랜지스터 회로는 데이터 신호를 위한 제 1 입력, 제 1 상태 신호들을 위한 제 2 입력들, 및 제 1 반전 상태 신호들을 위한 제 3 입력들을 구비하여, 상기 제 1 상태 신호들은 상기 제어 신호들과 상기 데이터 신호에 종속되고, 상기 제 1 반전 상태 신호들은 상기 제어 신호들과 반전 데이터 신호에 종속되며; 및, 상기 제 2 트랜지스터 회로는 반전 데이터 신호를 위한 제 4 입력, 제 2 상태 신호들을 위한 제 5 입력들, 및 제 2 반전 상태 신호들을 위한 제 6 입력들을 구비하고, 상기 제 2 상태 신호들은 상기 제어 신호들과 상기 반전 데이터 신호에 종속되며, 상기 제 2 반전 상태 신호들은 상기 제어 신호들과 데이터 신호에 종속된다); 및,

    상기 구동 회로와 상기 제 1 및 제 2 트랜지스터 회로 사이에 상호접속되어 있으며, 상기 트랜지스터 회로들을 상기 데이터 신호들과 상기 제어 신호들에 근거하여 동작시키는 논리 게이트를 포함하는, 데이터 신호를 전송하기 위한 회로.
19. 제 13항에 있어서,

    상기 출력 회로는 상보적 트랜지스터 쌍들을 포함하여, 상기 상보적 트랜지스터 쌍들은 접지와 공급 전압에 대해 병렬로 배열되며, 각 쌍의 제 1 및 제 2 트랜지스터 사이의 접속부들은 상기 출력 회로의 출력에 접속되고,

    상기 제 1 및 제 2 트랜지스터는 상기 데이터 신호를 수신하는 것을 특징으로 하는

    데이터 신호를 전송하기 위한 회로.
20. 데이터 신호를 구동 회로에 입력하고, 상기 데이터 신호가 동일 논리 레벨의 연속한 비트들일 때에 제어 신호들을 순차적으로 발생시키는 단계;

    상기 데이터 신호와 상기 순차 발생된 다수의 제어 신호들을 출력 회로에 입력하는 단계; 및,

    상기 데이터 신호에 응답하는 논리 레벨을 갖는 출력 신호를 발생시키는 단계로서, 상기 출력 신호가 가변 구동 강도 내에서 구동되고, 상기 출력 신호가 상기 데이터 신호에 응답하는 논리 레벨을 유지하는 상태에서 상기 출력 신호를 구동하는 상기 가변 구동 강도가 연속적으로 발생된 다수의 제어 신호들 중 최소한 하나에 응답하여 감소되는 단계

    를 포함하는, 제 1 및 제 2 논리 레벨을 가진 데이터 신호에 종속적인 구동 강도를 갖는 통신 버스의 구동 방법.
21. 제 20항에 있어서,

    상기 제어 신호를 순차적으로 발생시키는 단계는,

    상기 데이터 신호가 동일 논리 레벨의 두 개의 연속한 비트를 가질 때에 제 1 제어 신호를 발생시키는 단계;

    상기 데이터 신호가 동일 논리 레벨의 세 개의 연속한 비트를 가질 때에 제 2 제어 신호를 발생시키는 단계; 및,

    상기 데이터 신호가 동일 논리 레벨의 네 개의 연속한 비트를 가질 때에 제 3 제어 신호를 발생시키는 단계

    를 포함하는 것을 특징으로 하는

    통신 버스의 구동 방법.
22. 제 21항에 있어서,

    상기 데이터 신호에 의하여 논리 레벨이 변화될 때에 상기 제어 신호들을 리세트시키는 단계를 추가로 포함하는 것을 특징으로 하는

    통신 버스의 구동 방법.
23. 제21항에 있어서,

    상기 출력 신호 발생 단계는,

    상기 데이터 신호의 논리 레벨의 변화에 따라서 최대 구동 강도로 상기 통신 버스를 구동하는 단계; 및,

    상기 데이터 신호가 동일 논리레벨의 연속한 비트들일 때에 상기 구동 강도를 순차적으로 감소시키는 단계

    를 포함하는 것을 특징으로 하는

    통신 버스의 구동 방법.

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