JP4439124B2 - データ依存駆動強度制御ロジックを備えたバス・ドライバ - Google Patents
データ依存駆動強度制御ロジックを備えたバス・ドライバ Download PDFInfo
- Publication number
- JP4439124B2 JP4439124B2 JP2000601757A JP2000601757A JP4439124B2 JP 4439124 B2 JP4439124 B2 JP 4439124B2 JP 2000601757 A JP2000601757 A JP 2000601757A JP 2000601757 A JP2000601757 A JP 2000601757A JP 4439124 B2 JP4439124 B2 JP 4439124B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- data signal
- circuit
- inverted
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/028—Arrangements specific to the transmitter end
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Logic Circuits (AREA)
- Dc Digital Transmission (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、システム要素が通信バスを介して通信するシステムに関する。より詳しくは、本発明はコンピュータ・システムのバス・インターフェース・モジュールに関する。
【０００２】
【従来の技術】
（背景技術）
代表的な通信システムは、中央処理システム（ＣＰＵ）、および、内部通信バスを介して連絡するコンピュータ内の外部機能モジュールとを含んでいる。他の例は、外部通信バスを介して連絡される少なくとも二つのコンピュータからなる通信システムである。各コンピュータは、一つまたはそれ以上の周辺デバイスで、個々の通信システムが形成されている。そこで通信が通信バスを介して発生される。周辺デバイスは、例えば、外部または内部ディスク・ドライブ、プリンタ、スキャナまたはデータ通信デバイスを含めることができる。
【０００３】
コンピュータおよび周辺デバイスは、通信バスを介して通信している。通信バスは、コンピュータ内の種々の機能ユニットを接続し、また周辺デバイスをコンピュータに接続する一連の導電体である。その導電体は、普通、ケーブル内を、あるいは基板を横切って互いに並列に延長している。例えば、基板は半導体またはプリント回路板（ＰＣＢ）である。導電体は互いに絶縁され、また誘電体材料によって電気的導電性基板から絶縁されている。誘電体材料の厚みが、導電体と支持部材間の容量を構成し、さらに二つの隣接する導電体間の容量を構成している。これらの容量は、寄生容量と呼ばれ、一般的に、バスの通信特性に対して負の影響を与える。この寄生容量がバスに沿って進行する信号の伝搬遅延を誘起し、また導電体間のクロストークを誘起する。
【０００４】
通信バスの一例は、スカジー（ＳＣＳＩ）規格に基づく通信バスである。ＳＣＳＩ−ＩＩ は米国規格協会（ＡＮＳＩ ＳＴＤ）として規格化されている。ＳＣＳＩ規格はコンピュータと、ハード・ディスク、フロッピ・ディスク、ＣＤ−ＲＯＭ、プリンタ、スキャナおよび多数のデバイスを含むインテリジェント・デバイス間のシステム−レベル・インターフェースのためのプロセッサ独立規格である。ＳＣＳＩ規格により、１５のデバイスまでがコンピュータのバス上の単一コントローラ（又は、「ホスト・アダプタ」）に接続することができる。ＳＣＳＩ規格は１６ビットを並列（８ビット・バス）に変換することが可能であり、また非同期または同期モードのいずれかで動作可能である。同期変換率は６０Ｍｂｉｔ／ｓまでである。ＳＣＳＩ接続は一般的に「単端（シングル・エンド）ドライバを差動ドライバと対抗して使用する。単端ＳＣＳＩ接続は６メートル長のケーブルまでをサポートすることができる。差動ＳＣＳＩ接続は２５メートル長のケーブルまでをサポートすることができる。ＳＣＳＩバスのさらなる詳細は、ニュージャージー州０７６３２、イングルウッド・クリフス、ＰＴＲプレンティス・ホール、「スモール・コンピュータ・システム・インターフェースを理解するＳＣＳＩ」と題する本、ＩＳＢＮ ０−１３−７９６８５５−８に開示されている。
【０００５】
各コンピュータおよび周辺デバイスは、とりわけ、コンピュータ間およびコンピュータと規定された通信プロトコルに基づいたその周辺デバイス間の通信を組織化するインターフェース・モジュールからなる。
【０００６】
インターフェース・モジュールは、二方向データ伝送のできる受信機と送信機（バス・ドライバ）を有するトランジーバを含んでいる。差動伝送のために、「非反転」および「反転」ないし、「正」および「負」と呼ばれる２本のラインがノイズから実際の信号を区別するのに使用される。トランジーバのバス・ドライバには、デジタル信号を増幅する送信増幅器が含まれ、また受信機は受信されたデジタル信号を増幅する受信増幅器が含まれている。
【０００７】
【発明が解決しようとする課題】
多数のアプリケーションにおいて、デジタル信号はバス・ドライバに供給される前に、ランレングス（ＲＵＮ−ｌｅｎｇｔｈ）にエンコードされ、連続するロジックの「ハイ」または「ロウ」の最大数が制限されるようになされる。しかし、ＳＣＳＩを使用するアプリケーションはデジタル信号のこのようなエンコーディングを許容しない。これらのアプリケーションにおいて、絶対的（無条件の）データがバスに供給される。従って、ＳＣＳＩバス上のデータ・ラインは拡張持続時間のために変更できない。通常の条件下で、寄生容量と、デジタル信号がエンコードされない制限との組み合わせが受信機を飽和させることになる。この飽和が受信機の応答を遅らせ、出力応答のタイミングが予測できなくする。
【０００８】
【課題を解決するための手段】
（発明の要約）
従って、受信機の飽和が回避されるようにＳＣＳＩに基づいて通信バスを介するデータ伝送を改良する必要がある。
【０００９】
本発明の一つの観点は、所定ビット・レートで通信バスによるデータ信号を送信するトランシーバ回路である。データ信号は第１および第２ロジック・レベルを有するデジタル信号である。トランシーバはデータ信号を受信し、修正するとともに修正データ信号を通信バスに供給する送信機を含んでいる。この送信機は駆動回路と出力回路を含んでいる。駆動回路はデータ信号とクロック（時間基準）信号を受信し、データ信号のロジック・レベルに依存する制御信号を発生する。制御信号は、データ信号が同じロジック・レベルの連続ビットを有しているとき、一定順序（シリアルに）で発生される。出力回路は制御信号とデータ信号を受信し、データ信号と対応するが、制御信号によって決定された変動駆動強度を有する出力信号を発生する。
【００１０】
本発明のさらなる観点は、所定ビット・レートで通信バスによる第１および第２ロジック・レベルを有するデータ信号を送信するためのバス・ドライバ・インターフェース・モジュールを含んでいる。バス・ドライバ・インターフェース・モジュールはデータ信号を受信し修正するように形成された送信機を含み、修正データ信号を通信バスに供給する。送信機は駆動回路と出力回路を含んでいる。駆動回路はデータ信号とクロック信号を受信し、データ信号のロジック・レベルに依存する制御信号を発生する。制御信号は、データ信号が同じロジック・レベルの連続ビットを有しているときに、シーケンス的に発生される。出力回路は制御信号とデータ信号を受信し、データ信号に対応するが、制御信号によって決定された可変駆動強度を有する出力信号を発生する。
【００１１】
本発明の付加的な観点は、データ信号を送信するための回路を含んでいる。この回路は駆動回路と出力回路を含んでいる。駆動回路は第１および第２ロジック・レベルを有するデータ信号を受信し、データ信号のロジック・レベルに依存する制御信号を発生する。制御信号は、データ信号が同じロジック・レベルの連続ビットを有するときにシーケンス的に発生される。出力回路は制御信号とデータ信号を受信し、データ信号に対応するが、制御信号によって決定された可変駆動強度を有している出力信号を発生する。
【００１２】
本発明の他の観点は、データ信号に依存する駆動強度で通信バスを駆動する方法を含んでいる。データ信号は第１および第２ロジック・レベルを有している。データ信号は駆動回路に供給され、また制御信号は、データ信号が同じロジック・レベルの連続するビットを有しているとき、シーケンス的に発生される。データ信号と、シーケンス的に発生された制御信号が出力回路に供給され、この出力回路は、データ信号に対応する出力信号を発生し、またシーケンス的に発生された制御信号によって決定された駆動強度を有している。
【００１３】
一実施例において、第１制御信号は、データ信号が同じロジック・レベルの二つの連続ビットを有しているときに、発生され、また第２制御信号は、データ信号が同じロジック・レベルの三つの連続ビットを有しているときに、発生される。第３制御信号は、データ信号が同じロジック・レベルの四つの連続ビットを有しているときに、発生される。データ信号のロジック・レベルの変化に追従して、通信バスが最高駆動強度で駆動される。駆動強度は、データ信号が同じロジック・レベルの連続ビットを有しているとき、制御信号によってシーケンス的に低減される。
【００１４】
本発明のこれまでに説明した特徴および他の特徴を、バス・ドライバの好適な実施例の図面を参照して次に説明する。図中、同じ要素には同じ参照番号を付す。図示した実施例は説明を意図したものであって、本発明を限定するのもではない。
【００１５】
【発明の実施の形態】
図１は通信バス１０を介して相互接続された二つのシステム要素１、２からなる代表的な通信システムの簡略化ブロック図である。以後、通信バス１０は概してバス１０と呼ぶ。システム要素１は、コンピュータとして考えることができ、これにシステム要素２としての周辺デバイスが、バス１０を介して接続されている。図１に示したように、数個のシステム要素１と数個の周辺デバイス２がバス１０に接続することができる。周辺デバイス２は外部ディスク・ドライブ、プリンタ、スキャナ、データ通信デバイスまたはコンピュータ１に接続される多くの他のデバイスである。図１に示していないが、一つを超える周辺デバイスをバス１０を介してコンピュータ１に接続することが考えられる。
【００１６】
別の実施例において、システム要素２はコンピュータであり、システム要素１が周辺デバイスである。さらに、システム要素１（または２）がメモリおよびハード・ディスクのような内部機能モジュールに接続された中央処理装置（ＣＰＵ）である。ＣＰＵおよびハード・ディスクは内部バスを介して通信する。内部バスはケーブル・バスまたはプリント回路板（ＰＣＢ）上のバスとして配備することができる。
【００１７】
以後、本発明の代表的実施例を、コンピュータ１と、バス１０を介して接続された単一周辺デバイス２からなる通信システムを参照して説明する。コンピュータ１と周辺デバイス２は、バス１０、例えば、スモール・コンピュータ・システム・インターフェース（ＳＣＳＩ）規格に基づいたバスを介して通信している。当業者であれば、バス１０はシステム要素１、２間の通信を可能にする他の仕様または規格に基づいて形成することができることを理解できる。
【００１８】
ＳＣＳＩ仕様は、５４までのラインで形成され、二つの電気的仕様、単一端（ｓｉｎｇｌｅ−ｅｎｄｅｄ）、低電圧差動で両方向データ通信を支持するバスを規定している。単一端のバージョンは、各信号に対して共通接地と呼ばれる単一ラインを使用する。差動バージョン（ｄｉｆｆｅｒｅｎｔｉａｌ ｖｅｒｓｉｏｎ）は一対のラインを使用し、ときには「非反転」および「反転」と呼ばれ、またときには、「正」および「負」と呼ばれ、さらにそれぞれ「＋」および「−」が付され、実際の信号がノイズから識別される。差動バージョンにおいて、各信号ドライバは二つの出力を有し、また各信号受信機は二つの入力を有している。
【００１９】
コンピュータ１と周辺デバイス２は（バス・ドライバー）インターフェース・モジュールからなり、とりわけ、モニターおよびコンピュータ１と周辺デバイス２間の制御通信を通信プロトコルに基づいて組織化する。通信プロトコルは、データ送信のタイミング、制御、フォーマットおよび代表データに関する機能を包含している。インターフェース・モジュールは各々、コンピュータ１と周辺デバイス２内でバス１０を終結しているトランシーバを含んでいる。
【００２０】
コンピュータ１のトランシーバと周辺デバイス１、２は実質的に同じであるから、以後コンピュータ１の単一トランシーバのみを説明する。トランシーバは受信機３と送信機４を含んでいる。送信機４は以後バス・ドライバと呼ぶ。バス・ドライバ４は増幅器６と駆動強度回路７を含んでいる。従って、周辺デバイス２内のトランシーバの要素はダッシュを付した番号３' 、４' 、６' 、７' で示す。
【００２１】
一実施例において、バス・ドライバ４は差動モードでデジタル信号を伝送するように形成されている。このデジタル信号は所定のビット・レートを有しており、そのデジタル信号の各ビットは、ロジック・レベル「ハイ」またはロジック・レベル「ロウ」によって表わされる。ロジック・レベル「ハイ」と「ロウ」は異なる電圧、例えば、０．６と１．９ボルト（Ｖ）間の範囲の電圧がロジック・レベル「ハイ」に割り当てられ、また−０．６と−１．９ボルト（Ｖ）間の範囲の電圧がロジック・レベル「ロウ」に割り当てられる。レベル「ハイ」からレベル「ロウ」の過渡期が生じたとき、正信号と負信号が理想的には０ボルトで交差する。
【００２２】
ＳＣＳＩ規格を適用するシステム以外の通信システムにおいて、デジタル信号がしばしば、バス・ドライバ４に入力される前に、規定（ｃｏｎｄｉｔｉｏｎｅｄ）（すなわち、コード化）され、これによってロジック「ハイ」がロジック「ロウ」のようになる。しかし、ＳＣＳＩ規格を適用するシステムは、デジタル信号のこのような規定を認めない。これらの（ＳＣＳＩ）システムにおいて、無規定（ｕｎｃｏｎｄｉｔｉｏｎｅｄ）データがバス１０に供給される。従って、デジタル信号は数個の連続するロジック「ハイ」またはロジック「ロウ」からなるという傾向がよりある。数個の連続するロジック「ハイ」または「ロウ」が生じたときに、同じ電圧がいかなる遷移（ｔｒａｎｓｉｔｉｏｎ）もなしに、数ビットの周期に渡って維持される。
【００２３】
図２は時間ｔの関数としての代表的デジタル信号の一部分を示す。この部分は、三つの遷移Ｔ１、Ｔ２、Ｔ３が発生している間のほぼ４ビットの周期を含む。デジタル信号は、正（非反転）信号＋Ｓ１と負（反転）信号−Ｓ１信号を有する差動信号である。最初の遷移Ｔ１において、信号＋Ｓ１がロジック「ハイ」からロジック「ロウ」に変化し、また信号−Ｓ１がロジック「ロウ」からロジック「ハイ」に変化する。両信号がゼロ交差と呼ばれる０ボルトで互いに交差する。ビットの持続中、信号＋Ｓ１、−Ｓ１は理想的にはそれぞれ固定電圧、例えば、＋１．２ボルトと−１．２ボルトに維持される。しかし、バス１０の寄生容量のために、前記のようにバス１０は帯電される。デジタル信号の図示部分において、バス１０が正方向に帯電される。バス１０が負方向に等価に帯電されることが予期される。方向はバス１０のその時点の帯電状態に依存する。
【００２４】
正方向にあるバス１０の帯電のために、第１ビットのエンドにおいて、ロジック「ハイ」の電圧が僅かに高い（より正）値に増加され、またロジック「ロウ」の電圧がわずかに低い（より小さな負）値に減少される。第２遷移Ｔ２が発生したときに、信号＋Ｓ１がロジック「ハイ」に戻り、また信号−Ｓ１がロジック「ロウ」に戻る。しかし、信号＋Ｓ１、−Ｓ１ のための電圧がドリフトされるので、信号＋Ｓ１、Ｓ２の交差が０ボルトで生じず、僅かに高い電圧で発生する。この電圧はゼロ交差オフセットと呼ばれる。一般的に、小さいゼロ交差オフセットは、遷移が規則的に発生するときは、平均化される。図２に示すように、遷移Ｔ１、Ｔ２、Ｔ３は規則正しく発生しない。遷移Ｔ２の後、同じロジック・レベルの三つの連続ビットが発生する。三つのビットのこの周期中、バス１０が三つのビットの周期に渡って充電され、またロジック「ハイ」と「ロウ」の電圧が「上方向に」ドリフトする。この場合において、ゼロ交差はただ一つのビット後よりも実質的に高い。前記のように、信号＋Ｓ１、−Ｓ１がバス１０に沿って周辺デバイス２の受信機３' に伝送される。受信機３' は入力段階として差動増幅器を含んでいる。差動増幅器は、上方および下方レール電圧（ｒａｉｌ ｖｏｌｔａｇｅ）を決定する供給電圧に接続されている。差動増幅器に入力される信号＋Ｓ１、−Ｓ１が上方および下方レール電圧によって決定される範囲内にある限り、差動増幅器はリニア範囲で作動する。すなわち、差動増幅器からの信号出力はその入力信号に比例する。
【００２５】
図２において、三つのビットの周期中、バス１０の帯電は、信号−Ｓ１を上方向にドリフトさせ、またゼロ交差のオフセットが増大する。これら三つのビット中、例えば、最終ビット中、信号−Ｓ１の電圧が差動入力増幅器の上方レール電圧を超えることが生じる。信号−Ｓ１が上方レール電圧を超えたとき、差動入力増幅器が飽和する。飽和状態において、差動入力増幅器が到来信号にゆっくり応答して、有効データを出力せず、データは消失する。しかし、可能性のある転送速度に制限があり、再度、転送されるべきデータが必要であるので、データの喪失は望ましくない。
【００２６】
図３は図２に対応し、４ビットと信号＋Ｓ１、−Ｓ１の三つの遷移Ｔ１、Ｔ２、Ｔ３を示す。しかし、図３は本発明によるバス・ドライバー４によって発生された信号＋Ｓ１、−Ｓ１を示す。バス・ドライバー４は、次に示すように信号＋Ｓ１、−Ｓ１のいかなるドリフトも減殺するように形成されている。遷移Ｔ１、Ｔ２の後、バス・ドライバー４は駆動電流（ドライブ強度）を増大させ、また信号＋Ｓ１、−Ｓ１が遷移Ｔ１、Ｔ２の後、電圧を増大させる。例えば、遷移Ｔ２の後、ドライブ強度が増大するが、約２−３ビットの周期内で、電圧がその一定の安定値に復帰する。
【００２７】
一実施例において、バス・ドライバー４は、データ信号が同じロジック・レベルの二つの連続ビットを有しているとき、第１制御信号を発生し、またデータ信号が同じロジック・レベルの三つの連続ビットを有しているとき、第２制御信号を発生する。バス・ドライバー４は、データ信号が同じロジック・レベルの四つの連続ビットを有しているとき、第３制御信号を発生する。データ信号のロジック・レベルの変化に追従して（Ｔ１、Ｔ２）、バス１０が最大ドライブ強度で駆動される。このドライブ強度は、データ信号が同じロジック・レベルの連続ビットを有しているとき、制御信号によってシーケンス的に低減される。
【００２８】
バス・ドライバー４は、三つの制御信号を超えた制御信号を発生するように形成することができる。これはデータ信号が同じロジック・レベルの四つを超える連続するビットを有していときに望まれる。
【００２９】
図４はバス・ドライバー４の実施例を示す。このバス・ドライバー４は駆動強度回路７と差動増幅器６を含んでいる。駆動強度回路７は、データ信号Ｄと、クロック信号ＣＬＫと制御信号ＣＴＲＬを受信するように形成されている。駆動強度回路７はデータ信号Ｄを差動信号＋ＳＩＧ、−ＳＩＧに変換し、これが差動増幅器６に入力される。差動増幅器６がこれらの信号＋ＳＩＧ、−ＳＩＧを増幅し、信号＋Ｓ１、−Ｓ１を出力して、これがバス１０に供給される。
【００３０】
図５は駆動強度回路７の概略実施例を示す。駆動強度回路７は駆動回路１２と、信号＋ＳＩＧを出力するトランジスタ回路１４と、信号−ＳＩＧを出力するトランジスタ回路１６とを含んでいる。トランジスタ回路１４、１６は駆動強度回路７の出力回路を形成している。トランジスタ回路１４、１６は、インバータ２０と、ＯＲゲートおよびＡＮＤゲートのようなロジック・ゲートとを含むネットワークを介して相互接続されている。図６、７はそれぞれトランジスタ回路１４、１６と駆動回路１２の詳細を示す。
【００３１】
駆動回路１２はクロック信号ＣＬＫと、データ信号Ｄを受信し、三つの信号ＲＥＤ＿１、ＲＥＤ＿２、ＲＥＤ＿３（「ＲＥＤ」はｒｅｄｕｃｅ「低減」を短くしたのもである）を出力する。三つのＯＲゲート２２、２４、２６が駆動回路１２とトランジスタ回路１４間に相互接続されている。ＯＲゲート２２は信号ＲＥＤ＿１とデータ信号Ｄを受信し、信号Ａを出力し、これがトランジスタ回路１４に入力される。ＲＯゲート２４が信号ＲＥＤ＿２とデータ信号Ｄを受信し、信号Ｂを出力し、信号Ｂを出力し、これがトランジスタ回路１４に入力される。ＯＲゲート２６が信号ＲＥＤ＿３とデータ信号Ｄを受信し、信号Ｃを出力し、これがトランジスタ１４に入力される。付加的に、トランジスタ１４がデータ信号Ｄを受信する。
【００３２】
さらに、ＡＮＤゲート２８、３０、３２が、トランジスタ回路１４に接続されている。図示した実施例において、各ＡＮＤゲート２８、３０、３２は一つの反転入力を有している。ＡＮＤゲート２８が非反転入力でデータ信号Ｄを受信し、また反転入力で信号ＲＥＤ＿１を受信する。ＡＮＤゲート２８が信号Ａ' を出力する。ＡＮＤゲート３０が非反転入力でデータ信号Ｄを受信し、反転入力で信号ＲＥＤ＿２を受信する。ＡＮＤゲート３０が信号Ｂ' を出力する。ＡＮＤゲート３２が非反転入力でデータ信号Ｄ' を受信し、また反転入力で信号ＲＥＤ＿３を受信する。ＡＮＤゲート３２が信号Ｃ' を出力する。
【００３３】
トランジスタ回路１６が同様に接続されている。インバータ２０が反転データ信号Ｄ' をトランジスタ回路１６に提供するように接続されている。三つのＯＲゲート３４、３６、３８が駆動回路１２とトランジスタ回路１６間に相互接続されている。ＯＲゲート３４が信号ＲＥＤ＿１と反転データ信号Ｄ' を受信する。ＯＲゲート３４が、トランジスタ回路１６に入力される信号Ｅを出力する。ＯＲゲート３６が信号ＲＥＤ＿２と反転データ信号Ｄ' を受信する。ＯＲゲート３６が、トランジスタ回路１６に入力される信号Ｆを出力する。ＯＲゲート３８が信号ＲＥＤ＿３と反転データ信号Ｄ' を受信する。ＯＲゲート３８がトランジスタ回路１６に入力される信号Ｇを出力する。ＯＲゲート３８が、トランジスタ回路１６をに入力される信号Ｇを出力する。付加的に、トランジスタ回路１６が反転データ信号Ｄ' を受信する。
【００３４】
さらに、三つのＡＮＤゲート４０、４２、４４が、各々一つの反転入力を有しているトランジスタ回路１６に接続されている。ＡＮＤゲート４０が非反転入力でデータ信号Ｄ' を受信し、反転入力で信号ＲＥＤ＿１を受信する。ＡＮＤゲート４０が信号Ｅ' を出力する。ＡＮＤゲート４２が、非反転入力でデータ信号Ｄ' を受信し、反転入力で信号ＲＥＤ＿２を受信する。ＡＮＤゲート４２が信号Ｆ' を出力する。ＡＮＤゲート４４が非反転入力でデータ信号Ｄ' を受信し、反転入力で信号ＲＥＤ＿３を受信する。ＡＮＤゲート４４が信号Ｇ' を出力する。
【００３５】
トランジスタ回路１４、１６が、入力信号として、それぞれデータ信号Ｄ、Ｄ' を受信する。制御信号ＲＥＤ＿１、ＲＥＤ＿２、ＲＥＤ＿３とデータ信号Ｄ、Ｄ' は、同じロジック・レベルの連続ビットが伝送されるべきときにのみ、それぞれトランジスタ１４、１６を作動可能にする。例えば、データ信号Ｄと制御信号ＲＥＤ＿１が「ロウ」のとき、信号Ａは「ロウ」のみとなる。すべての他の場合において、信号Ａは「ハイ」である。同様に、反転データ信号Ｄ' が「ハイ」で、制御信号ＲＥＤ＿１が「ロウ」のとき、信号Ａ' は「ハイ」のみとなる。すべての他の場合において、信号Ａ' は「ロウ」である。
【００３６】
駆動強度回路７の図示した実施例において、駆動回路１２は制御信号ＲＥＤ＿１、ＲＥＤ＿２、ＲＥＤ＿３をシーケンス的に作動（「ハイ」に切り替え）するが、図９に示したように、同時に制御信号ＲＥＤ＿１、ＲＥＤ＿２、ＲＥＤ＿３を非作動（「ロウ」に切り替え）する。従って、信号Ａ、Ｂ、Ｃがシーケンス的に作動され、また同時に非作動にされる。残りの信号Ａ' −Ｃ' 、Ｅ−Ｇ、Ｅ' −Ｇ' が同様に発生される。
【００３７】
図６は図５に示す駆動強度ロジック内に含まれるトランジスタ回路１４の代表的な実施例を示す。トランジスタ回路１４は、トランジスタ回路１６の構造と等しい構造をしていることが熟考される。従って、図６において、トランジスタ回路１６から入力され、また出力される信号はカッコに入れて示されている。トランジスタ回路１４はｐ−チャネル・トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４と、四つの並列岐路に配列されたｎ−チャネル・トランジスタＴ５、Ｔ６、Ｔ７、Ｔ８とを含んでいる。特定ｎ−チャネルとｐ−チャネル・トランジスタが図示した実施例に使用されているが、トランジスタ回路１４は構造を完全に反転することによって、あるいは他のトランジスタを使用することによって実行できることが考えられる。
【００３８】
トランジスタ回路１４の各岐路は、ｐ−チャネル・トランジスタＴ１−Ｔ４（以後、「トランジスタ」という）とｎ−チャネル・トランジスタＴ５−Ｔ８（以後、「トランジスタ」という）を含み、また供給電圧ＶＤＤとアース間に接続されている。各トランジスタＴ１−Ｔ８は、ゲートＧ、ドレインＤおよびソースＳからなる三つの端子を有している。ｐ−チャネル・トランジスタＴ１−Ｔ４は、それぞれのゲートＧに印加される電圧がロウ（「アクティブ・ロウ」）のとき、作動し、またｎ−チャネル・トランジスタＴ５−Ｔ８は、ゲートＧに印加される電圧がハイ（「アクティブ・ハイ」）であるときに、作動する。トランジスタＴ１−Ｔ４のソースＳとトランジスタＴ５−Ｔ８のドレインＤが、相互接続され、信号＋ＳＩＧのための出力ＣＰを形成している。トランジスタＴ１−Ｔ４のドレインＤが供給電圧ＶＤＤに接続され、またトランジスタＴ５−Ｔ８のソースＳがアースに接続されている。
【００３９】
トランジスタＴ１，Ｔ５のゲートＧが、供給電圧ＶＤＤとアース間に直列接続されている。トランジスタＴ１、Ｔ５のゲートＧがデータ信号Ｄを受信するように接続されている。トランジスタＴ２、Ｔ６からなる岐路内で、トランジスタＴ２のゲートＧが信号Ａを受信し、トランジスタＴ６のゲートＧが信号Ａ' を受信する。トランジスタＴ３、Ｔ７からなる岐路内に、トランジスタＴ３のゲートＧが信号Ｂを受信し、トランジスタＴ７のゲートＧが信号Ｂ' を受信する。トランジスタＴ４、Ｔ８からなる岐路内で、トランジスタＴ４のゲートＧが信号Ｃを受信し、トランジスタＴ８のゲートＧが信号Ｃ' を受信する。
【００４０】
トランジスタＴ１、Ｔ５は信号＋ＳＩＧを制御して、信号ＲＥＤ＿１、ＲＥＤ＿２、ＲＥＤ＿３から独立した少なくともバイアス値を有するようにする。信号ＲＥＤ＿１、ＲＥＤ＿２、ＲＥＤ＿３がそれぞれ「ロウ」であり、データ・ラインＤがロウのとき、（アクティブ・ロウ）トランジスタＴ２−Ｔ４が導通する。信号ＲＥＤ＿１、ＲＥＤ＿２、ＲＥＤ＿３がそれぞれ「ロウ」であり、データ・ラインＤがハイのとき、（アクティブ・ハイ）トランジスタＴ６−Ｔ８が導通する。
【００４１】
データ信号Ｄの第１ビットが「ハイ」の場合に、トランジスタＴ１は導通せず、またトランジスタＴ５が、ドレインＤとソースＳ間で、従って、出力ＣＰとアース間で予め規定された導電度を有する。これと同時に、データ信号Ｄ（「ハイ」）がこれらの状況下でＯＲゲート２２、２４、２６の出力を決定するので、信号ＲＥＤ＿１、ＲＥＤ＿２、ＲＥＤ＿３が「ロウ」で、信号Ａ、ＢおよびＣが「ハイ」となる。（アクティブ・ロウ）トランジスタＴ２−Ｔ４は導通しない。（負性）データ信号Ｄ' がこれらの状況下でＡＮＤゲート２８、３０、３２の出力を決定するので、信号Ａ' 、Ｂ' 、Ｃ' が「ハイ」になる。（アクティブ・ハイ）トランジスタＴ６−Ｔ８が導通する。
【００４２】
トランジスタＴ５−Ｔ８、従って、それらそれぞれの導通経路が出力ＣＰとアースに対して並列になる。抵抗器の並列接続において、その合成抵抗値はそれぞれの抵抗器の最も小さい値未満であることは周知である。これらの条件下で、出力ＣＰとアース間の合成抵抗値が最も小さい可能な値となる。このように、合成導電率が最大となり、結果的に、出力ＣＰからアースまでのシンク（ｓｉｎｋ）電流が最大値となる。シンク電流の最大値を、制御信号ＲＥＤ＿１、ＲＥＤ＿２、ＲＥＤ＿３によって変化させることができる。例えば、制御信号ＲＥＤ＿１が「ハイ」になると、直ちに、ＡＮＤゲート２８の入力が「ハイ」になり、また信号Ａ' が「ロウ」になる。ロウ信号Ａ' が（アクティブ・ハイ）トランジスタＴ６ を不作動にし、これによって出力ＣＰとアース間の合成抵抗値が増大し、従って、導電率が小さくなる。これにより、シンク電流が減少する。同様にして、制御信号ＲＥＤ＿２、ＲＥＤ＿３が連続して「ハイ」になったときに、合成抵抗値がさらに増大し、またシンク電流がさらに減少する。
【００４３】
データ信号Ｄが「ロウ」のとき、トランジスタＴ５は導通せず、またトランジスタＴ１がドレインＤとソースＳ間で、従って、供給電圧と出力ＣＰ間で所定導電率を示す。これと同時に、データ信号Ｄ（「ロウ」）がＯＲゲート２２、２４、２６の出力を決定するので、信号ＲＥＤ＿１、ＲＥＤ＿２、ＲＥＤ＿３が「ロウ」で、信号Ａ、Ｂ、Ｃが「ロウ」になる。（アクティブ・ロウ）トランジスタＴ２−Ｔ４が導通する。前記のように、トランジスタＴ１−Ｔ４ の合成抵抗値は、信号ＲＥＤ＿１、ＲＥＤ＿２、ＲＥＤ＿３が「ロウ」である限り、最も小さい。小さい抵抗値が信号＋ＳＩＧのために比較的高い駆動電流を提供する。例えば、信号ＲＥＤ＿１が「ハイ」になると直ちに、トランジスタＴ２が不作動にされ、またインピーダンスが増大し、駆動電流が減少する。駆動電流は、信号ＲＥＤ＿２、ＲＥＤ＿３がシーケンス的に「ハイ」になるにつれて、シーケンス的に減少する。
【００４４】
図示した駆動強度回路７は、同時に複数の駆動トランジスタを作動させることによって信号＋ＳＩＧを最初に所望の電圧または電流レベルに駆動させ、所望のレベルが短時間で得られることを保証する。その後、データ信号Ｄが延長期間（例えば、数ビット）の間、同じロジック・レベルを維持すれば、駆動トランジスタが次々と不作動にされ、デバイスの駆動能力が減少され（例えば、導電度の減少）、これによって信号＋ＳＩＧが、受信機増幅器の飽和を回避する所定境界内に維持される。
【００４５】
図７は図５に示した駆動強度ロジックに含まれた駆動回路１２の代表的実施例を示す。駆動回路１２はクロック信号ＣＬＫとデータ信号Ｄを受信し、信号ＲＥＤ＿１、ＲＥＤ＿２、ＲＥＤ＿３を発生し、これらが駆動回路１２から出力される。駆動回路１２は、信号ＲＥＤ＿１、ＲＥＤ＿２、ＲＥＤ＿３を出力する副回路５２、５４、５６を含み、また副回路５２、５４、５６によって使用される信号を発生する副回路５０、５８、６０、６２を含んでいる。回路５０−６２の代表的実施例を図８に示す。
【００４６】
副回路５０がクロック信号ＣＬＫとデータ信号Ｄを受信する。副回路５０が副回路５２、５８のために信号Ｄｉｎ＿１を発生し、副回路５８、６０、６２のために信号ＥＮＢＬを作動可能にする。副回路５８が信号Ｄｉｎ＿１と、データ信号Ｄとを受信し、信号ＥＮＢＬを作動可能にする。副回路５８が副回路５２のために信号Ｄｉｎ＿２を発生する。
【００４７】
副回路５２がクロック信号ＣＬＫと、信号Ｄｉｎ＿１、Ｄｉｎ＿２を受信する。副回路５２が、副回路５４、６０のための信号ＲＥＤ＿１と信号Ｄｏ＿２とデータ信号Ｄを発生する。副回路６０が信号Ｄｏ＿２とデータ信号Ｄを受信し、信号ＥＮＢＬを作動可能にする。副回路６０が副回路５４のための信号Ｄｉｎ＿３を発生する。
【００４８】
副回路５４がクロック信号ＣＬＫと、信号Ｄｏ＿２、Ｄｉｎ＿３を受信する。副回路５４が、副回路５６、６２のための信号ＲＥＤ＿２と信号Ｄｏ＿３を発生する。副回路６２が信号Ｄｏ＿３とデータ信号Ｄを受信し、信号ＥＮＢＬを作動可能にする。副回路６２が副回路５６のための信号Ｄｉｎ＿４を発生する。副回路５６がクロック信号ＣＬＫと信号Ｄｏ＿３，Ｄｉｎ＿４を受信する。副回路５６が信号ＲＥＤ＿３を発生する。
【００４９】
駆動回路１２の一実施例において、副回路５２、５４、５６に入力されるクロック信号ＣＬＫが、副回路５０へ入力されるクロック信号ＣＬＫに関して遅延させることができる。この遅延は、例えば、図８に示した二つの直列接続インバータによって達成することができる。
【００５０】
図８は駆動回路５０−６２の代表的な実施例を備えた駆動回路１２を示す。副回路５０はフリップ−フロップ７０（例えば、テキサス・インスツルメンツなどから入手できるＤ−フリップ−フロップ７４ＬＳ７４等）、排他的ＯＲ（ＸＯＲ）ゲート７２とインバータ７４を含んでいる。フリップ−フロップ７０のデータ（Ｄ）入力がデータ信号Ｄを受信する。フリップ−フロップ７０がクロック信号ＣＬＫによってクロックされる。フリップ−フロップ７０の出力Ｑが、データ信号Ｄから導出された信号Ｄｉｎ＿１を提供する。データ信号Ｄと信号Ｄｉｎ＿１が入力としてＸＯＲゲート７２に提供される。ＸＯＲゲート７２の出力が、作動許可信号ＥＮＢＬを出力するインバータ７４に接続されている。
【００５１】
副回路５４、５６が副回路５０の構造と実質的に同様の構造をなし、それぞれのフリップ−フロップ７６、８２、ＸＯＲゲート７８、８４およびインバータ８０、８６を含んでいる。副回路５４内のフリップ−フロップ７６は、信号Ｄｉｎ＿３と、クロック信号ＣＬＫに関して僅かに遅延しているクロック信号ＣＬＫ１を受信する。遅延は直列接続された二つのインバータ１２２、１２４によって達成される。フリップ−フロップ７６が信号Ｄｏ＿３を出力し、インバータ８０がＲＥＤ＿２を出力する。同様に、フリップ−フロップ８２が信号Ｄｉｎ＿４とクロック信号ＣＬＫ１を受信し、信号Ｄｏ＿４を出力する。インバータ８６が信号ＲＥＤ＿３を出力する。
【００５２】
副回路５８がインバータ９４、９６およびＮＡＮＤゲート９８、１００、１０２を含んでいる。インバータ９４がデータ信号Ｄを受信し、反転出力をＮＡＮＤゲート９８の第１入力に提供する。インバータ９６が副回路５０から作動許可信号ＥＮＢＬを受信し、反転出力をＮＡＮＤゲート９８の第２入力に提供する。ＮＡＮＤゲート９８の出力がＮＡＮＤゲート１０２の第１入力に接続されている。ＮＡＮＤゲート１０２の第２入力がＡＮＤゲート１００の出力に接続されている。ＡＮＤゲート１００が信号Ｄｉｎ＿１と、その入力として作動許可信号ＥＮＢＬを受信する。
【００５３】
副回路６２は副回路５８の構造と実質的に同じ構図を有しているが、インバータ１１２、１１４およびＮＡＮＤゲート１１６、１１８、１２０を含んでいる。副回路６２がデータ信号Ｄと、作動許可信号ＥＮＢＬと信号Ｄｏ＿３を受信する。副回路６２が信号Ｄｉｎ＿４を出力する。
【００５４】
副回路５２はフリップ−フロップ８８、例えばＤ−フリップ−フロップ７４ＬＳ７４と、ＸＯＲゲート９０とインバータ９２を含んでいる。フリップ−フロップ８８が信号Ｄｉｎ＿２を受信し、また、クロック信号ＣＬＫ１によってクロックされる。フリップ−フロップ８８の出力Ｑが信号Ｄｏ＿２を提供し、これがＸＯＲゲート９０の第１入力に入力され、副回路５４、６０に供給される。ＸＯＲゲート９０の第２入力が信号Ｄｉｎ＿１を受信する。ＸＯＲゲート９０の出力がインバータ９２の入力に接続されている。インバータ９２の出力が信号ＲＥＤ＿１となる。
【００５５】
副回路６０がインバータ１０４とＡＮＤゲート１０６、１０８、１１０を含んでいる。インバータ１０４の入力が許可信号ＥＮＢＬを受信する。インバータ１０４の出力がＮＡＮＤゲート１０６の第１入力に接続されている。ＮＡＮＤゲート１０６の第２入力がデータ信号Ｄを受信する。ＮＡＮＤゲート１０８が許可信号ＥＮＢＬと信号Ｄｏ＿２を受信する。ＮＡＮＤゲート１０８の出力がＡＮＤゲート１１０に接続されている。ＡＮＤゲート１１０がさらにＮＡＮＤゲート１０６からの出力を受信する。ＮＡＮＤゲート１０６が信号Ｄｉｎ＿３ を出力し、これが副回路５４に供給される。
【００５６】
ここに含まれる駆動強度回路７と駆動回路１２の動作を、時間の関数として、駆動回路１２のためのタイミング・ダイアグラムを示す図９（図９Ａ−９Ｎからなる）を参照してよりよく理解されるであろう。このタイミング・ダイアグラムは、前述した信号のための個々のタイミング・ダイアグラムを含んでいる。信号はデジタル信号である。各信号の二つのレベル間の遷移は、立ち上がりエッジまたは立ち下がりエッジで発生する。図９Ａと９Ｂはクロック信号ＣＬＫ、ＣＬＫ１を示す。図９Ｃ−９Ｆは信号Ｄｉｎ＿１−Ｄｉｎ＿４を示す。図９Ｇは許可信号ＥＮＢＬを示す。図９Ｈ−９Ｊは信号Ｄｏ＿２，Ｄｏ＿３，Ｄｏ＿４を示す。図９Ｋ−９Ｍは信号ＲＥＤ＿１、ＲＥＤ＿２、ＲＥＤ＿３を示す。図９Ｎはデジタル信号Ｄを示す。
【００５７】
信号内に発生する種々の遷移の例は、以後説明するが、遷移期間の関係は図９に示したように矢印によって指示する。データ信号Ｄとクロック信号ＣＬＫは、駆動回路１２内の信号を決定する外部信号である。一実施例において、クロック信号ＣＬＫ、ＣＬＫ１は約４０Ｍｂｉｔ／ｓのビット・レートを有しており、クロック信号ＣＬＫ１はクロック信号ＣＬＫに関して数１０ナノ秒遅延している。
【００５８】
図９Ｎに示したように、データ信号Ｄはロジック「ハイ」（ｔ＝Ｔ１）にセットされ、ロジック「ロウ」（ｔ＝Ｔ５）にリセットされ、また再度ロジック「ハイ」（ｔ＝Ｔ１０）にセットされる。信号Ｄがフリップ−フロップ７０に入力される。クロック信号ＣＬＫの次の立ち上がりエッジにおいて（図９Ｂ）、フリップ−フロップ７０の出力が、ロジック「ハイ」に設定され、信号Ｄｉｎ＿１（図９Ｃ）と許可信号ＥＮＢＬ（図９Ｇ）を発生する。信号Ｄｉｎ＿１がロジック「ハイ」に設定されることで、信号Ｄｉｎ＿２がロジック「ハイ」（図９）に変化し、また１クロック・サイクル後の信号Ｄｉｎ＿３がクロック信号ＣＬＫの立ち上がりエッジでロジック「ハイ」に設定される（図９Ｅ）。信号Ｄｉｎ＿３がロジック「ハイ」に設定された１クロック・サイクルの後に、信号Ｄｉｎ＿４がクロック信号ＣＬＫの立ち上がりエッジでロジック「ハイ」に設定される（図９Ｆ）。データ信号Ｄがロジック「ロウ」（ｔ＝Ｔ５）に戻ったときに、クロック信号ＣＬＫの続く立ち上がりエッジで、信号Ｄｉｎ＿１、Ｄｉｎ＿２、Ｄｉｎ＿４がロジック「ロウ」に戻る。しかし、信号Ｄｉｎ＿３は、許可信号ＥＮＢＬがロジック「ロウ」に復帰したときに、ロジック「ロウ」に復帰する。
【００５９】
信号Ｄｉｎ＿２がロジック「ハイ」に設定された１クロック・サイクルの後（ｔ＝Ｔ２）に、信号Ｄｏ＿２がロジック「ハイ」に設定される（図９Ｈ）。従って、ｔ＝Ｔ２において、信号Ｄｏ＿２の立ち上がりエッジが信号ＲＥＤ＿１をロジック「ハイ」（図９Ｋ）に設定する。信号Ｄｉｎ＿３がロジック「ハイ」に設定された１クロック・サイクル後（ｔ＝Ｔ３）に、信号Ｄｏ＿３がロジック「ハイ」に設定される（図９Ｉ）。従って、ｔ＝Ｔ３において、信号Ｄｏ＿３の立ち上がりエッジが信号ＲＥＤ＿２をロジック「ハイ」（図９Ｌ）に設定する。同様にして、信号Ｄｉｎ＿４がロジック「ハイ」に設定された１クロック・サイクル後（ｔ＝Ｔ４）に、信号Ｄｏ＿４がロジック「ハイ」に設定される（図９Ｊ）。従って、ｔ＝Ｔ４において、信号Ｄｏ＿４の立ち上がりエッジが信号ＲＥＤ＿３をロジック「ハイ」（図９Ｍ）に設定する。従って、ｔ＝Ｔ４において、全ての信号ＲＥＤ＿１、ＲＥＤ＿２、ＲＥＤ＿３がロジック「ハイ」に設定される。
【００６０】
図示した実施例において、データ信号Ｄがｔ＝Ｔ５でロジック「ロウ」に復帰する。データ信号Ｄの立ち下がりエッジが、許可信号ＥＮＢＬと信号Ｄｉｎ＿１をロジック「ロウ」に復帰せしめる。ロジック「ロウ」における許可信号ＥＮＢＬが信号ＲＥＤ＿１、ＲＥＤ＿２、ＲＥＤ＿３をロジック「ロウ」に戻す。従って、ｔ＝Ｔ６において、全ての信号ＲＥＤ＿１、ＲＥＤ＿２、ＲＥＤ＿３がロジック「ロウ」にリセットされる。データ信号が付加的なクロック・サイクル中、ハイに維持されれば、許可信号ＥＮＢＬは、データ信号Ｄがロウになるまでロジック「ロウ」に戻らず、従って、ＲＥＤ＿１、ＲＥＤ＿２およびＲＥＤ＿３信号のリセット操作を遅らせるということを理解しなければならない。
【００６１】
データ信号Ｄがここで「ロウ」になる。しかし、クロック信号ＣＬＫの次の立ち上がりエッジにおいて、許可信号ＥＮＢＬがロジック「ハイ」に復帰し、これによって駆動回路１２が再び作動可能になる。その後、前記のように、信号ＲＥＤ＿１、ＲＥＤ＿２、ＲＥＤ＿３は、シーケンス的にロジック「ハイ」（ｔ＝Ｔ７、Ｔ８、Ｔ９）に設定され、また同時にデータ信号Ｄがロジック「ハイ」に復帰したときに（ｔ＝Ｔ１０）、リセット（ｔ＝Ｔ１１）される。従って、駆動強度回路７は、データ信号Ｄが１クロック・サイクルを超える間ロジック「ハイ」か、またはロジック「ロウ」状態のいずれかを保持するとき、駆動強度を減少するように駆動する。
【００６２】
本発明はある好適な実施例につき説明したが、当業者にとって明白な他の実施例も本発明の範囲内にある。従って、本発明の範囲は請求の範囲によって規定されることを意図するものである。
【図面の簡単な説明】
【図１】 代表的な通信システムの概略ブロック図
【図２】 バス・ドライバの概略ブロック図
【図３】 ゼロ交差オフセットを有するデジタル信号を示す図
【図４】 ゼロ交差オフセットのないデジタル信号を示す図
【図５】 駆動強度ロジックの概略実施例を示す図
【図６】 図５に示した駆動強度ロジックを含むトランジスタ回路の実施例を示す図
【図７】 図５に示した駆動強度ロジックを含む駆動回路の実施例を示す図
【図８】 副回路の代表的な実施例を有する駆動回路を示す図
【図９】 駆動強度回路のタイミング・ダイヤグラムを示す図
【発明の属する技術分野】
本発明は、システム要素が通信バスを介して通信するシステムに関する。より詳しくは、本発明はコンピュータ・システムのバス・インターフェース・モジュールに関する。
【０００２】
【従来の技術】
（背景技術）
代表的な通信システムは、中央処理システム（ＣＰＵ）、および、内部通信バスを介して連絡するコンピュータ内の外部機能モジュールとを含んでいる。他の例は、外部通信バスを介して連絡される少なくとも二つのコンピュータからなる通信システムである。各コンピュータは、一つまたはそれ以上の周辺デバイスで、個々の通信システムが形成されている。そこで通信が通信バスを介して発生される。周辺デバイスは、例えば、外部または内部ディスク・ドライブ、プリンタ、スキャナまたはデータ通信デバイスを含めることができる。
【０００３】
コンピュータおよび周辺デバイスは、通信バスを介して通信している。通信バスは、コンピュータ内の種々の機能ユニットを接続し、また周辺デバイスをコンピュータに接続する一連の導電体である。その導電体は、普通、ケーブル内を、あるいは基板を横切って互いに並列に延長している。例えば、基板は半導体またはプリント回路板（ＰＣＢ）である。導電体は互いに絶縁され、また誘電体材料によって電気的導電性基板から絶縁されている。誘電体材料の厚みが、導電体と支持部材間の容量を構成し、さらに二つの隣接する導電体間の容量を構成している。これらの容量は、寄生容量と呼ばれ、一般的に、バスの通信特性に対して負の影響を与える。この寄生容量がバスに沿って進行する信号の伝搬遅延を誘起し、また導電体間のクロストークを誘起する。
【０００４】
通信バスの一例は、スカジー（ＳＣＳＩ）規格に基づく通信バスである。ＳＣＳＩ−ＩＩ は米国規格協会（ＡＮＳＩ ＳＴＤ）として規格化されている。ＳＣＳＩ規格はコンピュータと、ハード・ディスク、フロッピ・ディスク、ＣＤ−ＲＯＭ、プリンタ、スキャナおよび多数のデバイスを含むインテリジェント・デバイス間のシステム−レベル・インターフェースのためのプロセッサ独立規格である。ＳＣＳＩ規格により、１５のデバイスまでがコンピュータのバス上の単一コントローラ（又は、「ホスト・アダプタ」）に接続することができる。ＳＣＳＩ規格は１６ビットを並列（８ビット・バス）に変換することが可能であり、また非同期または同期モードのいずれかで動作可能である。同期変換率は６０Ｍｂｉｔ／ｓまでである。ＳＣＳＩ接続は一般的に「単端（シングル・エンド）ドライバを差動ドライバと対抗して使用する。単端ＳＣＳＩ接続は６メートル長のケーブルまでをサポートすることができる。差動ＳＣＳＩ接続は２５メートル長のケーブルまでをサポートすることができる。ＳＣＳＩバスのさらなる詳細は、ニュージャージー州０７６３２、イングルウッド・クリフス、ＰＴＲプレンティス・ホール、「スモール・コンピュータ・システム・インターフェースを理解するＳＣＳＩ」と題する本、ＩＳＢＮ ０−１３−７９６８５５−８に開示されている。
【０００５】
各コンピュータおよび周辺デバイスは、とりわけ、コンピュータ間およびコンピュータと規定された通信プロトコルに基づいたその周辺デバイス間の通信を組織化するインターフェース・モジュールからなる。
【０００６】
インターフェース・モジュールは、二方向データ伝送のできる受信機と送信機（バス・ドライバ）を有するトランジーバを含んでいる。差動伝送のために、「非反転」および「反転」ないし、「正」および「負」と呼ばれる２本のラインがノイズから実際の信号を区別するのに使用される。トランジーバのバス・ドライバには、デジタル信号を増幅する送信増幅器が含まれ、また受信機は受信されたデジタル信号を増幅する受信増幅器が含まれている。
【０００７】
【発明が解決しようとする課題】
多数のアプリケーションにおいて、デジタル信号はバス・ドライバに供給される前に、ランレングス（ＲＵＮ−ｌｅｎｇｔｈ）にエンコードされ、連続するロジックの「ハイ」または「ロウ」の最大数が制限されるようになされる。しかし、ＳＣＳＩを使用するアプリケーションはデジタル信号のこのようなエンコーディングを許容しない。これらのアプリケーションにおいて、絶対的（無条件の）データがバスに供給される。従って、ＳＣＳＩバス上のデータ・ラインは拡張持続時間のために変更できない。通常の条件下で、寄生容量と、デジタル信号がエンコードされない制限との組み合わせが受信機を飽和させることになる。この飽和が受信機の応答を遅らせ、出力応答のタイミングが予測できなくする。
【０００８】
【課題を解決するための手段】
（発明の要約）
従って、受信機の飽和が回避されるようにＳＣＳＩに基づいて通信バスを介するデータ伝送を改良する必要がある。
【０００９】
本発明の一つの観点は、所定ビット・レートで通信バスによるデータ信号を送信するトランシーバ回路である。データ信号は第１および第２ロジック・レベルを有するデジタル信号である。トランシーバはデータ信号を受信し、修正するとともに修正データ信号を通信バスに供給する送信機を含んでいる。この送信機は駆動回路と出力回路を含んでいる。駆動回路はデータ信号とクロック（時間基準）信号を受信し、データ信号のロジック・レベルに依存する制御信号を発生する。制御信号は、データ信号が同じロジック・レベルの連続ビットを有しているとき、一定順序（シリアルに）で発生される。出力回路は制御信号とデータ信号を受信し、データ信号と対応するが、制御信号によって決定された変動駆動強度を有する出力信号を発生する。
【００１０】
本発明のさらなる観点は、所定ビット・レートで通信バスによる第１および第２ロジック・レベルを有するデータ信号を送信するためのバス・ドライバ・インターフェース・モジュールを含んでいる。バス・ドライバ・インターフェース・モジュールはデータ信号を受信し修正するように形成された送信機を含み、修正データ信号を通信バスに供給する。送信機は駆動回路と出力回路を含んでいる。駆動回路はデータ信号とクロック信号を受信し、データ信号のロジック・レベルに依存する制御信号を発生する。制御信号は、データ信号が同じロジック・レベルの連続ビットを有しているときに、シーケンス的に発生される。出力回路は制御信号とデータ信号を受信し、データ信号に対応するが、制御信号によって決定された可変駆動強度を有する出力信号を発生する。
【００１１】
本発明の付加的な観点は、データ信号を送信するための回路を含んでいる。この回路は駆動回路と出力回路を含んでいる。駆動回路は第１および第２ロジック・レベルを有するデータ信号を受信し、データ信号のロジック・レベルに依存する制御信号を発生する。制御信号は、データ信号が同じロジック・レベルの連続ビットを有するときにシーケンス的に発生される。出力回路は制御信号とデータ信号を受信し、データ信号に対応するが、制御信号によって決定された可変駆動強度を有している出力信号を発生する。
【００１２】
本発明の他の観点は、データ信号に依存する駆動強度で通信バスを駆動する方法を含んでいる。データ信号は第１および第２ロジック・レベルを有している。データ信号は駆動回路に供給され、また制御信号は、データ信号が同じロジック・レベルの連続するビットを有しているとき、シーケンス的に発生される。データ信号と、シーケンス的に発生された制御信号が出力回路に供給され、この出力回路は、データ信号に対応する出力信号を発生し、またシーケンス的に発生された制御信号によって決定された駆動強度を有している。
【００１３】
一実施例において、第１制御信号は、データ信号が同じロジック・レベルの二つの連続ビットを有しているときに、発生され、また第２制御信号は、データ信号が同じロジック・レベルの三つの連続ビットを有しているときに、発生される。第３制御信号は、データ信号が同じロジック・レベルの四つの連続ビットを有しているときに、発生される。データ信号のロジック・レベルの変化に追従して、通信バスが最高駆動強度で駆動される。駆動強度は、データ信号が同じロジック・レベルの連続ビットを有しているとき、制御信号によってシーケンス的に低減される。
【００１４】
本発明のこれまでに説明した特徴および他の特徴を、バス・ドライバの好適な実施例の図面を参照して次に説明する。図中、同じ要素には同じ参照番号を付す。図示した実施例は説明を意図したものであって、本発明を限定するのもではない。
【００１５】
【発明の実施の形態】
図１は通信バス１０を介して相互接続された二つのシステム要素１、２からなる代表的な通信システムの簡略化ブロック図である。以後、通信バス１０は概してバス１０と呼ぶ。システム要素１は、コンピュータとして考えることができ、これにシステム要素２としての周辺デバイスが、バス１０を介して接続されている。図１に示したように、数個のシステム要素１と数個の周辺デバイス２がバス１０に接続することができる。周辺デバイス２は外部ディスク・ドライブ、プリンタ、スキャナ、データ通信デバイスまたはコンピュータ１に接続される多くの他のデバイスである。図１に示していないが、一つを超える周辺デバイスをバス１０を介してコンピュータ１に接続することが考えられる。
【００１６】
別の実施例において、システム要素２はコンピュータであり、システム要素１が周辺デバイスである。さらに、システム要素１（または２）がメモリおよびハード・ディスクのような内部機能モジュールに接続された中央処理装置（ＣＰＵ）である。ＣＰＵおよびハード・ディスクは内部バスを介して通信する。内部バスはケーブル・バスまたはプリント回路板（ＰＣＢ）上のバスとして配備することができる。
【００１７】
以後、本発明の代表的実施例を、コンピュータ１と、バス１０を介して接続された単一周辺デバイス２からなる通信システムを参照して説明する。コンピュータ１と周辺デバイス２は、バス１０、例えば、スモール・コンピュータ・システム・インターフェース（ＳＣＳＩ）規格に基づいたバスを介して通信している。当業者であれば、バス１０はシステム要素１、２間の通信を可能にする他の仕様または規格に基づいて形成することができることを理解できる。
【００１８】
ＳＣＳＩ仕様は、５４までのラインで形成され、二つの電気的仕様、単一端（ｓｉｎｇｌｅ−ｅｎｄｅｄ）、低電圧差動で両方向データ通信を支持するバスを規定している。単一端のバージョンは、各信号に対して共通接地と呼ばれる単一ラインを使用する。差動バージョン（ｄｉｆｆｅｒｅｎｔｉａｌ ｖｅｒｓｉｏｎ）は一対のラインを使用し、ときには「非反転」および「反転」と呼ばれ、またときには、「正」および「負」と呼ばれ、さらにそれぞれ「＋」および「−」が付され、実際の信号がノイズから識別される。差動バージョンにおいて、各信号ドライバは二つの出力を有し、また各信号受信機は二つの入力を有している。
【００１９】
コンピュータ１と周辺デバイス２は（バス・ドライバー）インターフェース・モジュールからなり、とりわけ、モニターおよびコンピュータ１と周辺デバイス２間の制御通信を通信プロトコルに基づいて組織化する。通信プロトコルは、データ送信のタイミング、制御、フォーマットおよび代表データに関する機能を包含している。インターフェース・モジュールは各々、コンピュータ１と周辺デバイス２内でバス１０を終結しているトランシーバを含んでいる。
【００２０】
コンピュータ１のトランシーバと周辺デバイス１、２は実質的に同じであるから、以後コンピュータ１の単一トランシーバのみを説明する。トランシーバは受信機３と送信機４を含んでいる。送信機４は以後バス・ドライバと呼ぶ。バス・ドライバ４は増幅器６と駆動強度回路７を含んでいる。従って、周辺デバイス２内のトランシーバの要素はダッシュを付した番号３' 、４' 、６' 、７' で示す。
【００２１】
一実施例において、バス・ドライバ４は差動モードでデジタル信号を伝送するように形成されている。このデジタル信号は所定のビット・レートを有しており、そのデジタル信号の各ビットは、ロジック・レベル「ハイ」またはロジック・レベル「ロウ」によって表わされる。ロジック・レベル「ハイ」と「ロウ」は異なる電圧、例えば、０．６と１．９ボルト（Ｖ）間の範囲の電圧がロジック・レベル「ハイ」に割り当てられ、また−０．６と−１．９ボルト（Ｖ）間の範囲の電圧がロジック・レベル「ロウ」に割り当てられる。レベル「ハイ」からレベル「ロウ」の過渡期が生じたとき、正信号と負信号が理想的には０ボルトで交差する。
【００２２】
ＳＣＳＩ規格を適用するシステム以外の通信システムにおいて、デジタル信号がしばしば、バス・ドライバ４に入力される前に、規定（ｃｏｎｄｉｔｉｏｎｅｄ）（すなわち、コード化）され、これによってロジック「ハイ」がロジック「ロウ」のようになる。しかし、ＳＣＳＩ規格を適用するシステムは、デジタル信号のこのような規定を認めない。これらの（ＳＣＳＩ）システムにおいて、無規定（ｕｎｃｏｎｄｉｔｉｏｎｅｄ）データがバス１０に供給される。従って、デジタル信号は数個の連続するロジック「ハイ」またはロジック「ロウ」からなるという傾向がよりある。数個の連続するロジック「ハイ」または「ロウ」が生じたときに、同じ電圧がいかなる遷移（ｔｒａｎｓｉｔｉｏｎ）もなしに、数ビットの周期に渡って維持される。
【００２３】
図２は時間ｔの関数としての代表的デジタル信号の一部分を示す。この部分は、三つの遷移Ｔ１、Ｔ２、Ｔ３が発生している間のほぼ４ビットの周期を含む。デジタル信号は、正（非反転）信号＋Ｓ１と負（反転）信号−Ｓ１信号を有する差動信号である。最初の遷移Ｔ１において、信号＋Ｓ１がロジック「ハイ」からロジック「ロウ」に変化し、また信号−Ｓ１がロジック「ロウ」からロジック「ハイ」に変化する。両信号がゼロ交差と呼ばれる０ボルトで互いに交差する。ビットの持続中、信号＋Ｓ１、−Ｓ１は理想的にはそれぞれ固定電圧、例えば、＋１．２ボルトと−１．２ボルトに維持される。しかし、バス１０の寄生容量のために、前記のようにバス１０は帯電される。デジタル信号の図示部分において、バス１０が正方向に帯電される。バス１０が負方向に等価に帯電されることが予期される。方向はバス１０のその時点の帯電状態に依存する。
【００２４】
正方向にあるバス１０の帯電のために、第１ビットのエンドにおいて、ロジック「ハイ」の電圧が僅かに高い（より正）値に増加され、またロジック「ロウ」の電圧がわずかに低い（より小さな負）値に減少される。第２遷移Ｔ２が発生したときに、信号＋Ｓ１がロジック「ハイ」に戻り、また信号−Ｓ１がロジック「ロウ」に戻る。しかし、信号＋Ｓ１、−Ｓ１ のための電圧がドリフトされるので、信号＋Ｓ１、Ｓ２の交差が０ボルトで生じず、僅かに高い電圧で発生する。この電圧はゼロ交差オフセットと呼ばれる。一般的に、小さいゼロ交差オフセットは、遷移が規則的に発生するときは、平均化される。図２に示すように、遷移Ｔ１、Ｔ２、Ｔ３は規則正しく発生しない。遷移Ｔ２の後、同じロジック・レベルの三つの連続ビットが発生する。三つのビットのこの周期中、バス１０が三つのビットの周期に渡って充電され、またロジック「ハイ」と「ロウ」の電圧が「上方向に」ドリフトする。この場合において、ゼロ交差はただ一つのビット後よりも実質的に高い。前記のように、信号＋Ｓ１、−Ｓ１がバス１０に沿って周辺デバイス２の受信機３' に伝送される。受信機３' は入力段階として差動増幅器を含んでいる。差動増幅器は、上方および下方レール電圧（ｒａｉｌ ｖｏｌｔａｇｅ）を決定する供給電圧に接続されている。差動増幅器に入力される信号＋Ｓ１、−Ｓ１が上方および下方レール電圧によって決定される範囲内にある限り、差動増幅器はリニア範囲で作動する。すなわち、差動増幅器からの信号出力はその入力信号に比例する。
【００２５】
図２において、三つのビットの周期中、バス１０の帯電は、信号−Ｓ１を上方向にドリフトさせ、またゼロ交差のオフセットが増大する。これら三つのビット中、例えば、最終ビット中、信号−Ｓ１の電圧が差動入力増幅器の上方レール電圧を超えることが生じる。信号−Ｓ１が上方レール電圧を超えたとき、差動入力増幅器が飽和する。飽和状態において、差動入力増幅器が到来信号にゆっくり応答して、有効データを出力せず、データは消失する。しかし、可能性のある転送速度に制限があり、再度、転送されるべきデータが必要であるので、データの喪失は望ましくない。
【００２６】
図３は図２に対応し、４ビットと信号＋Ｓ１、−Ｓ１の三つの遷移Ｔ１、Ｔ２、Ｔ３を示す。しかし、図３は本発明によるバス・ドライバー４によって発生された信号＋Ｓ１、−Ｓ１を示す。バス・ドライバー４は、次に示すように信号＋Ｓ１、−Ｓ１のいかなるドリフトも減殺するように形成されている。遷移Ｔ１、Ｔ２の後、バス・ドライバー４は駆動電流（ドライブ強度）を増大させ、また信号＋Ｓ１、−Ｓ１が遷移Ｔ１、Ｔ２の後、電圧を増大させる。例えば、遷移Ｔ２の後、ドライブ強度が増大するが、約２−３ビットの周期内で、電圧がその一定の安定値に復帰する。
【００２７】
一実施例において、バス・ドライバー４は、データ信号が同じロジック・レベルの二つの連続ビットを有しているとき、第１制御信号を発生し、またデータ信号が同じロジック・レベルの三つの連続ビットを有しているとき、第２制御信号を発生する。バス・ドライバー４は、データ信号が同じロジック・レベルの四つの連続ビットを有しているとき、第３制御信号を発生する。データ信号のロジック・レベルの変化に追従して（Ｔ１、Ｔ２）、バス１０が最大ドライブ強度で駆動される。このドライブ強度は、データ信号が同じロジック・レベルの連続ビットを有しているとき、制御信号によってシーケンス的に低減される。
【００２８】
バス・ドライバー４は、三つの制御信号を超えた制御信号を発生するように形成することができる。これはデータ信号が同じロジック・レベルの四つを超える連続するビットを有していときに望まれる。
【００２９】
図４はバス・ドライバー４の実施例を示す。このバス・ドライバー４は駆動強度回路７と差動増幅器６を含んでいる。駆動強度回路７は、データ信号Ｄと、クロック信号ＣＬＫと制御信号ＣＴＲＬを受信するように形成されている。駆動強度回路７はデータ信号Ｄを差動信号＋ＳＩＧ、−ＳＩＧに変換し、これが差動増幅器６に入力される。差動増幅器６がこれらの信号＋ＳＩＧ、−ＳＩＧを増幅し、信号＋Ｓ１、−Ｓ１を出力して、これがバス１０に供給される。
【００３０】
図５は駆動強度回路７の概略実施例を示す。駆動強度回路７は駆動回路１２と、信号＋ＳＩＧを出力するトランジスタ回路１４と、信号−ＳＩＧを出力するトランジスタ回路１６とを含んでいる。トランジスタ回路１４、１６は駆動強度回路７の出力回路を形成している。トランジスタ回路１４、１６は、インバータ２０と、ＯＲゲートおよびＡＮＤゲートのようなロジック・ゲートとを含むネットワークを介して相互接続されている。図６、７はそれぞれトランジスタ回路１４、１６と駆動回路１２の詳細を示す。
【００３１】
駆動回路１２はクロック信号ＣＬＫと、データ信号Ｄを受信し、三つの信号ＲＥＤ＿１、ＲＥＤ＿２、ＲＥＤ＿３（「ＲＥＤ」はｒｅｄｕｃｅ「低減」を短くしたのもである）を出力する。三つのＯＲゲート２２、２４、２６が駆動回路１２とトランジスタ回路１４間に相互接続されている。ＯＲゲート２２は信号ＲＥＤ＿１とデータ信号Ｄを受信し、信号Ａを出力し、これがトランジスタ回路１４に入力される。ＲＯゲート２４が信号ＲＥＤ＿２とデータ信号Ｄを受信し、信号Ｂを出力し、信号Ｂを出力し、これがトランジスタ回路１４に入力される。ＯＲゲート２６が信号ＲＥＤ＿３とデータ信号Ｄを受信し、信号Ｃを出力し、これがトランジスタ１４に入力される。付加的に、トランジスタ１４がデータ信号Ｄを受信する。
【００３２】
さらに、ＡＮＤゲート２８、３０、３２が、トランジスタ回路１４に接続されている。図示した実施例において、各ＡＮＤゲート２８、３０、３２は一つの反転入力を有している。ＡＮＤゲート２８が非反転入力でデータ信号Ｄを受信し、また反転入力で信号ＲＥＤ＿１を受信する。ＡＮＤゲート２８が信号Ａ' を出力する。ＡＮＤゲート３０が非反転入力でデータ信号Ｄを受信し、反転入力で信号ＲＥＤ＿２を受信する。ＡＮＤゲート３０が信号Ｂ' を出力する。ＡＮＤゲート３２が非反転入力でデータ信号Ｄ' を受信し、また反転入力で信号ＲＥＤ＿３を受信する。ＡＮＤゲート３２が信号Ｃ' を出力する。
【００３３】
トランジスタ回路１６が同様に接続されている。インバータ２０が反転データ信号Ｄ' をトランジスタ回路１６に提供するように接続されている。三つのＯＲゲート３４、３６、３８が駆動回路１２とトランジスタ回路１６間に相互接続されている。ＯＲゲート３４が信号ＲＥＤ＿１と反転データ信号Ｄ' を受信する。ＯＲゲート３４が、トランジスタ回路１６に入力される信号Ｅを出力する。ＯＲゲート３６が信号ＲＥＤ＿２と反転データ信号Ｄ' を受信する。ＯＲゲート３６が、トランジスタ回路１６に入力される信号Ｆを出力する。ＯＲゲート３８が信号ＲＥＤ＿３と反転データ信号Ｄ' を受信する。ＯＲゲート３８がトランジスタ回路１６に入力される信号Ｇを出力する。ＯＲゲート３８が、トランジスタ回路１６をに入力される信号Ｇを出力する。付加的に、トランジスタ回路１６が反転データ信号Ｄ' を受信する。
【００３４】
さらに、三つのＡＮＤゲート４０、４２、４４が、各々一つの反転入力を有しているトランジスタ回路１６に接続されている。ＡＮＤゲート４０が非反転入力でデータ信号Ｄ' を受信し、反転入力で信号ＲＥＤ＿１を受信する。ＡＮＤゲート４０が信号Ｅ' を出力する。ＡＮＤゲート４２が、非反転入力でデータ信号Ｄ' を受信し、反転入力で信号ＲＥＤ＿２を受信する。ＡＮＤゲート４２が信号Ｆ' を出力する。ＡＮＤゲート４４が非反転入力でデータ信号Ｄ' を受信し、反転入力で信号ＲＥＤ＿３を受信する。ＡＮＤゲート４４が信号Ｇ' を出力する。
【００３５】
トランジスタ回路１４、１６が、入力信号として、それぞれデータ信号Ｄ、Ｄ' を受信する。制御信号ＲＥＤ＿１、ＲＥＤ＿２、ＲＥＤ＿３とデータ信号Ｄ、Ｄ' は、同じロジック・レベルの連続ビットが伝送されるべきときにのみ、それぞれトランジスタ１４、１６を作動可能にする。例えば、データ信号Ｄと制御信号ＲＥＤ＿１が「ロウ」のとき、信号Ａは「ロウ」のみとなる。すべての他の場合において、信号Ａは「ハイ」である。同様に、反転データ信号Ｄ' が「ハイ」で、制御信号ＲＥＤ＿１が「ロウ」のとき、信号Ａ' は「ハイ」のみとなる。すべての他の場合において、信号Ａ' は「ロウ」である。
【００３６】
駆動強度回路７の図示した実施例において、駆動回路１２は制御信号ＲＥＤ＿１、ＲＥＤ＿２、ＲＥＤ＿３をシーケンス的に作動（「ハイ」に切り替え）するが、図９に示したように、同時に制御信号ＲＥＤ＿１、ＲＥＤ＿２、ＲＥＤ＿３を非作動（「ロウ」に切り替え）する。従って、信号Ａ、Ｂ、Ｃがシーケンス的に作動され、また同時に非作動にされる。残りの信号Ａ' −Ｃ' 、Ｅ−Ｇ、Ｅ' −Ｇ' が同様に発生される。
【００３７】
図６は図５に示す駆動強度ロジック内に含まれるトランジスタ回路１４の代表的な実施例を示す。トランジスタ回路１４は、トランジスタ回路１６の構造と等しい構造をしていることが熟考される。従って、図６において、トランジスタ回路１６から入力され、また出力される信号はカッコに入れて示されている。トランジスタ回路１４はｐ−チャネル・トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４と、四つの並列岐路に配列されたｎ−チャネル・トランジスタＴ５、Ｔ６、Ｔ７、Ｔ８とを含んでいる。特定ｎ−チャネルとｐ−チャネル・トランジスタが図示した実施例に使用されているが、トランジスタ回路１４は構造を完全に反転することによって、あるいは他のトランジスタを使用することによって実行できることが考えられる。
【００３８】
トランジスタ回路１４の各岐路は、ｐ−チャネル・トランジスタＴ１−Ｔ４（以後、「トランジスタ」という）とｎ−チャネル・トランジスタＴ５−Ｔ８（以後、「トランジスタ」という）を含み、また供給電圧ＶＤＤとアース間に接続されている。各トランジスタＴ１−Ｔ８は、ゲートＧ、ドレインＤおよびソースＳからなる三つの端子を有している。ｐ−チャネル・トランジスタＴ１−Ｔ４は、それぞれのゲートＧに印加される電圧がロウ（「アクティブ・ロウ」）のとき、作動し、またｎ−チャネル・トランジスタＴ５−Ｔ８は、ゲートＧに印加される電圧がハイ（「アクティブ・ハイ」）であるときに、作動する。トランジスタＴ１−Ｔ４のソースＳとトランジスタＴ５−Ｔ８のドレインＤが、相互接続され、信号＋ＳＩＧのための出力ＣＰを形成している。トランジスタＴ１−Ｔ４のドレインＤが供給電圧ＶＤＤに接続され、またトランジスタＴ５−Ｔ８のソースＳがアースに接続されている。
【００３９】
トランジスタＴ１，Ｔ５のゲートＧが、供給電圧ＶＤＤとアース間に直列接続されている。トランジスタＴ１、Ｔ５のゲートＧがデータ信号Ｄを受信するように接続されている。トランジスタＴ２、Ｔ６からなる岐路内で、トランジスタＴ２のゲートＧが信号Ａを受信し、トランジスタＴ６のゲートＧが信号Ａ' を受信する。トランジスタＴ３、Ｔ７からなる岐路内に、トランジスタＴ３のゲートＧが信号Ｂを受信し、トランジスタＴ７のゲートＧが信号Ｂ' を受信する。トランジスタＴ４、Ｔ８からなる岐路内で、トランジスタＴ４のゲートＧが信号Ｃを受信し、トランジスタＴ８のゲートＧが信号Ｃ' を受信する。
【００４０】
トランジスタＴ１、Ｔ５は信号＋ＳＩＧを制御して、信号ＲＥＤ＿１、ＲＥＤ＿２、ＲＥＤ＿３から独立した少なくともバイアス値を有するようにする。信号ＲＥＤ＿１、ＲＥＤ＿２、ＲＥＤ＿３がそれぞれ「ロウ」であり、データ・ラインＤがロウのとき、（アクティブ・ロウ）トランジスタＴ２−Ｔ４が導通する。信号ＲＥＤ＿１、ＲＥＤ＿２、ＲＥＤ＿３がそれぞれ「ロウ」であり、データ・ラインＤがハイのとき、（アクティブ・ハイ）トランジスタＴ６−Ｔ８が導通する。
【００４１】
データ信号Ｄの第１ビットが「ハイ」の場合に、トランジスタＴ１は導通せず、またトランジスタＴ５が、ドレインＤとソースＳ間で、従って、出力ＣＰとアース間で予め規定された導電度を有する。これと同時に、データ信号Ｄ（「ハイ」）がこれらの状況下でＯＲゲート２２、２４、２６の出力を決定するので、信号ＲＥＤ＿１、ＲＥＤ＿２、ＲＥＤ＿３が「ロウ」で、信号Ａ、ＢおよびＣが「ハイ」となる。（アクティブ・ロウ）トランジスタＴ２−Ｔ４は導通しない。（負性）データ信号Ｄ' がこれらの状況下でＡＮＤゲート２８、３０、３２の出力を決定するので、信号Ａ' 、Ｂ' 、Ｃ' が「ハイ」になる。（アクティブ・ハイ）トランジスタＴ６−Ｔ８が導通する。
【００４２】
トランジスタＴ５−Ｔ８、従って、それらそれぞれの導通経路が出力ＣＰとアースに対して並列になる。抵抗器の並列接続において、その合成抵抗値はそれぞれの抵抗器の最も小さい値未満であることは周知である。これらの条件下で、出力ＣＰとアース間の合成抵抗値が最も小さい可能な値となる。このように、合成導電率が最大となり、結果的に、出力ＣＰからアースまでのシンク（ｓｉｎｋ）電流が最大値となる。シンク電流の最大値を、制御信号ＲＥＤ＿１、ＲＥＤ＿２、ＲＥＤ＿３によって変化させることができる。例えば、制御信号ＲＥＤ＿１が「ハイ」になると、直ちに、ＡＮＤゲート２８の入力が「ハイ」になり、また信号Ａ' が「ロウ」になる。ロウ信号Ａ' が（アクティブ・ハイ）トランジスタＴ６ を不作動にし、これによって出力ＣＰとアース間の合成抵抗値が増大し、従って、導電率が小さくなる。これにより、シンク電流が減少する。同様にして、制御信号ＲＥＤ＿２、ＲＥＤ＿３が連続して「ハイ」になったときに、合成抵抗値がさらに増大し、またシンク電流がさらに減少する。
【００４３】
データ信号Ｄが「ロウ」のとき、トランジスタＴ５は導通せず、またトランジスタＴ１がドレインＤとソースＳ間で、従って、供給電圧と出力ＣＰ間で所定導電率を示す。これと同時に、データ信号Ｄ（「ロウ」）がＯＲゲート２２、２４、２６の出力を決定するので、信号ＲＥＤ＿１、ＲＥＤ＿２、ＲＥＤ＿３が「ロウ」で、信号Ａ、Ｂ、Ｃが「ロウ」になる。（アクティブ・ロウ）トランジスタＴ２−Ｔ４が導通する。前記のように、トランジスタＴ１−Ｔ４ の合成抵抗値は、信号ＲＥＤ＿１、ＲＥＤ＿２、ＲＥＤ＿３が「ロウ」である限り、最も小さい。小さい抵抗値が信号＋ＳＩＧのために比較的高い駆動電流を提供する。例えば、信号ＲＥＤ＿１が「ハイ」になると直ちに、トランジスタＴ２が不作動にされ、またインピーダンスが増大し、駆動電流が減少する。駆動電流は、信号ＲＥＤ＿２、ＲＥＤ＿３がシーケンス的に「ハイ」になるにつれて、シーケンス的に減少する。
【００４４】
図示した駆動強度回路７は、同時に複数の駆動トランジスタを作動させることによって信号＋ＳＩＧを最初に所望の電圧または電流レベルに駆動させ、所望のレベルが短時間で得られることを保証する。その後、データ信号Ｄが延長期間（例えば、数ビット）の間、同じロジック・レベルを維持すれば、駆動トランジスタが次々と不作動にされ、デバイスの駆動能力が減少され（例えば、導電度の減少）、これによって信号＋ＳＩＧが、受信機増幅器の飽和を回避する所定境界内に維持される。
【００４５】
図７は図５に示した駆動強度ロジックに含まれた駆動回路１２の代表的実施例を示す。駆動回路１２はクロック信号ＣＬＫとデータ信号Ｄを受信し、信号ＲＥＤ＿１、ＲＥＤ＿２、ＲＥＤ＿３を発生し、これらが駆動回路１２から出力される。駆動回路１２は、信号ＲＥＤ＿１、ＲＥＤ＿２、ＲＥＤ＿３を出力する副回路５２、５４、５６を含み、また副回路５２、５４、５６によって使用される信号を発生する副回路５０、５８、６０、６２を含んでいる。回路５０−６２の代表的実施例を図８に示す。
【００４６】
副回路５０がクロック信号ＣＬＫとデータ信号Ｄを受信する。副回路５０が副回路５２、５８のために信号Ｄｉｎ＿１を発生し、副回路５８、６０、６２のために信号ＥＮＢＬを作動可能にする。副回路５８が信号Ｄｉｎ＿１と、データ信号Ｄとを受信し、信号ＥＮＢＬを作動可能にする。副回路５８が副回路５２のために信号Ｄｉｎ＿２を発生する。
【００４７】
副回路５２がクロック信号ＣＬＫと、信号Ｄｉｎ＿１、Ｄｉｎ＿２を受信する。副回路５２が、副回路５４、６０のための信号ＲＥＤ＿１と信号Ｄｏ＿２とデータ信号Ｄを発生する。副回路６０が信号Ｄｏ＿２とデータ信号Ｄを受信し、信号ＥＮＢＬを作動可能にする。副回路６０が副回路５４のための信号Ｄｉｎ＿３を発生する。
【００４８】
副回路５４がクロック信号ＣＬＫと、信号Ｄｏ＿２、Ｄｉｎ＿３を受信する。副回路５４が、副回路５６、６２のための信号ＲＥＤ＿２と信号Ｄｏ＿３を発生する。副回路６２が信号Ｄｏ＿３とデータ信号Ｄを受信し、信号ＥＮＢＬを作動可能にする。副回路６２が副回路５６のための信号Ｄｉｎ＿４を発生する。副回路５６がクロック信号ＣＬＫと信号Ｄｏ＿３，Ｄｉｎ＿４を受信する。副回路５６が信号ＲＥＤ＿３を発生する。
【００４９】
駆動回路１２の一実施例において、副回路５２、５４、５６に入力されるクロック信号ＣＬＫが、副回路５０へ入力されるクロック信号ＣＬＫに関して遅延させることができる。この遅延は、例えば、図８に示した二つの直列接続インバータによって達成することができる。
【００５０】
図８は駆動回路５０−６２の代表的な実施例を備えた駆動回路１２を示す。副回路５０はフリップ−フロップ７０（例えば、テキサス・インスツルメンツなどから入手できるＤ−フリップ−フロップ７４ＬＳ７４等）、排他的ＯＲ（ＸＯＲ）ゲート７２とインバータ７４を含んでいる。フリップ−フロップ７０のデータ（Ｄ）入力がデータ信号Ｄを受信する。フリップ−フロップ７０がクロック信号ＣＬＫによってクロックされる。フリップ−フロップ７０の出力Ｑが、データ信号Ｄから導出された信号Ｄｉｎ＿１を提供する。データ信号Ｄと信号Ｄｉｎ＿１が入力としてＸＯＲゲート７２に提供される。ＸＯＲゲート７２の出力が、作動許可信号ＥＮＢＬを出力するインバータ７４に接続されている。
【００５１】
副回路５４、５６が副回路５０の構造と実質的に同様の構造をなし、それぞれのフリップ−フロップ７６、８２、ＸＯＲゲート７８、８４およびインバータ８０、８６を含んでいる。副回路５４内のフリップ−フロップ７６は、信号Ｄｉｎ＿３と、クロック信号ＣＬＫに関して僅かに遅延しているクロック信号ＣＬＫ１を受信する。遅延は直列接続された二つのインバータ１２２、１２４によって達成される。フリップ−フロップ７６が信号Ｄｏ＿３を出力し、インバータ８０がＲＥＤ＿２を出力する。同様に、フリップ−フロップ８２が信号Ｄｉｎ＿４とクロック信号ＣＬＫ１を受信し、信号Ｄｏ＿４を出力する。インバータ８６が信号ＲＥＤ＿３を出力する。
【００５２】
副回路５８がインバータ９４、９６およびＮＡＮＤゲート９８、１００、１０２を含んでいる。インバータ９４がデータ信号Ｄを受信し、反転出力をＮＡＮＤゲート９８の第１入力に提供する。インバータ９６が副回路５０から作動許可信号ＥＮＢＬを受信し、反転出力をＮＡＮＤゲート９８の第２入力に提供する。ＮＡＮＤゲート９８の出力がＮＡＮＤゲート１０２の第１入力に接続されている。ＮＡＮＤゲート１０２の第２入力がＡＮＤゲート１００の出力に接続されている。ＡＮＤゲート１００が信号Ｄｉｎ＿１と、その入力として作動許可信号ＥＮＢＬを受信する。
【００５３】
副回路６２は副回路５８の構造と実質的に同じ構図を有しているが、インバータ１１２、１１４およびＮＡＮＤゲート１１６、１１８、１２０を含んでいる。副回路６２がデータ信号Ｄと、作動許可信号ＥＮＢＬと信号Ｄｏ＿３を受信する。副回路６２が信号Ｄｉｎ＿４を出力する。
【００５４】
副回路５２はフリップ−フロップ８８、例えばＤ−フリップ−フロップ７４ＬＳ７４と、ＸＯＲゲート９０とインバータ９２を含んでいる。フリップ−フロップ８８が信号Ｄｉｎ＿２を受信し、また、クロック信号ＣＬＫ１によってクロックされる。フリップ−フロップ８８の出力Ｑが信号Ｄｏ＿２を提供し、これがＸＯＲゲート９０の第１入力に入力され、副回路５４、６０に供給される。ＸＯＲゲート９０の第２入力が信号Ｄｉｎ＿１を受信する。ＸＯＲゲート９０の出力がインバータ９２の入力に接続されている。インバータ９２の出力が信号ＲＥＤ＿１となる。
【００５５】
副回路６０がインバータ１０４とＡＮＤゲート１０６、１０８、１１０を含んでいる。インバータ１０４の入力が許可信号ＥＮＢＬを受信する。インバータ１０４の出力がＮＡＮＤゲート１０６の第１入力に接続されている。ＮＡＮＤゲート１０６の第２入力がデータ信号Ｄを受信する。ＮＡＮＤゲート１０８が許可信号ＥＮＢＬと信号Ｄｏ＿２を受信する。ＮＡＮＤゲート１０８の出力がＡＮＤゲート１１０に接続されている。ＡＮＤゲート１１０がさらにＮＡＮＤゲート１０６からの出力を受信する。ＮＡＮＤゲート１０６が信号Ｄｉｎ＿３ を出力し、これが副回路５４に供給される。
【００５６】
ここに含まれる駆動強度回路７と駆動回路１２の動作を、時間の関数として、駆動回路１２のためのタイミング・ダイアグラムを示す図９（図９Ａ−９Ｎからなる）を参照してよりよく理解されるであろう。このタイミング・ダイアグラムは、前述した信号のための個々のタイミング・ダイアグラムを含んでいる。信号はデジタル信号である。各信号の二つのレベル間の遷移は、立ち上がりエッジまたは立ち下がりエッジで発生する。図９Ａと９Ｂはクロック信号ＣＬＫ、ＣＬＫ１を示す。図９Ｃ−９Ｆは信号Ｄｉｎ＿１−Ｄｉｎ＿４を示す。図９Ｇは許可信号ＥＮＢＬを示す。図９Ｈ−９Ｊは信号Ｄｏ＿２，Ｄｏ＿３，Ｄｏ＿４を示す。図９Ｋ−９Ｍは信号ＲＥＤ＿１、ＲＥＤ＿２、ＲＥＤ＿３を示す。図９Ｎはデジタル信号Ｄを示す。
【００５７】
信号内に発生する種々の遷移の例は、以後説明するが、遷移期間の関係は図９に示したように矢印によって指示する。データ信号Ｄとクロック信号ＣＬＫは、駆動回路１２内の信号を決定する外部信号である。一実施例において、クロック信号ＣＬＫ、ＣＬＫ１は約４０Ｍｂｉｔ／ｓのビット・レートを有しており、クロック信号ＣＬＫ１はクロック信号ＣＬＫに関して数１０ナノ秒遅延している。
【００５８】
図９Ｎに示したように、データ信号Ｄはロジック「ハイ」（ｔ＝Ｔ１）にセットされ、ロジック「ロウ」（ｔ＝Ｔ５）にリセットされ、また再度ロジック「ハイ」（ｔ＝Ｔ１０）にセットされる。信号Ｄがフリップ−フロップ７０に入力される。クロック信号ＣＬＫの次の立ち上がりエッジにおいて（図９Ｂ）、フリップ−フロップ７０の出力が、ロジック「ハイ」に設定され、信号Ｄｉｎ＿１（図９Ｃ）と許可信号ＥＮＢＬ（図９Ｇ）を発生する。信号Ｄｉｎ＿１がロジック「ハイ」に設定されることで、信号Ｄｉｎ＿２がロジック「ハイ」（図９）に変化し、また１クロック・サイクル後の信号Ｄｉｎ＿３がクロック信号ＣＬＫの立ち上がりエッジでロジック「ハイ」に設定される（図９Ｅ）。信号Ｄｉｎ＿３がロジック「ハイ」に設定された１クロック・サイクルの後に、信号Ｄｉｎ＿４がクロック信号ＣＬＫの立ち上がりエッジでロジック「ハイ」に設定される（図９Ｆ）。データ信号Ｄがロジック「ロウ」（ｔ＝Ｔ５）に戻ったときに、クロック信号ＣＬＫの続く立ち上がりエッジで、信号Ｄｉｎ＿１、Ｄｉｎ＿２、Ｄｉｎ＿４がロジック「ロウ」に戻る。しかし、信号Ｄｉｎ＿３は、許可信号ＥＮＢＬがロジック「ロウ」に復帰したときに、ロジック「ロウ」に復帰する。
【００５９】
信号Ｄｉｎ＿２がロジック「ハイ」に設定された１クロック・サイクルの後（ｔ＝Ｔ２）に、信号Ｄｏ＿２がロジック「ハイ」に設定される（図９Ｈ）。従って、ｔ＝Ｔ２において、信号Ｄｏ＿２の立ち上がりエッジが信号ＲＥＤ＿１をロジック「ハイ」（図９Ｋ）に設定する。信号Ｄｉｎ＿３がロジック「ハイ」に設定された１クロック・サイクル後（ｔ＝Ｔ３）に、信号Ｄｏ＿３がロジック「ハイ」に設定される（図９Ｉ）。従って、ｔ＝Ｔ３において、信号Ｄｏ＿３の立ち上がりエッジが信号ＲＥＤ＿２をロジック「ハイ」（図９Ｌ）に設定する。同様にして、信号Ｄｉｎ＿４がロジック「ハイ」に設定された１クロック・サイクル後（ｔ＝Ｔ４）に、信号Ｄｏ＿４がロジック「ハイ」に設定される（図９Ｊ）。従って、ｔ＝Ｔ４において、信号Ｄｏ＿４の立ち上がりエッジが信号ＲＥＤ＿３をロジック「ハイ」（図９Ｍ）に設定する。従って、ｔ＝Ｔ４において、全ての信号ＲＥＤ＿１、ＲＥＤ＿２、ＲＥＤ＿３がロジック「ハイ」に設定される。
【００６０】
図示した実施例において、データ信号Ｄがｔ＝Ｔ５でロジック「ロウ」に復帰する。データ信号Ｄの立ち下がりエッジが、許可信号ＥＮＢＬと信号Ｄｉｎ＿１をロジック「ロウ」に復帰せしめる。ロジック「ロウ」における許可信号ＥＮＢＬが信号ＲＥＤ＿１、ＲＥＤ＿２、ＲＥＤ＿３をロジック「ロウ」に戻す。従って、ｔ＝Ｔ６において、全ての信号ＲＥＤ＿１、ＲＥＤ＿２、ＲＥＤ＿３がロジック「ロウ」にリセットされる。データ信号が付加的なクロック・サイクル中、ハイに維持されれば、許可信号ＥＮＢＬは、データ信号Ｄがロウになるまでロジック「ロウ」に戻らず、従って、ＲＥＤ＿１、ＲＥＤ＿２およびＲＥＤ＿３信号のリセット操作を遅らせるということを理解しなければならない。
【００６１】
データ信号Ｄがここで「ロウ」になる。しかし、クロック信号ＣＬＫの次の立ち上がりエッジにおいて、許可信号ＥＮＢＬがロジック「ハイ」に復帰し、これによって駆動回路１２が再び作動可能になる。その後、前記のように、信号ＲＥＤ＿１、ＲＥＤ＿２、ＲＥＤ＿３は、シーケンス的にロジック「ハイ」（ｔ＝Ｔ７、Ｔ８、Ｔ９）に設定され、また同時にデータ信号Ｄがロジック「ハイ」に復帰したときに（ｔ＝Ｔ１０）、リセット（ｔ＝Ｔ１１）される。従って、駆動強度回路７は、データ信号Ｄが１クロック・サイクルを超える間ロジック「ハイ」か、またはロジック「ロウ」状態のいずれかを保持するとき、駆動強度を減少するように駆動する。
【００６２】
本発明はある好適な実施例につき説明したが、当業者にとって明白な他の実施例も本発明の範囲内にある。従って、本発明の範囲は請求の範囲によって規定されることを意図するものである。
【図面の簡単な説明】
【図１】 代表的な通信システムの概略ブロック図
【図２】 バス・ドライバの概略ブロック図
【図３】 ゼロ交差オフセットを有するデジタル信号を示す図
【図４】 ゼロ交差オフセットのないデジタル信号を示す図
【図５】 駆動強度ロジックの概略実施例を示す図
【図６】 図５に示した駆動強度ロジックを含むトランジスタ回路の実施例を示す図
【図７】 図５に示した駆動強度ロジックを含む駆動回路の実施例を示す図
【図８】 副回路の代表的な実施例を有する駆動回路を示す図
【図９】 駆動強度回路のタイミング・ダイヤグラムを示す図
Claims (23)
- 所定ビット・レートで通信バスを介して、第１および第２ロジック・レベルを有するデータ信号を送信するトランシーバ回路であって、
データ信号を受信し修正するとともに、修正データ信号を通信バスに供給するように形成された送信機からなり、この送信機が、
データ信号とクロック信号を受信し、データ信号のロジック・レベルに依存する少なくとも第１および第２の制御信号を発生するように形成された駆動回路であって、データ信号が同じロジック・レベルの連続ビットを有しているとき、第１および第２制御信号がシーケンス的に発生される駆動回路と、
少なくとも第１および第２制御信号とデータ信号を受信し、データ信号に応答するロジック・レベルを有する出力信号を発生する出力回路であって、前記第１制御信号に応答して駆動強度を低下させ、さらに前記出力信号の前記ロジック・レベルを維持しながら、第２駆動信号に応答して駆動強度を低下させる出力回路とを具備する、データ信号を送信するトランシーバ回路。 - 駆動回路が三つの制御信号を発生する請求項１に記載のトランシーバ回路。
- 出力信号が非反転および反転信号部分を有する差動信号であり、出力回路が非反転信号部分を出力する第１トランジスタ回路と反転信号部分を出力する第２トランジスタ回路を含む請求項２に記載のトランシーバ回路。
- 駆動回路と第１および第２トランジスタ回路間に相互接続されたロジック・ゲートをさらに含み、このロジック・ゲートがデータ信号と制御信号の関数としてトランジスタ回路を作動する請求項３に記載のトランシーバ回路。
- 所定ビット・レートで通信バスを介して、第１および第２ロジック・レベルを有するデータ信号を送信するトランシーバ回路であって、
データ信号を受信し修正するとともに、修正データ信号を通信バスに供給するように形成された送信機からなり、この送信機が、
データ信号とクロック信号を受信し、データ信号のロジック・レベルに依存する三つの制御信号を発生するように形成された駆動回路であって、データ信号が同じロジック・レベルの連続ビットを有しているとき、三つの制御信号がシーケンス的に発生される駆動回路と、
三つの制御信号とデータ信号を受信し、データ信号に応答する出力信号を発生し、前記三つの制御信号によって決定された可変駆動強度を有する出力回路であって、出力信号が非反転および反転信号部分を有している差動信号であり、また、非反転信号部分を出力する第１トランジスタ回路と、反転信号部分を出力する第２トランジスタ回路とを含んでいる出力回路と、を具備し、
第１トランジスタ回路が、データ信号のための第１入力と、第１状態信号のための第２入力と、反転第１状態信号のための第３入力とを有し、第１状態信号が制御信号とデータ信号に依存し、反転第１状態信号が制御信号と反転データ信号に依存し、
第２トランジスタ回路が、反転データ信号のための第４入力と、第２状態信号のための第５入力と、反転第２状態信号のための第６入力とを有し、第２状態信号が制御信号と反転データ信号に依存し、反転第２状態信号が制御信号とデータ信号に依存し、
ロジック・ゲートが駆動回路と第１および第２トランジスタ回路間に相互接続され、このロジックゲートが第１および第２トランジスタ回路をデータ信号と制御信号の関数として作動する、
データ信号を送信するトランシーバ回路。 - 出力回路が対をなす相補トランジスタからなり、その対が接地と供給電圧に対して並列に配置され、出力回路の出力に接続された各対の第１および第２トランジスタ間に接続されており、
第１対の第１および第２トランジスタがデータ信号を受信する、
請求項１に記載のトランシーバ回路。 - 所定ビット・レートで通信バスを介して、第１および第２ロジック・レベルを有するデータ信号を送信するバス・ドライバ・インターフェース・モジュールであって、
データ信号を受信し修正するとともに、修正データ信号を通信バスに供給するように形成された送信機からなり、この送信機が、
データ信号とクロック信号を受信し、クロック信号がビット・レートに関連している駆動回路であって、さらにデータ信号のロジック・レベルに依存する少なくとも一つの制御信号を発生するように形成されており、データ信号が同じロジック・レベルの連続するビットを有しているとき、少なくとも一つの制御信号が発生される駆動回路と、
少なくとも一つの制御信号とデータ信号を受信し、さらにデータ信号に応答するロジック・レベルを有する出力信号を発生するように形成された出力回路であって、前記出力信号の前記ロジック・レベルを維持しつつ、前記少なくとも一つの制御信号に応答する駆動強度を低下させる出力回路とを具備する、データ信号を送信するバス・ドライバ・インターフェース・モジュール。 - 駆動回路が三つの制御信号を発生する請求項７に記載のバス・ドライバ。
- 出力信号が非反転および反転信号部分を有する差動信号であり、出力回路が非反転信号部分を出力する第１トランジスタ回路と反転信号部分を出力する第２トランジスタ回路を含む請求項８に記載のバス・ドライバ。
- 駆動回路と第１および第２トランジスタ回路間に相互接続されたロジック・ゲートをさらに含み、このロジック・ゲートがデータ信号と制御信号の関数としてトランジスタ回路を作動する請求項９に記載のバス・ドライバ。
- 所定ビット・レートで通信バスを介して、第１および第２ロジック・レベルを有するデータ信号を送信するバス・ドライバ・インターフェース・モジュールであって、
データ信号を受信し修正するとともに、修正データ信号を通信バスに供給するように形成された送信機からなり、この送信機が、
データ信号とクロック信号を受信し、データ信号のロジック・レベルに依存する三つの制御信号を発生するように形成された駆動回路であって、データ信号が同じロジック・レベルの連続ビットを有しているとき、三つの制御信号がシーケンス的に発生される駆動回路と、
三つの制御信号とデータ信号を受信し、データ信号に応答する出力信号を発生し、前記三つの制御信号によって決定された可変駆動強度を有する出力回路であって、出力信号が非反転および反転信号部分を有している差動信号であり、また、非反転信号部分を出力する第１トランジスタ回路と、反転信号部分を出力する第２トランジスタ回路とを含んでいる出力回路と、を具備し、
第１トランジスタ回路が、データ信号のための第１入力と、第１状態信号のための第２入力と、反転第１状態信号のための第３入力とを有し、第１状態信号が制御信号とデータ信号に依存し、反転第１状態信号が制御信号と反転データ信号に依存し、
第２トランジスタ回路が、反転データ信号のための第４入力と、第２状態信号のための第５入力と、反転第２状態信号のための第６入力とを有し、第２状態信号が制御信号と反転データ信号に依存し、反転第２状態信号が制御信号とデータ信号に依存し、
ロジック・ゲートが駆動回路と第１および第２トランジスタ回路間に相互接続され、このロジックゲートが第１および第２トランジスタ回路をデータ信号と制御信号の関数として作動させ、
データ信号を送信するバス・ドライバ・インターフェース・モジュール。 - トランジスタ回路が対をなす相補トランジスタからなり、その対が接地と供給電圧に対して並列に配置され、トランジスタ回路の出力に接続された各対の第１および第２トランジスタ間に接続されており、
第１対の第１および第２トランジスタがデータ信号を受信する、
請求項７に記載のバス・ドライバ。 - 第１および第２ロジック・レベルを有するデータ信号を受信し、データ信号のロジック・レベルに依存する多数の制御信号を発生するように形成されており、データ信号が同じロジック・レベルの連続ビットを有しているとき、制御信号がシーケンス的に発生される駆動回路と、
制御信号とデータ信号を受信し、データ信号に応答するロジック・レベルを有する出力信号を発生するように形成された出力回路であって、初期の大きさを有する駆動強度を伴う前記出力信号を発生し、前記出力信号を前記ロジック・レベルに維持しつつ、前記複数のシーケンス的に発生された制御信号に応答して前記駆動強度を低下する出力回路と；
を具備するデータ信号を送信する回路。 - 駆動回路がクロック信号を受信するようにさらに形成されている請求項１３に記載の回路。
- 駆動回路が三つの制御信号を発生する請求項１３に記載の回路。
- 出力信号が非反転および反転信号部分を有する差動信号であり、出力回路が非反転信号部分を出力する第１トランジスタ回路と反転信号部分を出力する第２トランジスタ回路を含む請求項１５に記載の回路。
- 駆動回路と第１および第２トランジスタ回路間に相互接続されたロジック・ゲートをさらに含み、このロジック・ゲートがデータ信号と制御信号の関数としてトランジスタ回路を作動する請求項１６に記載の回路。
- 第１および第２ロジック・レベルを有するデータ信号を受信し、データ信号のロジック・レベルに依存する三つの制御信号を発生するように形成されており、データ信号が同じロジック・レベルの連続ビットを有しているとき、三つの制御信号がシーケンス的に発生される駆動回路と、
三つの制御信号とデータ信号を受信し、データ信号に対応する出力信号を発生する出力回路であって、出力信号が三つの制御信号によって決定された可変駆動強度を有しており、出力信号が非反転および反転信号部分を有している差動信号であり、また、非反転信号部分を出力する第１トランジスタ回路と、反転信号部分を出力する第２トランジスタ回路とを含んでいる出力回路と、を具備し、
第１トランジスタ回路が、データ信号のための第１入力と、第１状態信号のための第２入力と、反転第１状態信号のための第３入力とを有し、第１状態信号が制御信号とデータ信号に依存し、反転第１状態信号が制御信号と反転データ信号に依存し、
第２トランジスタ回路が、反転データ信号のための第４入力と、第２状態信号のための第５入力と、反転第２状態信号のための第６入力とを有し、第２状態信号が制御信号と反転データ信号に依存し、反転第２状態信号が制御信号とデータ信号に依存し、
ロジック・ゲートが駆動回路と第１および第２トランジスタ回路間に相互接続され、第１および第２トランジスタ回路をデータ信号と制御信号の関数として作動させるロジック・ゲートとを具備する、
データ信号を送信する回路。 - トランジスタ回路が対をなす相補トランジスタからなり、その対が接地と供給電圧に対して並列に配置され、トランジスタ回路の出力に接続された各対の第１および第２トランジスタ間に接続されており、
第１対の第１および第２トランジスタがデータ信号を受信する、
請求項１３に記載の回路。 - 第１および第２ロジック・レベルを有するデータ信号によって決定される駆動強度で通信バスを駆動する方法であって、
データ信号を駆動回路に印加し、データ信号が同じロジック・レベルの連続ビットを有しているとき、複数の制御信号をシーケンス的に発生する工程と、
データ信号と複数のシーケンス的に発生された制御信号を出力回路に印加する工程と、
データ信号に応答するロジック・レベルを有する出力信号を発生する工程であって、出力信号がデータ信号に応答するロジック・レベルに維持されつつ、前記出力信号が可変駆動強度で駆動され、出力信号を駆動する可変駆動強度が、複数のシーケンス的に発生された制御信号の少なくとも一つに応答して低下される工程と、
を含む通信バスを駆動する方法。 - シーケンス的に発生される制御信号が、
データ信号が同じロジック・レベルの二つの連続するビットを有しているとき、第１制御信号を発生する工程と、
データ信号が同じロジック・レベルの三つの連続するビットを有しているとき、第２制御信号を発生する工程と、
データ信号が同じロジック・レベルの四つの連続するビットを有しているとき、第３制御信号を発生する工程と、を含む請求項２０に記載の方法。 - データ信号がロジック・レベルを変化させるとき、制御信号をリセットする工程をさらに含む請求項２１に記載の方法。
- 出力信号を発生させる工程が、データ信号のロジック・レベルの変化に追従する最高駆動強度で通信バスを駆動する工程と、データ信号が同じロジック・レベルの連続ビットを有しているとき、駆動強度をシーケンス的に低下させる工程を含んでいる請求項２１に記載の方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/257,803 | 1999-02-25 | ||
| US09/257,803 US6229845B1 (en) | 1999-02-25 | 1999-02-25 | Bus driver with data dependent drive strength control logic |
| PCT/US2000/004799 WO2000051256A1 (en) | 1999-02-25 | 2000-02-25 | Bus driver with data dependent drive strength control logic |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002538535A JP2002538535A (ja) | 2002-11-12 |
| JP4439124B2 true JP4439124B2 (ja) | 2010-03-24 |
Family
ID=22977817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000601757A Expired - Fee Related JP4439124B2 (ja) | 1999-02-25 | 2000-02-25 | データ依存駆動強度制御ロジックを備えたバス・ドライバ |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6229845B1 (ja) |
| EP (1) | EP1163729A4 (ja) |
| JP (1) | JP4439124B2 (ja) |
| KR (1) | KR100678332B1 (ja) |
| AU (1) | AU3706900A (ja) |
| CA (1) | CA2363959A1 (ja) |
| WO (1) | WO2000051256A1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100673897B1 (ko) * | 2005-03-02 | 2007-01-25 | 주식회사 하이닉스반도체 | 반도체 소자의 출력 드라이버 |
| US8279704B2 (en) * | 2006-07-31 | 2012-10-02 | Sandisk 3D Llc | Decoder circuitry providing forward and reverse modes of memory array operation and method for biasing same |
| US7486587B2 (en) * | 2006-07-31 | 2009-02-03 | Sandisk 3D Llc | Dual data-dependent busses for coupling read/write circuits to a memory array |
| KR101465557B1 (ko) * | 2006-07-31 | 2014-11-26 | 쌘디스크 3디 엘엘씨 | 메모리 어레이에 판독/기입 회로를 결합하기 위한 듀얼 데이터 종속 버스 |
| US7499366B2 (en) * | 2006-07-31 | 2009-03-03 | Sandisk 3D Llc | Method for using dual data-dependent busses for coupling read/write circuits to a memory array |
| US8605397B2 (en) * | 2009-05-07 | 2013-12-10 | Rambus Inc. | Configurable, power supply voltage referenced single-ended signaling with ESD protection |
| CN102810003B (zh) | 2011-05-30 | 2015-02-18 | 索尼爱立信移动通讯有限公司 | 驱动强度的控制装置、方法及终端设备 |
| KR20160105104A (ko) | 2015-02-27 | 2016-09-06 | 에스케이하이닉스 주식회사 | 반도체 장치 |
| JP6780347B2 (ja) * | 2016-07-28 | 2020-11-04 | 富士通株式会社 | メモリ回路およびメモリ回路の制御方法 |
| US20230387898A1 (en) * | 2022-05-27 | 2023-11-30 | Apple Inc. | Data Detection on Serial Communication Links |
Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3771038A (en) | 1970-11-27 | 1973-11-06 | C Rubis | Drift correcting servo |
| JPS4853659A (ja) | 1971-10-30 | 1973-07-27 | ||
| US3938008A (en) | 1974-09-18 | 1976-02-10 | International Business Machines Corporation | Common bus driver complementary protect circuit |
| GB2085599B (en) | 1980-09-30 | 1984-09-19 | Gould Advance Ltd | Automatic drift correction |
| US4709167A (en) | 1982-08-16 | 1987-11-24 | Analog Devices, Inc. | Three-state output buffer with anti-saturation control |
| US4480231A (en) | 1982-08-25 | 1984-10-30 | Motorola Inc. | Circuit for reducing offset voltage drift in differential amplifiers |
| AT388830B (de) | 1988-01-25 | 1989-09-11 | Avl Verbrennungskraft Messtech | Ladungsverstaerkerschaltung |
| EP0495280A1 (en) | 1991-01-18 | 1992-07-22 | International Business Machines Corporation | Analog to digital convertor with drift compensation |
| US5276367A (en) | 1990-05-14 | 1994-01-04 | Kabushiki Kaisha Komatsu Seisakusho | Offset drift reducing device for use in a differential amplification circuit |
| US5323460A (en) * | 1992-01-07 | 1994-06-21 | Ag Communication Systems Corporation | Enhanced subscriber line interface circuit |
| US5306965A (en) * | 1992-07-01 | 1994-04-26 | Hewlett-Packard Co. | Process compensating variable impedence I/O driver with feedback |
| US5748675A (en) * | 1992-09-28 | 1998-05-05 | Chrysler Corporation | Vehicle communications network with improved current sourcing |
| US5687330A (en) * | 1993-06-18 | 1997-11-11 | Digital Equipment Corporation | Semiconductor process, power supply and temperature compensated system bus integrated interface architecture with precision receiver |
| US5493246A (en) | 1994-09-06 | 1996-02-20 | Motorola, Inc. | Circuit and method of canceling leakage current in an analog array |
| US5636165A (en) * | 1995-04-14 | 1997-06-03 | Martin Marietta Corporation | Apparatus for and method of facilitating proper data transfer between two or more digital memory elements |
| US5537062A (en) * | 1995-06-07 | 1996-07-16 | Ast Research, Inc. | Glitch-free clock enable circuit |
| US5736885A (en) | 1995-06-26 | 1998-04-07 | Wietecha; Stanley Frank | Offset adjustment for fully differential amplifiers |
| US5691655A (en) | 1995-11-27 | 1997-11-25 | Advanced Micro Devices, Inc. | Bus driver circuit configured to partially discharge a bus conductor to decrease line to line coupling capacitance |
| US5666354A (en) * | 1995-12-20 | 1997-09-09 | International Business Machines Corporation | CMOS bi-directional differential link |
| JP3271738B2 (ja) * | 1995-12-27 | 2002-04-08 | 株式会社沖データ | データ転送装置 |
| US5673130A (en) * | 1996-01-02 | 1997-09-30 | Motorola, Inc. | Circuit and method of encoding and decoding digital data transmitted along optical fibers |
| US5812595A (en) * | 1996-07-01 | 1998-09-22 | Motorola, Inc. | Waveform shaping circuit for a multiplexed information bus transmitter |
| US6057711A (en) * | 1996-12-10 | 2000-05-02 | Vlsi Technology, Inc. | Circuit arrangement and method for asynchronous control of logic circuits |
| US5862180A (en) * | 1997-02-01 | 1999-01-19 | Heinz; Gary L. | Differential encoding of self-clocking data streams |
-
1999
- 1999-02-25 US US09/257,803 patent/US6229845B1/en not_active Expired - Lifetime
-
2000
- 2000-02-25 JP JP2000601757A patent/JP4439124B2/ja not_active Expired - Fee Related
- 2000-02-25 CA CA002363959A patent/CA2363959A1/en not_active Abandoned
- 2000-02-25 AU AU37069/00A patent/AU3706900A/en not_active Abandoned
- 2000-02-25 EP EP00915866A patent/EP1163729A4/en not_active Withdrawn
- 2000-02-25 KR KR1020017010887A patent/KR100678332B1/ko not_active IP Right Cessation
- 2000-02-25 WO PCT/US2000/004799 patent/WO2000051256A1/en active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| EP1163729A1 (en) | 2001-12-19 |
| KR100678332B1 (ko) | 2007-02-05 |
| CA2363959A1 (en) | 2000-08-31 |
| JP2002538535A (ja) | 2002-11-12 |
| EP1163729A4 (en) | 2004-11-17 |
| KR20010102404A (ko) | 2001-11-15 |
| WO2000051256A1 (en) | 2000-08-31 |
| AU3706900A (en) | 2000-09-14 |
| US6229845B1 (en) | 2001-05-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7269212B1 (en) | Low-latency equalization in multi-level, multi-line communication systems | |
| US5955894A (en) | Method for controlling the impedance of a driver circuit | |
| US6060907A (en) | Impedance control circuit | |
| JP4960833B2 (ja) | シングルエンド伝送及び差動伝送の切替えが可能なインタフェース回路 | |
| US7885254B2 (en) | Delay insensitive data transfer apparatus with low power consumption | |
| JP2014523189A (ja) | 構成可能な多次元ドライバ及び受信器 | |
| KR20100101164A (ko) | 차동 통신 링크를 통해 통신하는데 이용되는 전압 모드 드라이버를 위한 디-엠퍼시스 회로 | |
| US6085033A (en) | Method for determining bit element values for driver impedance control | |
| JP4439124B2 (ja) | データ依存駆動強度制御ロジックを備えたバス・ドライバ | |
| CN101233732A (zh) | 高速驱动器均衡 | |
| US20230412211A1 (en) | Data transmission via power line | |
| US7005891B2 (en) | Data transmission circuit for universal serial bus system | |
| KR100423902B1 (ko) | 크로스오버 전압을 조절할 수 있는 유니버셜 시리얼 버스저속 트랜시버 | |
| KR100326207B1 (ko) | 병렬버스를 통한 디지털 데이터 전송률을 증가시키는 방법 및 회로 | |
| KR20050082744A (ko) | 전류모드 다치논리를 이용한 지연무관 데이터 전송회로 | |
| US7961000B1 (en) | Impedance matching circuit and method | |
| EP1986383B1 (en) | System transmitting and receiving a differential signal | |
| EP1265149B1 (en) | Internally and externally biased dual mode 1394 compliant driver | |
| JP4543897B2 (ja) | 信号伝送システム | |
| US7888962B1 (en) | Impedance matching circuit | |
| JP3725560B2 (ja) | 差動伝送ライン用の改良された非対称電流モードドライバ | |
| US5913075A (en) | High speed communication between high cycle rate electronic devices using a low cycle rate bus | |
| CN116232817A (zh) | 接收差分曼彻斯特编码的改进对称性 | |
| US7768310B2 (en) | Semiconductor device, method of switching drive capability of the semiconductor device, and system including semiconductor devices | |
| Zhang et al. | A 1.4× FO4 self-clocked asynchronous serial link in 0.18 µm for intrachip communication |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070117 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070208 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091210 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100105 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130115 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130115 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |