JP2014523189A - 構成可能な多次元ドライバ及び受信器 - Google Patents

Abstract

本発明の実施形態は、一般的に、構成可能なマルチモードドライバ及び受信器に関する。通信システムの実施形態は、通信チャネルと、第１のデバイスと、通信チャネルと結合された第２のデバイスとを含む。第１のデバイスは、通信チャネル上にデータ信号を駆動するドライバ装置を含み、該ドライバ装置は、データ信号を受け取って駆動する回路を含み、これらの回路は、ドライバ回路装置の終端抵抗用に構成可能であり、複数の回路の各々は、１つ又はそれ以上の回路ユニットから構成され、該回路ユニットは、ドライバ装置の均等化制御用に構成可能である。第２のデバイスは、通信チャネルからデータ信号を入力として受信する受信器を含む。第１のデバイス又は第２のデバイスのいずれかは、システムに対して信号反射制御を行う構成可能回路要素を含む。
【選択図】図５

Description

本発明の実施形態は、一般的に電子デバイスの分野に関し、より具体的には構成可能な多次元ドライバ及び受信器に関する。

サーバシステムにおけるバックプレーンから、モバイルデバイス内でメモリにインターフェイス接続されたＳＯＣ（システムオンチップ）までに及ぶ用途におけるチップ間相互接続では、データスループットが益々高くなっている。この傾向は、半導体技術の改善の結果としてデジタル計算能力の増大によって推進されてきた。

特定の技術についてはオンチップ速度が増加することができるが、対応する電気的インターフェイス速度は、半導体技術とは関係のない問題によって制限される可能性がある。

例えば、Ｉ／Ｏドライバは、インターフェイス設計において重要な構成要素であり、速度及び出力の点で全体的性能を改善する上で大きな障害をもたらす可能性がある。対処する必要がある問題の中には、終端抵抗を含むことによって大きな電流負荷を生じるか、又は終端抵抗を含まないことによりＩ／Ｏインターフェイスに対して速度制限を生じる回路によってもたらされる制限がある。

本発明の実施形態は、一般的に、構成可能多次元ドライバ及び受信器に関する。

本発明の第１の態様において、装置の１つの実施形態は、データ信号を供給するプリドライバと、プリドライバからのデータ信号を受け取って駆動する回路とを含み、回路は、ドライバ回路装置の終端抵抗用に構成可能であり、回路の各々は、ドライバ装置の均等化制御用に構成可能な１つ又はそれ以上の回路ユニットを含み、回路ユニットの各々は、ドライバ装置に対する信号反射制御用に構成可能な複数の回路サブユニットを含む。更に装置は、通信チャネルとのインターフェイスを含み、回路は通信チャネルと結合される。

本発明の第２の態様において、通信システムの１つの実施形態は、通信チャネルと、該通信チャネルと結合された第１のデバイスとを含む。第１のデバイスは、通信チャネル上にデータ信号を駆動するドライバ装置を含み、該ドライバ装置は、データ信号を受け取って駆動する回路を含み、これらの回路は、ドライバ回路装置の終端抵抗用に構成可能であり、回路の各々は、ドライバ装置の均等化制御用に構成可能な１つ又はそれ以上の回路ユニットを含む。システムは更に、通信チャネルと結合された第２のデバイスを含み、該第２のデバイスは、通信チャネルからデータ信号を受信する受信器を含む。第１のデバイス又は第２のデバイスのいずれかは、システムに対して信号反射制御を行う構成可能回路要素を含む。

本発明の第３の態様において、信号通信用のシステムは、第１のデバイスを含み、該第１のデバイスは、複数の回路を有する多次元ドライバ装置を含む。ドライバ装置は、複数の回路のうちの１つ又はそれ以上の回路の有効化によって構成が行われる構成可能終端抵抗と、これらの回路の各々に対する１つ又はそれ以上の回路ユニットの各々に供給される信号サンプルによって構成が行われる構成可能信号エンファシスと、構成可能反射相殺とを含み、反射相殺は、回路ユニットの各々に対する複数の回路サブユニットの各々に供給される信号サンプルのクロック制御のための遅延クロックによって構成が行われる。システムは更に、第１のデバイスと通信チャネルを介して結合された第２のデバイスを含み、第２のデバイスは、通信チャネルからデータ信号を受信する受信器装置を含む。

本発明の第４の態様において、通信インターフェイスを構成するための方法は、構成可能ドライバ装置を含む第１のデバイスと、受信装置を含む第２のデバイスとの間のインターフェイスについてのパラメータを決定する段階を含む。本方法は更に、複数の回路のうちの１つ又はそれ以上を有効にすることによって、第１のデバイスのドライバ装置の終端抵抗を構成する段階と、これらの回路の各々が有する１つ又はそれ以上の回路ユニットに特定の信号サンプルを供給することによって、ドライバ装置の信号等化を構成する段階と、信号サンプルの入力に対する特定のタイミング遅延を、回路の各々における回路ユニットの各々の複数の回路サブユニットに供給することによって、ドライバ装置の信号反射相殺を構成する段階と、を含む。

本発明の実施形態は、同じ参照番号が同じ要素を示す添付図面の図において限定ではなく例証として示される。

Ｉ／Ｏリンクの要素の１つの実施形態の例図である。 ソース直列終端付きドライバの例図である。 終端抵抗器のない回路によって生成された波形である。 終端抵抗器を有する回路によって生成された波形である。 多次元ドライバの１つの実施形態の例図である。 ドライバの反射相殺ブロックの１つの実施形態の例図である。 反射相殺ブロックを含む多次元ドライバの１つの実施形態の例図である。 時間経過に伴うチャネルのステップ応答の例図である。 反射相殺を可能にする多次元ドライバ装置又はシステムの一部の１つの実施形態の例図である。 反射相殺を可能にするシステムの一部の１つの実施形態の例図である。 デバイス間のインターフェイスのための多次元ドライバ装置の１つの実施形態の例図である。 多次元ドライバ装置を利用して第１のデバイスから第２のデバイスにデータを駆動するためのプロセスの１つの実施形態を例示するフローチャートである。

本発明の実施形態は、一般的に、構成可能な多次元構成可能ドライバ及び受信器に関する。

幾つかの実施形態において、方法、装置、又はシステムは、エンファシス及び反射を制御するように構成可能な多次元ドライバを提供する。幾つかの実施形態では、方法、装置、又はシステムは更に、多次元ドライバに対する受信器を含むことができる。本明細書で用いる「多次元」とは、複数ユニットの形態で回路スライスが構成されたドライバを指し、回路スライスの各分割部分を「次元」と呼ぶ場合がある。

幾つかの実施形態では、装置、システム、又は方法は、例えばダイナミックランダムアクセスメモリ（ＤＲＡＭ）インターフェイスを含む、高速有線インターフェイス用のドライバフロントエンド設計を含む。幾つかの実施形態では、ドライバに反射相殺、均等化、及び終端制御を組み込む多次元技法が提示される。幾つかの実施形態では、多次元ドライバからデータを受け取る受信器は、反射相殺を可能にする。

幾つかの実施形態では、ドライバ装置は複数の回路を含み、各回路は、１つ又はそれ以上の回路ユニットを含み、各回路ユニットは、複数の回路サブユニットを含む。幾つかの実施形態では、各回路サブユニットは、第１の抵抗器及び第２の抵抗器を含み、第１の抵抗器の第１の端部と第２の抵抗器の第１の端部がノードにおいて結合され、該ノードは、通信ノードと結合することができる。幾つかの実施形態では、第１の抵抗器の第２の端部は、第１のトランジスタの第１の端子と結合され、第１のトランジスタの第２の端子は、電圧源と結合される。幾つかの実施形態では、第２の抵抗器の第２の端部は、第２のトランジスタの第１の端子と結合され、第１のトランジスタの第２の端子は、接地電位と結合される。幾つかの実施形態では、第１のトランジスタのゲート及び第２のトランジスタのゲートに入力が供給され、この入力は、ドライバ装置への入力信号のサンプルとすることができ、該サンプルは、特定の遅延係数で遅延させることができる。

幾つかの実施形態では、ドライバ装置は、複数の回路のうちの１つ又はそれ以上の回路の有効化によって構成が行われる構成可能終端抵抗と、回路の各々に対する１つ又はそれ以上の回路ユニットの有効化によって構成が行われる構成可能信号エンファシスと、回路ユニットの各々に対する複数の回路サブユニットのうちの１つ又はそれ以上の回路サブユニットの有効化によって、又は受信器装置の構成によって構成が行われる構成可能反射相殺部と、を含む。

図１は、Ｉ／Ｏリンクの要素の１つの実施形態を例示している。この例図では、２つのデバイスを電気的に接続する単一チャネルＩ／Ｏリンクの機能ブロックが設けられる。図示のように、並列データ１０５がシリアライザ１１０によって並直列変換され、並直列変換された出力は、チャネル１３５を介した送信のためドライバ１３０によって受け取られる。シリアライザ１１０及びドライバ１３０は、位相ロックループ（ＰＬＬ）回路１１５によって生成されるクロック信号１２５によりクロック制御することができ、位相ロックループ（ＰＬＬ）回路１１５は、基準クロック信号１２０を用いてクロック信号１２５を発生させる。チャネル１３５を介して送信された並直列変換されたデータは、信号等化器１４０によって受信され、該信号等化器１４０は、均等化したデータ信号をクロック及びデータ復元要素１４５に供給する。クロック及びデータ復元要素は、復元したデータをデシリアライザ１５５に供給し、復元したクロック信号１５０を等化器１４０及びデシリアライザ１５５に供給する。デシリアライザ１５５は、データを直並列変換し、並列データ出力１６０を生成する。

動作時には、Ｉ／Ｏリンク１００の総電力消費量の大部分がドライバ１３０によって消散される。幾つかの実施形態では、ドライバ１３０は、電力消費量を低減するよう構成することができる構成可能マルチモードドライバである。幾つかの実施形態では、ドライバ１３０は、終端制御、均等化／ディエンファシス制御、及び反射制御をもたらす多次元ドライバである。

図２は、ソース直列終端付きドライバを例示している。この例図では、ソース直列終端付きドライバ２００（電圧モードドライバとも呼ぶ）が終端制御を行う。ドライバは、複数の回路「スライス」を含み、各スライスが、スライス１（２１０）、スライス２（２４０）、及びスライスＮ（２４５）まで続くものとして図示された回路である。図２に示すように、プリドライバ２０５は、スライスに信号を供給する。この例図では、各回路スライスは、第１のトランジスタ（Ｍ１）２１２を含み、第１の端子が供給電圧ＶＤＤと結合され、第２の端子が第１の抵抗器（Ｒ１）２１４の第１の端部と結合されている。Ｒ１ ２１４の第２の端部は、第２の抵抗器（Ｒ２）２１６の第１の端部及び通信チャネル（ＣＨＡＮ）２６０と結合される。Ｒ２ ２１６の第２の端部は、第２のトランジスタ（Ｍ２）２１８の第１の端子と結合され、Ｍ２ ２１８の第２の端子は接地と結合される。プリドライバ２０５からの入力データ信号は、Ｍ１及びＭ２のゲートで受け取られる。

例示するように、ドライバ２００における各要素の値は、回路スライスの個数に関連付けられる。従って、ドライバにおけるトランジスタゲート幅がＷに等しく、抵抗器の抵抗がＲに等しいＮ個のスライスが存在する場合には、Ｍ１ ２１２は、Ｗ／Ｎのゲート幅を有し、抵抗器Ｒ１ ２１４は、Ｒ×Ｎオームの抵抗を有する。ドライバの終端要件に依存して、ドライバは、ある特定数のスライスが関与し且つ他のスライスがトライステート状態にされるように構成することができる。

図２に例示するように、受信器（ＲＸ）２７０はＣＨＡＮ２６０と結合され、この接続部は、接地への抵抗器終端（Ｒｔ）２７２を含む。例示した構造では、ドライバ２００は、ハイ状態で静電流を消費し、従って、抵抗器終端２７２に関連する著しい電力損失（ｐｏｗｅｒ ｐｅｎａｌｔｙ）が存在する。

ドライバの動作時には、図２の抵抗器終端２７２等の終端抵抗器の存在の有無が、ドライバ回路の動作に大きな影響を与える。回路の動作を例示するために、図３は、終端抵抗器のない回路によって生成された波形であり、図４は、終端抵抗器を有する回路によって生成された波形である。図３及び図４は、時間的にシフトしたデータパターンを重ね合わせて生成させたアイダイアグラム（又はアイパターン）を表している。終端有りの波形と終端なしの波形とを比較すると、図３では、終端なしの回路においてアイパターン３００のアイがおよそ１．６Ｇｂｐｓ（ギガビット毎秒）にて閉じ始め、他方、図４では、終端抵抗器有りの状態でアイパターン４００は、およそ４．５Ｇｂｐｓで開いたままであることがわかる。このように、終端は、アイの開きを用いて例示された信号の完全性を維持する上で重要な役割を果たす。このことは、ドライバに戻って既存の信号を損い、アイに低下又はピークを生じさせる、受信器からの反射の作用に起因している。加えて、図３及び図４では良好に制御されているが、電源バウンス（回路内の要素のスイッチングによって引き起こされるような急激な電流変化により、供給電圧が通常レベルを上回って及び／又は下回って周期的に変動するようになる）の追加の作用が存在する。

信号反射によって生じるデータの破損は、システムが到達可能な最大速度を大幅に制限する可能性がある。しかしながら、終端なし回路の利点は、終端付き回路と比較して電力損が少ないことであり、電力消費量は、回路の動的電力消費量に限定される。

幾つかの実施形態では、ドライバ装置は、出力グラフのアイの幅及び高さを増大させるように動作する。幾つかの実施形態では、ドライバは、最小の終端抵抗又は終端抵抗なしでチャネルを処理するように動作可能であり、チャネルはまた、高速でデータを送信するように動作可能である。幾つかの実施形態では、ドライバは、受信器入力でのアイの開きを増大させ、これによって改善されたインターフェイス性能を可能にするように動作する。

幾つかの実施形態では、構成可能多次元ドライバは、
（１）終端制御部
（２）均等化／ディエンファシス制御部
（３）反射制御部
を含む。

図５は、多次元ドライバの１つの実施形態を例示している。幾つかの実施形態では、終端制御部は、複数のスライスへのドライバ回路の分割を利用する。図５では、ドライバ５００は、スライス１（５１０）、スライス２（５４０）、及びスライスＮ（５４５）まで続くものとして例示されたＮ個の回路スライスを含む。幾つかの実施形態では、各スライスは、均等化／ディエンファシスブロックを提供するある特定数（この例ではＭ個）の回路ユニットに更に分割される。幾つかの実施形態では、各スライスの各ユニットは、回路構造を含む。この例図では、第１のユニットは、第１のトランジスタ（Ｍ１１）５１２を含み、第１の端子が供給電圧ＶＤＤと結合され、第２の端子が第１の抵抗器（Ｒ１１）５１４の第１の端部と結合される。Ｒ１１ ５１４の第２の端部は、第２の抵抗器（Ｒ１２）５１６の第１の端部及び通信チャネル（ＣＨＡＮ）５６０と結合される。Ｒ１２ ５１６の第２の端部は、第２のトランジスタ（Ｍ１２）５１８の第１の端子と結合され、Ｍ１２ ５１８の第２の端子は接地と結合される。プリドライバ５０５からの入力データ信号は、Ｍ１１及びＭ１２のゲートで受け取られる。更に、スライス５１０の各追加ユニットは、第１のトランジスタ（Ｍ２１）５２２、第１の抵抗器（Ｒ２１）５２４、第２の抵抗器（Ｒ２２）５２６、及び第２のトランジスタ（Ｍ２２）５２８を有する（Ｍ−１）番目のユニットから、第１のトランジスタ（Ｍ３１）５３２、第１の抵抗器（Ｒ３１）５３４、第２の抵抗器（Ｒ３２）５３６、及び第２のトランジスタ（Ｍ３２）５３８を有するＭ番目のユニットまで続くユニットのように同じ方式で構築された要素を含む。各要素の値は、Ｗ／（Ｍ×Ｎ）のトランジスタゲート幅及びＲ×Ｎ×Ｍオームの抵抗を有するＭ個のユニットを含むＮ個のスライスの存在を反映する。

例示するように、回路スライスの２つの次元は、チャネル（ＣＨＡＮ）５６０の送信器側と結合され、受信器（ＲＸ）５７０は、ＣＨＡＮ５６０の受信器側と結合され、チャネルは、送信器側では第１のキャパシタ（Ｃ１）５５４を介して接地と結合され、受信器側では第２のキャパシタ（Ｃ２）５７４を介して接地と結合される。

例示するように、プリドライバ５０５は、ｄ（０）、ｄ（−１）、及びＤ（−Ｍ）まで続くＭ個のサンプルを提供する。１つの実施例において、１タップ均等化が必要とされる場合、サンプルｄ（０）及びｄ（−１）は、必要とされる均等化が得られるようにＭ個のユニットの間で分割される。特定の実施例では、２つのタップで６ｄＢの均等化が必要とされる場合、サンプルはＭ個のユニットの間で均等に分割される。幾つかの実施形態では、Ｍ個のユニットは、図５に提示した線形重み付けの代わりに、バイナリ重み付けを用いて分割することができる。

図６は、ドライバの反射相殺ブロックの１つの実施形態を例示している。幾つかの実施形態では、反射相殺を与えるために、図６の反射相殺ブロック６８０に例示するように、スライス内のＮ個のユニットの各々をＬ個のユニットに更に分割することができる。本明細書で用いる場合、Ｌ個のユニットは「サブユニット」と呼ぶ場合がある。この例図では、Ｌ個のサブユニットのうちの第１のサブユニットは、第１のトランジスタ（Ｍ１１１）６１２を含み、第１の端子が供給電圧ＶＤＤと結合され、第２の端子が第１の抵抗器（Ｒ１１１）６１４の第１の端部と結合される。Ｒ１１１ ６１４の第２の端部は、第２の抵抗器（Ｒ１１２）６１６の第１の端部及び通信チャネルと結合される。Ｒ１１２ ６１６の第２の端部は、第２のトランジスタ（Ｍ１１２）６１８の第１の端子と結合され、Ｍ１１２ ６１８の第２の端子は接地と結合される。プリドライバ６０５の複数の要素のうちの１つからの入力データ信号サンプルは、Ｍ１１及びＭ１２のゲートで受け取られる。更に、反射相殺ブロック６８０の各追加のサブユニットは、第１のトランジスタ（Ｍ１２１）６２２、第１の抵抗器（Ｒ１２１）６２４、第２の抵抗器（Ｒ１２２）６２６、及び第２のトランジスタ（Ｍ１２２）６２８を備える（Ｌ−１）番目のサブユニットから、第１のトランジスタ（Ｍ１３１）６３２、第１の抵抗器（Ｒ１３１）６３４、第２の抵抗器（Ｒ１３２）６３６、及び第２のトランジスタ（Ｍ１３２）６３８を備えたＬ番目のサブユニットまで続くサブユニットのように同じ方式で構築された要素を含む。各要素の値は、Ｗ／（Ｍ×Ｎ×Ｌ）のトランジスタゲート幅及びＲ×Ｎ×Ｍ×Ｌオームの抵抗を有するＬ個のサブユニットを各々が含むＭ個の要素を含むＮ個のスライスの存在を反映する。

幾つかの実施形態では、反射相殺ブロックのＬ個のサブユニットの各々への入力は、反射を引き起こす最悪ケースのサンプルに依存する。考慮すべき追加のパラメータは、信号をドライバと受信器との間で送信するのに必要とされる時間である伝播時間（「ｔｆ」）である。現在及び過去のサンプルは、伝播時間に依存する時間シフトによる反射劣化の原因となり、伝播時間は、デバイスパッケージ、基板、ボンドワイヤ、及び通信チャネルの他の関連要素を含む、特定の通信チャネルの特性に依存する。

幾つかの実施形態では、ＤＬＬ（遅延ロックループ）／位相内挿ユニット６０２等の時間調節ブロックを用いて、反射成分を相殺するのに必要なタイミングの正確な制御を行うことができる。例示するように、ＤＬＬ／位相補間器からのｃｌｋ₁、ｃｌｋ₂、及びｃｌｋ_lまで続く位相を用いて、プリドライバ６０５の要素から到来する信号のタイミングを制御することができる。幾つかの実施形態では、これらの位相（ｃｌｋ₁、ｃｌｋ₂、…、ｅｌｋ_l）の各々間の位相差は、チャネルをわたる伝播時間であるｔｆのほぼ倍数とすることができる。

図７は、反射相殺ブロックを含む多次元ドライバの１つの実施形態の例図である。この例図では、ドライバ７００は、図５に例示するように、Ｎ個のスライス（５１０、５４０、及び５４５）を含み、各々が、Ｍ個のユニットを含むように均等化／ディエンファシスブロック５１０によって更に分割されている。これらのユニットは、プリドライバ５０５からデータを受け取る。更に、スライスのユニットの各々は、図６に例示するように、反射相殺ブロック６８０によって更に分割され、サブユニットは、プリドライバ６０５によって供給されるデータ信号の遅延サンプルを受け取り、この場合、ＤＬＬ／位相内挿ユニット６０２によって、遅延サンプルに対するクロック制御が提供される。幾つかの実施形態では、ドライバ７００は、終端、均等化、及び反射の制御を行うように構成可能である。

反射相殺を提供する方法、装置、又はシステムに関して、図８は、時間経過に伴うチャネルのステップ応答を例示している。この例図では、グラフ８００は、ドライバが「０」から「１」への遷移（従って、例えば、「０」という論理値を表すゼロボルトから「１」という値を表す電圧への遷移）を有する時の受信器におけるステップ応答を示している。（システムにおけるインパルス応答を観測することによって、図８に例示したものと同様の結果が得られる点に留意されたい）。線路がＶＤＤ電圧に充電されている間に、線路を横断する反射が、全体的な信号の完全性を損なう過度の非単調摂動を生じる。１ビットの時間間隔の間に幾つかの反射成分が可能であり、従って、微細な摂動を相殺するには、部分的なビット時間間隔の分解能が必要とされる可能性がある。この実施例では、摂動は、時間間隔ｔ１、ｔ２、ｔ３、及びｔ４において、それぞれｈ０、ｈ０＋ｈ１、ｈ２、及びｈ３の値で発生する。

幾つかの実施形態では、図８に例示した摂動は、図６の反射相殺ブロック６８０等の反射相殺ブロックによって補償することができ、この場合、ＤＬＬ／位相内挿ユニット６０２は、時間間隔（ｔ１−ｔｆ）、（ｔ２−ｔｆ）、（ｔ３−ｔｆ）、（ｔ４−ｔｆ）などに対応する位相を提供し、ドライバは、摂動を補償するために現在及び以前のビットの重み付き値を提供する。

幾つかの実施形態では、方法、装置、又はシステムは、下記で説明する図９に示すように必要な補正を行うために、受信器において反射成分の量及びタイミングの検出を可能にする。幾つかの実施形態では、反射成分に対する補正は、反射要素及び補正に関するデータの逆方向通信を可能にする。幾つかの実施形態では、係数の最適設定に関する情報を通信するために、バックチャネルが用いられる。幾つかの実施形態では、情報は、ＤＲＡＭメモリ内にこのような情報を記憶するように記憶することができる。幾つかの実施形態では、ＤＬＬは、４分割位相調節におけるＩ位相（同位相）、Ｑ位相（直交位相）、Ｉｂａｒ位相、Ｑｂａｒ位相を提供することができる。幾つかの実施形態では、位相補間器は、較正論理回路ブロックからの位相コードデータに基づいて、各プリドライバの係数に対して位相を調節することができる。

幾つかの実施形態では、反射挙動に関するデータ特性を評価するために、正のステップと負のステップとが用いられる。幾つかの実施形態では、較正過程の間に、正のパルスが超低周波で送られ、バックチャネルが用いて、ビット間隔の異なる部分に対して正しい基準電圧を選択するためのデータを送信する。幾つかの実施形態では、調節される全てのクロック位相について、受信器における正しい電圧を検出するために基準電圧が更新される。このようにしてアイ全体を走査することができ（２次元走査で）、決定された位相コード及び基準電圧データが較正論理回路に記憶される。

反射制御は、本明細書で提示する図において提供されるＩ／Ｏ構造に関して例示されているが、実施形態は、このようなＩ／Ｏ構造に限定されない。幾つかの実施形態では、ビット又はクロック時間間隔の整数倍数ではないものとすることができるタイミングを有するドライバ／受信器を用いた反射相殺が、他の信号通信において更に利用される。幾つかの実施形態では、反射相殺はまた、隣接チャネルからのクロストークを相殺するのに、或いは、特定のビットシーケンスによって電源ノイズを決定することができる場合に電源上のスイッチングノイズを相殺するのに利用することができる。幾つかの実施形態では、この相殺は、ＤＲＡＭのＩ／Ｏにも適用することができ、この場合、タイミング及び均等化情報は、ＤＲＡＭ ＰＨＹの性能を制御するのに固有のレジスタに記憶することができる。

図９は、反射相殺を可能にする多次元ドライバ装置又はシステムの一部の１つの実施形態を例示している。この例図では、ドライバ９００は、図６に例示したような反射相殺ブロック６８０を含む。例示するように、各反射相殺ブロック６８０は、遅延サンプルを伴うデータをプリドライバ６０５から受け取る。

幾つかの実施形態では、ドライバ９００は、チャネル（ＣＨＡＮ）９６０の第１の端部と結合され、受信器（ＲＸ）９６２は、ＣＨＡＮの第２の端部に接続される。幾つかの実施形態では、ＲＸの出力は基準電圧選択ブロック９６４と結合され、該基準電圧選択ブロック９６４は、複数の電圧（Ｖｒｅｆ１からＶｒｅｆＮまで）を受け取り、選択された電圧をＲＸ９６２の第２の入力として供給する。ＲＸ９６２及びＶｒｅｆ選択ブロックは、更に、バックチャネル（ＢＣＨＡＮ）９７０と結合される。バックチャネルから受信されたデータは、較正論理回路ブロック９７４によって受信され、較正論理回路ブロック９７４は、較正過程からの位相コードを供給する。幾つかの実施形態では、装置はＤＬＬ９７８及び位相補間器９７６（図６に例示したＤＬＬ／位相補間器ユニット６０２の要素等）を含む。幾つかの実施形態では、ＤＬＬ９７８は、位相補間器９７６に直交クロック要素ｃｌｋｉ、ｃｌｋｑ、ｃｌｋｉ＿ｂａｒ、及びｃｌｋｑ＿ｂａｒを供給し、位相補間器９７６はまた、較正論理回路から位相コードを受け取り、Ｃｌｋ１、Ｃｌｋ２、更にＣｌｋＬまで続く遅延サンプルクロック信号を発生させて、更に順送クロック信号を発生させ、該順送クロック信号は、ＲＸ９６２のクロック制御のため順送クロックチャネル（ＦＣＣＨＡＮ）９７２を介して転送される。

図１０は、反射相殺を可能にするシステムの一部の１つの実施形態を例示している。この例図では、ドライバ１０００は、図１０に例示するように、各回路スライスにＭ個の均等化／ディエンファシスブロックを含み、スライスは、スライス１ １０１０、スライス２ １０４０、及びスライスＮ１０４５まで続く。例示するように、プリドライバ１００５は、ｄ（０）、ｄ（−ｌ）、更にＤ（−Ｍ）まで続くＭ個のサンプルを提供する。ドライバ装置１０００は、通信チャネル（ＣＨＡＮ）１０６０の送信側で結合することができ、ＣＨＡＮ１０６０の受信側は、受信装置１０６５の受信器（ＲＸ）１０７０の第１の入力と結合することができる。

幾つかの実施形態では、図１０に例示するように、反射相殺ブロックは、代替的に、受信器装置１０６５に配置することができる。幾つかの実施形態では、ＲＸ１０７０の出力は、第１のフリップフロップ（ＦＦ₁）１０７３、第２のフリップフロップ（ＦＦ₂）１０７４、更にＭ番目のフリップフロップ（ＦＦ_M）１０７５まで続くものとして示した、直列接続の第１の複数のフリップフロップ又はラッチと結合される。幾つかの実施形態では、フリップフロップ１０７３〜１０７５の各々は、クロック信号ｃｌｋを受け取る。

幾つかの実施形態では、受信装置１０６５は更に、反射相殺ブロック１０８０を含み、該反射相殺ブロックは、ＲＸ１０７０の出力と結合された、第１の反射フリップフロップ（ＦＦ_Ref1）１０８３、第２のフリップフロップ（ＦＦ_Ref2）１０８４、更にＬ番目の反射フリップフロップ（ＦＦ_RefL）１０８５まで続くものとして示した、直列接続の第２の複数のフリップフロップ又はラッチを含む。幾つかの実施形態では、反射フリップフロップ１０８３〜１０８５の各々は、ＦＦ_Ref1１０８３がｃｌｋ１を受け取り、ＦＦ_Ref2１０８４がｃｌｋ２を受け取り、更にＦＦ_RefL１０８５がｃｌｋＬを受け取るように続くものとして例示するように、別個の遅延クロック信号を受け取る。幾つかの実施形態では、第１の複数のフリップフロップの各々及び第２の複数のフリップフロップの各々のサンプリング出力は、加算ブロック又は他の要素１０９０によって加算され、結果として得られる合計は、ＲＸ１０７０の第２の入力として供給される。

幾つかの実施形態では、反射相殺ブロック１０８０は更に、アイ出力を監視するために、受信器１０７０の出力を受け取るアイモニタ１０８１を含む。アイモニタ１０８１は、位相コードを供給する較正論理回路ブロック１０８２と結合される。幾つかの実施形態では、装置は、ＤＬＬ１０８６及び位相補間器１０８７（図６に例示したＤＬＬ／位相補間器ユニット６０２の要素等）を含む。幾つかの実施形態では、ＤＬＬ１０８６は、位相補間器１０８７に直交クロック要素ｃｌｋｉ、ｃｌｋｑ、ｃｌｋｉ＿ｂａｒ、及びｃｌｋｑ＿ｂａｒを供給し、該位相補間器１０８７は、較正論理回路ブロック１０８２から更に位相コードを受け取り、ｃｌｋ１、ｃｌｋ２、及びｃｌｋＬまで続く遅延サンプルクロック信号を発生させる。

幾つかの実施形態では、アイモニタ回路１０８１は、重み付けパラメータ（図には示していない）並びに位相コードの最適化のためアイ幅及びアイ高さを監視する。幾つかの実施形態では、加算ブロック１０９０は、重み付け係数α１、α２等によるような重み付き方式で、第１及び第２の複数のフリップフロップからのサンプルの各々を加算し、ここでこれは、加算される全ての成分に当てはまる。幾つかの実施形態では、図１０に例示した反射相殺技法は、動作の拡張を可能にし、この場合、反射相殺ブロックは、ＲＸ１０７０が最適化されたアイの開きを捉えるように反射成分を相殺する上で追加の機能を提供する。図６及び図９に例示したようなＴＸの反射相殺ブロックとは対照的に、ＲＸ反射相殺ブロック１０８０は、ＲＸ入力バッファから導出されるサンプルを有し、該サンプルは、部分的な時間間隔単位で遅延される。例えば、Ｃｌｋ１は、ビット遷移点の後の２×ｔｆ（伝播時間の２倍）の時間遅延に設定することができる（この場合、簡略化のためにＲＸバッファ遅延を無視している）。この実施例では、ＦＦ_ref1の出力が、適切な重み付け成分を与えて、受信器入力でこの成分を相殺することを目的とした場合に、第１のサンプルは反射されて受信器に戻る。この技法は、反射相殺ブロックの他のサンプルの各々に適用する。

図１１は、デバイス間のインターフェイス用の多次元ドライバ装置の１つの実施形態を例示している。幾つかの実施形態では、システム１１１０等の第１のデバイスは、メモリ１１６０等の第２のデバイスとチャネル１１５０（第１のデバイスと第２のデバイスとの間の１つ又はそれ以上のチャネルを表すことができる）を介して結合される。幾つかの実施形態では、システムはシステムオンチップ（ＳＯＣ）であり、メモリはダイナミックランダムアクセスメモリ（ＤＲＡＭ）である。幾つかの実施形態では、システム１１１０及びメモリ１１６０の片方又は両方が構成可能多次元ドライバ装置を含む。この例図では、システム１１１０は、複数の回路を含む図８に例示した装置のような構成可能多次元ドライバ装置１１１５を含み、各回路が１つ又はそれ以上の回路ユニットを含み、各回路サブユニットが複数の回路サブユニットを含む。幾つかの実施形態では、ドライバ装置１１１５は、チャネル１１５０を介して信器装置１１７０と結合され、メモリ１１６０は、チャネル１１５０を介して受信器装置１１２０と結合された構成可能多次元ドライバ装置１１６５を含む。

幾つかの実施形態では、終端抵抗等のドライバ装置及び受信器装置のパラメータは、対称又は非対称のいずれかとすることができる。例えば、データがドライバ装置１１６５によって受信器装置１１２０に駆動される状態のメモリ１１６０からシステム１１１０への読み出し動作においては、メモリ１１６０とシステム１１１０の両方の側で有効な終端を存在させることができ、それに対して、データがドライバ装置１１１５によって受信器装置１１７０に駆動される状態のシステム１１１０からメモリ１１６０への書き込み動作では、システム１１１０側に終端抵抗を存在させ、メモリ１１６０側の受信器には終端を存在しないようにすることができる。

幾つかの実施形態では、メモリ１１６０が二次デバイスの場合、終端、均等化、及び反射能力に関するデータのような、システム１１１０とメモリ１１６０との間のリンクについてのパラメータ情報は、メモリ１１６０のオンチップレジスタ１１７５に記憶することができる。例えば、システムは、コントローラ１１２５を含むことができ、他方、メモリはコントローラを含まない。幾つかの実施形態では、パラメータ情報は、メモリ１１６０がアクセスするためにオンチップレジスタ１１７５内に記憶される。

図１２は、多次元ドライバ装置を利用して第１のデバイスから第２のデバイスにデータを駆動する方法の１つの実施形態を例示するフローチャートである。幾つかの実施形態では、第１のデバイスと第２のデバイスとの間の通信インターフェイス１２００において、第１のデバイスは、構成可能多次元ドライバ装置を含み、第２のデバイスは、受信器装置を含む。幾つかの実施形態では、受信器装置はまた、構成可能終端抵抗を含むように構成可能とすることができる。幾つかの実施形態では、回路パラメータを決定するために、信号を低周波数で送信する段階を含むことができる較正過程を実施することができる（１２０２）。幾つかの実施形態では、較正時及び動作時に、例えば上記で説明した図９に提示したように、クロック信号と受信器装置からのフィードバックとに基づいて、信号サンプル入力に対する遅延信号クロックと受信装置に対するクロックとを発生させる（１２０４）。幾つかの実施形態では、第１のデバイスのドライバ装置及び第２のデバイスの受信装置に必要なパラメータが決定される（１２０６）。幾つかの実施形態では、第２のデバイスのドライバ装置と第１のデバイスの受信装置との逆接続についてのパラメータも決定される。幾つかの実施形態では、インターフェイスについてのパラメータは、コントローラを含まないメモリデバイス等のデバイスの１つ又はそれ以上のレジスタ内に記憶することができる。

幾つかの実施形態では、最大でＮ個の回路スライスの有効化によって、ドライバ装置の終端抵抗が構成される（１２０８）。幾つかの実施形態では、受信器装置の終端抵抗を構成することもできる。

幾つかの実施形態では、回路スライスの各々のＭ個（Ｍは１又はそれ以上である）の回路ユニットに特定の信号サンプルを提供することによって、ドライバ装置における信号均等化が構成される（１２１０）。幾つかの実施形態では、通信インターフェイスにおける信号反射相殺が構成される（１２１２）。幾つかの実施形態では、信号反射相殺の構成は、図９に例示したような、回路ユニットの各々のＬ個の回路サブユニットに対する信号サンプルの遅延によってドライバ装置を構成する段階を含む。幾つかの実施形態では、信号反射相殺の構成は、図１０に例示したような、受信器と結合されたフリップフロップデバイスのクロック制御を調節することによって受信器装置を構成する段階を含む。

幾つかの実施形態では、第１のデバイスから第２のデバイスに信号を駆動するように構成されたドライバ装置を利用してシステムが動作される（１２１４）。

上記の説明では、本発明の完全な理解をもたらすために、説明の目的で数多くの特定の詳細内容が記載されている。しかしながら、当業者には、これらの特定の詳細内容の一部がなくとも本発明を実施できることは理解されるであろう。場合によっては、公知の構造及びデバイスはブロック図の形式で示されている。例示した構成要素の間には、中間構造が存在してもよい。本明細書で説明又は例示した構成要素は、例示又は説明していない追加の入力又は出力を有することができる。例示の要素又は構成要素はまた、いずれかのフィールドの順序変更又はフィールドサイズの修正を含む、異なる配列又は順序で構成することができる。

本発明は様々なプロセスを含むことができる。本発明のプロセスは、ハードウェア構成要素によって実施することができ、或いは、コンピュータ読み取り可能命令において具現化することができ、これらの命令を用いて、プログラミングされた汎用又は専用のプロセッサもしくは論理回路にこれらのプロセスを実施させることができる。或いは、プロセスは、ハードウェアとソフトウェアの組み合わせによって実施することができる。

本発明の一部分は、コンピュータプログラム製品として提供することができ、該コンピュータプログラム製品は、本発明によるプロセスを実施するようにコンピュータ（又は他の電子デバイス）をプログラミングするのに用いることができるコンピュータプログラム命令を記憶させたコンピュータ読み取り可能記憶媒体を含むことができる。コンピュータ読み取り可能記憶媒体は、限定ではないが、フロッピー（登録商標）ディスケット、光ディスク、ＣＤ−ＲＯＭ（コンパクトディスク読み取り専用メモリ）、及び光磁気ディスク、ＲＯＭ（読み取り専用メモリ）、ＲＡＭ（ランダムアクセスメモリ）、ＥＰＲＯＭ（消去可能プログラミング可能読み取り専用メモリ）、ＥＥＰＲＯＭ（電気的に消去可能なプログラミング可能読み取り専用メモリ）、磁気カード又は光カード、フラッシュメモリ、或いは電子命令を記憶するのに適する他の種類の媒体／コンピュータ読み取り可能媒体を含むことができる。更に、本発明はまた、コンピュータプログラム製品としてダウンロードすることができ、この場合、プログラムは、遠隔コンピュータから要求中のコンピュータに転送することができる。

幾つかの方法のうちの多くのものをそれらの最も基本的な形態で説明したが、本発明の基本範囲から逸脱することなく、これらの方法のうちの何れかにプロセスを追加するか、又は何れかからプロセスを削除することができ、説明したメッセージのうちの何れかに情報を追加するか、又は何れかから情報を除去することができる。当業者であれば、多くの更なる修正及び改作を行うことができる点は理解されるであろう。特定の実施形態は、本発明を限定するものではなく、例示するために提示したものである。

要素「Ａ」が要素「Ｂ」に結合され、又は要素「Ｂ」と結合されると述べた場合、要素Ａを要素Ｂに直接的に結合することができ、又は例えば、要素Ｃを通じて間接的に結合することができる。本明細書において、構成要素、特徴、構造、プロセス、又は特性Ａが、構成要素、特徴、構造、処理、又は特性Ｂを「引き起こす」と述べる場合、「Ａ」が、「Ｂ」の少なくとも部分的原因ではあるが、「Ｂ」を引き起こすことに寄与する少なくとも１つの他の構成要素、特徴、構造、処理、又は特性が存在する可能性もあることを意味する。本明細書において、構成要素、特徴、構造、プロセス、又は特性を「含めてもよい」、「含まれる可能性がある」、又は「含めることができる」と示す場合、その特定の構成要素、特徴、構造、処理、又は特性を含めることが必須ではない。本明細書において、数詞を伴わない要素を示す場合は、記載の要素が１つだけしか存在しないことを意味するわけではない。

実施形態は、本発明の実施構成又は実施例である。本明細書における「実施形態」、「一実施形態」、「幾つかの実施形態」、又は「他の実施形態」への言及は、これらの実施形態に関連して説明する特定の特徴、構造、又は特性が、少なくとも幾つかの実施形態に含まれるが、必ずしも全ての実施形態に含まれるわけではないことを意味する。「実施形態」、「一実施形態」、又は「幾つかの実施形態」の様々な出現は、必ずしも全てが同じ実施形態を指しているわけではない。本発明の例示的な実施形態の上記の説明では、開示を効率化し、様々な本発明の態様のうちの１つ又はそれ以上の理解を助ける目的で、本発明の様々な特徴を場合によって本発明の単一の実施形態、図、又は説明の中にまとめていることを理解されたい。

５０５ プリドライバ
５１０、５４０、５４５ 回路スライス
５１２、５２２、５３２ 第１のトランジスタ
５１４、５２４、５３４ 第１の抵抗器
５１６、５２６、５３６ 第２の抵抗器
５１８、５２８、５３８ 第２のトランジスタ
５５４ 第１のキャパシタ
５６０ 通信チャネル
５７０ 受信器
５７４ 第２のキャパシタ

Claims (32)

1. ドライバ回路装置であって、
   データ信号を供給するプリドライバと、
   前記プリドライバからの前記データ信号を受け取って駆動する複数の回路と、
   を備え、前記複数の回路が前記ドライバ回路装置の終端抵抗用に構成可能であり、前記複数の回路の各々が１つ又はそれ以上の回路ユニットから構成され、該１つ又はそれ以上の回路ユニットが前記ドライバ装置の均等化制御用に構成可能であり、前記複数の回路の各々が複数の回路サブユニットから構成され、前記回路サブユニットが、ドライバ装置に対する信号反射制御用に構成可能であり、
   前記ドライバ回路装置が更に、
   前記複数の回路と結合された通信チャネルとのインターフェイスと、
   を備える、ドライバ回路装置。
2. 前記複数の回路サブユニットの各々が、第１の抵抗器と第２の抵抗器とを含み、前記第１の抵抗器の第１の端部が前記通信チャネルと結合され、該第１の抵抗器の第２の端部が第２のトランジスタの第１の端子と結合され、前記第２の抵抗器の第１の端部が前記通信チャネルと結合され、前記第２の抵抗器の第２の端部が第２のトランジスタの第１の端子と結合され、前記第１のトランジスタの第２の端子が供給電圧と結合され、前記第２のトランジスタの第２の端子が接地と結合されることを特徴とする、請求項１に記載のドライバ回路装置。
3. 入力信号の一連の信号サンプルのうちの１つの信号サンプルが各回路ユニットに対して供給され、信号サンプルの一連の遅延形態のうちの１つが、前記回路ユニットの各々に対して供給されることを特徴とする、請求項１に記載のドライバ回路装置。
4. 前記複数の回路が、前記１つ又はそれ以上の回路ユニット間に信号サンプルを供給して、前記ドライバ回路装置において必要とされる信号重み付けを発生させることにより均等化制御用に構成されることを特徴とする、請求項３に記載のドライバ回路装置。
5. 各回路における前記複数の回路サブユニットが、前記信号サンプルに対して遅延を与え、前記ドライバ回路装置と前記通信チャネルと結合された受信器回路装置との間の信号反射の制御を行うことにより信号反射制御用に構成されることを特徴とする、請求項３に記載のドライバ回路装置。
6. 前記信号サンプルの遅延における遅延時間間隔が、クロック時間間隔の整数倍数ではないことを特徴とする、請求項５に記載のドライバ回路装置。
7. 前記ドライバ装置がＮ個の回路を含み、前記回路の各々がＭ個の回路ユニットを含み、前記回路ユニットの各々がＬ個の回路サブユニットを含むことを特徴とする、請求項１に記載のドライバ回路装置。
8. 前記回路サブユニットが、抵抗Ｒオームの第１の抵抗器を含み、前記ドライバ回路装置の第１の抵抗器が、Ｒ×Ｎ×Ｍ×Ｌオームの値を有することを特徴とする、請求項７に記載のドライバ回路装置。
9. 前記回路サブユニットが、ゲート幅Ｗを有する第１のトランジスタを含み、前記ドライバ回路装置の等価ゲート幅値がＷ／（Ｎ×Ｍ×Ｌ）であることを特徴とする、請求項７に記載のドライバ回路装置。
10. 通信システムであって、
    通信チャネルと、
    前記通信チャネルと結合され、該通信チャネル上にデータ信号を駆動するドライバ装置を含み、該ドライバ装置が前記データ信号を受け取って駆動する複数の回路を含む、第１のデバイスと、
    を備え、前記複数の回路が、前記ドライバ回路装置の終端抵抗用に構成可能であり、前記複数の回路の各々が、１つ又はそれ以上の回路ユニットから構成され、該複数の回路ユニットが、前記ドライバ装置の均等化制御用に構成可能であり、
    前記通信システムが更に、
    前記通信チャネルと結合され、前記通信チャネルからデータ信号を入力として受信する受信器を含む第２のデバイスと、
    を備え、前記第１のデバイス又は前記第２のデバイスのいずれかが、前記システムに対して信号反射制御を行う構成可能回路要素を含む、ことを特徴とするシステム。
11. 前記第１のデバイスが前記構成可能回路要素を含み、前記１つ又はそれ以上の回路ユニットが複数の回路サブユニットから構成され、該回路サブユニットが、前記ドライバ装置に対する信号反射制御用に構成可能であることを特徴とする、請求項１０に記載のシステム。
12. 前記第２のデバイスが更に、複数の基準電圧のうちの１つを第２の入力として前記受信器に供給する基準電圧選択ブロックを含むことを特徴とする、請求項１１に記載のシステム。
13. 前記第１のデバイスが更に、前記受信器の出力を受信して位相コードを生成する較正論理回路ブロックを含むことを特徴とする、請求項１１に記載のシステム。
14. 前記第１のデバイスが更に、前記較正論理回路ブロックと結合された位相補間器回路ブロックを含み、該位相補間器回路ブロックが、前記較正論理回路ブロックからの前記位相コード及び遅延ロックループからのクロック信号を受け取って、前記回路サブユニットに供給される遅延信号サンプルに対するクロック信号を発生させることを特徴とする、請求項１３に記載のシステム。
15. 前記第２のデバイスが、構成可能回路要素を含むことを特徴とする、請求項１０に記載のシステム。
16. 前記第２のデバイスが加算要素を含み、該加算要素が、前記受信器の出力と直列結合された第１の複数のフリップフロップの出力と、前記受信器の出力と直列に結合された第２の複数のフリップフロップの出力とを受け取り、前記第１の複数のフリップフロップの各々が、共通の第１のクロック信号によってクロック制御され、前記第２の複数のフリップフロップの各々が、それぞれの遅延クロック信号によってクロック制御されることを特徴とする、請求項１５に記載のシステム。
17. 前記加算要素によって生成した合計が、第２の入力として前記受信器に供給されることを特徴とする、請求項１６に記載のシステム。
18. 前記第２のデバイスが更に、前記受信器の出力からのデータ信号のアイパターンを監視するアイモニタを含むことを特徴とする、請求項１５に記載のシステム。
19. 信号通信用のシステムであって、
    複数の回路を有する多次元ドライバ装置を含む第１のデバイスを備え、
    前記ドライバ装置が、
    前記複数の回路のうちの１つ又はそれ以上の回路の有効化によって構成が行われる構成可能終端抵抗と、
    前記回路の各々に対する１つ又はそれ以上の回路ユニットの各々に供給される信号サンプルよって構成が行われる構成可能信号エンファシスと、
    前記１つ又はそれ以上の回路ユニットの各々に対する複数の回路サブユニットの各々に供給される前記信号サンプルのクロック制御のための遅延クロックによって構成が行われる構成可能反射相殺部と、
    を含み、
    前記システムが更に、
    通信チャネルを介して前記第１のデバイスと結合され、前記通信チャネルからのデータ信号を受信する受信器装置を含む第２のデバイスを備える、システム。
20. 前記第１のデバイスが更に受信器装置を含み、前記第２のデバイスが更に、ドライバ装置を含むことを特徴とする、請求項１９に記載のシステム。
21. 前記第１のデバイスのドライバ装置の終端抵抗と、前記第２のデバイスのドライバ装置の終端抵抗とが互いに異なるように構成可能であることを特徴とする、請求項２０に記載のシステム。
22. 前記第１のデバイスの受信器装置の終端抵抗と、前記第２のデバイスの受信器装置の終端抵抗とが互いに異なるように構成可能であることを特徴とする、請求項１９に記載のシステム。
23. 前記第１のデバイスの受信器装置又は前記第２のデバイスの受信器装置が、終端抵抗を有たないように構成することができることを特徴とする、請求項２２に記載のシステム。
24. 前記第１のデバイスがシステムオンチップ（ＳＯＣ）であり、前記第２のデバイスがダイナミックランダムアクセスメモリ（ＤＲＡＭ）であることを特徴とする、請求項１９に記載のシステム。
25. 前記遅延クロックにおける遅延時間間隔が、クロック時間間隔の整数倍数ではないことを特徴とする、請求項１９に記載のシステム。
26. 通信インターフェイスを構成するための方法であって、
    構成可能ドライバ装置を含む第１のデバイスと、受信装置を含む第２のデバイスとの間のインターフェイスについてのパラメータを決定する段階と、
    複数の回路のうちの１つ又はそれ以上を有効にすることによって、前記第１のデバイスのドライバ装置の終端抵抗を構成する段階と、
    前記複数の回路の各々の１つ又はそれ以上の回路ユニットに特定の信号サンプルを供給することによって、前記ドライバ装置の信号均等化を構成する段階と、
    前記通信インターフェイスにおける信号反射相殺を構成する段階と、
    を含む方法。
27. 前記インターフェイスについての較正過程を実施して、前記通信インターフェイスについての前記パラメータを決定する段階を更に含む、請求項２６に記載の方法。
28. 前記較正過程が、前記第１のデバイス及び第２のデバイスを低いクロック速度でクロック制御する段階を含む、請求項２６に記載の方法。
29. 信号反射相殺を構成する段階は、前記ドライバ装置が、前記信号サンプルの入力に対する特定のタイミング遅延を、前記複数の回路の各々における前記複数の回路ユニットの各々の複数の回路サブユニットに供給する段階を含む、請求項２６に記載の方法。
30. 前記受信器装置の受信器の出力を、第１の複数のフリップフロップ及び第２の複数のフリップフロップに供給して、前記第１の複数のフリップフロップ及び前記第２の複数のフリップフロップの出力を加算する段階を更に含み、前記信号反射相殺を構成する段階が、前記受信器装置が前記第２の複数のフリップフロップに対してタイミング遅延を供給する段階を含む、請求項２６に記載の方法。
31. 反射相殺装置であって、
    複数のクロック信号を発生させる時間調節ユニットと、
    複数の要素を含み、該複数の要素の各々が前記複数のクロック信号のうちの１つを受け取り、前記複数の要素の各々が、それぞれのクロック信号によって決定される時間だけ遅延されたデータサンプルを供給するプリドライバと、
    第１のノードと結合された複数の回路ユニットと、
    を備え、前記回路ユニットの各々が、
    供給電圧と結合された第１の端子を有する第１のトランジスタと、
    前記第１のトランジスタの第２の端子と結合された第１の端部と、前記第１のノードと結合された第２の端部とを有する第１の抵抗器と、
    接地と結合された第１の端子を有する第２のトランジスタと、
    前記第２のトランジスタの第２の端子と結合された第１の端部と、前記第１のノードと結合された第２の端部とを有する第２の抵抗器と、
    を含み、前記複数の回路ユニットの各々が、前記プリドライバの要素のうちのそれぞれからデータ信号サンプルを受け取ることになり、前記複数の回路ユニットが、前記時間調節ユニットによる前記複数のクロック信号のタイミング調節に基づいて、信号反射相殺用に構成される、ことを特徴とする装置。
32. 前記時間調節ユニットが、
    クロック信号を受け取る遅延ロックループ要素と、
    前記遅延ロックループ要素と結合され、較正論理回路からデータ信号位相コードを受け取る位相補間器と、
    を含むことを特徴とする、請求項３１に記載の装置。