KR20140046002A - 구성가능한 다차원 드라이버 및 수신기 - Google Patents

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Abstract

본 발명의 실시형태들은, 전반적으로, 구성가능한 다중 모드 드라이버 및 수신기에 관한 것이다. 통신 시스템의 일 실시형태는 통신 채널, 및 통신 채널과 커플링된 제 1 디바이스 및 제 2 디바이스를 포함한다. 제 1 디바이스는 통신 채널 상의 데이터 신호들을 구동하는 드라이버 장치를 포함하며, 드라이버 장치는 데이터 신호들을 수신하고 구동하는 회로들을 포함하고, 회로들은 드라이버 회로 장치의 종단 저항에 대해 구성가능하고, 복수의 회로들의 각각은 하나 이상의 회로 유닛들로 구성되고, 회로 유닛들은 드라이버 장치의 등화 제어를 위해 구성가능하다. 제 2 디바이스는 통신 채널로부터의 데이터 신호들을 입력으로서 수신하는 수신기를 포함한다. 제 1 디바이스 또는 제 2 디바이스 중 어느 하나는 시스템에 신호 반사 제어를 제공하는 구성가능한 회로 엘리먼트들을 포함한다.

Description

구성가능한 다차원 드라이버 및 수신기{CONFIGURABLE MULTI-DIMENSIONAL DRIVER AND RECEIVER}
본 발명의 실시형태들은 전반적으로 전자 디바이스들의 분야에 관한 것으로, 보다 구체적으로는, 구성가능한 다차원 드라이버 및 수신기에 관한 것이다.
데이터 전송률 (data throughputs) 은 서버 시스템들에서의 백플레인들 (backplanes) 로부터 모바일 디바이스들에서의 메모리들에 인터페이싱되는 SOC들 (systems on chip) 에 이르는 애플리케이션들에서의 칩-대-칩 상호접속들에서 증가하고 있다. 이러한 추세는 반도체 기술에서의 발달로부터 비롯된 디지털 계산 용량 증가에 의해 계속되고 있다.
온-칩 스피드가 특정 기술들에 대해 증가 (scale upward) 할 수도 있지만, 대응하는 전기적 인터페이스 스피드는 반도체 기술과는 무관한 문제들에 의해 제한될 수도 있다.
예를 들어, I/O 드라이버들은 인터페이스 설계 시의 중요한 콤포넌트이며, 스피드 및 전력에 관하여 전체적인 성능을 개선하는 데 있어서 상당한 병목현상을 제공할 수도 있다. 해결될 필요가 있는 문제들 중에서, 종단 저항을 포함하여 상당한 전류 부하를 생성하거나 또는 종단 저항을 포함하지 않아 I/O 인터페이스에 대한 스피드에 제한을 생성하는 회로들에 의해 제한사항들이 제시된다.
본 발명의 실시형태들은 전반적으로 구성가능한 다차원 드라이버 및 수신기에 관한 것이다.
본 발명의 제 1 양태에서, 장치의 실시형태는 데이터 신호들을 제공하는 프리드라이버, 및 프리드라이버로부터 데이터 신호들을 수신하고 구동하는 회로들을 포함하며, 이 회로들은 드라이버 회로 장치의 종단 저항에 대해 구성가능하고, 회로들 각각은 하나 이상의 회로 유닛들을 포함하고, 회로 유닛들은 드라이버 장치의 등화 제어를 위해 구성가능하고, 회로 유닛들 각각은 다수의 회로 서브 유닛들을 포함하고, 회로 서브 유닛들은 드라이버 장치에 대한 신호 반사 제어에 대해 구성가능하다. 장치는 통신 채널을 갖는 인터페이스를 더 포함하며, 회로들은 통신 채널과 커플링된다.
본 발명의 제 2 양태에서, 통신 시스템의 실시형태는 통신 채널, 및 통신 채널과 커플링된 제 1 디바이스를 포함한다. 제 1 디바이스는 통신 채널 상의 데이터 신호들을 구동하는 드라이버 장치를 포함하며, 드라이버 장치는 데이터 신호들을 수신하고 구동하는 다수의 회로들을 포함하고, 회로들은 드라이버 회로 장치의 종단 저항에 대해 구성가능하고, 회로들 각각은 하나 이상의 회로 유닛들을 포함하고, 회로 유닛들은 드라이버 장치의 등화 제어를 위해 구성가능하다. 시스템은 통신 채널과 커플링된 제 2 디바이스를 더 포함하며, 제 2 디바이스는 통신 채널로부터 데이터 신호들을 수신하는 수신기를 포함한다. 제 1 디바이스 또는 제 2 디바이스 중 어느 하나는 시스템에 신호 반사 제어를 제공하는 구성가능한 회로 엘리먼트들을 포함한다.
본 발명의 제 3 양태에서, 신호 통신용 시스템은 제 1 디바이스를 포함하며, 제 1 디바이스는 다수의 회로들을 갖는 다차원 드라이버 장치를 포함한다. 드라이버 장치는 구성가능한 종단 저항 (종단 저항의 구성은 회로들 중 하나 이상의 회로의 인에이블먼트에 의해 제공됨); 구성가능한 신호 엠퍼시스 (신호 엠퍼시스의 구성은 회로들 각각에 대한 하나 이상의 회로 유닛들 각각에 제공되는 신호 샘플들에 의해 제공됨); 및 구성가능한 반사 소거 (반사 소거의 구성은 회로 유닛들 각각에 대한 다수의 회로 서브 유닛들 각각에 제공되는 신호 샘플들의 클로킹을 위한 지연된 클록들에 의해 제공됨) 를 포함한다. 시스템은 통신 채널을 통해 제 1 디바이스와 커플링된 제 2 디바이스를 더 포함하며, 제 2 디바이스는 통신 채널로부터 데이터 신호들을 수신하는 수신기 장치를 포함한다.
본 발명의 제 4 양태에서, 통신 인터페이스를 구성하는 방법은 제 1 디바이스와 제 2 디바이스 사이의 인터페이스에 대한 파라미터들을 결정하는 단계를 포함하며, 제 1 디바이스는 구성가능한 드라이버 장치를 포함하고, 제 2 디바이스는 수신 장치를 포함한다. 방법은 다수의 회로들 중 하나 이상의 회로를 인에이블시킴으로써 제 1 디바이스의 드라이버 장치의 종단 저항을 구성하는 단계; 특정 신호 샘플들을 회로들 각각의 하나 이상의 회로 유닛들에 제공함으로써 드라이버 장치의 신호 등화를 구성하는 단계; 및 신호 샘플들의 입력들에 대한 특정 타이밍 지연들을 회로들 각각의 회로 유닛들 각각의 다수의 회로 서브 유닛들에 제공함으로써 드라이버 장치의 신호 반사 소거를 구성하는 단계를 더 포함한다.
본 발명의 실시형태들은 유사한 참조 부호들이 유사한 엘리먼트들을 지칭하는 첨부한 도면들의 도안들에서 제한사항이 아니라 예시로서 예시된다.
도 1 은 I/O 링크의 엘리먼트들의 실시형태를 예시한다;
도 2 는 소스-직렬 종단된 드라이버를 예시한다;
도 3 은 종단 저항기를 갖지 않는 회로에 의해 생성된 파형이다;
도 4 는 종단 저항기를 갖는 회로에 의해 생성된 파형이다;
도 5 는 다차원 드라이버의 실시형태를 예시한다;
도 6 은 드라이버의 반사 소거 블록의 실시형태를 예시한다;
도 7 은 반사 소거 블록들을 포함하는 다차원 드라이버의 실시형태의 실례이다;
도 8 은 시간에 따른 채널의 단차 응답을 예시한다;
도 9 는 반사 소거를 제공하는 다차원 드라이버 장치 또는 시스템의 일부분의 실시형태를 예시한다;
도 10 은 반사 소거를 제공하는 시스템의 일부분의 실시형태를 예시한다;
도 11 은 디바이스들 사이의 인터페이스에 대한 다차원 드라이버 장치의 실시형태를 예시한다;
도 12 는 다차원 드라이버 장치를 사용하여 제 1 디바이스로부터 제 2 디바이스로 데이터를 구동하는 프로세스의 실시형태를 예시한 흐름도이다.
본 발명의 실시형태들은, 전반적으로, 구성가능한 다차원 드라이버 및 수신기에 관한 것이다.
몇몇 실시형태들에서, 방법, 장치, 또는 시스템은 엠퍼시스 및 반사를 제어하도록 구성가능한 다차원 드라이버를 제공한다. 몇몇 실시형태들에서, 방법, 장치, 또는 시스템은 다차원 드라이버용 수신기를 더 포함할 수도 있다. 본 명세서에서 사용되는 바와 같이, "다차원" 은 회로 슬라이스들이 다수의 유닛들의 형태들로 구성되는 드라이버를 지칭하며, 회로 슬라이스들의 각각의 분할이 "차원" 으로 지칭될 수도 있다.
몇몇 실시형태들에서, 장치, 시스템, 또는 방법은, 예컨대 동적 랜덤 액세스 메모리 (DRAM) 인터페이스들을 포함하는 고속 유선 인터페이스들에 대한 드라이버 전단 설계를 포함한다. 몇몇 실시형태들에서는, 드라이버들에 반사 소거, 등화, 및 종단 제어를 통합하는 다차원 기술이 제시된다. 몇몇 실시형태들에서는, 다차원 드라이버로부터 데이터를 수신하는 수신기가 반사 소거를 제공한다.
몇몇 실시형태들에서, 드라이버 장치는 복수의 회로들을 포함하며, 각각의 회로는 하나 이상의 회로 유닛들을 포함하고, 각각의 회로 유닛은 복수의 회로 서브 유닛들을 포함한다. 몇몇 실시형태들에서, 각각의 회로 서브 유닛은 제 1 저항기 및 제 2 저항기를 포함하며, 제 1 저항기의 제 1 단부 및 제 2 저항기의 제 1 단부는 노드에서 커플링되고, 노드는 통신 노드와 커플링된다. 몇몇 실시형태들에서, 제 1 저항기의 제 2 단부는 제 1 트랜지스터의 제 1 단자와 커플링되고, 제 1 트랜지스터의 제 2 단자는 전압 소스와 커플링된다. 몇몇 실시형태들에서, 제 2 저항기의 제 2 단부는 제 2 트랜지스터의 제 1 단자와 커플링되고, 제 1 트랜지스터의 제 2 단자는 접지 전위와 커플링된다. 몇몇 실시형태들에서, 입력은 제 1 트랜지스터의 게이트 및 제 2 트랜지스터의 게이트에 제공되고, 입력은 드라이버 장치에 대한 입력 신호의 샘플일 수도 있고, 샘플은 특정 지연 인자에 의해 지연될 수도 있다.
몇몇 실시형태들에서, 드라이버 장치는 구성가능한 종단 저항 (종단 저항의 구성은 복수의 회로들 중 하나 이상의 회로의 인에이블먼트에 의해 제공됨); 구성가능한 신호 엠퍼시스 (신호 엠퍼시스의 구성은 회로들 각각에 대한 하나 이상의 회로 유닛들의 인에이블먼트에 의해 제공됨); 및 구성가능한 반사 소거 (반사 소거의 구성은 회로 유닛들 각각에 대한 복수의 회로 서브 유닛들 중 하나 이상의 회로 서브 유닛의 인에이블먼트에 의해 또는 수신기 장치의 구성에 의해 제공됨) 를 포함한다.
도 1 은 I/O 링크의 엘리먼트들의 실시형태를 예시한다. 이 실례에서, 2 개의 디바이스들을 전기적으로 접속시키는 단일 채널 I/O 링크의 기능 블록들이 제공된다. 도시된 바와 같이, 병렬 데이터 (105) 는 직렬화기 (110) 에 의해 직렬화되고, 직렬화된 출력은 채널 (135) 을 통한 송신을 위해 드라이버 (130) 에 의해 수신된다. 직렬화기 (110) 및 드라이버 (130) 는 위상 고정 루프 (PLL) 회로 (115) 에 의해 생성된 클록 신호 (125) 에 의해 클로킹될 수도 있으며, 위상 고정 루프 (PLL) 회로는 참조 클록 신호 (120) 를 이용하여 클록 신호 (125) 를 생성한다. 채널 (135) 을 통해 송신되는 직렬화된 데이터는 신호 등화기 (140) 에 의해 수신되고, 신호 등화기 (140) 는 등화된 데이터 신호들을 클록 및 데이터 복구 엘리먼트 (145) 에 제공한다. 클록 및 데이터 복구 엘리먼트는 복구된 데이터를 역직렬화기 (155) 에 제공하고, 복구된 클록 신호 (150) 를 신호 등화기 (140) 및 역직렬화기 (155) 에 제공한다. 역직렬화기 (155) 는 데이터를 역직렬화하고 병렬 데이터 출력 (160) 을 생성한다.
동작 시, I/O 링크 (100) 의 전체 전력 소비의 상당한 부분이 드라이버 (130) 에 의해 방산된다. 몇몇 실시형태들에서, 드라이버 (130) 는 전력 소비를 감소시키도록 구성될 수도 있는 구성가능한 다중 모드 드라이버이다. 몇몇 실시형태들에서, 드라이버 (130) 는 종단 제어, 등화/디엠퍼시스 제어, 및 반사 제어를 제공하는 다차원 드라이버이다.
도 2 는 소스-직렬 종단된 드라이버를 예시한다. 이 실례에서, 소스-직렬 종단된 드라이버 (200)(전압 모드 드라이버라고도 지칭됨) 는 종단 제어를 제공한다. 드라이버는 다수의 회로 "슬라이스들" 을 포함하고, 슬라이스 1 (210), 슬라이스 2 (240), 및 슬라이스 N (245) 까지 계속되는 각각의 슬라이스는 회로를 포함한다. 도 2 에 도시된 바와 같이, 프리드라이버 (205) 는 신호들을 슬라이스들에 제공한다. 이 실례에서, 각각의 회로 슬라이스는 서플라이 전압 VDD 와 커플링된 제 1 단자 및 제 1 저항기 (R1)(214) 의 제 1 단부와 커플링된 제 2 단자를 갖는 제 1 트랜지스터 (M1)(212) 를 포함한다. R1 (214) 의 제 2 단부는 제 2 저항기 (R2)(216) 의 제 1 단부 및 통신 채널 (CHAN)(260) 에 커플링된다. R2 (216) 의 제 2 단부는 제 2 트랜지스터 (M2)(218) 의 제 1 단자와 커플링되고, M2 (218) 의 제 2 단자는 접지와 커플링된다. 프리드라이버 (205) 로부터의 입력 데이터 신호는 M1 및 M2 의 게이트들에서 수신된다.
예시된 바와 같이, 드라이버 (200) 에 대한 엘리먼트들의 값들은 회로 슬라이스들의 수와 관련된다. 따라서, N 개의 슬라이스들이 있고, 드라이버에 대한 트랜지스터 게이트 폭이 W 와 동등하고 트랜지스터들의 저항이 R 과 동등하다면, M1 (212) 은 W/N 의 게이트 폭을 갖고 저항기 R1 (214) 은 R*N 옴의 저항을 갖는다. 드라이버 종단 요건들에 의존하여, 드라이버는 특정 수의 슬라이스들이 맞물리도록 구성될 수도 있으며, 다른 슬라이스들은 3-상태화된다.
도 2 에 예시된 바와 같이, 수신기 (Rx)(270) 는 CHAN (260) 과 커플링되며, 커넥션은 접지로의 저항기 종단 (Rt)(272) 을 포함한다. 예시된 구조에서, 드라이버 (200) 는 하이 상태에서 정전류를 소비하며, 그에 따라 저항기 종단 (272) 과 연관된 상당한 전력 패널티가 존재한다.
드라이버의 동작 시, 도 2 에서의 저항기 종단 (272) 과 같은 종단 저항기의 존재 또는 부재는 드라이버 회로의 동작에 상당한 영향을 미친다. 회로의 동작을 예시하기 위해, 도 3 은 종단 저항기를 갖지 않는 회로에 의해 생성된 파형이고, 도 4 는 종단 저항기를 갖는 회로에 의해 생성된 파형이다. 도 3 및 도 4 는 시간 시프트된 데이터 패턴들을 오버랩하면서 생성된 아이 다이어그램 (eye diagram)(또는 아이 패턴) 을 나타낸다. 종단을 갖는 경우와 갖지 않는 경우의 파형들을 비교할 시, 아이 패턴 (300) 에서의 아이는 종단을 갖지 않는 회로에서 약 1.6 Gbps (초 당 기가비트) 에서 가까워지기 시작한다는 것을 도 3 에서 알 수 있으며, 도 4 에서는 종단 저항기에 의해 아이 패턴 (400) 이 약 4.5 Gbps 에서 오픈 상태로 유지된다. 따라서, 종단은 신호 무결성을 유지하는 데 중요한 역할을 하는데, 이는 아이 오프닝과 관련하여 설명된다. 이것은, 드라이버에 리턴하고 기존 신호를 손상시켜 아이에서 딥 (dip) 또는 피크를 생성하는, 수신기로부터의 반사 효과로 인한 것이다. 또한, 서플라이 바운스의 추가적인 효과 (회로에서의 엘리먼트들의 스위칭에 의해 야기되는 것과 같은 전류에서의 급속한 변화는 서플라이 전압이 정상 레벨들 위에서 그리고/또는 아래에서 발진하게 함) 가 있지만, 도 3 및 도 4 에서, 서플라이 바운스의 효과들은 잘 제어된다.
신호 반사로부터 초래된 데이터의 손상은 시스템에 대해 달성가능한 최대 스피드를 심하게 제한할 수도 있다. 그러나, 비종단된 회로의 이득은 종단된 회로에 비해 전력 방산이 낮다는 것이며, 전력 소비는 회로의 동적 전력 소비로 제한된다.
몇몇 실시형태들에서, 드라이버 장치는 출력 그래프의 아이의 폭 및 높이를 증가시키도록 동작한다. 몇몇 실시형태들에서, 드라이버는 최소의 종단 저항을 갖거나 또는 어떠한 종단 저항도 갖지 않는 채널들을 핸들링하도록 동작가능하며, 채널은 또한 데이터를 고속으로 송신하도록 동작가능하다. 몇몇 실시형태들에서, 드라이버는 수신기 입력에서 아이 오프닝을 증가시키도록 동작하며, 그에 의해 개선된 인터페이스 성능을 허용한다.
몇몇 실시형태들에서, 구성가능한 다차원 드라이버는 다음을 포함한다:
(1) 종단 제어;
(2) 등화/디엠퍼시스 제어; 및
(3) 반사 제어.
도 5 는 다차원 드라이버의 실시형태를 예시한다. 몇몇 실시형태들에서, 종단 제어는 다수의 슬라이스들로의 드라이버 회로의 분할을 활용한다. 도 5 에서, 드라이버 (500) 는 슬라이스 1 (510), 슬라이스 2 (540), 및 슬라이스 N (545) 까지 계속되는 것으로 예시된 N 개의 슬라이스들을 포함한다. 몇몇 실시형태들에서, 각각의 슬라이스는 등화/디엠퍼시스 블록을 제공하도록 특정 수 (이 예에서는 M 개) 의 회로 유닛들로 더 분할된다. 몇몇 실시형태들에서, 각각의 슬라이스의 각각의 유닛은 회로 구조를 포함한다. 이 실례에서, 제 1 유닛은 서플라이 전압 VDD 와 커플링된 제 1 단자 및 제 1 저항기 (R11)(514) 의 제 1 단부와 커플링된 제 2 단자를 갖는 제 1 트랜지스터 (M11)(512) 를 포함한다. R11 (514) 의 제 2 단부는 제 2 저항기 (R12)(516) 의 제 1 단부 및 통신 채널 (CHAN)(560) 에 커플링된다. R12 (516) 의 제 2 단부는 제 2 트랜지스터 (M12)(518) 의 제 1 단자와 커플링되고, M12 (518) 의 제 2 단자는 접지와 커플링된다. 프리드라이버 (505) 로부터의 입력 데이터 신호는 M11 및 M12 의 게이트들에서 수신된다. 또한, 슬라이스 (510) 의 각각의 추가적인 유닛은, 동일한 방식으로 구성된 엘리먼트들, 이를테면 제 1 트랜지스터 (M21)(522), 제 1 저항기 (R21)(524), 제 2 저항기 (R22)(526), 및 제 2 트랜지스터 (M22)(528) 를 포함하는 제 (M-1) 유닛, 그리고 제 1 트랜지스터 (M31)(532), 제 1 저항기 (R31)(534), 제 2 저항기 (R32)(536), 및 제 2 트랜지스터 (M32)(538) 를 포함하는 제 M 유닛까지 계속되는 엘리먼트들을 포함한다. 엘리먼트들의 값들은 M 개의 유닛들을 포함하는 N 개의 슬라이스들의 존재를 W / (M * N) 의 트랜지스터 게이트 폭 및 R * N * M 옴의 저항과 함께 반영한다.
예시된 바와 같이, 회로 슬라이스들의 2 차원은 채널 (CHAN)(560) 의 송신기 측과 커플링되고, 수신기 (Rx)(570) 은 CHAN (560) 의 수신기 측과 커플링되며, 채널은 송신기 측 상의 제 1 커패시터 (C1)(554) 를 통해 그리고 수신기 측 상의 제 2 커패시터 (C2)(574) 를 통해 접지와 커플링된다.
예시된 바와 같이, 프리드라이버 (505) 는 d(0), d(-1), 및 D(-M) 까지 계속되는 M 개의 샘플들을 제공한다. 일 예에서, 하나의 탭 등화가 필요하면, 샘플들 d(0) 및 d(-1) 은 필요한 등화가 달성되도록 M 개의 유닛들 중에서 스플릿된다. 특정 예에서, 등화의 6 dB 이 2 개의 탭들에 의해 필요로 되면, 샘플들은 M 개의 유닛들 중에서 동등하게 스플릿된다. 몇몇 실시형태들에서, M 개의 유닛들은, 도 5 에서 제공되는 바와 같이, 선형 가중화 대신, 이진 가중화에 의해 스플릿될 수도 있다.
도 6 은 드라이버의 반사 소거 블록의 실시형태를 예시한다. 몇몇 실시형태들에서, 반사 소거를 제공하기 위해, 슬라이스에서의 N 개의 유닛들 각각은 도 6 의 반사 소거 블록 (680) 에 예시되는 바와 같이, L 개의 유닛들로 더 분할될 수도 있다. 여기서 사용되는 바와 같이, L 개의 유닛들은 "서브 유닛들" 로 지칭될 수도 있다. 이 실례에서, L 개의 서브 유닛들 중 제 1 서브 유닛은 서플라이 전압 VDD 와 커플링된 제 1 단자 및 제 1 저항기 (R111)(614) 의 제 1 단부와 커플링된 제 2 단자를 갖는 제 1 트랜지스터 (M111)(612) 를 포함한다. R111 (614) 의 제 2 단부는 제 2 저항기 (R112)(616) 의 제 1 단부 및 통신 채널 (CHAN) 에 커플링된다. R112 (616) 의 제 2 단부는 제 2 트랜지스터 (M112)(618) 의 제 1 단자와 커플링되고, M112 (618) 의 제 2 단자는 접지와 커플링된다. 프리드라이버 (605) 의 복수의 엘리먼트들 중 하나로부터의 입력 데이터 신호 샘플은 M11 및 M12 의 게이트들에서 수신된다. 또한, 반사 소거 블록 (680) 의 각각의 추가적인 서브 유닛은, 동일한 방식으로 구성된 엘리먼트들, 이를테면 제 1 트랜지스터 (M121)(622), 제 1 저항기 (R121)(624), 제 2 저항기 (R122)(626), 및 제 2 트랜지스터 (M122)(628) 를 포함하는 제 (L-1) 서브 유닛, 그리고 제 1 트랜지스터 (M131)(632), 제 1 저항기 (R131)(634), 제 2 저항기 (R132)(636), 및 제 2 트랜지스터 (M132)(638) 를 포함하는 제 L 유닛까지 계속되는 엘리먼트들을 포함한다. 엘리먼트들의 값들은 M 개의 엘리먼트들을 포함하는 N 개의 슬라이스들의 존재를, W / (M * N * L) 의 트랜지스터 게이트 폭 및 R * N * M * L 옴의 저항과 함께 반영하며, M 개의 엘리먼트들 각각은 L 개의 서브 유닛들을 포함한다.
몇몇 실시형태들에서, 반사 소거 블록의 L 개의 서브 블록들 각각에 대한 입력은 반사를 야기하는 최악의 경우의 샘플들에 의존한다. 고려될 추가적인 파라미터는 전파 시간 (time of flight: "tf") 인데, 이는 신호가 드라이버와 수신기 사이에서 송신되는 데 요구되는 시간이다. 현재 및 과거 샘플들은 전파 시간에 의존하는 시간 시프트를 갖는 반사 열화를 담당하며, 여기서 전파 시간은 디바이스 패키지, 보드, 결합 와이어들, 및 통신 채널의 다른 관련된 엘리먼트들을 포함하는 특정 채널의 특성들에 의존한다.
몇몇 실시형태들에서, DLL (delay locked loop)/위상 보간 유닛 (602) 과 같은 시간 조절 블록은 반사 성분들을 소거하는 데 요구되는 타이밍의 정밀한 제어를 제공하는 데 사용될 수도 있다. 예시된 바와 같이, DLL/위상 보간기 유닛 (602) 으로부터의 위상들로서, clk1, clk2, 및 clkl 까지 계속되는 위상들은 프리드라이버 (605) 의 엘리먼트들로부터 오는 신호들의 타이밍을 제어하는 데 이용될 수도 있다. 몇몇 실시형태들에서, 각각의 이들 위상들 (clk1, clk2, ..., clkl) 사이에서의 위상 차이는 채널에 걸친 전파시간 tf 의 배수들의 정도일 수도 있다.
도 7 은 반사 소거 블록들을 포함하는 다차원 드라이버의 실시형태의 실례이다. 이 실례에서, 드라이버 (700) 는 N 개의 슬라이스 (510, 540, 545) 를 포함하고, 각각의 슬라이스는, 도 5 에 예시된 바와 같이, M 개의 유닛들을 포함하도록 등화/디엠퍼시스 블록 (510) 에 의해 더 분할된다. 유닛들은 프리드라이버 (505) 로부터 데이터를 수신한다. 또한, 슬라이스의 유닛들 각각은, 도 6 에 예시된 바와 같이, 반사 소거 블록 (680) 에 의해 더 분할되며, 서브 유닛들은 프리드라이버 (605) 에 의해 제공되는 바와 같은 데이터 신호들의 지연된 샘플들을 수신하고, 지연된 샘플들에 대한 클로킹은 DLL/위상 보간 유닛 (602) 에 의해 제공된다. 몇몇 실시형태들에서, 드라이버 (700) 는 종단, 등화, 및 반사의 제어를 제어하도록 구성가능하다.
반사 소거를 제공하는 방법, 장치, 또는 시스템에 관하여, 도 8 은 시간에 따른 채널의 단차 응답을 예시한다. 이 실례에서, 그래프 (800) 는 드라이버가 '0' 으로부터 '1' 로의 천이 (따라서, 예컨대, 로직 값 '0' 을 나타내는 제로 볼트로부터 값 '1' 을 나타내는 전압으로의 천이) 를 가질 때 수신기에서의 단차 응답을 제공한다. (시스템에 대한 임펄스 응답을 관찰하는 것은 도 8 에 예시된 바와 유사한 결과들을 생성함에 유의한다). 라인이 VDD 전압으로 대전되는 동안, 그 라인에 걸친 반사는 전체 신호 무결성을 손상시키는 과도한 비단조적 섭동들 (undue non-monotonic perturbations) 을 생성한다. 1-비트 기간에 걸쳐서 여러 반사 성분들이 가능하며, 따라서 보다 미세한 섭동을 소거하기 위해 소수 비트-시간 주기 해상도가 요구될 수도 있다. 이 예에서는, 시간 주기들 t1, t2, t3, 및 t4 에서 각각 h0, h0+h1, h2, 및 h3 의 값들을 갖는 섭동이 발생한다.
몇몇 실시형태들에서, 도 8 에 예시된 섭동은 도 6 에서의 반사 소거 블록 (680) 과 같은 반사 소거 블록에 의해 보상될 수도 있고, DLL/위상 보간 유닛 (602) 은 시간 주기들 (t1 - tf), (t2 - tf), (t3 - tf), (t4 - tf) 등에 대응하는 위상들을 제공하고, 드라이버는 현재 및 이전 비트들의 가중된 값들을 제공하여 섭동을 보상한다.
몇몇 실시형태들에서, 방법, 장치, 또는 시스템은, 도 9 에 도시된 바와 같이, 필수적인 보정을 행하기 위해 수신기에서 반사 성분들의 양 및 타이밍을 검출하는 것을 제공하며, 이는 아래에서 설명된다. 몇몇 실시형태들에서, 반사 성분들에 대한 보정은 반사 엘리먼트들 및 보정에 관한 데이터의 반전 통신을 제공한다. 몇몇 실시형태들에서, 백채널 (backchannel) 은 계수들의 최적의 설정 (settings) 에 관한 정보를 통신하는 데 이용된다. 몇몇 실시형태들에서, 정보는, 이를테면 DRAM 메모리에 그러한 정보를 저장하는 것과 같이 저장될 수도 있다. 몇몇 실시형태들에서, DLL 은 4-상한 위상 조절을 위한 I (동위상), Q (직교 위상), Ibar, 및 Qbar 위상들을 제공할 수도 있다. 몇몇 실시형태들에서, 위상 보간기들은 교정 로직 블록으로부터의 위상 코드 데이터에 기초하여 각각의 프리드라이버 계수에 대한 위상들을 조절할 수도 있다.
몇몇 실시형태들에서, 포지티브 단차 및 네거티브 단차가 반사 거동에 관하여 데이터 특성들을 평가하는 데 이용된다. 몇몇 실시형태들에서, 교정 단계 동안, 포지티브 펄스들이 초저주파수들에서 전송되고, 백채널은 비트 주기의 상이한 부분들에 대해 정확한 참조 전압들을 고르도록 데이터를 송신하는 데 이용된다. 몇몇 실시형태들에서, 조절되는 모든 클록 위상에 대해, 참조 전압들은 수신기에서 정확한 전압을 검출하도록 하기 위해 업데이트된다. 이 방식으로, 전체 아이는 (2 차원 스캔으로) 스캔될 수도 있고, 결정된 위상 코드들 및 참조 전압 데이터는 교정 로직에 저장된다.
반사 제어가 여기서 제시된 도면들에서 제공되는 I/O 구조와 관련하여 예시되지만, 실시형태들은 그러한 I/O 구조로 제한되지는 않는다. 몇몇 실시형태들에서, 비트 또는 클록 주기의 정수 배가 아닐 수도 있는 타이밍으로 드라이버들/수신기들을 사용한 반사 소거는 다른 신호 통신에서 더 이용될 수도 있다. 몇몇 실시형태들에서, 반사 소거는 또한 서플라이 잡음이 특정 시퀀스의 비트들에 의해 결정될 수 있을 때 인접한 채널들로부터의 크로스토크 또는 서플라이 상에서의 스위칭 잡음을 소거하는 데 이용될 수도 있다. 몇몇 실시형태들에서, 소거는 DRAM I/O 에 마찬가지로 적용될 수도 있으며, 여기서 타이밍 및 등화 정보는 DRAM PHY 의 성능을 제어하는 것에 특정되는 레지스터들에 저장될 수도 있다.
도 9 는 반사 소거를 제공하는 다차원 드라이버 장치 또는 시스템의 일부분의 실시형태를 예시한다. 이 실례에서, 드라이버 (900) 는 도 6 에 예시된 바와 같은 반사 소거 블록 (680) 을 포함한다. 예시된 바와 같이, 각각의 반사 소거 블록 (680) 은 프리드라이버 (605) 로부터의 지연된 샘플들과 함께 데이터를 수신했다.
몇몇 실시형태들에서, 드라이버 (900) 는 채널 (CHAN)(960) 의 제 1 단부와 커플링되고, 수신기 (RX)(962) 는 CHAN 의 제 2 단부에 접속된다. 몇몇 실시형태들에서, RX 의 출력은 참조 전압 선택 블록 (964) 과 커플링되며, 참조 전압 선택 블록은 복수의 전압들 (Vref1 내지 VrefN) 을 수신하고 선택된 전압을 RX (962) 의 제 2 입력으로서 제공한다. RX (962) 및 Vref 선택 블록은 백채널 (BCHAN)(970) 과 더 커플링된다. 백채널로부터 수신되는 데이터는 교정 단계로부터의 위상 코드들을 제공하는 교정 로직 블록 (974) 에 의해 수신된다. 몇몇 실시형태들에서, 장치는 DLL (978) 및 위상 보간기들 (976) (이를테면 도 6 에 예시된 DLL/위상 보간기 유닛 (602)) 을 포함한다. 몇몇 실시형태들에서, DLL (978) 은 구적 클록 엘리먼트들 clki, clkq, clki_bar, 및 clkq_bar 를 위상 보간기들 (976) 에게 제공하며, 위상 보간기들은 또한 교정 로직으로부터 위상 코드들을 수신했으며, clk1, clk2,및 clkL 까지 계속되는 지연된 샘플 클록 신호들을 생성하고 RX (962) 의 클로킹을 위해 포워드 클록 채널 (FCCHAN)(972) 을 통해 이송되는 포워드된 클록 신호를 생성한다.
도 10 은 반사 소거를 제공하는 시스템의 일부분의 실시형태를 예시한다. 이 실례에서, 드라이버 (1000) 는, 도 10 에 예시된 바와 같이, 각각의 회로 슬라이스에 M 개의 등화/디엠퍼시스 블록들을 포함하며, 슬라이스들은 슬라이스 1 (1010), 슬라이스 2 (1040), 및 슬라이스 N (1045) 까지 계속된다. 예시된 바와 같이, 프리드라이버 (1005) 는 d(0), d(-1), 및 D(-M) 까지 계속되는 M 개의 샘플들을 제공한다. 드라이버 장치 (1000) 는 통신 채널 (CHAN)(1060) 의 송신 측에 커플링될 수도 있으며, 수신 장치 (1065) 의 수신기 (RX)(1070) 의 제 1 입력은 CHAN (1060) 의 수신 측과 커플링될 수도 있다.
몇몇 실시형태들에서, 반사 소거 블록은, 그 대신, 도 10 에 예시된 바와 같이, 수신기 장치 (1065) 에 위치될 수도 있다. 몇몇 실시형태들에서, RX (1070) 의 출력은 직렬로 접속된 제 1 복수의 플립플롭들 또는 래치들과 커플링되며, 제 1 복수의 플립플롭들 또는 래치들은 제 1 플립플롭 (FF1)(1073), 제 2 플립플롭 (FF2)(1074), 및 제 M 플립플롭 (FFM)(1075) 까지 계속되는 것으로 도시된다. 몇몇 실시형태들에서, 각각의 플립플롭들 (1073-1075) 은 클록 신호 clk 를 수신한다.
몇몇 실시형태들에서, 수신 장치 (1065) 는 반사 소거 블록 (1080) 을 더 포함하며, 반사 소거 블록은 RX (1070) 의 출력과 커플링되는 직렬 접속된 제 2 복수의 플립플롭들 또는 래치들을 포함하고, 이 제 2 복수의 플립플롭들 또는 래치들은 제 1 반사 플립플롭 (FFRef1)(1083), 제 2 반사 플립플롭 (FFRef2)(1084), 및 제 L 반사 플립플롭 (FFRefL)(1085) 까지 계속되는 것으로 도시된다. 몇몇 실시형태들에서, 각각의 반사 플립플롭들 (1083-1085) 은 별도의 지연된 클록 신호를 수신하며, clk1 을 수신하는 FFRef1 (1083), clk2 를 수신하는 FFRef2 (1084), 및 clkL 을 수신하는 FFRefL (1085) 까지 계속되는 것으로 예시된다. 몇몇 실시형태들에서, 제 1 복수의 플립플롭들 각각과 제 2 복수의 플립플롭들 각각의 샘플링된 출력은 합산 블록 또는 다른 엘리먼트 (1090) 에 의해 합산되고, 생성된 합은 RX (1070) 의 제 2 입력으로서 제공된다.
몇몇 실시형태들에서, 반사 소거 블록 (1080) 은 수신기 (1070) 의 출력을 수신하여 아이 출력을 모니터링하는 아이 모니터 (1081) 를 더 포함한다. 아이 모니터 (1081) 는 위상 코드들을 제공하는 교정 로직 블록 (1082) 과 커플링된다. 몇몇 실시형태들에서, 장치는 DLL (1086) 및 위상 보간기들 (1087) (이를테면 도 6 에 예시된 DLL/위상 보간기 유닛 (602)) 을 포함한다. 몇몇 실시형태들에서, DLL (1086) 은 구적 클록 엘리먼트들 clki, clkq, clki_bar, 및 clkq_bar 를 위상 보간기들 (1087) 에게 제공하며, 위상 보간기들은 또한 교정 로직 블록 (1082) 으로부터 위상 코드들을 수신했고, clk1, clk2,및 clkL 까지 계속되는 지연된 샘플 클록 신호들을 생성한다.
몇몇 실시형태들에서, 아이 모니터 회로는 위상 코드들 뿐 아니라 가중화 파라미터들 (도면에는 미도시) 의 최적화를 위한 아이 폭 및 높이를 모니터링한다 (1081). 몇몇 실시형태들에서, 합산 블록 (1090) 은, 이를테면 가중화 인자들 α1, α2 등에 따라, 가중화된 방식으로 제 1 및 제 2 복수의 플립플롭들로부터의 샘플들 각각을 합산하는데, 여기서는 합산되는 모든 콤포넌트들에 대해 그러하다. 몇몇 실시형태들에서, 도 10 에 예시된 반사 소거 기법은 동작에서의 확장을 제공하며, 여기서 반사 소거 블록은, RX (1070) 가 최적화된 아이 개구를 보도록, 반사된 성분들을 소거하는 데 있어서 추가 기능성을 제공한다. TX 에서의 반사 소거 블록과는 대조적으로, 도 6 및 도 9 에 예시된 바와 같이, RX 반사 소거 블록 (1080) 은 RX 입력 버퍼로부터 도출되는 샘플들을 가지며, 그 샘플들은 부분 시간 주기 관점에서 지연된다. 예를 들어, clk1 은 비트 천이 포인트 후의 2×tf (전파 시간의 2 배) 시간 지연 (여기서, RX 버퍼 지연은 간소성을 위해 무시된다) 으로 설정될 수도 있다. 이 예에서, FFref1 의 출력이 적절한 가중화 성분을 제공하여 수신기 입력에서 이 성분을 소거시키도록 의도될 때 제 1 샘플은 반사되어 수신기로 되돌아간다. 이 기법은 반사 소거 블록에서 다른 샘플들 각각으로 확장된다.
도 11 은 디바이스들 사이의 인터페이스에 대한 다차원 드라이버 장치의 실시형태를 예시한다. 몇몇 실시형태들에서, 시스템 (1110) 과 같은 제 1 디바이스는 (제 1 디바이스와 제 2 디바이스 사이의 하나 이상의 채널들을 나타낼 수도 있는) 채널 (1150) 을 통해 메모리 (1160) 과 같은 제 2 디바이스와 커플링된다. 몇몇 실시형태들에서, 시스템은 시스템 온 칩 (SOC) 이고, 메모리는 동적 랜덤 액세스 메모리 (DRAM) 이다. 몇몇 실시형태들에서, 시스템 (1110) 및 메모리 (1160) 중 하나 또는 양측 모두는 구성가능한 다차원 드라이버 장치를 포함한다. 이 실례에서, 시스템 (1110) 은 복수의 회로들을 포함하는 도 8 에 예시된 장치와 같은 구성가능한 다차원 드라이버 장치 (1115) 를 포함하며, 각각의 회로는 하나 이상의 회로 유닛들을 포함하고, 각각의 회로 서브 유닛은 복수의 서브 유닛들을 포함한다. 몇몇 실시형태들에서, 드라이버 장치 (1115) 는 채널 (1150) 을 통해 수신기 장치 (1170) 와 커플링되고, 메모리 (1160) 는 채널 (1150) 을 통해 수신기 장치 (1120) 와 커플링되는 구성가능한 다차원 드라이버 장치 (1165) 를 포함한다.
몇몇 실시형태들에서, 드라이버 및 수신기 장치들의 파라미터들, 이를테면 종단 저항들은 대칭적일 수도 있고 또는 비대칭적일 수도 있다. 예를 들어, 메모리 (1160) 로부터 시스템 (1110) 으로의 판독 동작 (데이터가 드라이버 장치 (1165) 에 의해 수신기 장치 (1120) 로 구동됨) 시에는, 메모리 (1160) 및 시스템 (1110) 으로부터의 양쪽 측들 상에 유효 종단이 존재할 수도 있으며, 그 반면에, 시스템 (1110) 으로부터 메모리 (1160) 로의 기록 동작 (데이터가 드라이버 장치 (1115) 에 의해 수신기 장치 (1170) 로 구동됨) 시에는, 시스템 (1110) 측 상에 종단 저항이 존재할 수도 있고 메모리 (1160) 측 상의 수신기에 대해서는 어떠한 종단도 존재하지 않을 수도 있다.
몇몇 실시형태들에서, 시스템 (1110) 과 메모리 (1160) 사이의 링크에 대한 파라미터 정보, 이를테면 종단, 등화, 및 반사 기능에 관한 데이터는, 메모리 (1160) 가 이차 디바이스인 경우, 메모리 (1160) 의 온 칩 레지스터들 (1175) 에 저장될 수도 있다. 예를 들어, 시스템은 제어기 (1125) 를 포함할 수도 있지만, 메모리는 제어기를 포함하지 않는다. 몇몇 실시형태들에서, 파라미터 정보는 메모리 (1160) 가 액세스하는 온 칩 레지스터들 (1175) 에 저장된다.
도 12 는 다차원 드라이버 장치를 이용하여 제 1 디바이스로부터 제 2 디바이스로 데이터를 구동하는 프로세스의 실시형태를 예시한 흐름도이다. 몇몇 실시형태들에서, 제 1 디바이스와 제 2 디바이스 사이의 통신 인터페이스 (1200) 에서, 제 1 디바이스는 구성가능한 다차원 드라이버 장치를 포함하고, 제 2 디바이스는 수신기 장치를 포함한다. 몇몇 실시형태들에서, 수신기 장치는 또한, 구성가능한 종단 저항을 포함하여, 구성가능할 수도 있다. 몇몇 실시형태들에서, 교정 단계는 회로 파라미터들을 결정하도록 수행될 수도 있는데, 이는 저주파수들에서 신호들을 송신하는 것을 포함할 수도 있다 (1202). 몇몇 실시형태들에서, 교정 및 동작 시, 신호 샘플 입력들에 대한 지연된 신호 클록들 및 수신 장치용 클록이, 예를 들어 전술된 도 9 에서 제공된 바와 같이, 수신기 장치로부터의 클록 신호 및 피드백에 기초하여 생성된다 (1204). 몇몇 실시형태들에서, 제 1 디바이스의 드라이버 장치 및 제 2 디바이스의 수신 장치에 대한 필수 파라미터들이 결정된다 (1206). 몇몇 실시형태들에서, 제 2 디바이스의 드라이버 장치 및 제 1 디바이스의 수신 장치의 역방향 접속에 대한 파라미터들이 또한 결정된다. 몇몇 실시형태들에서, 인터페이스에 대한 파라미터들은, 메모리 디바이스와 같은, 제어기를 포함하지 않는 디바이스의 하나 이상의 레지스터들에 저장될 수도 있다.
몇몇 실시형태들에서, 드라이버 장치의 종단 저항은 N 개에 이르는 회로 슬라이스들의 인에이블먼트에 의해 구성된다 (1208). 몇몇 실시형태들에서, 수신기 장치의 종단 저항이 또한 구성될 수도 있다.
몇몇 실시형태들에서, 드라이버 장치에 대한 신호 등화는 회로 슬라이들 각각의 M (M 은 1 이상임) 개 회로 유닛들로의 특정 신호 샘플들의 제공에 의해 구성된다 (1210). 몇몇 실시형태들에서, 신호 반사 소거는 통신 인터페이스에 대해 구성된다 (1212). 몇몇 실시형태들에서, 신호 반사 소거의 구성은, 도 9 에 예시된 것과 같이, 회로 유닛들 L 개의 회로 서브 유닛들의 각각에 대한 신호 샘플들의 지연에 의해 드라이버 장치를 구성하는 것을 포함한다. 몇몇 실시형태들에서, 신호 반사 소거의 구성은, 도 10 에 예시된 것과 같이, 수신기와 커플링된 플립플롭 디바이스들의 클로킹을 조절함으로써 수신기 장치를 구성하는 것을 포함한다.
몇몇 실시형태들에서, 시스템은 제 1 디바이스로부터 제 2 디바이스로 신호를 구동하도록 구성된 것과 같은 드라이버 장치를 이용하여 동작된다 (1214).
위의 설명에서, 설명을 목적으로, 본 발명의 철저한 이해를 제공하기 위해 수많은 특정 세부사항들이 설명된다. 그러나, 본 발명은 이들 특정 세부사항들 중 일부가 없이도 실시될 수 있음이 당업자에게 자명할 것이다. 다른 사례들에서, 주지된 구조들 및 디바이스들은 블록도 형태로 도시된다. 예시된 콤포넌트들 사이에 중간 구조가 있을 수도 있다. 본 명세서에서 설명 또는 예시된 콤포넌트들은 예시 또는 설명되지 않은 추가적인 입력들 또는 출력들을 가질 수도 있다. 예시된 엘리먼트들 또는 콤포넌트들은 또한 임의의 필드들의 재배열 또는 필드 사이즈들의 수정을 포함하여, 상이한 배열들 또는 순서들로 배열될 수도 있다.
본 발명은 다양한 프로세스들을 포함할 수도 있다. 본 발명의 프로세스들은 하드웨어 콤포넌트들에 의해 수행될 수도 있고 또는 컴퓨터 판독가능 명령들로 구현될 수도 있으며, 컴퓨터 판독가능 명령들은 범용 프로세서 또는 특수 목적 프로세서 또는 그 명령들로 프로그래밍된 로직 회로들로 하여금 그 프로세스들을 수행하게 하는 데 이용될 수도 있다. 대안으로, 프로세스들은 하드웨어와 소프트웨어의 조합에 의해 수행될 수도 있다.
본 발명의 일부분들은 컴퓨터 프로그램 제품으로서 제공될 수도 있으며, 컴퓨터 프로그램 제품은 컴퓨터 프로그램 명령들이 저장된 컴퓨터 판독가능 매체를 포함할 수도 있고, 컴퓨터 프로그램 명령들은 본 발명에 따라 프로세스를 수행하도록 컴퓨터 (또는 다른 전자 디바이스들) 를 프로그래밍하는 데 이용될 수도 있다. 컴퓨터 판독가능 저장 매체는 플로피 디스켓들, 광학 디스크들, CD-ROM (compact disk read-only memory), 및 광자기 디스크들, ROM (read-only memory) 들, RAM (random access memory) 들, EPROM (erasable programmable read-only memory) 들, EEPROM (electrically-erasable programmable read-only memory) 들, 자기 카드나 광학 카드, 플래시 메모리, 또는 전자적 명령들을 저장하는 데 적합한 다른 타입의 매체들/컴퓨터 판독가능 매체를 포함할 수도 있으나, 이들로 제한되지는 않는다. 더불어, 본 발명은 또한 컴퓨터 프로그램 제품으로서 다운로드될 수도 있는데, 여기서 프로그램은 원격 컴퓨터로부터 요청 컴퓨터로 이송될 수도 있다.
방법들 중 많은 방법이 방법들의 가장 기본 형태로 설명되나, 본 발명의 기본 범주로부터 벗어나지 않으면서, 프로세스들은 방법들 중 임의의 방법에 추가 또는 삭제될 수도 있고, 정보는 설명된 메시지들 중 임의의 메시지로부터 추가 또는 삭제될 수도 있다. 많은 다른 수정들 및 적응들이 이루어질 수도 있음은 당업자들에게 자명할 것이다. 특정 실시형태들은 본 발명을 제한하는 것으로 제공되는 것이 아니라 본 발명을 예시하기 위해 제공된다.
엘리먼트 "A" 가 엘리먼트 "B" 에 또는 그와 커플링된다고 언급되는 경우, 엘리머트 A 는 엘리먼트 B 에 직접적으로 커플링될 수도 있고 또는 예를 들어, 엘리먼트 C 를 통해 간접적으로 커플링될 수도 있다. 명세서에서 콤포넌트, 특징, 구조, 프로세스, 또는 특성 A 가 콤포넌트, 특징, 구조, 프로세스, 또는 특성 B 를 "야기한다" 고 언급되는 경우는 "A" 가 적어도 "B" 의 부분적인 원인이지만 "B" 를 야기하는 것을 돕는 다른 콤포넌트, 특징, 구조, 프로세스, 또는 특성 중 적어도 하나가 또한 있을 수도 있음을 의미한다. 명세서에서 콤포넌트, 특징, 구조, 프로세스, 또는 특성이 포함될 "수도 있다" 또는 포함될 "수도 있었다", 또는 포함될 "수 있다" 고 나타나는 경우, 그 특정 콤포넌트, 특징, 구조, 프로세스들, 또는 특성이 포함될 것으로 요구되지는 않는다. 명세서에 "하나의 (a 또는 an)" 엘리먼트가 지칭되는 경우는 설명된 엘리먼트들 중 단 하나의 요소만이 있음을 의미하지는 않는다.
실시형태는 본 발명의 구현형태 또는 예시이다. 명세서에서 "실시형태", "일 실시형태", "몇몇 실시형태들", 또는 "다른 실시형태들" 에 대해 언급하는 것은, 그 실시형태들과 과련하여 설명된 특정 특징, 구조, 또는 특성이 적어도 몇몇 실시형태들에 포함되지만, 반드시 모든 실시형태들에 포함되는 것은 아님을 의미한다. "실시형태", "일 실시형태", 또는 "몇몇 실시형태들" 이라는 다양한 외형들은 반드시 모두 동일한 실시형태들을 지칭하는 것은 아니다. 본 발명의 예시적인 실시형태들에 대한 앞선 설명에서, 본 발명의 다양한 특징들은 본 개시물을 간소화하고 다양한 발명 양태들 중 하나 이상에 대한 이해를 도모할 목적으로 단일 실시형태, 도면, 또는 그에 대한 설명에서 때대로 함께 분류된다는 것을 이해해야 한다.

Claims (32)

  1. 드라이버 회로 장치로서,
    데이터 신호들을 제공하는 프리드라이버;
    상기 프리드라이버로부터의 상기 데이터 신호들을 수신하고 구동하는 복수의 회로들로서,
    상기 복수의 회로들은 상기 드라이버 회로 장치의 종단 저항에 대해 구성가능 (configurable) 하고,
    상기 복수의 회로들의 각각은 하나 이상의 회로 유닛들로 구성되고, 상기 하나 이상의 회로 유닛들은 상기 드라이버 장치의 등화 제어 (equalization control) 를 위해 구성가능하고,
    상기 하나 이상의 회로 유닛들의 각각은 복수의 회로 서브 유닛들로 구성되고, 상기 회로 서브 유닛들은 상기 드라이버 장치에 대한 신호 반사 제어를 위해 구성가능한, 상기 복수의 회로들; 및
    통신 채널을 갖는 인터페이스로서, 상기 복수의 회로들은 상기 통신 채널과 커플링되는, 상기 인터페이스를 포함하는, 드라이버 회로 장치.
  2. 제 1 항에 있어서,
    상기 복수의 회로 서브 유닛들의 각각은 제 1 저항기 및 제 2 저항기를 포함하고,
    상기 제 1 저항기의 제 1 단부는 상기 통신 채널과 커플링되고, 상기 제 1 저항기의 제 2 단부는 제 2 트랜지스터의 제 1 단자와 커플링되고;
    상기 제 2 저항기의 제 1 단부는 상기 통신 채널과 커플링되고, 상기 제 2 저항기의 제 2 단부는 제 2 트랜지스터의 제 1 단자와 커플링되고;
    상기 제 1 트랜지스터의 제 2 단자는 서플라이 전압과 커플링되고, 상기 제 2 트랜지스터의 제 2 단자는 접지와 커플링되는, 드라이버 회로 장치.
  3. 제 1 항에 있어서,
    입력 신호의 일련의 신호 샘플들 중의 신호 샘플은 각각의 회로 유닛에 제공되고, 신호 샘플의 일련의 지연된 버전들 중 하나는 상기 회로 유닛들의 각각에 제공되는, 드라이버 회로 장치.
  4. 제 3 항에 있어서,
    상기 복수의 회로들은 상기 드라이버 회로 장치에 대해 필요한 신호 가중화를 생성하기 위해 상기 하나 이상의 회로 유닛들 사이에 신호 샘플들을 제공함으로써 등화 제어를 위해 구성가능한, 드라이버 회로 장치.
  5. 제 3 항에 있어서,
    각각의 회로에 대한 상기 복수의 회로 서브 유닛들은 상기 통신 채널과 커플링된 수신기 회로 장치와 상기 드라이버 회로 장치 사이에 신호 반사의 제어를 제공하기 위해 상기 신호 샘플들에 지연들을 제공함으로써 신호 반사 제어를 위해 구성가능한, 드라이버 회로 장치.
  6. 제 5 항에 있어서,
    상기 신호 샘플들의 상기 지연들에 대한 지연 주기들은 클록 주기의 정수 배들이 아닌, 드라이버 회로 장치.
  7. 제 1 항에 있어서,
    상기 드라이버 장치는 N 개의 회로들을 포함하고, 상기 회로들의 각각은 M 개의 회로 유닛들을 포함하고, 상기 회로 유닛들의 각각은 L 개의 회로 서브 유닛들을 포함하는, 드라이버 회로 장치.
  8. 제 7 항에 있어서,
    회로 서브 유닛은 저항 R 옴의 제 1 저항기를 포함하고, 상기 드라이버 회로 장치의 제 1 저항은 R×N×M×L 옴의 값을 갖는, 드라이버 회로 장치.
  9. 제 7 항에 있어서,
    회로 서브 유닛은 W 의 게이트 폭을 갖는 제 1 트랜지스터를 포함하고, 상기 드라이버 회로 장치의 등가의 게이트 폭 값은 W/(N×M×L) 인, 드라이버 회로 장치.
  10. 통신 시스템으로서,
    통신 채널;
    상기 통신 채널과 커플링된 제 1 디바이스로서, 상기 제 1 디바이스는 상기 통신 채널 상의 데이터 신호들을 구동하는 드라이버 장치를 포함하고, 상기 드라이버 장치는 상기 데이터 신호들을 수신하고 구동하는 복수의 회로들을 포함하고,
    상기 복수의 회로들은 상기 드라이버 회로 장치의 종단 저항에 대해 구성가능 (configurable) 하고,
    상기 복수의 회로들의 각각은 하나 이상의 회로 유닛들로 구성되고, 상기 복수의 회로 유닛들은 상기 드라이버 장치의 등화 제어를 위해 구성가능한, 상기 제 1 디바이스; 및
    상기 통신 채널과 커플링된 제 2 디바이스로서, 상기 제 2 디바이스는 상기 통신 채널로부터 데이터 신호들을 입력으로서 수신하는 수신기를 포함하는, 상기 제 2 디바이스를 포함하며,
    상기 제 1 디바이스 또는 상기 제 2 디바이스 중 어느 하나는 상기 시스템에 신호 반사 제어를 제공하는 구성가능한 회로 엘리먼트들을 포함하는, 통신 시스템.
  11. 제 10 항에 있어서,
    상기 제 1 디바이스는 상기 구성가능한 회로 엘리먼트들을 포함하고, 상기 하나 이상의 회로 유닛들은 복수의 회로 서브 유닛들로 구성되고, 상기 회로 서브 유닛들은 상기 드라이버 장치에 대한 신호 반사 제어를 위해 구성가능한, 통신 시스템.
  12. 제 11 항에 있어서,
    상기 제 2 디바이스는 복수의 참조 전압들 중 하나를 제 2 입력으로서 상기 수신기에 제공하는 참조 전압 선택 블록을 더 포함하는, 통신 시스템.
  13. 제 11 항에 있어서,
    상기 제 1 디바이스는 상기 수신기의 출력을 수신하고 위상 코드들을 생성하는 교정 로직 블록을 더 포함하는, 통신 시스템.
  14. 제 13 항에 있어서,
    상기 제 1 디바이스는, 상기 교정 로직 블록과 커플링되어 상기 교정 로직 블록으로부터의 상기 위상 코드들, 및 상기 회로 서브 유닛들에 제공되는 지연된 신호 샘플들에 대한 클록 신호들을 생성하는 지연 고정된 루프 (delay locked loop) 로부터의 클록 신호들을 수신하는 위상 보간기 회로 블록을 더 포함하는, 통신 시스템.
  15. 제 10 항에 있어서,
    상기 제 2 디바이스는 상기 구성가능한 회로 엘리먼트들을 포함하는, 통신 시스템.
  16. 제 15 항에 있어서,
    상기 제 2 디바이스는 합산 엘리먼트를 포함하고, 상기 합산 엘리먼트는 상기 수신기의 출력과 직렬로 커플링된 제 1 복수의 플립플롭들의 출력들 및 상기 수신기의 상기 출력과 직렬로 커플링된 제 2 복수의 플립플롭들의 출력들을 수신하고, 상기 제 1 복수의 플립플롭들의 각각은 공통의 제 1 클록 신호에 의해 클로킹되고, 상기 제 2 복수의 플립플롭들의 각각은 각각의 지연된 클록 신호에 의해 클로킹되는, 통신 시스템.
  17. 제 16 항에 있어서,
    상기 합산 엘리먼트에 의해 생성된 합은 제 2 입력으로서 상기 수신기에 제공되는, 통신 시스템.
  18. 제 15 항에 있어서,
    상기 제 2 디바이스는 상기 수신기의 출력으로부터의 데이터 신호들의 아이 패턴 (eye pattern) 을 모니터링하는 아이 모니터를 더 포함하는, 통신 시스템.
  19. 신호 통신용 시스템으로서,
    복수의 회로들을 갖는 다차원 드라이버 장치를 포함하는 제 1 디바이스로서, 상기 드라이버 장치는,
    구성가능한 종단 저항으로서, 상기 종단 저항의 구성은 상기 복수의 회로들 중 하나 이상의 회로들의 인에이블먼트 (enablement) 에 의해 제공되는, 상기 구성가능한 종단 저항,
    구성가능한 신호 엠퍼시스 (emphasis) 로서, 상기 신호 엠퍼시스의 구성은 상기 회로들의 각각에 대한 하나 이상의 회로 유닛들의 각각에 제공되는 신호 샘플들에 의해 제공되는, 상기 구성가능한 신호 엠퍼시스, 및
    구성가능한 반사 소거 (reflection cancellation) 로서, 상기 반사 소거의 구성은 상기 하나 이상의 회로 유닛들의 각각에 대한 복수의 회로 서브 유닛들의 각각에 제공되는 상기 신호 샘플들의 클로킹을 위한 지연된 클록들에 의해 제공되는, 상기 구성가능한 반사 소거를 포함하는, 상기 제 1 디바이스; 및
    통신 채널을 통해 상기 제 1 디바이스와 커플링된 제 2 디바이스로서, 상기 제 2 디바이스는 상기 통신 채널로부터 데이터 신호들을 수신하는 수신기 장치를 포함하는, 상기 제 2 디바이스를 포함하는, 신호 통신용 시스템.
  20. 제 19 항에 있어서,
    상기 제 1 디바이스는 수신기 장치를 더 포함하고, 상기 제 2 디바이스는 드라이버 장치를 더 포함하는, 신호 통신용 시스템.
  21. 제 20 항에 있어서,
    상기 제 1 디바이스의 상기 드라이버 장치의 종단 저항 및 상기 제 2 디바이스의 상기 드라이버 장치의 종단 저항은 서로 상이하도록 구성가능한, 신호 통신용 시스템.
  22. 제 19 항에 있어서,
    상기 제 1 디바이스의 상기 수신기 장치의 종단 저항 및 상기 제 2 디바이스의 상기 수신기 장치의 종단 저항은 서로 상이하도록 구성가능한, 신호 통신용 시스템.
  23. 제 22 항에 있어서,
    상기 제 1 디바이스의 상기 수신기 장치 또는 상기 제 2 디바이스의 상기 수신기 장치는 종단 저항을 갖지 않도록 구성될 수도 있는, 신호 통신용 시스템.
  24. 제 19 항에 있어서,
    상기 제 1 디바이스는 시스템 온 칩 (SOC) 이고, 상기 제 2 디바이스는 동적 랜덤 액세스 메모리 (DRAM) 인, 신호 통신용 시스템.
  25. 제 19 항에 있어서,
    상기 지연된 클록들의 지연 주기들은 클록 주기의 정수 배들이 아닌, 신호 통신용 시스템.
  26. 통신 인터페이스를 구성하는 방법으로서,
    제 1 디바이스와 제 2 디바이스 사이의 인터페이스에 대한 파라미터들을 결정하는 단계로서, 상기 제 1 디바이스는 구성가능한 드라이버 장치를 포함하고, 상기 제 2 디바이스는 수신 장치를 포함하는, 상기 파라미터들을 결정하는 단계;
    복수의 회로들 중 하나 이상을 인에이블링함으로써 상기 제 1 디바이스의 상기 드라이버 장치의 종단 저항을 구성하는 단계;
    상기 복수의 회로들 각각의 하나 이상의 회로 유닛들에 특정 신호 샘플들을 제공함으로써 상기 드라이버 장치의 신호 등화를 구성하는 단계; 및
    상기 통신 인터페이스에 대한 신호 반사 소거를 구성하는 단계를 포함하는, 통신 인터페이스를 구성하는 방법.
  27. 제 26 항에 있어서,
    상기 통신 인터페이스에 대한 교정 단계를 수행하여 상기 인터페이스에 대한 상기 파라미터들을 결정하는 단계를 더 포함하는, 통신 인터페이스를 구성하는 방법.
  28. 제 26 항에 있어서,
    상기 교정 단계는 감소된 클록 스피드로 상기 제 1 디바이스 및 상기 제 2 디바이스를 클로킹하는 것을 포함하는, 통신 인터페이스를 구성하는 방법.
  29. 제 26 항에 있어서,
    상기 신호 반사 소거를 구성하는 단계는 상기 드라이버 장치가 상기 복수의 회로들 각각의 상기 복수의 회로 유닛들 각각의 복수의 회로 서브 유닛들에 상기 신호 샘플들의 입력들에 대한 특정 타이밍 지연들을 제공하는 단계를 포함하는, 통신 인터페이스를 구성하는 방법.
  30. 제 26 항에 있어서,
    상기 수신기 장치의 수신기의 출력을 제 1 복수의 플립플롭들 및 제 2 복수의 플립플롭들에 제공하는 단계, 및 상기 제 1 복수의 플립플롭들 및 상기 제 2 복수의 플립플롭들의 출력들을 합산하는 단계를 더 포함하고, 상기 신호 반사 소거를 구성하는 단계는 상기 수신기 장치가 상기 제 2 복수의 플립플롭들에 대한 타이밍 지연들을 제공하는 단계를 포함하는, 통신 인터페이스를 구성하는 방법.
  31. 반사 소거 장치로서,
    복수의 클록 신호들을 생성하는 시간 조절 유닛;
    복수의 엘리먼트들을 포함하는 프리드라이버로서, 상기 복수의 엘리먼트들의 각각은 상기 복수의 클록 신호들 중 하나를 수신하고, 상기 복수의 프리드라이버 엘리먼트들의 각각은 각각의 클록 신호에 의해 결정된 시간만큼 지연된 데이터 샘플을 제공하는, 상기 프리드라이버; 및
    제 1 노드와 커플링된 복수의 회로 유닛들로서, 상기 회로 유닛들의 각각은,
    제 1 단자가 서플라이 전압과 커플링된 제 1 트랜지스터;
    제 1 저항기로서, 상기 제 1 저항기의 제 1 단부는 상기 제 1 트랜지스터의 제 2 단자와 커플링되고, 상기 제 1 저항기의 제 2 단부는 상기 제 1 노드와 커플링된, 상기 제 1 저항기;
    제 1 단자가 접지와 커플링된 제 2 트랜지스터; 및
    제 2 저항기로서, 상기 제 2 저항기의 제 1 단부는 상기 제 2 트랜지스터의 제 2 단자와 커플링되고, 상기 제 2 저항기의 제 2 단부는 상기 제 1 노드와 커플링된, 상기 제 2 저항기를 포함하는, 상기 복수의 회로 유닛들을 포함하며,
    상기 복수의 회로 유닛들의 각각은 상기 프리드라이버 엘리먼트들 중의 각각의 프리드라이버 엘리먼트로부터 데이터 신호 샘플을 수신하고, 상기 복수의 회로 유닛들은 상기 시간 조절 유닛에 의한 상기 복수의 클록 신호들의 타이밍 조절에 기초하여 신호 반사 소거를 위해 구성가능한, 반사 소거 장치.
  32. 제 31 항에 있어서,
    상기 시간 조절 유닛은,
    클록 신호를 수신하는 지연된 고정 루프 엘리먼트; 및
    상기 지연된 고정 루프 엘리먼트와 커플링되고 교정 로직으로부터 데이터 신호 위상 코드들을 수신하는 위상 보간기 엘리먼트를 포함하는, 반사 소거 장치.
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