KR20130045144A - 출력 드라이버와 이를 포함하는 장치들, 및 접지 터미네이션 - Google Patents

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Abstract

집적 회로는 출력 단자를 포함하는 출력 드라이버와, 상기 출력 단자와 접지 사이에 접속된 종단 저항을 포함하는 수신 회로를 포함한다. 상기 출력 드라이버는 풀-업 신호에 응답하여 상기 출력 단자를 풀-업 전압으로 풀-업하는 제1NMOS트랜지스터와, 풀-다운 신호에 응답하여 상기 출력 단자를 접지 전압으로 풀-다운하는 제2NMOS트랜지스터를 포함한다.

Description

출력 드라이버와 이를 포함하는 장치들, 및 접지 터미네이션{OUTPUT DRIVER, DEVICES HAVING THE SAME, AND GROUND TERMINATION}
본 발명의 개념에 따른 실시 예는 인터페이스 회로(interface circuit)에 관한 것으로, 특히 NMOS 트랜지스터를 풀-업 드라이버(pull-up driver)로 사용하는 출력 드라이버, 이를 포함하는 장치들, 및 접지 터미네이션에 관한 것이다.
일반적인 출력 드라이버(output driver)는 전원 라인과 접지 라인 사이에 직렬로 접속되고, 풀-업 드라이버로서 사용되는 PMOS 트랜지스터와 풀-다운 드라이버 (pull-down driver)로서 사용되는 NMOS 트랜지스터를 포함한다.
상기 PMOS 트랜지스터의 캐리어의 이동도(carrier mobility), 예컨대 홀의 이동도(hole mobility)가 NMOS 트랜지스터의 캐리어의 이동도, 예컨대 전자의 이동도(electron mobility)보다 작아서, 상기 PMOS 트랜지스터의 면적은 NMOS 트랜지스터의 면적보다 2.5배 정도 크게 설계될 수 있다.
따라서 상기 PMOS 트랜지스터를 구동하는 제1프리-드라이버(pre-driver)의 면적도 상기 NMOS 트랜지스터를 구동하는 제2프리-드라이버의 면적보다 크게 설계된다. 따라서 상기 제1프리-드라이버를 흐르는 전류의 양은 상기 제2프리-드라이버를 흐르는 전류의 양보다 많다.
그리고 출력 드라이버로부터 출력된 출력 신호를 전송하는 채널(channel)의 터미네이션(termination)을 전원 전압을 이용할 때, NMOS 트랜지스터가 선형 영역 (linear region)에서 동작하므로, 원하는 데이터 시그널링(data signaling)을 위해서 상기 NMOS 트랜지스터에 흐르는 전류는 증가해야 한다.
본 발명이 이루고자 하는 기술적인 과제는 상술한 문제점을 해결할 수 있는 출력 드라이버, 이를 포함하는 장치들, 및 접지 터미네이션을 제공하는 것이다.
본 발명의 실시 예에 따른 집적 회로는 출력 단자를 포함하는 출력 드라이버와, 상기 출력 단자와 접지 사이에 접속된 종단 저항을 포함하는 수신 회로를 포함한다. 상기 출력 드라이버는 풀-업 신호에 응답하여 상기 출력 단자를 풀-업 전압으로 풀-업하는 제1NMOS트랜지스터와, 풀-다운 신호에 응답하여 상기 출력 단자를 접지 전압으로 풀-다운하는 제2NMOS트랜지스터를 포함한다.
상기 수신 회로는 제어 신호에 응답하여 상기 종단 저항과 상기 접지를 접속하는 스위치를 더 포함한다.
상기 집적 회로는 인에이블 신호와 출력 데이터에 응답하여 서로 상보적인 상기 풀-업 신호와 상기 풀-다운 신호를 생성하는 프리-드라이버 회로와, 클락 신호에 응답하여, 상기 출력 단자를 통하여 입력된 입력 데이터를 감지하고 증폭하는 감지 증폭기와, 명령을 해석하고 해석 결과에 따라 상기 인에이블 신호의 활성화 또는 상기 클락 신호의 전송을 제어하는 제어 회로를 더 포함한다.
본 발명의 실시 예에 따른 시스템은 채널을 통하여 서로 통신하는 제1데이터 처리 회로와 제2데이터 처리 회로를 포함한다. 상기 제1데이터 처리 회로는 상기 채널에 접속된 제1출력 단자를 갖는 제1출력 드라이버를 포함하고, 상기 제1출력 드라이버는 제1풀-업 신호에 응답하여 상기 제1출력 단자를 상기 제1데이터 처리 회로의 풀-업 전압으로 풀-업하는 제1NMOS트랜지스터와, 제1풀-다운 신호에 응답하여 상기 제1출력 단자를 상기 제1데이터 처리 회로의 접지 전압으로 풀-다운하는 제2NMOS트랜지스터를 포함한다. 상기 제2데이터 처리 회로는 상기 채널과 상기 제2데이터 처리 회로의 접지 사이에 접속된 제1종단 저항을 포함한다.
상기 제1데이터 처리 회로는 상기 채널과 상기 제1데이터 처리 회로의 접지 사이에 접속된 제2종단 저항을 더 포함한다. 상기 제2데이터 처리 회로는 상기 채널에 접속된 제2출력 단자를 갖는 제2출력 드라이버를 더 포함한다. 상기 제2출력 드라이버는 제2풀-업 신호에 응답하여 상기 제2출력 단자를 상기 제2데이터 처리 회로의 풀-업 전압으로 풀-업하는 제3NMOS트랜지스터와, 제2풀-다운 신호에 응답하여 상기 제2출력 단자를 상기 제2데이터 처리 회로의 접지 전압으로 풀-다운하는 제4NMOS트랜지스터를 포함한다.
실시 예에 따라, 상기 시스템은 시스템-온 칩(system-on chip)이다.
다른 실시 예에 따라, 상기 제1데이터 처리 회로는 시리얼 통신 프로토콜을 사용하는 마스터(master)이고, 상기 제2데이터 처리 회로는 상기 시리얼 통신 프로토콜을 사용하는 슬레이브(slave)이다.
또 다른 실시 예에 따라, 상기 시스템은 멀티-칩 패키지이다.
또 다른 실시 예에 따라, 상기 시스템은 상기 제1데이터 처리 회로와 상기 제2데이터 처리 회로가 마운트된 보드를 더 포함하고, 상기 시스템은 메모리 모듈이다.
또 다른 실시 예에 따라 상기 시스템은 상기 제1데이터 처리 회로와 상기 제2데이터 처리 회로와 데이터 버스를 통하여 통신하는 CPU(central processing unit)를 더 포함하고, 상기 시스템은 PC(personal computer)이다.
본 발명의 일 실시 예에 따른 데이터 처리 방법은 제1데이터에 응답하여 서로 상보적인 풀-업 신호와 풀-다운 신호를 생성하는 단계와, 상기 풀-업 신호에 응답하여 동작하는 NMOS 풀-업 트랜지스터와 상기 풀-다운 신호에 응답하여 동작하는 NMOS 풀-다운 트랜지스터를 선택적으로 이용하여 상기 제1데이터를 채널로 전송하는 단계를 포함한다.
상기 데이터 처리 방법은 종단 저항을 통하여 접지에 종단된 상기 채널로 입력된 제2데이터를 감지하고 증폭하는 단계를 더 포함한다.
실시 예에 따라, 상기 전송하는 단계와 상기 증폭하는 단계는 동일한 장치에서 수행될 수 있다.
다른 실시 예에 따라, 상기 전송하는 단계와 상기 증폭하는 단계는 서로 다른 장치에서 수행될 수 있다.
본 발명의 다른 실시 예에 따른 데이터 처리 방법은 종단 저항을 통하여 데이터가 전송되는 채널을 접지에 종단시키는 단계와, 상기 채널을 통하여 전송된 상기 데이터를 처리하는 단계를 포함한다.
본 발명의 실시 예에 따른, 출력 단자를 포함하는 출력 드라이버는 풀-업 신호에 응답하여 상기 출력 단자를 풀-업 전압으로 풀-업하는 제1NMOS트랜지스터와, 풀-다운 신호에 응답하여 상기 출력 단자를 접지 전압으로 풀-다운하는 제2NMOS트랜지스터와, 클락 신호와 데이터에 응답하여 서로 상보적인 상기 풀-업 신호와 상기 풀-다운 신호를 생성하는 프리-드라이버 회로를 포함한다.
실시 예에 따라 상기 출력 드라이버는 상기 출력 단자와 데이터 패드 사이에 접속된 저항 회로를 더 포함한다.
상기 제1NMOS트랜지스터의 문턱 전압과 상기 제2NMOS트랜지스터의 문턱 전압의 차이는 50㎷ 내지 100㎷일 수 있다.
다른 실시 예에 따라 상기 출력 드라이버는 상기 풀-업 신호에 응답하여 상기 출력 단자를 상기 풀-업 전압으로 풀-업하는 제3NMOS트랜지스터를 더 포함하며, 상기 제1NMOS트랜지스터의 문턱 전압과 상기 제3NMOS트랜지스터의 문턱 전압의 차이는 50㎷ 내지 100㎷일 수 있다.
또 다른 실시 예에 따라 상기 출력 드라이버는 상기 풀-다운 신호에 응답하여 상기 출력 단자를 상기 접지 전압으로 풀-다운하는 제3NMOS트랜지스터를 더 포함하며, 상기 제2NMOS트랜지스터의 문턱 전압과 상기 제3NMOS트랜지스터의 문턱 전압의 차이는 50㎷ 내지 100㎷일 수 있다.
또 다른 실시 예에 따라 상기 출력 드라이버는 상기 풀-업 신호에 응답하여 상기 출력 단자를 상기 풀-업 전압으로 풀-업하는 제3NMOS트랜지스터와, 상기 풀-다운 신호에 응답하여 상기 출력 단자를 상기 접지 전압으로 풀-다운하는 제4NMOS트랜지스터를 더 포함하며, 상기 제1NMOS트랜지스터의 문턱 전압과 상기 제3NMOS트랜지스터의 문턱 전압의 차이는 50㎷ 내지 100㎷이고, 상기 제2NMOS트랜지스터의 문턱 전압과 상기 제4NMOS트랜지스터의 문턱 전압의 차이는 50㎷ 내지 100㎷이다.
또 다른 실시 예에 따라 상기 출력 드라이버는 클락 신호와 상기 풀-다운 신호에 응답하여 제어 신호를 생성하는 제어 신호 생성 회로와, 상기 제어 신호에 응답하여 상기 출력 단자를 상기 접지 전압으로 풀-다운하는 제3NMOS트랜지스터를 더 포함한다. 상기 제1NMOS트랜지스터의 문턱 전압과 상기 제2NMOS트랜지스터의 문턱 전압의 차이는 50㎷ 내지 100㎷이고, 상기 제2NMOS트랜지스터의 문턱 전압과 상기 제3NMOS트랜지스터의 문턱 전압의 차이는 50㎷ 내지 100㎷이다.
또 다른 실시 예에 따라 상기 출력 드라이버는 클락 신호에 응답하여 각 시점마다 입력되는 상기 풀-다운 신호의 종속성을 판단하고, 판단 결과에 기초하여 제어 신호를 생성하는 제어 신호 생성 회로와, 상기 제어 신호에 응답하여 상기 출력 단자를 상기 접지 전압으로 풀-다운할지를 결정하는 제3NMOS트랜지스터를 더 포함한다.
또 다른 실시 예에 따라 상기 출력 드라이버는 클락 신호와 상기 풀-업 신호에 응답하여 제어 신호를 생성하는 제어 신호 생성 회로와, 상기 제어 신호에 응답하여 상기 출력 단자를 상기 풀-업 전압으로 풀-업하는 제3NMOS트랜지스터를 더 포함한다.
또 다른 실시 예에 따라 상기 출력 드라이버는 클락 신호에 응답하여 각 시점마다 입력되는 상기 풀-업 신호의 종속성을 판단하고, 판단 결과에 기초하여 제어 신호를 생성하는 제어 신호 생성 회로와, 상기 제어 신호에 응답하여 상기 출력 단자를 상기 풀-업 전압으로 풀-업할지를 결정하는 제3NMOS트랜지스터를 더 포함한다.
본 발명의 실시 예에 따른 출력 드라이버의 풀-업 드라이버는 PMOS 트랜지스터 대신에 NMOS 트랜지스터를 이용하므로 고속으로 데이터를 처리할 수 있는 효과가 있다.
본 발명의 실시 예에 따른 접지 종단 구조는 풀-업 드라이버로서 사용되는 NMOS 트랜지스터가 턴-온 되어 있을 때, 상기 NMOS 트랜지스터가 포화 영역 (saturation region)에서 동작하므로, 상기 NMOS 트랜지스터는 자동으로 전류 원 (current source)로서 동작할 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 출력 드라이버와 접지 터미네이션을 포함하는 데이터 전송 시스템의 개략적인 블록도를 나타낸다.
도 2는 도 1의 출력 드라이버의 풀-업 드라이버의 동작과 이에 따른 출력 신호의 타이밍도를 나타낸다.
도 3은 도 1의 출력 드라이버의 풀-다운 드라이버의 동작과 이에 따른 출력 신호의 타이밍도를 나타낸다.
도 4부터 도 9까지는 도 1에 도시된 출력 드라이버의 다른 실시 예들을 나타낸다.
도 10부터 도 13까지는 도 1에 도시된 출력 드라이버의 또 다른 실시 예들을 나타낸다.
도 14는 도 1의 본 발명의 실시 예에 따른 출력 드라이버와 접지 터미네이션을 포함하는 시스템의 블록도를 나타낸다.
도 15는 도 1의 데이터 전송 시스템 또는 도 14의 시스템의 동작을 설명하기 위한 플로우차트이다.
도 16은 도 1 또는 도 14에 도시된 출력 드라이버와 접지 터미네이션을 포함하는 시스템의 단면도를 나타낸다.
도 17은 도 1 또는 도 14에 도시된 출력 드라이버와 접지 터미네이션을 포함하는 시스템의 다른 실시 예를 나타낸다.
도 1은 본 발명의 실시 예에 따른 출력 드라이버와 접지 터미네이션을 포함하는 데이터 전송 시스템의 개략적인 블록도를 나타낸다.
도 1을 참조하면, 데이터 전송 시스템(1000)은 채널(200)을 통하여 데이터 통신하는 제1장치(2000)와 제2장치(3000)를 포함할 수 있다. 실시 예에 따라, 제1장치(2000)와 제2장치(3000)는 서로 다른 칩으로 구현될 수 있다.
제1장치(2000)는 채널(200)로 데이터를 전송하는 송신기의 기능을 수행할 수 있고, 제2장치(3000)는 채널(200)을 통하여 입력된 데이터를 수신하여 처리하는 수신기의 기능을 수행할 수 있다.
여기서 채널(200)은 데이터를 전송하기 위한 데이터 경로(data path)를 의미하는 것으로서, 라인(line) 또는 버스(bus)로 구현될 수 있다. 예컨대 상기 라인 또는 버스는 PCB(printed circuit board) 위(on) 또는 내부에 구현될 수 있다.
또한, 상기 데이터 경로는 전기적 경로(electrical path) 또는 광학적 경로 (optical path)를 의미할 수 있다. 상기 광학적 경로는 광학적 접속 수단(optical interconnection means)을 의미할 수 있다. 예컨대, 상기 광학적 접속 수단은 광섬유(optical fiber), 광도파로(optical waveguide), 또는 광신호를 전송하는 매체를 의미할 수 있다.
실시 예에 따라, 데이터 전송 시스템(1000)은 PC(personal conputer) 또는 휴대용 장치(portable device)로 구현될 수 있다.
상기 휴대용 장치는 랩탑 컴퓨터(laptop computer), 이동 전화기, 스마트 폰 (smart phone), 태블릿(tablet) PC, PDA(personal digital assistant), EDA (enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player), PDN(personal navigation device 또는 portable navigation device), 휴대용 게임 콘솔(handheld game console), 또는 e-북(e-book)으로 구현될 수 있다.
다른 실시 예에 따라, 데이터 전송 시스템(1000)은 제1장치(2000)와 제2장치 (3000)가 보드(board)에 마운트된 메모리 모듈(memory module)로 구현될 수 있다. 상기 메모리 모듈은 SIMM(single in-line memory module), DIMM(dual inline memory module), SO-DIMM(small outline dual in-line memory module), FB-DIMM (Fully Buffered DIMM), 또는 언버퍼드 DIMM(unbuffered DIMM)으로 구현될 수 있다.
송신기의 기능을 수행하는 제1장치(2000)는 선택 회로(10), 복수의 프리-드라이버들(20과 30), 및 출력 드라이버(100A)를 포함할 수 있다.
선택 회로(10)는 선택 신호, 예컨대 클락 신호(CLKDQ)의 상승 에지와 하강 에지 중의 어느 하나에 응답하여 제1데이터, 예컨대 짝수 번째 데이터(ED)를 각 프리-드라이버(20과 30)로 전송할 수 있다.
또한, 선택 회로(10)는 선택 신호, 예컨대 클락 신호(CLKDQ)의 상승 에지와 하강 에지 중의 다른 하나에 응답하여 제2데이터, 예컨대 홀수 번째 데이터(OD)를 각 프리-드라이버(20과 30)로 전송할 수 있다.
제1프리-드라이버(20)는 선택 회로(10)로부터 출력된 데이터, 예컨대 반전된 제1데이터 또는 제2데이터에 따라 제1제어 신호(Pull-up), 즉 풀-업 신호(PU)를 출력한다.
인버터로 구현될 수 있는 제2프리-드라이버(30)는 선택 회로(10)로부터 출력된 데이터, 예컨대 반전된 제1데이터 또는 제2데이터를 다시 반전시켜 제2제어 신호(Pull-down), 즉 풀-다운 신호(PD)를 출력한다. 도 1의 작은 원은 데이터 반전을 의미한다.
프리-드라이버 회로는 선택 회로(10)와 복수의 프리-드라이버들(20과 30)을 포함한다. 상기 프리-드라이버 회로는 클락 신호(CLKDQ)와 데이터(ED 또는 OD)에 기초하여 서로 상보적인 풀-업 신호(PU)와 풀-다운 신호(PD)를 출력한다.
출력 드라이버(100A)는 전압(VDDQ)을 공급하는 전압 라인과 접지 전압 (VSSQ)을 공급하는 접지 라인 사이에 직렬로 접속된 풀-업 드라이버(101)와 풀-다운 드라이버(103)를 포함한다.
풀-업 드라이버(101)와 풀-다운 드라이버(103) 각각은 NMOS 트랜지스터로 구현될 수 있다. 제1제어 신호(Pull-up(PD))는 풀-업 드라이버(101)의 제어 단자, 예컨대 NMOS 트랜지스터의 게이트로 공급되고, 제2제어 신호(Pull-down(PD))는 풀-다운 드라이버(103)의 제어 단자, 예컨대 NMOS 트랜지스터의 게이트로 공급된다.
NMOS 트랜지스터가 풀-업 드라이버(101)로 구현될 때, NMOS 트랜지스터(101)의 전자 이동도(electron mobility)가 PMOS 트랜지스터의 홀 이동도(hole mobility)보다 크기 때문에, 출력 드라이버(100A)는 고주파수(high frequency)에서 동작할 수 있다.
NMOS 트랜지스터(101)의 게이트로 하이 레벨(high level)을 갖는 제1제어 신호(Pull-up)가 공급될 때, 출력 드라이버(100A)의 출력 단자(105)의 전압(VOH)은 (VDDQ-Vth)로 감소한다. 여기서, Vth는 NMOS 트랜지스터(101)의 문턱 전압을 나타낸다.
따라서 고주파수에서는 출력 드라이버(100A)의 출력 전압(VOH)은 스몰 스윙 (small swing)할 수 있다.
제1장치(2000)의 출력 드라이버(100A)의 출력 단자(105)는 데이터 패드(DQ)와 채널(200)을 통하여 제2장치(3000)에 접속된다.
수신기의 기능을 수행하는 제2장치(3000)는 종단 저항(Rterm)과 감지 증폭기 (3100)를 포함한다.
종단 저항(Rterm)은 제2장치(3000)의 입력 단자(Din)와 접지 전압(VSSQ)을 수신하는 접지 라인 사이에 접속된다.
종단 저항(Rterm)은 등가 저항으로서 입력 단자(Din)와 상기 접지 라인 사이에 직렬로 접속된 저항(R)과 스위치를 포함할 수 있다. 상기 스위치는 스위칭 제어 신호(CTRL)에 응답하여 온(on) 또는 오프(off)될 수 있다. 실시 예에 따라, 상기 스위치는 PMOS 트랜지스터 또는 NMOS 트랜지스터로 구현될 수 있다.
예컨대, 채널(200)을 통하여 데이터를 수신할 때, 상기 스위치는 스위칭 제어 신호(CTRL)에 응답하여 온(on)될 수 있다.
NMOS 트랜지스터(101)가 턴-온 되어 있을 때, NMOS 트랜지스터(101)는 포화 영역(saturation region)에서 동작하므로, NMOS 트랜지스터(101)는 자동으로 전류 원(current source)로서 동작할 수 있다.
감지 증폭기(3100)는 반전 클락 신호(CKB)에 응답하여 입력 단자(Din)의 전압과 기준 전압(Vref)의 차이를 감지 증폭하여 차동 출력 신호들(Q와 QB)을 생성할 수 있다.
풀-업 드라이버(101)와 풀-다운 드라이버(103)는 스택 구조(stack structure)를 가질 수 있다.
도 2는 도 1의 출력 드라이버의 풀-업 드라이버의 동작과 이에 따른 출력 신호의 타이밍도를 나타낸다.
도 1과 도 2를 참조하면, NMOS 트랜지스터(101)가 제1제어 신호(Pull-up)에 응답하여 턴-온되고 NMOS 트랜지스터(103)가 제2제어 신호(Pull-down)에 응답하여 턴-오프될 때, 출력 드라이버(100A)의 출력 최대 전압은 (VDDQ-Vth)로 제한됨을 알 수 있다. 풀-업 동작 시, NMOS 트랜지스터(101)는 전류 원(current source)의 기능을 수행한다. 이때, NMOS 트랜지스터(101)에 흐르는 전류(IPU)는 수학식 1과 같이 (VDDQ-Vth)의 차이에 따라 결정된다.
[수학식 1]
IPU=k(VDDQ-Vth)r
여기서, k는 상수이고, r은 지수이다. 예컨대, r은 1과 2 사이의 실수일 수 있다.
출력 드라이버(100A)의 출력 단자(105)의 전압(VOH)은 NMOS 트랜지스터(101)를 흐르는 전류(IPU)와 종단 저항(Rterm)에 따라 결정될 수 있다. NMOS 트랜지스터 (101)를 흐르는 전류(IPU)와 종단 저항(Rterm) 중에서 적어도 하나를 증가시키면, 출력 드라이버(100A)의 출력 단자(105)의 전압(VOH)은 증가한다.
NMOS 트랜지스터(101)를 흐르는 전류(IPU)의 양 및/또는 종단 저항(Rterm)의 저항 값은 채널(200) 상의 데이터의 신호 무결성(signal integrity) 특성에 따라 적절하게 결정(또는 선택)될 수 있다.
NMOS 트랜지스터(101)에 흐르는 전류(IPU)의 양은 공정(process), 전압 (voltage), 및/또는 온도(temperature)의 변화에 따라 변화할 수 있기 때문에, NMOS 트랜지스터(101)의 폭(width)을 조절하여 적당한 값을 유지하도록 조절될 수 있다.
NMOS 트랜지스터(101)는 풀-업 신호(PU)에 응답하여 출력 단자(105)를 풀-업전압으로 풀-업 한다. 상기 풀-업 전압은 전원 전압(VDDQ)에 연관된 전압, 예컨대 출력 드라이버(100A)의 출력 최대 전압(VDDQ-Vth)일 수 있으나, 단순히 전원 전압 (VDDQ)이라고 표현될 수 있다.
도 3은 도 1의 출력 드라이버의 풀-다운 드라이버의 동작과 이에 따른 출력 신호의 타이밍도를 나타낸다.
도 1과 도 3을 참조하면, NMOS 트랜지스터(101)가 제1제어 신호(Pull-up)에 응답하여 턴-오프되고 NMOS 트랜지스터(103)가 제2제어 신호(Pull-down)에 응답하여 턴-온될 때, 출력 드라이버(100A)의 출력 단자(105)의 전압(VOL)은 접지 전압 (VSSQ)으로 수렴됨을 알 수 있다.
출력 드라이버(100A)의 출력 단자(105)의 전류(IRterm)는 종단 저항(Rterm)을 통하여 접지 라인으로 싱크(sink)되고, 출력 드라이버(100A)의 출력 단자(105)의 전류(IPD)는 NMOS 트랜지스터(103)를 통해서도 상기 접지로 싱크된다.
도 3에 도시된 VOH는 초기 전압을 나타내고, Rterm은 종단 저항의 저항값을 나타낸다. NMOS 트랜지스터(103)를 통해 접지로 싱크되는 전류(IPD)는 수학식 2와 같다.
[수학식 2]
IPD=k(VDDQ-Vth)r
여기서, k는 상수이고, r은 지수이다. 예컨대, r은 1과 2 사이의 실수일 수 있다.
NMOS 트랜지스터(103)는 출력 드라이버(100A)의 출력 단자(105)의 전압을 접지로 풀-다운한다. 예컨대, NMOS 트랜지스터(103)는 풀-다운 드라이버 없이도 동작가능한 슈도-오픈 드레인(pseudo-open drain) 구조이다.
도 4부터 도 9까지는 도 1에 도시된 출력 드라이버의 다른 실시 예들을 나타낸다. 각 출력 드라이버(100B-100G)에 도시된 LVT는 해당 MOS 트랜지스터의 문턱 전압(threshold voltage)이 다른 MOS 트랜지스터의 문턱 전압보다 낮게 설계됨을 의미한다.
예컨대, LVT로 표시된 각 NMOS 트랜지스터(101B, 101C, 103C, 104D, 104E, 106E, 103F, 101G, 및 106G)의 문턱 전압은 각 NMOS 트랜지스터(130B, 101D, 103D, 101E, 103E, 101F, 및 103G)의 문턱 전압보다 대략 50㎷내지 100㎷낮다.
즉, 각 NMOS 트랜지스터(101B, 101C, 103C, 104D, 104E, 106E, 103F, 101G, 및 106G)의 액티브 영역, 예컨대 드레인(drain)과 소스(source)의 불순물의 농도는 각 NMOS 트랜지스터(130B, 101D, 103D, 101E, 103E, 101F, 및 103G)의 액티브 영역, 예컨대 드레인과 소스의 불순물의 농도보다 10 내지 100배 정도 높게 구현될 수 있다.
도 4를 참조하면, 출력 드라이버(100B)는 전압(VDDQ)을 공급하는 전압 라인과 접지 전압(VSSQ)을 공급하는 접지 라인 사이에 직렬로 접속된 NMOS 트랜지스터들(101B와 103B)을 포함한다.
NMOS 트랜지스터(101B)의 문턱 전압은 NMOS 트랜지스터(103B)의 문턱 전압보다 상대적으로 낮게 설계될 수 있다. 예컨대, NMOS 트랜지스터(103B)의 문턱 전압이 0.4V일 때, NMOS 트랜지스터(101B)의 문턱 전압이 0.30V~0.35V일 수 있다.
출력 드라이버(100B)의 출력 단자(105)는 데이터 패드(DQ)를 통하여 채널 (200)에 접속될 수 있다.
도 5를 참조하면, 출력 드라이버(100C)는 전압(VDDQ)을 공급하는 전압 라인과 접지 전압(VSSQ)을 공급하는 접지 라인 사이에 직렬로 접속된 NMOS 트랜지스터들(101C와 103C)을 포함한다.
상술한 바와 같이, NMOS 트랜지스터들(101C와 103C) 각각은 문턱 전압은 상대적으로 낮은 문턱 전압을 갖는 NMOS 트랜지스터로 구현될 수 있다.
도 6을 참조하면, 출력 드라이버(100D)는 전압(VDDQ)을 공급하는 전압 라인과 접지 전압(VSSQ)을 공급하는 접지 라인 사이에 직렬로 접속된 NMOS 트랜지스터들(101D와 103D), 및 상기 전압 라인과 출력 단자(105) 사이에 접속된 NMOS 트랜지스터(104D)를 포함한다.
각 NMOS 트랜지스터(101D와 104D)는 제1제어 신호(Pull-up)에 응답하여 동작한다. 상술한 바와 같이, NMOS 트랜지스터(104D)의 문턱 전압은 NMOS 트랜지스터들 (101D와 103D) 각각의 문턱 전압보다 상대적으로 낮게 설계될 수 있다.
도 7을 참조하면, 출력 드라이버(100E)는 전압(VDDQ)을 공급하는 전압 라인과 접지 전압(VSSQ)을 공급하는 접지 라인 사이에 직렬로 접속된 NMOS 트랜지스터들(101E와 103E), 상기 전압 라인과 출력 단자(105) 사이에 접속된 NMOS 트랜지스터(104E), 및 출력 단자(105)와 접지 사이에 접속된 NMOS 트랜지스터(106E)를 포함한다.
각 NMOS 트랜지스터(101E와 104E)는 제1제어 신호(Pull-up)에 의해 제어된다. 각 NMOS 트랜지스터(103E와 106E)는 제2제어 신호(Pull-down)에 의해 제어된다. 상술한 바와 같이, 각 NMOS 트랜지스터(104E와 106E)의 문턱 전압은 각 NMOS 트랜지스터(101E와 103E)의 문턱 전압보다 낮게 설계될 수 있다.
도 8을 참조하면, 출력 드라이버(100F)는 전압(VDDQ)을 공급하는 전압 라인과 접지 전압(VSSQ)을 공급하는 접지 라인 사이에 직렬로 접속된 NMOS 트랜지스터들(101F와 103F)을 포함한다.
상술한 바와 같이, NMOS 트랜지스터(103F)의 문턱 전압은 NMOS 트랜지스터(101F)의 문턱 전압보다 상대적으로 낮게 설계될 수 있다.
도 9를 참조하면, 출력 드라이버(100G)는 전압(VDDQ)을 공급하는 전압 라인과 접지 전압(VSSQ)을 공급하는 접지 라인 사이에 직렬로 접속된 NMOS 트랜지스터들(101G와 103G), 및 출력 단자(105)와 접지 사이에 접속된 NMOS 트랜지스터(106G)를 포함한다.
상술한 바와 같이, 각 NMOS 트랜지스터(101G와 106GF)의 문턱 전압은 NMOS 트랜지스터(103G)의 문턱 전압보다 상대적으로 낮게 설계될 수 있다.
상술한 바와 같이, 각 출력 드라이버(100A-100G)는 풀-업 드라이버로서 NMOS 트랜지스터를 사용하기 때문에, PMOS 트랜지스터를 풀-업 드라이버로서 사용하는 출력 드라이버보다 동작 속도가 빠르고, 같은 전류당 레이아웃 면적(layout area)이 작아서 입력 커패시턴스가 적은 효과가 있다. 따라서, 각 출력 드라이버(100A-100G)는 고속으로 동작할 수 있는 효과가 있다.
또한, 접지 전압(VSSQ)을 이용한 종단은 전원 전압(VDDQ)을 이용한 종단에 비해, 전류 소모를 줄일 수 있는 효과가 있다.
도 10부터 도 13까지는 도 1에 도시된 출력 드라이버의 또 다른 실시 예들을 나타낸다.
도 1과 도 10을 참조하면, 출력 드라이버(100H)는 출력 단자(105)와 데이터 패드(DQ) 사이에 접속된 저항(R2)을 더 포함한다.
도 11을 참조하면, 출력 드라이버(100I)는 전압(VDDQ)을 공급하는 전압 라인과 접지 전압(VSSQ)을 공급하는 접지 라인 사이에 직렬로 접속된 NMOS 트랜지스터들(101I와 103I), 제어 신호 생성 회로(107I), 및 출력 단자(105)와 접지 사이에 접속된 NMOS 트랜지스터(109I)를 포함한다.
제어 신호 생성 회로(107I)는 클락 신호(CLKDQ)와 제2제어 신호(Pull-down)에 응답하여 NMOS 트랜지스터(109I)의 온/오프를 제어할 수 있는 제어 신호를 생성한다.
제어 신호 생성 회로(107I)는 유한 상태 머신(finite state machine(FSM))으로 구현될 수 있다. 예컨대, 클락 신호(CLKDQ)에 응답하여, FSM(107I)는 연속적으로 입력되는 제2제어 신호(Pull-down)의 로직 레벨을 판단하고, 판단 결과에 따라 NMOS 트랜지스터(109I)를 온 또는 오프할 수 있는 제어 신호를 생성할 수 있다.
예컨대, 4개의 서로 다른 시점에서 제2제어 신호(Pull-down)의 로직 레벨이 1, 0, 1, 0일 때, FSM(107I)은 데이터 종속성(data dependency)이 없다고 판단하고, 판단 결과에 따라 출력 데이터의 디-엠퍼시스(de-emphasis)를 위해 NMOS 트랜지스터(109I)를 오프(of)할 수 있는 로우 레벨(low level)을 갖는 제어 신호를 생성할 수 있다.
그러나, 4개의 서로 다른 시점에서 제2제어 신호(Pull-down)의 로직 레벨이 1, 1, 1, 및 0 (또는 0, 0, 0, 및 1)일 때, FSM(107I)은 데이터 종속성이 있다고 판단하고, 판단 결과에 따라 출력 데이터의 프리-엠퍼시스(pre-emphasis)를 위해NMOS 트랜지스터(109I)를 온(on) 할 수 있는 하이 레벨(high level)을 갖는 제어 신호를 생성할 수 있다.
도 12를 참조하면, 출력 드라이버(100J)는 전압(VDDQ)을 공급하는 전압 라인과 접지 전압(VSSQ)을 공급하는 접지 라인 사이에 직렬로 접속된 NMOS 트랜지스터들(101J와 103J), 제어 신호 생성 회로(107J), 및 상기 전원 라인과 출력 단자 (105) 사이에 접속된 NMOS 트랜지스터(109J)를 포함한다.
제어 신호 생성 회로(107J)는 클락 신호(CLKDQ)와 제1제어 신호(Pull-up)에 응답하여 NMOS 트랜지스터(109J)의 온/오프를 제어할 수 있는 제어 신호를 생성한다.
제어 신호 생성 회로(107J)는 FSM으로 구현될 수 있다. 제어 신호 생성 회로 (107J)의 기능은 도 11을 참조하여 설명된 제어 신호 생성 회로(107I)의 기능과 실질적으로 동일하므로, 이에 대한 상세한 설명을 생략한다.
도 13을 참조하면, 출력 드라이버(100K)는 전압(VDDQ)을 공급하는 전압 라인과 접지 전압(VSSQ)을 공급하는 접지 라인 사이에 직렬로 접속된 NMOS 트랜지스터들(101K와 103K), 제1제어 신호 생성 회로(107-K1), 제2제어 신호 생성 회로(107-K2), 상기 전원 라인과 출력 단자(105) 사이에 접속된 NMOS 트랜지스터(109K-1), 및 출력 단자(105)와 상기 접지 라인 사이에 접속된 NMOS 트랜지스터(109K-2)를 포함한다.
각 제어 신호 생성 회로(107-K1와 107-K2)는 FSM으로 구현될 수 있다.
제1제어 신호 생성 회로(107-K1)는 클락 신호(CLKDQ)와 제1제어 신호(Pull-up)에 응답하여 NMOS 트랜지스터(109K-1)의 온/오프를 제어할 수 있는 제어 신호를 생성한다.
제2제어 신호 생성 회로(107-K2)는 클락 신호(CLKDQ)와 제2제어 신호(Pull-down)에 응답하여 NMOS 트랜지스터(109K-2)의 온/오프를 제어할 수 있는 제어 신호를 생성한다.
각 제어 신호 생성 회로(107-K1와 107-K2)의 기능은 도 11을 참조하여 설명된 제어 신호 생성 회로(107I)의 기능과 실질적으로 동일하므로, 이에 대한 상세한 설명을 생략한다.
도 4부터 도 13을 참조하여 설명된 출력 드라이버(100B-100K)의 전원 라인과 접지 라인 사이에 직렬로 접속된 NMOS 트랜지스터들(101B와 103B, 101C와 103C, 101D와 103D, 101E와 103E, 101F와 103F, 101G와 103G, 101과 103, 101I와 103I, 101J와 103J, 101K와 103K, 104E와 106E, 및 109K-1과 109K-2)은 스택 구조를 가질 수 있다.
도 14는 도 1의 본 발명의 실시 예에 따른 출력 드라이버와 접지 터미네이션을 포함하는 시스템의 블록도를 나타낸다.
도 14의 시스템(4000)은 채널(200)을 통하여 서로 통신하는 제1데이터 처리 회로(또는 장치; 4100)와 제2데이터 처리 회로(또는 장치; 4200)를 포함한다.
제1데이터 처리 회로(4100)는 제1선택 회로(10), 프리-드라이버들(20-1과 30-1)을 포함하는 제1프리-드라이버 회로, 제1출력 드라이버(100-1), 제1수신 회로 (3000-1), 및 제1제어 회로(4110)를 포함한다.
제2데이터 처리 회로(4200)는 제2선택 회로(10), 프리-드라이버들(20-2과 30-2)을 포함하는 제2프리-드라이버 회로, 제2출력 드라이버(100-2), 제2수신 회로 (3000-2), 및 제2제어 회로(4210)를 포함한다.
도 14의 각 선택 회로(10)의 구조와 기능은 도 1의 선택 회로(10)의 구조와 기능과 동일하다.
각 프리-드라이버(20-1, 20-2, 30-1, 및 30-2)는 각 제어 회로(4110과 4210)로부터 출력된 인에이블 신호(EN)에 기초하여 인에이블 또는 디스에이블될 수 있다.
각 제어 회로(4110과 4210)는 각 데이터 처리 회로(4100과 4200)에서 수행될 데이터 처리 동작, 예컨대 데이터 전송 동작 또는 데이터 수신 동작에 대한 명령 (CMD)을 주고받을 수 있다.
예컨대, 채널(200)이 단방향(uni-directional) 채널일 때, 각 제어 회로 (4110과 4210)는 주고받는 명령(CMD)을 디코딩하고, 디코딩 결과에 따라 각 명령 (CMD1과 CMD2)을 생성할 수 있다.
제1데이터 처리 회로(4100)가 데이터를 채널(200)을 통하여 제2데이터 처리 회로(4200)로 전송하고자 하는 경우를 설명하면 다음과 같다.
제1제어 회로(4110)는 제1데이터 전송 명령(CMD1)을 수신하고, 제1데이터 전송 명령(CMD1)에 대응되는 명령(CMD)을 제2제어 회로(4210)로 전송한다.
제1제어 회로(4110)는 제1데이터 전송 명령(CMD1)에 응답하여 활성화된 인에이블 신호(EN)를 각 프리-드라이버(20-1과 30-1)로 전송한다.
인에이블된 각 프리-드라이버(20-1과 30-1)는 데이터(ED 또는 OD)에 기초하여 서로 상보적인 제어 신호들(PU 또는 PD)을 생성한다. 따라서, 제1출력 드라이버 (100-1)는 서로 상보적인 제어 신호들(PU 또는 PD)에 응답하여 대응되는 데이터를 채널(200)을 통하여 제2데이터 처리 회로(4200)로 전송할 수 있다.
그리고, 제1제어 회로(4110)는 제1데이터 전송 명령(CMD1)에 응답하여 제1수신 회로(3000-1)로 공급되는 클락 신호(CKB)를 차단한다. 따라서, 제1수신 회로 (3000-1)는 디스에이블된다.
제2제어 회로(4210)는 명령(CMD)을 디코딩하고, 디코딩 결과에 따라 비활성화된 인에이블 신호(EN)를 각 프리-드라이버(20-2과 30-2)로 전송한다. 따라서, 각 프리-드라이버(20-2과 30-2)는 디스에이블된다.
그리고, 제2제어 회로(4210)는 상기 디코딩 결과에 따라 제2수신 회로 (3000-2)로 클락 신호(CKB)와 하이 레벨을 갖는 제어 신호(CTRL)를 공급한다. 따라서, 제2수신 회로(3000-2)는 채널 (200)을 통하여 제1데이터 처리 회로(4100)로부터 전송된 데이터를 수신하여 처리할 수 있다.
계속하여, 제2데이터 처리 회로(4200)가 데이터를 채널(200)을 통하여 제1데이터 처리 회로(4100)로 전송하고자 하는 경우를 설명하면 다음과 같다.
제2제어 회로(4210)는 제2데이터 전송 명령(CMD2)을 수신하고, 제2데이터 전송 명령(CMD2)에 대응되는 명령(CMD)을 제1제어 회로(4110)로 전송한다.
제2제어 회로(4210)는 제2데이터 전송 명령(CMD2)에 응답하여 활성화된 인에이블 신호(EN)를 각 프리-드라이버(20-2과 30-2)로 전송한다.
인에이블된 각 프리-드라이버(20-2과 30-2)는 데이터(ED 또는 OD)에 기초하여 서로 상보적인 제어 신호들(PU 또는 PD)을 생성한다. 따라서, 제2출력 드라이버 (100-2)는 서로 상보적인 제어 신호들(PU 또는 PD)에 응답하여 대응되는 데이터를 채널(200)을 통하여 제1데이터 처리 회로(4100)로 전송할 수 있다.
그리고, 제2제어 회로(4210)는 제2데이터 전송 명령(CMD2)에 응답하여 제2수신 회로(3000-2)로 공급되는 클락 신호(CKB)를 차단한다. 따라서, 제2수신 회로 (3000-2)는 디스에이블된다.
제1제어 회로(4110)는 명령(CMD)을 디코딩하고, 디코딩 결과에 따라 비활성화된 인에이블 신호(EN)를 각 프리-드라이버(20-1과 30-1)로 전송한다. 따라서, 각 프리-드라이버(20-1과 30-1)는 디스에이블된다.
그리고, 제1제어 회로(4110)는 상기 디코딩 결과에 따라 제1수신 회로 (3000-1)로 클락 신호(CKB)와 하이 레벨을 갖는 제어 신호(CTRL)를 공급한다. 따라서, 제1수신 회로(3000-1)는 채널 (200)을 통하여 제2데이터 처리 회로(4200)로부터 전송된 데이터를 수신하여 처리할 수 있다.
각 출력 드라이버(100-1과 100-2)는 출력 드라이버들(100A~100K) 중의 어느 하나로 구현될 수 있다. 각 출력 드라이버(100-1과 100-2)가 FSM을 포함하는 출력 드라이버들(100I~100K) 중의 어느 하나의 출력 드라이버로 구현될 때, 클락 신호 (CLKDQ)는 상기 어느 하나의 출력 드라이버로 공급된다.
다른 예로서, 채널(200)이 양방향(bi-directional) 채널일 때, 출력 단자 (105-1)에 접속된 제1출력 드라이버(100-1)와 제1수신 회로(3000-1)는 인에이블되고, 출력 단자(105-2)에 접속된 제2출력 드라이버(100-2)와 제2수신 회로(3000-2)는 인에이블된다.
각 제어 회로(4110과 4210)는 각 수신 회로(3000-1과 3000-2)로 클락 신호 (CKB)와 하이 레벨을 갖는 제어 신호(CTRL)를 공급한다.
각 제어 회로(4110과 4210)는 각 프리-드라이버(20-1, 20-2, 30-1, 및 30-2)로 활성화된 인에이블 신호(EN)을 공급할 수 있다.
각 수신 회로(3000-1과 3000-2)의 기능과 구조는 도 1에 도시된 제2장치(3000)의 기능과 구조와 실질적으로 동일하다.
도 14에서는 각 제어 회로(4110과 4210)가 각 프리-드라이버(20-1, 20-2, 30-1, 및 30-2)로 활성화된 인에이블 신호(EN)를 공급하는 실시 예에 도시되어 있으나, 채널(200)이 양방향(bi-directional) 채널일 때 인에이블 신호(EN) 자체가 각 프리-드라이버(20-1, 20-2, 30-1, 및 30-2)로 공급되지 않을 수도 있다.
제1데이터 처리 회로(4100)는 시리얼 통신 프로토콜(serial communication protocol) 또는 시리얼 통신 표준을 사용하는 마스터(master)일 수 있고, 제2데이터 처리 회로(4200)는 상기 시리얼 통신 프로토콜 또는 상기 시리얼 통신 표준을 사용하는 슬레이브(slave)일 수 있다.
상기 시리얼 통신 프로토콜 또는 상기 시리얼 통신 표준을 사용하는 장치는 UART(universal asynchronous receiver transmitter), SPI(serial peripheral interface), I2C(inter-integrated circuit), SMBus(system management bus), CAN(controller area network), USB (universal serial bus), MIPI?(mibile industry processor interface)에서 규정하는 CSI(camera serial interface), MIPI?에서 규정하는 DSI(display serial interface), MDDI(mobile sisplay digital interface), LIN(local interconnect network), DP(displayport), 또는 eDP (Embedded DisplayPort)일 수 있다.
실시 예에 따라, 제1데이터 처리 회로(4100), 채널(200), 및 제2데이터 처리 회로(4200)는 집적 회로(integrated circuit(IC)) 또는 시스템-온 칩(system-on chip)으로 구현될 수 있다.
다른 실시 예에 따라, 제1데이터 처리 회로(4100), 채널(200), 및 제2데이터 처리 회로(4200)는 메모리 모듈에 구현될 수 있다.
또 다른 실시 예에 따라, 제1데이터 처리 회로(4100), 채널(200), 및 제2데이터 처리 회로(4200)는 멀티-칩 패키지(multi-chip package)로 구현될 수 있다.
또 다른 실시 예에 따라, 제1데이터 처리 회로(4100), 채널(200), 및 제2데이터 처리 회로(4200)는 PoP(Package On Package), BGAs(Ball Grid Arrays), CSPs(Chip Scale Packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), COB(Chip On Board), CERDIP(CERamic Dual In-Line Package), MQFP(plastic metric quad flat pack), TQFP(Thin Quad Flat Pack), SOIC(small-outline integrated circuit), SSOP(shrink small outline package), TSOP(thin small outline), SIP(system in package), WLP(wafer-level package), 또는 WSP(wafer-level processed stack package)로 구현될 수 있다.
또 다른 실시 예에 따라, 시스템(4000)이 제1데이터 처리 회로(4100)와 제2데이터 처리 회로(4200) 중에서 적어도 하나와 데이터 버스를 통하여 통신하는 CPU (central processing unit) 또는 프로세서(processor)를 더 포함할 때, 시스템 (4000)은 PC(personal computer) 또는 랩탑(laptop) 컴퓨터로 구현될 수 있다.
또 다른 실시 예에 따라, 제1데이터 처리 회로(4100)는 메모리 컨트롤러이고, 제2데이터 처리 회로(4200)는 휘발성 메모리 장치 또는 불휘발성 메모리 장치일 수 있다.
또 다른 실시 예에 따라 제1데이터 처리 회로(4100)와 제2데이터 처리 회로 (4200) 각각은 휘발성 메모리 장치 또는 불휘발성 메모리 장치일 수 있다.
상기 휘발성 메모리 장치는 DRAM(dynamic random access memory), SRAM (static random access memory), T-RAM(thyristor RAM), Z-RAM(zero capacitor RAM), 또는 TTRAM(Twin Transistor RAM)으로 구현될 수 있다.
상기 불휘발성 메모리 장치는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시(flash) 메모리, MRAM(Magnetic RAM), 스핀전달토크 MRAM(Spin-Transfer Torque MRAM), Conductive bridging RAM(CBRAM), FeRAM (Ferroelectric RAM), PRAM(Phase change RAM), 저항 메모리(Resistive RAM: RRAM 또는 ReRAM), 나노튜브 RRAM (Nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory: NFGM), 홀로그래픽 메모리 (holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)로 구현될 수 있다.
도 15는 도 1의 데이터 전송 시스템 또는 도 14의 시스템의 동작을 설명하기 위한 플로우차트이다.
도 1, 도 14, 및 도 15를 참조하면, 프리-드라이버 회로는 데이터(ED 또는 OD)에 응답하여 서로 상보적인 풀-업 신호(PU)와 풀-다운 신호(PD)를 생성한다.
NMOS 풀-업 트랜지스터(101)와 NMOS 풀-다운 트랜지스터(103)를 포함하는 출력 드라이버(100A)를 이용하여 데이터를 채널(200)로 전송한다(S10).
예컨대, 출력 드라이버(100A)는 풀-업 신호(PU)에 응답하여 동작하는 MOS 풀-업 트랜지스터(101)와 풀-다운 신호(PD)에 응답하여 동작하는 NMOS 풀-다운 트랜지스터(103)를 선택적으로 이용하여 데이터를 채널(200)로 전송한다.
채널(200)은 종단 저항(Rterm)을 통하여 접지에 종단된다(S20).
수신 회로(3000-2)는 채널(200)을 통하여 입력된 데이터를 처리, 예컨대 감지하고 증폭한다(S30).
도 16은 도 1 또는 도 14에 도시된 출력 드라이버와 접지 터미네이션을 포함하는 시스템의 단면도를 나타낸다.
도 1과 도 16을 참조하면, 패키지로 구현될 수 있는 시스템은 채널(200)을 통하여 데이터 통신하는 제1장치(2000)와 제2장치(3000)를 포함할 수 있다.
이때, 제1장치(2000)와 제2장치(3000) 각각은 서로 다른 칩으로 구현되고, 채널(200)은 수직 전기 접속(비아)(vertical electrical connection (via)), 예컨대, TSV(through-silicon via)로 구현될 수 있다.
도 14와 도 16을 참조하면, 패키지로 구현될 수 있는 시스템은 채널(200)을 통하여 데이터 통신하는 제1데이터 처리 회로(4100)와 제2데이터 처리 회로(4200)를 포함할 수 있다. 제1데이터 처리 회로(4100)와 제2데이터 처리 회로(4200) 각각은 서로 다른 칩으로 구현되고, 채널(200)은 수직 전기 접속(비아), 예컨대, TSV로 구현될 수 있다.
예컨대, 패키지는 PoP(Package On Package), BGAs(Ball Grid Arrays), CSPs (Chip Scale Packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), COB(Chip On Board), CERDIP(CERamic Dual In-Line Package), MQFP(plastic metric quad flat pack), TQFP(Thin Quad Flat Pack), SOIC(small-outline integrated circuit), SSOP(shrink small outline package), TSOP(thin small outline), SIP(system in package), MCP(multi chip package), WLP(wafer-level package), 또는 WSP(wafer-level processed stack package)로 구현될 수 있다.
도 17은 도 1 또는 도 14에 도시된 출력 드라이버와 접지 터미네이션을 포함하는 시스템의 다른 실시 예를 나타낸다.
도 17을 참조하면, 시스템(1000-1)은 채널(200-1)을 통하여 데이터 통신하는 제1시스템(5010)과 제2시스템(5020)을 포함할 수 있다.
채널(200-1)은 광학적 접속 수단을 의미할 수 있다.
도 1과 도 17을 참조하면, 제1시스템(5010)은 제1장치(2000)와 전광 변환 회로(electrical-optical conversion circuit; 5011)를 포함할 수 있다. 전광 변환 회로(5011)는 제1장치(2000)로부터 출력된 전기 신호를 광신호로 변환하고, 변환된 광신호를 광학적 접속 수단(200-1)을 통하여 제2시스템(5020)으로 출력할 수 있다.
제2시스템(5020)은 광전 변환 회로(5021)와 제2장치(3000)을 포함한다. 광전 변환 회로(5021)는 광학적 접속 수단(200-1)을 통하여 입력된 광신호를 전기 신호로 변환하고, 변환된 전기 신호를 제2장치(3000)로 전송할 수 있다.
도 14와 도 17을 참조하면, 제1시스템(5010)은 제1데이터 처리 회로(4100)와 전광 변환 회로(5011)를 포함할 수 있다.
제1시스템(5010)이 제2시스템(5020)으로 데이터를 전송할 때, 전광 변환 회로(5011)는 제1데이터 처리 회로(4100)로부터 출력된 전기 신호를 광신호로 변환하고, 변환된 광신호를 광학적 접속 수단(200-1)을 통하여 제2시스템(5020)으로 출력할 수 있다.
제2시스템(5020)은 광전 변환 회로(5021)와 제2데이터 처리 회로 (4200)를 포함한다. 광전 변환 회로(5021)는 광학적 접속 수단(200-1)을 통하여 입력된 광신호를 전기 신호로 변환하고, 변환된 전기 신호를 제2데이터 처리 회로 (4200)로 전송할 수 있다.
제1시스템(5010)은 광전 변환 회로(5012)를 더 포함하고, 제2시스템(5020)은 전광 변환 회로(5022)를 더 포함할 수 있다.
제2시스템(5020)이 제1시스템(5010)으로 데이터를 전송할 때, 전광 변환 회로(5022)는 제2데이터 처리 회로(4200)로부터 출력된 전기 신호를 광신호로 변환하고, 변환된 광신호를 광학적 접속 수단(200-1)을 통하여 제1시스템(5010)으로 출력할 수 있다. 광전 변환 회로(5012)는 광학적 접속 수단(200-1)을 통하여 입력된 광신호를 전기 신호로 변환하고, 변환된 전기 신호를 제1데이터 처리 회로(4100)로 전송할 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10; 선택 회로
20, 20-1, 및 20-2; 프리-드라이버
30, 30-1, 및 30-2; 프리-드라이버
100A~100K; 출력 드라이버
200; 채널
1000; 데이터 전송 시스템
2000; 제1장치
3000; 제2장치
3100; 감지 증폭기
4100; 제1데이터 처리 회로
4200; 제2데이터 처리 회로

Claims (32)

  1. 출력 단자를 포함하는 출력 드라이버; 및
    상기 출력 단자와 접지 사이에 접속된 종단 저항을 포함하는 수신 회로를 포함하고,
    상기 출력 드라이버는,
    풀-업 신호에 응답하여 상기 출력 단자를 풀-업 전압으로 풀-업하는 제1NMOS트랜지스터; 및
    풀-다운 신호에 응답하여 상기 출력 단자를 접지 전압으로 풀-다운하는 제2NMOS트랜지스터를 포함하는 집적 회로.
  2. 제1항에 있어서, 상기 수신 회로는,
    제어 신호에 응답하여, 상기 종단 저항과 상기 접지를 접속하는 스위치를 더 포함하는 집적 회로.
  3. 제1항에 있어서,
    인에이블 신호와 출력 데이터에 응답하여, 서로 상보적인 상기 풀-업 신호와 상기 풀-다운 신호를 생성하는 프리-드라이버 회로;
    클락 신호에 응답하여, 상기 출력 단자를 통하여 입력된 입력 데이터를 감지하고 증폭하는 감지 증폭기; 및
    명령을 해석하고, 해석 결과에 따라 상기 인에이블 신호의 활성화 또는 상기 클락 신호의 전송을 제어하는 제어 회로를 더 포함하는 집적 회로.
  4. 채널을 통하여 서로 통신하는 제1데이터 처리 회로와 제2데이터 처리 회로를 포함하고,
    상기 제1데이터 처리 회로는,
    상기 채널에 접속된 제1출력 단자를 갖는 제1출력 드라이버를 포함하고,
    상기 제1출력 드라이버는,
    제1풀-업 신호에 응답하여 상기 제1출력 단자를 상기 제1데이터 처리 회로의 풀-업 전압으로 풀-업하는 제1NMOS트랜지스터; 및
    제1풀-다운 신호에 응답하여 상기 제1출력 단자를 상기 제1데이터 처리 회로의 접지 전압으로 풀-다운하는 제2NMOS트랜지스터를 포함하며,
    상기 제2데이터 처리 회로는,
    상기 채널과 상기 제2데이터 처리 회로의 접지 사이에 접속된 제1종단 저항을 포함하는 시스템.
  5. 제4항에 있어서, 상기 제1데이터 처리 회로는,
    상기 채널과 상기 제1데이터 처리 회로의 접지 사이에 접속된 제2종단 저항을 더 포함하고,
    상기 제2데이터 처리 회로는,
    상기 채널에 접속된 제2출력 단자를 갖는 제2출력 드라이버를 더 포함하고,
    상기 제2출력 드라이버는,
    제2풀-업 신호에 응답하여 상기 제2출력 단자를 상기 제2데이터 처리 회로의 풀-업 전압으로 풀-업하는 제3NMOS트랜지스터; 및
    제2풀-다운 신호에 응답하여 상기 제2출력 단자를 상기 제2데이터 처리 회로의 접지 전압으로 풀-다운하는 제4NMOS트랜지스터를 포함하는 시스템.
  6. 제4항에 있어서,
    상기 제1데이터 처리 회로는,
    제1출력 데이터에 응답하여, 서로 상보적인 상기 제1풀-업 신호와 상기 제1풀-다운 신호를 생성하는 제1프리-드라이버 회로; 및
    제1클락 신호에 응답하여, 상기 제1출력 단자를 통하여 입력된 제1입력 데이터를 감지하고 증폭하는 제1감지 증폭기를 더 포함하고,
    상기 제2데이터 처리 회로는,
    제2출력 데이터에 응답하여, 서로 상보적인 상기 제2풀-업 신호와 상기 제2풀-다운 신호를 생성하는 제2프리-드라이버 회로; 및
    제2클락 신호에 응답하여, 상기 제2출력 단자를 통하여 입력된 제2입력 데이터를 감지하고 증폭하는 제2감지 증폭기를 더 포함하는 시스템.
  7. 제6항에 있어서,
    상기 채널은 양방향 데이터 버스(bi-dirctional data bus)인 시스템.
  8. 제4항에 있어서,
    상기 채널은 광학적 접속 수단인 시스템.
  9. 제4항에 있어서,
    상기 제1데이터 처리 회로는,
    제1인에이블 신호와 제1출력 데이터에 응답하여, 서로 상보적인 상기 제1풀-업 신호와 상기 제1풀-다운 신호를 생성하는 제1프리-드라이버 회로;
    제1클락 신호에 응답하여, 상기 제1출력 단자를 통하여 입력된 제1입력 데이터를 감지하고 증폭하는 제1감지 증폭기; 및
    제1명령을 해석하고, 해석 결과에 따라 상기 제1인에이블 신호의 활성화 또는 상기 제1클락 신호의 전송을 제어하는 제1제어 회로를 더 포함하는 시스템.
  10. 제9항에 있어서,
    상기 제2데이터 처리 회로는,
    제2인에이블 신호와 제2출력 데이터에 응답하여, 서로 상보적인 상기 제2풀-업 신호와 상기 제2풀-다운 신호를 생성하는 제2프리-드라이버 회로;
    제2클락 신호에 응답하여, 상기 제2출력 단자를 통하여 입력된 제2입력 데이터를 감지하고 증폭하는 제2감지 증폭기; 및
    제2명령을 해석하고, 해석 결과에 따라 상기 제2인에이블 신호의 활성화 또는 상기 제2클락 신호의 전송을 제어하는 제2제어 회로를 더 포함하는 시스템.
  11. 제4항에 있어서,
    상기 시스템은 시스템-온 칩(system-on chip)인 시스템.
  12. 제4항에 있어서,
    상기 제1데이터 처리 회로는 시리얼 통신 프로토콜을 사용하는 마스터 (master)이고,
    상기 제2데이터 처리 회로는 상기 시리얼 통신 프로토콜을 사용하는 슬레이브(slave)인 시스템.
  13. 제4항에 있어서,
    상기 시스템은 멀티-칩 패키지(multi-chip package)인 시스템.
  14. 제4항에 있어서,
    상기 제1데이터 처리 회로와 상기 제2데이터 처리 회로가 마운트된 보드 (board)를 더 포함하고,
    상기 시스템은 메모리 모듈(memory module)인 시스템.
  15. 제4항에 있어서,
    상기 제1데이터 처리 회로와 상기 제2데이터 처리 회로와 데이터 버스를 통하여 통신하는 CPU(central processing unit)를 더 포함하고,
    상기 시스템은 PC(personal computer), 랩탑(laptop) 컴퓨터, 또는 휴대용 장치인 시스템.
  16. 제1데이터에 응답하여 서로 상보적인 풀-업 신호와 풀-다운 신호를 생성하는 단계; 및
    상기 풀-업 신호에 응답하여 동작하는 NMOS 풀-업 트랜지스터와 상기 풀-다운 신호에 응답하여 동작하는 NMOS 풀-다운 트랜지스터를 선택적으로 이용하여 상기 제1데이터를 채널로 전송하는 단계를 포함하는 데이터 처리 방법.
  17. 제16항에 있어서,
    종단 저항을 통하여 접지에 종단된 상기 채널로 입력된 제2데이터를 감지하고 증폭하는 단계를 더 포함하는 데이터 처리 방법.
  18. 제16항에 있어서,
    상기 전송하는 단계와 상기 증폭하는 단계는 동일한 장치에서 수행되는 데이터 처리 방법.
  19. 제16항에 있어서,
    상기 전송하는 단계와 상기 증폭하는 단계는 서로 다른 장치에서 수행되는 데이터 처리 방법.
  20. 데이터가 전송되는 채널을 종단 저항을 통하여 접지에 종단시키는 단계; 및
    상기 채널을 통하여 전송된 상기 데이터를 감지하고 증폭하는 단계를 포함하는 데이터 처리 방법.
  21. 출력 단자를 포함하는 출력 드라이버에 있어서,
    풀-업 신호에 응답하여 상기 출력 단자를 풀-업 전압으로 풀-업하는 제1NMOS트랜지스터;
    풀-다운 신호에 응답하여 상기 출력 단자를 접지 전압으로 풀-다운하는 제2NMOS트랜지스터; 및
    클락 신호와 데이터에 응답하여, 서로 상보적인 상기 풀-업 신호와 상기 풀-다운 신호를 생성하는 프리-드라이버 회로를 포함하는 출력 드라이버.
  22. 제21항에 있어서,
    상기 출력 단자와 데이터 패드 사이에 접속된 저항 회로를 더 포함하는 출력 드라이버.
  23. 제21항에 있어서,
    상기 제1NMOS트랜지스터의 문턱 전압과 상기 제2NMOS트랜지스터의 문턱 전압의 차이는 50㎷ 내지 100㎷인 출력 드라이버.
  24. 제21항에 있어서,
    상기 풀-업 신호에 응답하여 상기 출력 단자를 상기 풀-업 전압으로 풀-업하는 제3NMOS트랜지스터를 더 포함하며,
    상기 제1NMOS트랜지스터의 문턱 전압과 상기 제3NMOS트랜지스터의 문턱 전압의 차이는 50㎷ 내지 100㎷인 출력 드라이버.
  25. 제21항에 있어서,
    상기 풀-다운 신호에 응답하여 상기 출력 단자를 상기 접지 전압으로 풀-다운하는 제3NMOS트랜지스터를 더 포함하며,
    상기 제2NMOS트랜지스터의 문턱 전압과 상기 제3NMOS트랜지스터의 문턱 전압의 차이는 50㎷ 내지 100㎷인 출력 드라이버.
  26. 제21항에 있어서,
    상기 풀-업 신호에 응답하여 상기 출력 단자를 상기 풀-업 전압으로 풀-업하는 제3NMOS트랜지스터; 및
    상기 풀-다운 신호에 응답하여 상기 출력 단자를 상기 접지 전압으로 풀-다운하는 제4NMOS트랜지스터를 더 포함하며,
    상기 제1NMOS트랜지스터의 문턱 전압과 상기 제3NMOS트랜지스터의 문턱 전압의 차이는 50㎷ 내지 100㎷이고,
    상기 제2NMOS트랜지스터의 문턱 전압과 상기 제4NMOS트랜지스터의 문턱 전압의 차이는 50㎷ 내지 100㎷인 출력 드라이버.
  27. 제21항에 있어서,
    클락 신호와 상기 풀-다운 신호에 응답하여 제어 신호를 생성하는 제어 신호 생성 회로; 및
    상기 제어 신호에 응답하여 상기 출력 단자를 상기 접지 전압으로 풀-다운하는 제3NMOS트랜지스터를 더 포함하는 출력 드라이버.
  28. 제27항에 있어서,
    상기 제1NMOS트랜지스터의 문턱 전압과 상기 제2NMOS트랜지스터의 문턱 전압의 차이는 50㎷ 내지 100㎷이고,
    상기 제2NMOS트랜지스터의 문턱 전압과 상기 제3NMOS트랜지스터의 문턱 전압의 차이는 50㎷ 내지 100㎷인 출력 드라이버.
  29. 제21항에 있어서,
    클락 신호에 응답하여 각 시점마다 입력되는 상기 풀-다운 신호의 종속성을 판단하고, 판단 결과에 기초하여 제어 신호를 생성하는 제어 신호 생성 회로; 및
    상기 제어 신호에 응답하여 상기 출력 단자를 상기 접지 전압으로 풀-다운할지를 결정하는 제3NMOS트랜지스터를 더 포함하는 출력 드라이버.
  30. 제21항에 있어서,
    클락 신호와 상기 풀-업 신호에 응답하여 제어 신호를 생성하는 제어 신호 생성 회로; 및
    상기 제어 신호에 응답하여 상기 출력 단자를 상기 풀-업 전압으로 풀-업하는 제3NMOS트랜지스터를 더 포함하는 출력 드라이버.
  31. 제30항에 있어서,
    상기 제1NMOS트랜지스터의 문턱 전압과 상기 제3NMOS트랜지스터의 문턱 전압의 차이는 50㎷ 내지 100㎷인 출력 드라이버.
  32. 제21항에 있어서,
    클락 신호에 응답하여 각 시점마다 입력되는 상기 풀-업 신호의 종속성을 판단하고, 판단 결과에 기초하여 제어 신호를 생성하는 제어 신호 생성 회로; 및
    상기 제어 신호에 응답하여 상기 출력 단자를 상기 풀-업 전압으로 풀-업할지를 결정하는 제3NMOS트랜지스터를 더 포함하는 출력 드라이버.
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