TWI559322B - 驅動器、記憶體裝置、記憶體系統及用於在一記憶體裝置中通信之方法 - Google Patents

驅動器、記憶體裝置、記憶體系統及用於在一記憶體裝置中通信之方法 Download PDF

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TWI559322B
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Description

驅動器、記憶體裝置、記憶體系統及用於在一記憶體裝置中通信之方法
本發明實施例大體而言係關於一種收發器，且一特定實施例係關於製作一記憶體裝置中之一彈性輸入/輸出收發器。
記憶體行業不斷地面臨既要減小組件大小又要減小功率要求的壓力。一種正用以減小組件大小之方式係將記憶體裝置製作為一個三維(3D)記憶體裝置。此類型之記憶體裝置可藉由在一基板上垂直地形成一記憶體單元堆疊、在一單個積體電路封裝內垂直地堆疊複數個經互連記憶體晶粒或藉由此等方法之某一組合來達成。
可使用垂直連接器(諸如穿矽導通體或其他3D導電結構)來耦合(例如，電連接)一記憶體封裝中之多個經堆疊記憶體晶粒。導通體延伸(至少部分地)穿過該等晶粒中之一或多者之一厚度且可在堆疊該等晶粒時對準，因此提供堆疊中之晶粒之中的電連通。此等導通體通常由一導電材料(諸如鋁或銅)形成。
在一經堆疊晶粒記憶體裝置中，將用於記憶體封裝之經堆疊記憶體晶粒中之每一者之控制電路組合於一專用邏輯晶粒中通常係較有效的。因此，舉例來說，每一記憶體晶粒上通常將被此控制電路佔據之有價值面積可改為用於額外I/O。
具有包含一專用邏輯晶粒之一記憶體裝置之一個問題係，堆疊之記憶體晶粒習用地利用一固定發信號介面。因此，經製作供在利用 一特定發信號介面之一記憶體裝置中使用之記憶體晶粒習用地無法用於利用一不同發信號介面之記憶體裝置中。
100‧‧‧三維記憶體裝置/三維記憶體裝置
110‧‧‧記憶體晶粒/第一晶粒/晶粒
111‧‧‧第二晶粒/記憶體晶粒/晶粒
112‧‧‧第三晶粒/記憶體晶粒/晶粒
113‧‧‧專用邏輯晶粒/邏輯晶粒/最下部晶粒/晶粒/第四晶粒
122‧‧‧陣列/記憶體陣列
123‧‧‧陣列/記憶體陣列
124‧‧‧彈性I/O收發器電路/I/O收發器電路/收發器電路
125‧‧‧彈性I/O收發器電路/I/O收發器電路/收發器電路
126‧‧‧第一互連線
127‧‧‧第一互連線
128‧‧‧第二互連線
129‧‧‧第二互連線
130‧‧‧DQ襯墊/I/O節點
131‧‧‧DQ襯墊/I/O節點
240-242‧‧‧垂直連接器
300‧‧‧驅動器電路
301‧‧‧第一前置驅動器電路/前置驅動器電路/
310‧‧‧邏輯閘
311‧‧‧反相器閘
315‧‧‧邏輯閘
316‧‧‧邏輯閘
320‧‧‧回饋電路
322‧‧‧串列化器
330‧‧‧PMOS電晶體/電晶體/頂部電晶體
360‧‧‧模式選擇信號
331‧‧‧NMOS電晶體/電晶體
361‧‧‧串列資料輸出信號線
362‧‧‧TXBIAS信號
363‧‧‧串列資料輸出信號線/頂部資料信號線
364‧‧‧串列資料輸出信號線/底部資料信號線
380‧‧‧輸出信號
390‧‧‧第二前置驅動器電路
400‧‧‧驅動器輸出信號/底部驅動器輸出信號/小擺幅輸出信號
401‧‧‧驅動器輸出信號/上部驅動器輸出信號/全擺幅輸出信號
410‧‧‧頂部曲線圖
411‧‧‧全擺幅輸出之inP
412‧‧‧底部曲線圖/第二inP信號/小擺幅輸出之inP/inP信號
500‧‧‧第一PMOS電晶體
501‧‧‧第二PMOS電晶體
502‧‧‧NPMOS電晶體/輸出電晶體
510‧‧‧電流源
511‧‧‧電阻器/電阻R
600‧‧‧位準移位器
601‧‧‧第二電阻
602‧‧‧第一電晶體
603‧‧‧第二電晶體
604‧‧‧電晶體
605‧‧‧電晶體
610‧‧‧鎖存器與解串列化器
611‧‧‧第一電阻
701‧‧‧驅動器
702‧‧‧驅動器
704‧‧‧接收器
705‧‧‧接收器
710‧‧‧互連件
711‧‧‧記憶體晶粒
712‧‧‧邏輯晶粒
730‧‧‧垂直連接器
800‧‧‧控制器
801‧‧‧記憶體裝置
810‧‧‧位址匯流排
811‧‧‧資料匯流排
812‧‧‧控制匯流排
EN‧‧‧啟用信號
INP‧‧‧前置驅動器輸出信號/控制信號/輸出信號
RCVOUT‧‧‧輸出信號
‧‧‧輸出信號
VCC‧‧‧第一供應電壓
VREF‧‧‧參考電壓
VBIAS‧‧‧電壓信號
圖1展示具有一記憶體晶粒堆疊之一個三維記憶體裝置之一項實施例之一等角圖。
圖2展示根據圖1之實施例之一個三維記憶體裝置之一項實施例之一剖面圖。
圖3展示一輸入/輸出收發器之一驅動器之一項實施例之一示意圖。
圖4展示根據圖3之驅動器之一時序圖之一項實施例。
圖5展示根據圖4之實施例之一傳輸偏壓產生器之一項實施例之一示意圖。
圖6展示輸入/輸出收發器之一接收器之一項實施例之一示意圖。
圖7展示根據圖3及圖6之輸入/輸出收發器之一記憶體裝置之一項實施例之一方塊圖。
圖8展示根據圖7之記憶體裝置之一系統之一項實施例之一方塊圖。
在以下詳細說明中，參考形成本文之一部分且其中以圖解說明之方式展示特定實施例之附圖。圖式中，貫穿數個視圖，相似編號闡述實質上類似之組件。可利用其他實施例，且在不背離本發明之範疇之前提下可做出結構、邏輯及電改變。因此，不應在一限制意義上理解以下詳細說明。
參考圖1及圖2，圖解說明一3D記憶體裝置之一實例。圖2係沿著圖1之軸Z-Z之一剖面圖。3D裝置100包含彼此上下堆疊之四個晶粒110至113。雖然圖1中展示一個四晶粒組態，但其他組態可 包含不同數量之經堆疊晶粒。第一晶粒110可係最上部晶粒，而第四晶粒113可係最下部晶粒。第二晶粒111及第三晶粒112可插置於第一晶粒110與第四晶粒113之間。
第一晶粒110至第三晶粒113中之一或多者可包含一陣列122、123、一彈性I/O收發器電路124、125、第一互連線126、127、第二互連線128、129及I/O節點(諸如DQ襯墊130、131)。可透過垂直連接器240至242(圖2)來耦合(例如，電連接)晶粒110至113中之每一者上之電路。I/O收發器電路124、125係彈性的，此乃因其可與不同發信號介面一起使用，如隨後所論述。
在一矽半導體裝置中，一垂直連接器之一項實例可係一導通體。受益於本發明的熟習此項技術將認識到，導通體適用於至少部分地通過不同材料之晶粒之其他垂直連接器。在一項實施例中，如圖1中所圖解說明，最下部晶粒113不包含一垂直連接器。在一項實施例中，最下部晶粒可包含不具有垂直連接器之一邏輯晶粒。在其他實施例中，最下部晶粒可包含一或多個垂直連接器。
陣列122、123可包含一或多個積體電路，包含(但不限於)一或多個記憶體單元(舉例而言，揮發性及/或非揮發性記憶體單元)及一或多個控制器。在一項實施例中，晶粒110至113中之一或多者係一記憶體晶粒。記憶體晶粒之實例可包含動態隨機存取記憶體(DRAM)晶粒、靜態隨機存取記憶體(SRAM)晶粒、快閃記憶體晶粒、電阻式隨機存取記憶體(RRAM)晶粒以及其他類型之記憶體。使用DRAM晶粒之3D記憶體裝置由於其相對高存取及處理速度而在複雜處理操作中係有利的。
在一項實例中，晶粒110至113中之一或多者包含一邏輯晶粒。一邏輯晶粒之一項實例包含控制電路、定址電路及/或其他記憶體管理電路。在一項實施例中，該邏輯晶粒可不包含一記憶體陣列。因此， 一3D記憶體裝置100之一項實施例可包含若干個經堆疊記憶體晶粒110至112及與該等記憶體晶粒堆疊在一起之一專用邏輯晶粒113。在一替代實施例中，舉例而言，邏輯晶粒113可包括與記憶體晶粒堆疊橫向分離(但仍耦合)之一特殊應用積體電路(ASIC)，諸如其中ASIC及記憶體晶粒堆疊安裝於一共同基板上。
第一互連線126、127可提供晶粒110至113中之一各別者上之陣列122、123與I/O收發器電路124、125之間的資料路徑。第二互連線128、129可提供晶粒110至113中之一各別者之I/O收發器電路124、125與I/O節點130、131之間的資料路徑。
垂直連接器240至242可提供經堆疊晶粒110至113之I/O節點130、131之間的通信路徑，藉此完成任何兩個晶粒上之陣列122、123之間的資料路徑之部分。在某些情況中，彼此上下堆疊之兩個或兩個以上晶粒110至113之垂直連接器240至242串聯對準，且可共同地提供在兩個或兩個以上晶粒之中共用之串列資料路徑。
在圖1中所圖解說明之記憶體裝置中，記憶體晶粒110至112可透過I/O節點130、131及垂直連接器240至242與邏輯晶粒113通信。記憶體陣列122、123透過其各別收發器電路124、125耦合至其各別I/O節點130、131。由於複數個經堆疊記憶體晶粒110至112各自共用相同垂直連接器240至242，因此為了避免一資料衝突，僅一個收發器電路124、125應在一個特定時間在一特定垂直連接器上進行通信。因此，其他收發器電路可在另一收發器電路正在一特定垂直連接器上發射/接收時被置於一閒置狀態中。可藉由來自邏輯晶粒或某一其他控制電路之一定址信號來達成對哪一收發器電路之選擇。
在一項實施例中，一特定記憶體晶粒之一收發器電路經選擇以在實質上一個時間在至邏輯晶粒之所有垂直連接器上進行通信。在另一實施例中，每一收發器電路中之個別驅動器可經啟用/停用以使得 一個記憶體晶粒可存取一組一或多個垂直連接器，而另一記憶體晶粒可在實質上相同時間存取一組一或多個不同垂直連接器。
在一項實施例中，每一收發器電路124、125由複數個I/O收發器構成。舉例而言，每一I/O節點130、131可具有一不同相關聯I/O收發器。每一I/O收發器包含一驅動器及一接收器，如隨後所論述。
驅動器及接收器使得記憶體晶粒能夠與不同邏輯晶粒介接。舉例而言，一記憶體晶粒製造商僅需要製造一種記憶體晶粒架構，該記憶體晶粒架構然後可用於各自使用一不同發信號介面之多種類型之記憶體裝置中。驅動器及接收器能夠判定邏輯晶粒使用哪一發信號介面，以便使用彼特定發信號介面傳輸資料至經堆疊記憶體晶粒中之一或多者及自該一或多者接收資料。該等發信號介面可包含用於一較低功率解決方案之一小擺幅發信號介面(例如，專屬混合記憶體立方體或HMC介面)及用於一較高功率解決方案之一全擺幅發信號介面(例如，雙倍資料速率-DDR)。在一項實施例中，小擺幅發信號可包含在0V至200mV之一範圍中之信號擺幅。全擺幅發信號可包含在0V至1V之一範圍中之信號擺幅。本發明實施例可使用其他發信號介面。
圖3圖解說明一驅動器之一項實施例之一示意圖。該驅動器包含耦合至記憶體陣列(例如，透過第一互連線126、127)之一串列化器322。串列化器322可將一並列資料信號(例如，自記憶體陣列輸出)轉換為一串列資料信號以供串列輸出(例如，透過一垂直或水平連接器)至邏輯晶粒。
在一項實施例中，串列化器322包含三個串列資料輸出信號線361、363、364及一發信號介面模式選擇信號360。模式選擇信號360係用於自不同發信號介面(例如，不同發信號技術)之中選擇(例如，指示)一發信號介面之一信號。三個串列資料輸出信號線361、363、364自串列化器322提供相同資料輸出信號以使得其可以不同方式使 用。舉例而言，頂部資料信號線363上之資料信號由一第一前置驅動器電路301修改以便控制一驅動器電路300中之一PMOS電晶體330。底部資料信號線364上之資料信號由一第二前置驅動器電路390緩衝以便控制驅動器電路300中之一NMOS電晶體331。
由該模式選擇信號選擇之發信號介面可包含CMOS、LVCMOS、全擺幅發信號及/或小擺幅發信號以及其他類型之發信號介面。本發明實施例並不限於任何特定類型之發信號介面。
自串列化器耦合至一回饋電路320(例如，回饋放大器)輸入之模式選擇信號360可經設定以使得驅動器能夠實施具有不同邏輯位準切換電壓之不同發信號介面。舉例而言，CMOS發信號使用不同於小擺幅或LVCMOS發信號之電壓。模式選擇信號360可經設定以限制驅動器之輸出電壓以實施選定發信號介面。此使得記憶體晶粒能夠與不同邏輯晶粒一起使用，每一邏輯晶粒具有一不同發信號介面(例如，全擺幅、小擺幅)。
模式選擇信號360可在記憶體晶粒之製造時間設定或可後來予以程式化。在一項實施例中，可藉由邏輯晶粒設定模式選擇信號360。串列化器322可具有用於儲存一或多個位元以在兩個或兩個以上邏輯位準之間切換之一暫存器。在一項實施例中，模式選擇信號360可包含於複數個控制線中。
另一串列資料輸出信號線361耦合至回饋電路320之一輸入。此資料信號線361可由回饋電路320結合其他回饋電路信號輸入使用，如隨後所闡述。
將一TXBIAS信號362輸入至回饋電路320以提供用於資料信號之傳輸之一偏壓電壓。此電壓可係一固定電壓，如隨後參考圖5所論述，此電壓提供待由驅動器電路300產生之一最大電壓。
將驅動器之一輸出信號380自驅動器電路300之輸出回饋至回 饋電路320之一輸入。如隨後所論述，此信號可用於在驅動器之輸出達到一特定電壓位準時致使回饋電路320切斷該輸出。
回饋電路320之輸出係至一第一前置驅動器電路301之一邏輯閘310(例如，NOR)之一輸入之一回饋控制信號。所使用之邏輯閘310之類型(例如，NOR、OR)可由前置驅動器輸出信號inP之所要極性判定。耦合至邏輯閘310之輸出之一反相器閘311可用於將邏輯閘310之輸出反相，以產生用於控制驅動器電路300之PMOS電晶體330之一控制信號「inP」。前置驅動器電路301之輸出耦合至驅動器電路300。
驅動器電路300包含可用於驅動至圖1中之I/O節點130及131之串列資料信號輸出之兩個電晶體330、331。此等電晶體330、331由來自串列化器322之串列資料信號控制。在所圖解說明之實施例中，頂部電晶體330係PMOS，其源極耦合至一第一供應電壓(例如，VCC)節點且其閘極耦合至第一前置驅動器電路301之輸出信號inP且由輸出信號inP控制。PMOS電晶體330之汲極耦合至與一NMOS電晶體331之一汲極之一輸出節點。該輸出節點係驅動器電路300之輸出。
NMOS電晶體331之閘極耦合至一第二前置驅動器電路390。在一項實施例中，第二前置驅動器電路390包括耦合至串列化器322之串列資料輸出信號線364之一對邏輯閘(例如，反相器)315、316。該對邏輯閘315、316可用於控制輸出變動率且匹配第一前置驅動器電路301之延遲以使得將來自串列資料輸出信號線363、364之兩個串列資料信號實質上同時輸入至驅動器電路300。NMOS電晶體331之源極耦合至一第二供應電壓(例如，接地)節點。
展示為驅動器電路300之電晶體330、331係用於圖解說明之目的。替代實施例可針對此電路使用驅動器電路300或其他類型之電晶體之多個複本。
圖4之時序圖圖解說明圖3之驅動器之操作之部分。頂部曲線圖410將兩個可能驅動器輸出信號400、401展示為電壓對時間之一圖表。底部驅動器輸出信號400係圖解說明一較低功率操作之一小擺幅輸出。上部驅動器輸出信號401係圖解說明一較高功率操作(例如，CMOS發信號)之一全擺幅輸出。
兩個底部曲線圖411、412展示來自圖3之inP信號，其係用於控制PMOS電晶體330之操作之前置驅動器輸出信號。第一inP信號411表示較高功率全擺幅輸出(例如，CMOS發信號)，而第二inP信號412表示較低功率小擺幅輸出。
對小擺幅輸出信號操作之後續論述假定模式選擇信號360經設定以選擇一小擺幅發信號介面。參考小擺幅輸出信號400及小擺幅輸出之inP 412兩者，可看出inP信號處於一邏輯低，因此啟用驅動器電路300之頂部電晶體330。然後接通驅動器電路300以朝向VCC拉動輸出信號。當斜變驅動器輸出信號達到一特定電壓(例如，針對小擺幅發信號係200mV)時，回饋至回饋電路320之輸出信號380致使inP信號412返回至一邏輯高狀態，從而關斷頂部電晶體330且因此關斷驅動器輸出。展示小擺幅輸出信號400在實質上相同時間趨於平衡於小擺幅電壓下，此乃因返回至邏輯高狀態之inP信號限制驅動器電路300之輸出。
對全擺幅輸出信號操作之後續論述假定模式選擇信號360經設定以選擇一全擺幅發信號介面。參考驅動器電路300之全擺幅輸出信號401及全擺幅輸出之inP 411(其係至驅動器電路300之一輸入)兩者，可看出inP信號處於一邏輯低，因此啟用驅動器電路300之頂部電晶體330。然後接通驅動器電路300以朝向VCC拉動輸出信號。由於針對全擺幅發信號設定模式，因此輸出電壓繼續斜升至全擺幅電壓(例如，VCC)，此乃因全擺幅輸出之inP 411直至資料位元返回至 邏輯高狀態才返回至高狀態。
圖5圖解說明一傳輸偏壓信號(TXBIAS)產生器之一項實施例之一示意圖。僅出於圖解說明之目的而展示此電路。亦可使用執行產生一所要傳輸電壓TXBIAS之一類似功能之其他傳輸偏壓產生器電路。
該傳輸偏壓產生器使用以一電壓隨耦器組態與用以產生電流I之一電流源510(例如，電流產生器電路)串聯耦合之一第一PMOS電晶體500。第一PMOS電晶體耦合至與一NMOS電晶體502及為R之一電阻器511串聯耦合之一第二PMOS電晶體501之閘極。NMOS電晶體502可用於將TXBIAS信號輸出至圖3之回饋電路320。TXBIAS信號實質上等於I*R+Vth，其中Vth係輸出電晶體502之臨限電壓。由圖3之回饋電路320控制之驅動器輸出信號實質上等於I*R。
在操作中，電阻R511之值可經調整以使圖3之驅動器之輸出擺幅變化。舉例而言，可在電路之製造期間達成此調整。藉由改變R，改變輸出之電壓擺幅。圖6圖解說明一I/O收發器之一接收器之一項實施例之一示意圖。一接收器通常使用一參考電壓(Vref)來判定所接收單端資料之一邏輯位準。然而，該接收器可取決於哪一發信號介面係選定晶粒而自可具有不同I/O電壓且因此使用不同Vref位準之不同發信號介面(例如，全擺幅及小擺幅)接收邏輯位準。圖6之接收器使用一位準移位器600來適應多個擺幅及Vref位準。Vref電壓由圖6中未展示之一電路供應。
位準移位器600之一側包括與一第一電晶體602(例如，PMOS)串聯之一第一電阻611。第一電阻611被上拉至一第一供應電壓(例如，VCC)節點且耦合至第一電晶體602之源極。第一電晶體602之一閘極耦合至一參考電壓Vref信號。位準移位器600之一第二側包括與一第二電晶體603(例如，PMOS)串聯之一第二電阻601。第二電阻601 被上拉至第一供應電壓(例如，VCC)節點且耦合至第二電晶體603之源極。第二電晶體603之一閘極耦合至一資料輸入信號。資料輸入信號可係自類似於圖3中所圖解說明之驅動器之一驅動器接收之所傳輸資料輸出信號。
兩個電晶體604、605(NMOS)可串聯耦合於第一電晶體602及第二電晶體603之汲極與一第二供應電壓(例如，接地)節點之間。串聯耦合之電晶體中之一者604之一閘極耦合至一VBIAS信號。在一項實施例中，該VBIAS信號由產生TXBIAS電壓之相同電路提供以使得VBIAS=TXBIAS。一替代實施例可使用另一偏壓電壓信號。另一串聯耦合之電晶體605之一閘極耦合至一啟用信號EN。在一項實施例中，兩個串聯耦合之電晶體604、605充當位準移位器600之一啟用電路，此乃因一邏輯高EN信號結合一作用VBIAS電壓信號將接通位準移位器600。
在操作中，回應於由圖3之模式選擇信號選擇之發信號介面而產生施加至第一電晶體602之Vref電壓信號。可由基於模式選擇信號而選擇一輸出電壓信號之一典型電壓產生電路產生Vref電壓信號。因此，若將發信號介面選擇為一全擺幅發信號介面，則Vref信號可比在將發信號介面選擇為一小擺幅發信號介面之情形下高。舉例而言，針對一全擺幅發信號介面，Vref可大於500mV，而針對一小擺幅發信號介面，Vref可小於200mV。施加至第二電晶體603之資料信號可係自諸如圖3中所圖解說明之驅動器之一驅動器所接收(例如，透過一垂直連接器)的將經位準移位之資料信號。因此，位準移位器差動輸出信號RCVOUT及RCVOUTb係已根據選定發信號介面進行電壓位準移位之所接收資料信號。
將經位準移位差動輸出信號RCVOUT及RCVOUTb輸入至一鎖存器與解串列化器610。鎖存器提供暫時儲存，而解串列化器取得所 接收串列資料信號並將其轉換為一並列「n」位元字格式以供其他電路(例如，邏輯晶粒電路)使用。
圖7圖解說明併入有I/O收發器之一記憶體裝置之一項實施例之一方塊圖。出於清晰之目的，展示該記憶體裝置具有一個記憶體晶粒711及包含用於控制記憶體裝置之控制電路之一邏輯晶粒712。記憶體晶粒711及邏輯晶粒712經由至少一個共同互連件710(諸如一垂直連接器(例如，TSV)730)耦合。
記憶體晶粒711包含如圖3中所展示之至少一個驅動器701及如圖6中所展示之至少一個接收器705。驅動器701及接收器705構成用於與邏輯晶粒通信(例如，經由一垂直連接器730或一水平連接器(未展示))之I/O收發器。
邏輯晶粒712包含如圖3中所展示之至少一個驅動器702及如圖6中所展示之至少一個接收器704。驅動器702及接收器704構成用於與記憶體晶粒通信(例如，經由垂直連接器730)之另一I/O收發器。記憶體晶粒711與邏輯晶粒712之間的互連件710可包含耦合至相同垂直連接器730之額外記憶體晶粒。在一項實施例中，在所展示之記憶體晶粒711與邏輯晶粒712通信時，此等額外記憶體晶粒之I/O收發器將係閒置的。
圖8圖解說明可併入有如圖7中所展示之一記憶體裝置801之一系統之一項實施例之一方塊圖。記憶體裝置801可經由位址匯流排810、資料匯流排811及控制匯流排812耦合至一控制器800(例如，處理器)。可將記憶體裝置801製作為使用多個經堆疊記憶體晶粒及一邏輯晶粒之一3D記憶體裝置，該多個經堆疊記憶體晶粒與該邏輯晶粒使用I/O收發器進行通信(例如，經由垂直連接器)。
結論
概括而言，一或多個實施例使用一模式可選擇彈性I/O收發器在 一記憶體裝置之晶粒之間進行通信。一回饋電路可用於回應於一模式選擇信號及驅動器輸出信號之一回饋而切斷一驅動器電路。一接收器可回應於與由相關聯驅動器使用之一特定發信號介面相關聯之一參考電壓而對一所接收資料信號進行位準移位。
雖然本文中已圖解說明且闡述了特定實施例，但熟習此項技術者將瞭解，旨在達成相同目的的任何配置可替代所展示之特定實施例。熟習此項技術者將明瞭本發明之諸多變更形式。因此，本申請案意欲涵蓋本發明之任何變更形式或變化形式。
300‧‧‧驅動器電路
301‧‧‧第一前置驅動器電路/前置驅動器電路/
310‧‧‧邏輯閘
311‧‧‧反相器閘
315‧‧‧邏輯閘
316‧‧‧邏輯閘
320‧‧‧回饋電路
322‧‧‧串列化器
330‧‧‧PMOS電晶體/電晶體/頂部電晶體
331‧‧‧NMOS電晶體/電晶體
360‧‧‧模式選擇信號
361‧‧‧串列資料輸出信號線
362‧‧‧TXBIAS信號
363‧‧‧串列資料輸出信號線/頂部資料信號線
364‧‧‧串列資料輸出信號線/底部資料信號線
380‧‧‧輸出信號
390‧‧‧第二前置驅動器電路
INP‧‧‧前置驅動器輸出信號/控制信號/輸出信號

Claims (29)

  1. 一種驅動器，其包括：一回饋電路，其經組態以回應於一模式選擇信號、一資料輸出信號及一驅動器輸出信號而提供一回饋控制信號；一前置驅動器電路，其經組態以接收該資料輸出信號及該回饋控制信號，且回應於該回饋控制信號而修改該資料輸出信號；及一驅動器電路，其經組態以回應於該經修改資料輸出信號而提供該驅動器輸出信號。
  2. 如請求項1之驅動器，其中該回饋電路包括一回饋放大器。
  3. 如請求項1之驅動器，其中該回饋電路進一步耦合至一傳輸偏壓電壓產生器。
  4. 如請求項1之驅動器，其中該驅動器電路包括：一第一電晶體，其具有經組態以接收該經修改資料輸出信號之一閘極；及一第二電晶體，其具有經組態以接收該資料輸出信號之一經緩衝版本之一閘極；其中該第一電晶體及該第二電晶體一起耦合於一輸出節點處，以使得在該輸出節點處提供該驅動器輸出信號。
  5. 如請求項1之驅動器，其中該前置驅動器電路包括一邏輯閘，該邏輯閘具有耦合至該回饋電路以接收該回饋控制信號之一第一輸入及經組態以接收該資料輸出信號之一第二輸入。
  6. 如請求項1之驅動器，且其進一步包括經組態以提供該資料輸出信號之一串列化器。
  7. 如請求項6之驅動器，其中該串列化器經組態以藉由將一並列資 料信號轉換為一串列資料信號來提供該資料輸出信號。
  8. 如請求項1之驅動器，其中該前置驅動器電路包括一第一前置驅動器電路且進一步包括經組態以緩衝該資料輸出信號之一第二前置驅動器電路，其中該驅動器電路經組態以回應於該經修改資料輸出信號而提供該驅動器輸出信號包括該驅動器電路經組態以回應於該經修改資料輸出信號及該經緩衝資料輸出信號而提供該驅動器輸出信號。
  9. 如請求項8之驅動器，其中該第二前置驅動器電路經組態以控制該驅動器輸出信號之一變動率且匹配該第一前置驅動器電路之一延遲。
  10. 如請求項3之驅動器，其中該傳輸偏壓產生器經組態以產生一傳輸偏壓電壓。
  11. 如請求項10之驅動器，其中該傳輸偏壓產生器包括：一電流產生器電路，其經組態以產生一電流I；一輸出電晶體，其耦合至該電流產生器電路；及一電阻R，其耦合至該輸出電晶體，其中該傳輸偏壓電壓包括I*R加該輸出電晶體之一臨限電壓。
  12. 如請求項8之驅動器，其中該驅動器電路包括：一第一電晶體，其具有經組態以接收經修改驅動器控制信號之一閘極；及一第二電晶體，其具有經組態以接收該經緩衝資料輸出信號之一閘極及耦合至該第一電晶體之一汲極的一汲極。
  13. 如請求項10之驅動器，其中該驅動器輸出信號之一電壓位準及一變動率係回應於該傳輸偏壓電壓。
  14. 一種記憶體裝置，其包括：一記憶體陣列； 複數個垂直連接器；及複數個I/O收發器，其耦合於該記憶體陣列與該複數個垂直連接器之間，該複數個I/O收發器中之每一收發器耦合至該複數個垂直連接器中之一不同者；其中該複數個I/O收發器中之每一者包括：一回饋電路，其經組態以回應於一模式選擇信號、一資料輸出信號及一驅動器輸出信號而提供一回饋控制信號；一前置驅動器電路，其經組態以接收該資料輸出信號及該回饋控制信號，且回應於該回饋控制信號而修改該資料輸出信號；及一驅動器電路，其經組態以回應於該經修改資料輸出信號而提供該驅動器輸出信號。
  15. 如請求項14之記憶體裝置，其中該記憶體陣列、該複數個垂直連接器及該複數個I/O收發器係一記憶體晶粒之部分，且該記憶體裝置進一步包括耦合至該記憶體晶粒之一邏輯晶粒。
  16. 如請求項15之記憶體裝置，其中該複數個I/O收發器包括第一複數個I/O收發器，且該邏輯晶粒包括：記憶體管理電路，其經組態以控制該記憶體陣列；及第二複數個I/O收發器，其耦合於該記憶體管理電路與該複數個垂直連接器之間，該第二複數個I/O收發器中之每一I/O收發器耦合至該複數個垂直連接器中之一不同者。
  17. 如請求項16之記憶體裝置，其中該記憶體管理電路包括控制電路及定址電路。
  18. 如請求項15之記憶體裝置，其中該記憶體晶粒包括耦合至該邏輯晶粒之複數個記憶體晶粒中之一特定記憶體晶粒。
  19. 如請求項18之記憶體裝置，其中該複數個記憶體晶粒堆疊在一 起。
  20. 如請求項19之記憶體裝置，其中該邏輯晶粒與該複數個記憶體晶粒堆疊在一起。
  21. 如請求項19之記憶體裝置，其中該邏輯晶粒與該複數個記憶體晶粒橫向分離。
  22. 一種記憶體系統，其包括：一控制器；及一記憶體裝置，其耦合至該控制器，該記憶體裝置包括：複數個經堆疊記憶體晶粒，其經由複數個垂直連接器耦合；及一邏輯晶粒，其與該複數個經堆疊記憶體晶粒耦合；其中該複數個經堆疊記憶體晶粒中之每一記憶體晶粒包括耦合至該複數個垂直連接器之各別複數個I/O收發器，該複數個I/O收發器中之每一I/O收發器包括：一回饋電路，其經組態以回應於一模式選擇信號、一資料輸出信號及一驅動器輸出信號而提供一回饋控制信號；一前置驅動器電路，其經組態以接收該資料輸出信號及該回饋控制信號，且回應於該回饋控制信號而修改該資料輸出信號；及一驅動器電路，其經組態以回應於該經修改資料輸出信號而提供該驅動器輸出信號。
  23. 如請求項22之系統，其中該複數個I/O收發器中之每一I/O收發器進一步包括一接收器，該接收器包括：一位準移位器，其具有一參考電壓輸入及一資料信號輸入，該位準移位器經組態以提供一差動經位準移位輸出信號；及一鎖存電路，其耦合至該差動經位準移位輸出信號； 其中該接收器經組態以回應於在該參考電壓輸入處接收之一信號而實施一選定發信號介面。
  24. 如請求項22之系統，其中該複數個I/O收發器中之每一I/O收發器經組態以回應於該模式選擇信號而實施一選定發信號介面。
  25. 如請求項24之系統，其中該選定發信號介面包括一全擺幅發信號介面及一小擺幅發信號介面中之一者。
  26. 如請求項22之系統，其中該驅動器電路包括與一NMOS電晶體串聯之一PMOS電晶體，且在該PMOS電晶體與該NMOS電晶體之間的一節點處提供該驅動器輸出信號。
  27. 一種用於在一記憶體裝置中通信之方法，該方法包括：在一回饋電路處接收一模式選擇信號；在該回饋電路處接收一串列資料信號；回應於一驅動器電路之一輸出信號、該串列資料信號及該模式選擇信號而將一回饋控制信號自該回饋電路提供至一前置驅動器電路；回應於該串列資料信號及該回饋控制信號而將一經修改串列資料信號自該前置驅動器提供至該驅動器電路；及回應於該經修改串列資料信號而自該驅動器電路提供該輸出信號。
  28. 一種記憶體裝置，其包括：一記憶體晶粒堆疊，其中該記憶體晶粒堆疊之該等記憶體晶粒中之每一者包括一各別記憶體陣列；及一邏輯晶粒，其與該記憶體晶粒堆疊耦合，其中該記憶體晶粒堆疊之該等記憶體晶粒中之每一者包括各別複數個I/O收發器，該各別複數個I/O收發器耦合於該各別記憶體陣列與複數個垂直連接器之間，且經組態以選擇性地實施複 數個發信號介面中之一者。
  29. 如請求項28之記憶體裝置，其中該複數個I/O收發器經組態以回應於判定該邏輯晶粒使用哪一發信號介面而判定將實施該複數個發信號介面中之哪一者。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI759221B (zh) * 2020-07-24 2022-03-21 台灣積體電路製造股份有限公司 記憶體電路

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9407263B2 (en) * 2012-10-31 2016-08-02 Freescale Semiconductor, Inc. Method and apparatus for a tunable driver circuit
US9287859B2 (en) 2013-04-19 2016-03-15 Micron Technology, Inc. Flexible input/output transceiver
US9153312B2 (en) 2013-08-23 2015-10-06 Micron Technology, Inc. Methods and apparatuses including transmitter circuits
US9413140B2 (en) * 2013-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and formation thereof
US9646692B1 (en) * 2015-12-10 2017-05-09 Macronix International Co., Ltd. Programming verify for nonvolatile memory
US11398274B2 (en) 2020-08-25 2022-07-26 Qualcomm Incorporated Pseudo-triple-port SRAM
US11361817B2 (en) 2020-08-25 2022-06-14 Qualcomm Incorporated Pseudo-triple-port SRAM bitcell architecture
US11302388B2 (en) * 2020-08-25 2022-04-12 Qualcomm Incorporated Decoding for pseudo-triple-port SRAM
US11881866B2 (en) * 2022-03-03 2024-01-23 Samsung Electronics Co., Ltd. Electronic device and method for controlling slew rate for high-speed data communications

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4617479A (en) * 1984-05-03 1986-10-14 Altera Corporation Programmable logic array device using EPROM technology
US6335901B1 (en) * 1999-08-31 2002-01-01 Hitachi, Ltd. Semiconductor device
US20020154430A1 (en) * 2000-04-05 2002-10-24 Rae James W. Read/write channel
US6512711B1 (en) * 1997-04-25 2003-01-28 Micron Technology, Inc. Synchronous dynamic random access memory device
US6754746B1 (en) * 1994-07-05 2004-06-22 Monolithic System Technology, Inc. Memory array with read/write methods
US20040133734A1 (en) * 2002-11-29 2004-07-08 Jordan Marc Kevin Use of NAND flash for hidden memory blocks to store an operating system program
US20110309475A1 (en) * 2010-06-18 2011-12-22 Samsung Electronics Co., Ltd. Three-dimensional stacked structure semiconductor device having through-silicon via and signaling method for the semiconductor device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6255867B1 (en) 2000-02-23 2001-07-03 Pericom Semiconductor Corp. CMOS output buffer with feedback control on sources of pre-driver stage
US7183817B2 (en) 2005-06-29 2007-02-27 Freescale Semiconductor, Inc. High speed output buffer with AC-coupled level shift and DC level detection and correction
US8344760B2 (en) 2008-07-17 2013-01-01 Ati Technologies Ulc Input/output buffer circuit
US8455995B2 (en) 2010-04-16 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. TSVs with different sizes in interposers for bonding dies
KR101900423B1 (ko) 2011-09-19 2018-09-21 삼성전자주식회사 반도체 메모리 장치
JP5971113B2 (ja) * 2012-12-26 2016-08-17 富士通株式会社 差動信号スキュー調整方法および送信回路
US9287859B2 (en) 2013-04-19 2016-03-15 Micron Technology, Inc. Flexible input/output transceiver

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4617479A (en) * 1984-05-03 1986-10-14 Altera Corporation Programmable logic array device using EPROM technology
US4617479B1 (en) * 1984-05-03 1993-09-21 Altera Semiconductor Corp. Programmable logic array device using eprom technology
US6754746B1 (en) * 1994-07-05 2004-06-22 Monolithic System Technology, Inc. Memory array with read/write methods
US6512711B1 (en) * 1997-04-25 2003-01-28 Micron Technology, Inc. Synchronous dynamic random access memory device
US6335901B1 (en) * 1999-08-31 2002-01-01 Hitachi, Ltd. Semiconductor device
US20020154430A1 (en) * 2000-04-05 2002-10-24 Rae James W. Read/write channel
US20040133734A1 (en) * 2002-11-29 2004-07-08 Jordan Marc Kevin Use of NAND flash for hidden memory blocks to store an operating system program
US20110309475A1 (en) * 2010-06-18 2011-12-22 Samsung Electronics Co., Ltd. Three-dimensional stacked structure semiconductor device having through-silicon via and signaling method for the semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI759221B (zh) * 2020-07-24 2022-03-21 台灣積體電路製造股份有限公司 記憶體電路
US11651819B2 (en) 2020-07-24 2023-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit and method of operating the same

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