TWI759221B - 記憶體電路 - Google Patents

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TWI759221B
TWI759221B TW110120557A TW110120557A TWI759221B TW I759221 B TWI759221 B TW I759221B TW 110120557 A TW110120557 A TW 110120557A TW 110120557 A TW110120557 A TW 110120557A TW I759221 B TWI759221 B TW I759221B
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鵬飛 喻
吳紹鼎
林羽凡
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台灣積體電路製造股份有限公司
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Abstract

本案揭露一種記憶體電路，包含一種偏壓電壓產生器，其包括第一電流路徑、第一電壓箝位裝置及第一緩衝器。偏壓電壓產生器接收參考電壓且基於參考電壓與第一驅動電壓之間的電壓差產生第一偏壓電壓，第一電壓箝位裝置藉由施加第一驅動電壓至第一電流路徑基於第一偏壓電壓產生第一驅動電壓，且第一緩衝器接收第一偏壓電壓並基於第一偏壓電壓產生第二偏壓電壓。第二電流路徑包括基於電阻之記憶體裝置，且第二電壓箝位裝置基於第二偏壓電壓產生第二驅動電壓且施加第二驅動電壓至第二電流路徑。

Description

記憶體電路
本案是關於一種記憶體電路，特別是關於一種具有在反饋組態下將偏壓電壓提供致電壓箝位裝置的記憶體電路。
在一些應用中，積體電路(integrated circuit；IC)包括記憶體電路，該些記憶體電路將資料儲存於基於電阻之記憶體裝置，例如電阻式隨機存取記憶體(resistive random-access memory；RRAM)單元的陣列中。諸如RRAM單元之基於電阻之記憶體裝置可程式為高電阻狀態(high resistance state；HRS)或低電阻狀態(low resistance state；LRS)，每一狀態表示藉由RRAM單元儲存的邏輯狀態。
根據本案的一實施例，揭露一種記憶體電路，包含偏壓電壓產生器，偏壓電壓產生器包括第一電流路徑、第一電壓箝位裝置及第一緩衝器。偏壓電壓產生器用以接收參考電壓，且基於參考電壓與第一驅動電壓之間的電壓差 來產生第一偏壓電壓，第一電壓箝位裝置用以藉由施加第一驅動電壓至第一電流路徑而基於第一偏壓電壓產生第一驅動電壓，且第一緩衝器用以接收第一偏壓電壓且基於第一偏壓電壓產生第二偏壓電壓。記憶體電路包括第二電流路徑，第二電流路徑包括基於電阻之記憶體裝置；及第二電壓箝位裝置，第二電壓箝位裝置用以基於第二偏壓電壓產生第二驅動電壓且施加第二驅動電壓至第二電流路徑。
根據本案的另一實施例揭露一種記憶體電路，包含第一電流路徑，第一電流路徑具有第一基於電阻之記憶體裝置；第一電壓箝位裝置，第一電壓箝位裝置用以在第一電流路徑處產生第一驅動電壓；及偏壓電壓產生器，偏壓電壓產生器包括第一緩衝器及複製電路，複製電路用以模擬第一電流路徑的至少一部分的電阻，第一電流路徑包含第一基於電阻之記憶體裝置。偏壓電壓產生器用以接收參考電壓且產生第一偏壓電壓，第一緩衝器用以基於第一偏壓電壓產生第二偏壓電壓，複製電路用以基於第二偏壓電壓產生第二驅動電壓，且偏壓電壓產生器用以基於參考電壓與第二驅動電壓之間的電壓差來調整第一偏壓電壓。
根據本案的另一實施例揭露一種記憶體電路，包含參考級，參考級用以產生參考電壓；電壓讀出級，電壓讀出級用以偵測參考電壓與第一偏壓電壓之間的電壓差；增益級，增益級用以基於電壓差產生第二偏壓電壓；緩衝器，緩衝器用以基於第二偏壓電壓產生第一偏壓電壓；第一電壓箝位裝置，第一電壓箝位裝置用以基於第一偏壓電壓產 生第一驅動電壓；及具有第一基於電阻之記憶體裝置的第一電流路徑，其中第一電壓箝位裝置用以施加第一驅動電壓至第一電流路徑。
1X:通道大小
100:記憶體電路
100A:記憶體電路
100B:記憶體電路
100C:記憶體電路
110:偏壓電壓產生器
110A:偏壓電壓產生器
110B:偏壓電壓產生器
110C:偏壓電壓產生器
111:電流路徑
111R:複製電流路徑
120:電壓箝位裝置
120R:電壓箝位裝置
130:路徑區段，多工器
130R:複製路徑區段
139:全域控制電路
139A:全域控制電路
139B:全域控制電路
140:路徑區段，多工器
140R:複製路徑區段
141:緩衝器
141A:緩衝器
141B:緩衝器
143:運算放大器
144:本端緩衝器
144A:本端緩衝器
144B:本端緩衝器
144C:本端緩衝器
145:複製電路
145A:複製電路
150:基於電阻之記憶體裝置
150R:複製基於電阻之記憶體裝置
151R:複製選擇電晶體
152:端子
153:端子
200:電流源
202:NMOS裝置
204:電流源
206:NMOS裝置
400:電流源
402:NMOS裝置
404:電流源
406:NMOS裝置
408:節點
410:開關
412:開關
500:電流源
502:PMOS裝置
504:電流源
506:PMOS裝置
508:節點
510:開關
512:開關
514:電流源
516:PMOS裝置
600:記憶體電路
602:參考級
604:電壓讀出級
606:增益級
608:緩衝器
610:電壓箝位裝置
612:電流路徑
613:多工開關
614:基於電阻之記憶體裝置
616:選擇電晶體
618:可變電阻裝置
620:電流源
622:電阻性裝置
624:電流
626:電容性裝置
628:電阻性裝置
630:電流源
632:電阻性裝置
634:電流
700:執行讀取操作之方法
702:操作
704:操作
706:操作
708:操作
BN1:節點
BN2:節點
BN3:節點
C1:電容性裝置/控制信號
C2:控制信號
FBN:反饋節點
IB1:電流
IB2:電流
IB3:電流
Id:電流
Imtj:讀取電流
Iref:電流位準
IR:複製電流
IT:反向端子
Ivgb:電流
m*Iref:電流位準
L1:導電接線
L2:導電接線
M1:NMOS裝置
M2:NMOS裝置
M3:NMOS裝置
Mp:PMOS裝置
Mn:PMOS裝置
m*X:通道大小
NDS:節點
NIT:非反向輸入端
NRS:節點
NSS:節點
NTS:節點
n*X:通道大小
OT:輸出端子
RP1:複製電阻性裝置
Rref:電阻
Rref/m:電阻
Rref/n:電阻
SA:讀出放大器
t1:時間
t2:時間
t3:時間
V1:電壓
V2:電壓
V12:記憶體單元電壓
Vb:偏壓電壓
VD:驅動電壓
VDD:電源電壓
VG:偏壓電壓
VGB:偏壓電壓
VGB’:偏壓電壓
VGB_ref:參考電壓
Vmtj:驅動電壓
Vgs:電壓
VRBL:驅動電壓
Vref:參考電壓
Vs:電壓
VSS:節點
本案的一實施例之態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。應注意，根據行業中之標準慣例，各種特徵未按比例繪製。實際上，各種特徵之尺寸可為了論述清楚經任意地增大或減小。
第1A圖及第1B圖為根據一些實施例之記憶體電路的圖。
第2圖為根據一些實施例之記憶體電路的圖。
第3圖為根據一些實施例的圖示讀取操作期間偏壓電壓的的圖形。
第4圖為根據一些實施例之記憶體電路的圖。
第5圖為根據一些實施例之記憶體電路的圖。
第6圖為根據一些實施例之記憶體電路的圖。
第7圖為根據一些實施例的執行讀取操作之方法的流程圖。
以下揭示內容提供用於實施所提供標的物之不同特徵的許多不同實施例或實例。下文描述元件、值、操作、材料、配置或類似者之特定實例以簡化本案的一實施例。當然，此等元件、值、操作、材料、配置或類似者僅為實 例且並非意欲為限制性的。其他元件、值、操作、材料、配置或類似者被預期到。舉例而言，在以下描述中，第一特徵於第二特徵上方或上的形成可包括第一及第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵及第二特徵可不直接接觸的實施例。此外，本案在各種實例中可重複參考數字及/或字母。此重複係出於簡單及清楚之目的，且本身並不指明所論述之各種實施例及/或組態之間的關係。
另外，空間相對術語，諸如「......下面」、「下方」、「下部」、「......上方」、「上部」及類似者本文中可出於易於描述而使用以描述如諸圖中圖示的一個元素或特徵與另一(些)元素或特徵之關係。空間相對術語意欲涵蓋裝置的使用或操作中之除了諸圖中描繪之定向外的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中使用之空間相對描述詞可同樣經因此解譯。
在一些實施例中，記憶體電路使用反饋組態來產生偏壓電壓，藉此負載經減小，且讀取操作之速度相較於其他方法被增大。記憶體電路包括具有基於電阻之記憶體裝置及複製電阻性裝置的電流路徑，該複製電阻性裝置模擬電流路徑的包括基於電阻之記憶體裝置之至少一部分的電阻特性。在一些實施例中，本端緩衝器電路經提供以產生偏壓電壓，該偏壓電壓由電壓箝位裝置使用以在讀取操作期間驅動一驅動電壓至電流路徑，且反饋藉由另一緩衝器電路提供，該緩衝器電路電路用以產生另一偏壓電壓，該 另一偏壓電壓提供至複製電阻裝置。在一些實施例中，偏壓電壓使用包括參考電流的反饋組態提供，該參考電流傳導通過複製電阻性裝置以產生參考電壓。
與並不包括此類反饋配置的方法相比較，偏壓電壓產生器的待機功率被減低，且可動態遞送之電荷的量增大，藉此減小電力消耗且增大記憶體電路的速度。
第1A圖及第1B圖為根據一些實施例之記憶體電路100的圖。第1A圖為頂部層級圖，該頂部層級圖包括耦接至電壓箝位裝置120之多個個例的偏壓電壓產生器110，該電壓箝位裝置串聯耦接於讀出放大器SA之對應個例與電流路徑111之間。第1B圖為電流路徑111、讀出放大器SA及電壓箝位裝置120的單一個例之圖，該電壓箝位裝置耦接至記憶體電路100中的偏壓電壓產生器110。
第1A圖描繪下文論述之偏壓電壓產生器110的細節，且第1B圖描繪包括基於電阻之記憶體裝置150之個例的電流路徑111之細節。
出於圖示之目的，第1B圖描繪耦接於導電接線L1與L2之間的每一基於電阻之記憶體裝置150。在一些實施例中，記憶體電路100為記憶體巨集之子集(圖中未示)，該記憶體巨集包括一或多個額外元件，例如至少一個控制或邏輯電路外加描繪於第1A圖及第1B圖中的基於電阻之記憶體裝置150的陣列。第1A圖亦描繪電源電壓/節點VDD，且第1A圖及第1B圖中的每一者亦描繪藉由 接地符號指明的電源參考電壓/節點，例如接地。
每一基於電阻之記憶體裝置150為能夠具有指示邏輯狀態之高電阻狀態(high resistance state；HRS)或低電阻狀態(low resistance state；LRS)的記憶體儲存裝置。在一些實施例中，每一基於電阻之記憶體裝置150包括耦接至其各別導電接線L1之端子152及耦接至其各別導電接線L2的端子153。基於電阻之記憶體裝置150包括一電阻性層(圖中未示)，該電阻性層例如基於亦被稱作導電路徑之一或多個細絲之各別不存在或存在能夠具有對應於HRS之大的絕緣性質或對應於LRS的大導電性性質。在操作中，細絲經形成，例如藉此基於各種機構，例如空位或有缺陷遷移或另一合適機構中的一或多者設定基於電阻之記憶體裝置150為LRS，且斷開，藉此基於加熱或者一或多個其他合適機構將基於電阻之記憶體裝置150重設為HRS。
基於電阻之記憶體裝置150包括選擇電晶體(圖中未示)，該選擇電晶體與電阻性層串行耦接且具有耦接至輸入端(圖中未示)的閘極；且藉此用以回應於啟用電壓將基於電阻之記憶體裝置150耦接至其各別導電接線對L1/L2。在一些實施例中，基於電阻之記憶體裝置150包括RRAM裝置、磁性穿隧接合面(magnetic tunnel junction；MTJ)裝置、相變記憶體(phase change memory；PCM)裝置，及/或類似者。在第1A圖及第1B圖之一些實施例中，每一基於電阻之記憶體裝置150包括 RRAM裝置。
在一些實施例中，基於電阻之記憶體裝置150在LRS中具有範圍為1千歐(kΩ)至4kΩ的電阻值，及/或在HRS中具有範圍為15kΩ至30kΩ的電阻值。其他電阻值/範圍係在本案的一實施例之範疇內。
基於電阻之記憶體裝置150藉此基於等於端子152處之電壓V1與端子153處之電壓V2之間的差的記憶體單元電壓V12可讀取，該記憶體單元電壓如藉由越過選擇電晶體之汲極-源極電壓的位準所減小。
記憶體電路100或包括記憶體電路100的記憶體巨集經組態，使得記憶體單元電壓V12在讀取操作中具有對應於偵測基於電阻之記憶體裝置150之LRS或HRS的讀取電壓位準。為了程式化基於電阻之記憶體裝置150，記憶體單元電壓V12設定為處於第一程式化電壓位準以設定基於電阻之記憶體裝置150處於LRS，且設定為處於第二程式化電壓位準以設定基於電阻之記憶體裝置150處於HRS。在一些實施例中，第一程式化電壓位準及第二程式化電壓位準中的每一者量值上高於讀取電壓位準。
在各種實施例中，第一寫入操作及第二寫入操作以及讀取操作中的每一者具有相同極性，或者第一寫入操作或第二寫入操作或讀取操作中的一者具有不同於第一寫入操作或第二寫入操作或讀取操作中之另外兩者之極性的極性。在第一寫入操作及第二寫入操作以及讀取操作中的每一者中，施加至基於電阻之記憶體裝置150的記憶體單元 電壓V12使得電流Id在藉由記憶體單元電壓之極性判定的方向上在端子152與153之間流動。
在讀取操作期間，記憶體單元電壓V12設定為處於讀取電壓位準，使得電流Id被產生。電流Id在基於電阻之記憶體裝置150處於HRS時具有第一電流位準，且當基於電阻之記憶體裝置150處於LRS時具有第二電流位準。因為HRS之電阻位準高於LRS之電阻位準，所以第一電流位準低於第二電流位準。每一讀出放大器SA用以偵測電流Id具有第一電流位準抑或第二電流位準，且因此偵測其對應基於電阻之記憶體裝置150處於HRS抑或LRS。
每一基於電阻之記憶體裝置150設置於電流路徑111中。電壓箝位裝置120用以產生驅動電壓VD且施加驅動電壓VD至電流路徑111以便產生電流Id。在第1A圖及第1B圖中，每一讀出放大器SA描繪為耦接至單一各別基於電阻之記憶體裝置150且單一對的導電接線L1、L2。此組態為經提供以簡化解釋的非限制性實例。在一些實施例中，每一讀出放大器SA及每一電壓箝位裝置120耦接至一組基於電阻之記憶體裝置150，其中該組中之每一基於電阻之記憶體裝置150耦接至不同對的導電接線。
兩個或兩個以上電路組件被視為基於一或多個直接電連接及/或一或多個間接電連接來耦接，該一或多個間接電連接包括兩個或兩個以上電路組件之間的一或多個邏輯裝置，例如反相器或邏輯閘。在一些實施例中，兩個或 兩個以上經耦接電路組件之間的電通信能夠藉由一或多個邏輯裝置進行修改，例如經反向或為可調節的。
如第1B圖中所繪示，每一電流路徑111耦接於對應電壓箝位裝置120與電力參考節點之間。電壓箝位裝置，例如電壓箝位裝置120為開關裝置，例如NMOS裝置，該開關裝置用以基於控制端子，例如閘極端處接收的電壓而限制導電路徑端子，例如源極端處的電壓。
電流路徑111包括路徑區段130及140、耦接於路徑區段130與140之間的導電接線L1及L2，及耦接於導電接線L1與L2之間的基於電阻之記憶體裝置150。在一些實施例中，路徑區段130為用以選擇導電接線L1的多工器。在此狀況下，路徑區段140為用以選擇導電接線L2的多工器。在其他實施例中，路徑區段130為用以選擇導電接線L2的多工器。在此狀況下，路徑區段140為用以選擇導電接線L1的多工器。
在操作中，當多個基於電阻之記憶體裝置150(耦接於其個別對的導電接線之間)耦接至讀出放大器SA中之每一者且電壓箝位裝置120中的每一者時，路徑區段130、140用以在各種基於電阻之記憶體裝置150中做出選擇(藉由在數對導電接線之間做出選擇)。當基於電阻之記憶體裝置150藉由路徑區段130、140選擇時，電流Id流動通過基於電阻之記憶體裝置150(且因此流動通過對應個別對的導電接線)，但並不流動至亦耦接至個別讀出放大器SA及電壓箝位裝置120的其他基於電阻之記憶體裝置 150(且其他對應對的導電接線)。
對於讀出放大器SA而言，為了偵測所選擇之基於電阻的記憶體裝置150在讀取操作中處於HRS抑或LRS，施加至電流路徑111的驅動電壓VD維持在適當驅動電壓位準。然而，電壓箝位裝置120之操作歸因於溫度變化的改變可導致驅動電壓位準的變化。
為了控制藉由電壓箝位裝置120產生的驅動電壓VD之驅動電壓位準，記憶體電路100包括耦接至每一電壓箝位裝置120的偏壓電壓產生器110。偏壓電壓產生器110用以產生且控制每一電壓箝位裝置120的偏壓電壓VGB。更具體而言，偏壓電壓產生器110用以維持藉由電壓箝位裝置120中的每一者產生之驅動電壓VD的驅動電壓位準於接近恆定電壓，而不管耦接於電壓箝位裝置120與電力參考節點之間的電阻，例如基於電阻性狀態。偏壓電壓產生器110用以調整偏壓電壓VGB的電壓位準以將驅動電壓VD維持於所要求的驅動電壓位準，以便對於讀出放大器SA而言偵測各別基於電阻之記憶體裝置150處於LRS抑或HRS。
偏壓電壓產生器110包括全域控制電路139及本端緩衝器144。在描繪於第1A圖中的實施例中，偏壓電壓產生器110包括三十二個本端緩衝器144，每一電壓箝位裝置120一個本端緩衝器。在其他實施例中，偏壓電壓產生器110包括多於三十二或少於三十二的本端緩衝器144。本端緩衝器144中之每一者用以產生偏壓電壓VGB， 該偏壓電壓在電壓箝位裝置120中的對應者處接收。在一些實施例中，本端緩衝器144並未由緩衝器141的元件加載，該些元件包括用以運用基於電阻之記憶體裝置150模擬電壓箝位裝置120及電流路徑111的電阻性行為之元件。藉由提供本端緩衝器144，偏壓電壓產生器110的大小可經減小，且藉此節省電力及區域。
在第1A圖及第1B圖中，電壓箝位裝置120中的每一者包括NMOS裝置。NMOS裝置之閘極用以自本端緩衝器144中之各別者接收偏壓電壓VGB，NMOS裝置的閘極耦接至各別本端緩衝器。NMOS裝置的汲極耦接至讀出放大器(sense amplifier；SA)中的各別者，而NMOS裝置的源極耦接至電流路徑111。NMOS裝置用以自電流路徑產生電流Id。
在第1A圖中，全域控制電路139用以產生偏壓電壓VG。在操作中，偏壓電壓VG藉由本端緩衝器144中的每一者接收，且本端緩衝器144中的每一者用以基於偏壓電壓VG調整偏壓電壓VGB。如下文所論述，全域控制電路139用以調整偏壓電壓VG的偏壓電壓位準，以便調整偏壓電壓VGB的偏壓電壓位準且如讀出放大器SA所要求維持驅動電壓VD的驅動電壓位準。藉由分離全域控制電路139與本端緩衝器144，全域控制電路139並不藉由電壓箝位裝置120及電流路徑111加載，且藉此相較於控制電路藉由電壓箝位裝置電路加載的方法能夠消耗較少電力且佔據較小面積。
全域控制電路139包括運算放大器143、緩衝器141及複製電路(replica circuit)145。複製電路145用以模擬電流路徑111之具有基於電阻之記憶體裝置150的至少一部分的電阻。複製電路145用以基於電流路徑111的電阻提供具有預定電阻值的路徑電阻。換言之，複製電路145用以隨著第一電流路徑111之操作條件(例如，溫度、物理、電壓條件)發生變化而模擬第一電流路徑111的電阻性行為。在各種實施例中，複製電路145包括多晶矽材料(多晶矽)、包括矽之化合物材料、半導體材料或化合物，或適合於模擬第一電流路徑111之電阻性行為的其他材料。在一些實施例中，預定電阻值係基於如下兩者：基於電阻之記憶體裝置，例如基於電阻之記憶體裝置150的電阻值，或者電流路徑111之包括基於電阻之記憶體裝置150的至少某部分。
在各種實施例中，預定電阻值對應於HRS或LRS中基於電阻之記憶體裝置的電阻值，高於HRS中基於電阻之記憶體裝置之電阻值的電阻值、低於LRS中基於電阻之記憶體裝置之電阻值的電阻值，或HRS且LRS中基於電阻之記憶體裝置之電阻值之間的電阻值。在一些實施例中，複製電路145用以模擬電壓箝位裝置120及整個電流路徑111的電阻性行為。
在各種實施例中，複製電路145用以具有預定電阻值，該預定電阻值等於基於電阻之記憶體裝置電阻值或自基於電阻之記憶體裝置電阻值導出的另一值，例如基於 電阻之記憶體裝置電阻值的倍數或小部分。
複製電路145並不接收藉由電壓箝位裝置120接收的偏壓電壓VGB。確切而言，緩衝器141用以產生偏壓電壓VGB’，且複製電路145用以自緩衝器141接收偏壓電壓VGB’。緩衝器141用以自運算放大器143接收偏壓電壓VG，且基於偏壓電壓VG調整偏壓電壓VGB’。
在操作中，運算放大器143及複製電路145用以模仿電流路徑111的電阻性行為，且確保驅動電壓VD維持於適當驅動電壓位準。運算放大器143用以產生偏壓電壓VG，且基於來自複製電路145的反饋調整偏壓電壓VG。更具體而言，複製電路145用以產生驅動電壓VRBL。複製電路145用以基於偏壓電壓VGB’調整驅動電壓VRBL。在操作中，因為複製電路145模擬電流路徑111之電阻性行為，所以驅動電壓VRBL之驅動電壓位準模擬驅動電壓VD的驅動電壓位準。
偏壓電壓產生器110用以基於參考電壓Vref與驅動電壓VRBL之間的一電壓差來調整偏壓電壓VG。在第1A圖中，運算放大器143具有用以接收參考電壓Vref的非反向輸入端NIT、用以接收驅動電壓VRBL的反向端子IT，及用以輸出偏壓電壓VG的輸出端子OT。參考電壓Vref設定為幾乎恆定的參考電壓位準。參考電壓Vref具有預定參考電壓位準，該預定參考電壓位準用以在操作中使得運算放大器143調整偏壓電壓VG，使得驅動電壓VD之驅動電壓位準將電流Id的電流位準維持於適當讀取 位準量值而不管電流路徑111之電阻性行為歸因於操作及環境變化的變化。
第2圖為根據一些實施例之記憶體電路100A的圖。
記憶體電路100A為記憶體電路100的一個實施例。記憶體電路100A中與記憶體電路100中之元件相同的元件在第2圖中運用與第1A圖及第1B圖中相同的元件編號標記，且為了簡潔並不再次描述。
記憶體電路100A包括偏壓電壓產生器110A，該偏壓電壓產生器包括全域控制電路139A及本端緩衝器144A。在此實施例中，單一緩衝器繪示為本端緩衝器144A。在一些實施例中，所有本端緩衝器144相同於本端緩衝器144A。在一些實施例中，其他本端緩衝器144具有不同於本端緩衝器144A的組態，諸如下文關於第4圖及第5圖所論述的組態。在一些實施例中，其他本端緩衝器144中之一或多者以與本端緩衝器144A相同的方式設置，而其他本端緩衝器144中的一或多個其他本端緩衝器以不同組態設置。
偏壓電壓產生器110A包括全域控制電路139A，該全域控制電路為繪示於第1A圖中之全域控制電路139的一個實施例。全域控制電路139A包括上文與緩衝器141A及複製電路145A一起描述的運算放大器143。緩衝器141A為上文關於第1A圖描述之緩衝器141的實施例，且複製電路145A為亦在上文關於第1A圖描述之複 製電路145的實施例。
在描繪於第2圖中之實施例中，偏壓電壓產生器110A包括耦接於運算放大器143之輸出端子OT與電源參考節點之間的電容性裝置C1。在一些實施例中，電容性裝置，例如電容性裝置C1包括電容器或經組態為電容器的NMOS或PMOS裝置。在操作中，電容性裝置C1起作用以例如藉由使雜訊自本端緩衝器144及/或144A解耦而使偏壓電壓VG穩定。在一些實施例中，偏壓電壓產生器110A的確包括電容性裝置C1。
本端緩衝器144A包括電流源200及在源極隨耦器組態中耦接至電流源200的NMOS裝置202。在此實施例中，NMOS裝置202的汲極用以接收電源電壓VDD，NMOS裝置202的閘極用以自運算放大器143之輸出端子OT接收偏壓電壓VG，且NMOS裝置202的源極耦接至節點BN1。節點BN1耦接至電壓箝位裝置120的閘極及電流源200的陽極。電流源200之陰極耦接至電源參考節點。因此，NMOS裝置202經組態而在三極區中操作。電流源200用以產生電流IB1。NMOS裝置202用以自NMOS裝置202的源極在節點BN1處產生偏壓電壓VGB。因此，NMOS裝置202用以在操作中傳導電流源200的電流IB1，且藉此調整偏壓電壓VGB的偏壓電壓位準，使得經傳導之電流與藉由電流源200產生的電流IB1匹配。NMOS裝置202藉此用以根據偏壓電壓VG之偏壓電壓位準的改變來調整偏壓電壓VGB的偏壓電壓位準，以便確保 如藉由電流源200所產生的電流IB1被傳導。本端緩衝器144A之優勢為，NMOS裝置202在閘極處汲取極小電流且向電壓箝位裝置120呈現低阻抗。
電流源200經組態而以啟動狀態及待機狀態操作。在啟動狀態下，本端緩衝器144A正主動地操作以執行讀取操作。在待機狀態下，本端緩衝器144A接通但並非主動地操作以執行讀取操作。因此，電流源200用以在啟動狀態下產生具有第一電流位準的電流IB1，且在待機狀態下產生具有第二電流位準的電流IB1，第一電流位準相較於第二電流位準具有較高量值。
在一些實施例中，電流源200用以產生具有第一電流位準的電流IB1，該第一電流位準範圍為100微安(μA)至10毫安(mA)。在一些實施例中，電流源200用以產生具有第一電流位準的電流IB1，該第一電流位準範圍為900μA至1.1mA，例如1mA或接1mA近。其他第一電流位準/範圍係在本案的一實施例之範疇內。
在一些實施例中，電流源200用以產生具有第二電流位準的電流IB1，該第二電流位準範圍為1μA至100μA。在一些實施例中，電流源200用以產生具有第二電流位準的電流IB1，該第二電流位準範圍為8μA至12μA，例如10μA或接近10μA。其他第二電流位準/範圍係在本案的一實施例之範疇內。
緩衝器141A包括電流源204及在源極隨耦器組態中耦接至電流源204的NMOS裝置206。在此實施例 中，NMOS裝置206的汲極用以接收電源電壓VDD，NMOS裝置206的閘極用以自運算放大器143之輸出端子OT接收偏壓電壓VG，且NMOS裝置206的源極耦接至節點BN2。節點BN2耦接至複製電路145A中之電壓箝位裝置120R的閘極且耦接至電流源204的陽極。電流源204之陰極耦接至電源參考節點。因此，NMOS裝置206經組態而在三極區中操作。電流源204用以產生電流IB2。NMOS裝置206用以自NMOS裝置206的源極在節點BN2處產生偏壓電壓VGB’。因此，NMOS裝置206用以在操作中傳導電流源204的電流IB2，且藉此調整偏壓電壓VGB’之偏壓電壓位準，使得經傳導之電流與藉由電流源204產生的電流IB2匹配。NMOS裝置206藉此用以根據偏壓電壓VG之偏壓電壓位準的改變來調整偏壓電壓VGB’的偏壓電壓位準，以便確保如藉由電流源204所產生的電流IB2被傳導。緩衝器141A之優勢為，NMOS裝置206在閘極處汲取極小電流且向電壓箝位裝置120R呈現低阻抗。
在此實施例中，當電流源200處於待機模式時，電流IB2之電流位準大約等於電流IB1的第二電流位準。在操作中，本端緩衝器141A亦維持反饋以在待機狀態期間藉由本端緩衝器144A產生偏壓電壓VGB，藉此相較於其他方法在待機狀態期間顯著地減小藉由記憶體電路100A消耗的電力的量。此外，本端緩衝器144A能夠將電荷之動態改變遞送至其各別電壓箝位裝置120的閘極， 且藉此在擾亂或轉變期間使偏壓電壓VGB穩定。
複製電路145A用以模擬電壓箝位裝置120及電流路徑111的電阻性行為。複製電路145A包括電壓箝位裝置120R、複製路徑區段130R、複製基於電阻之記憶體裝置150R，及複製路徑區段140R。電壓箝位裝置120R用以模擬電壓箝位裝置120的操作，複製路徑區段130R用以模擬路徑區段130的電阻性行為，複製基於電阻之記憶體裝置150R用以模擬基於電阻之記憶體裝置150的電阻性行為，且複製路徑區段140R用以模擬路徑區段140的電阻性行為。複製路徑區段130R、複製基於電阻之記憶體裝置150R及複製路徑區段140R構成複製電流路徑111R。複製電流路徑111R藉此用以模擬電流路徑111的電阻性行為。
在此實施例中，電壓箝位裝置120R為NMOS裝置，該NMOS裝置具有用以接收電源供應電壓VDD的汲極、用以自節點BN2接收偏壓電壓VGB’的閘極，及耦接至反饋節點FBN的源極。電壓箝位裝置120R用以自源極產生驅動電壓VRBL，使得在操作中驅動電壓VRBL在反饋節點FBN處施加至複製電流路徑111R，藉此產生複製電流IR，該複製電流傳播通過複製電流路徑111R。複製路徑區段130R包括經串行耦接以模擬路徑區段130中之一者之電阻的三個FET，該些路徑區段在一些實施例中為多工器。複製路徑區段140R包括經串行耦接以模擬路徑區段140中之一者之電阻的兩個FET，該些路徑區段在一 些實施例中為多工器。
複製基於電阻之記憶體裝置150R包括複製選擇電晶體151R及複製電阻性裝置RP1。複製選擇電晶體151R用以模擬基於電阻之記憶體裝置150中的選擇電晶體之電阻性行為。在一些實施例中，電晶體151R具有與基於電阻之記憶體裝置150的選擇電晶體之彼等尺寸匹配的尺寸，使得對於藉由複製電流IR之電流位準及放大器143之輸出電壓界定的給定電晶體偏壓，電晶體151R具有等於基於電阻之記憶體裝置150中選擇電晶體之汲極-源極電壓之值的電壓降，該選擇電晶體具有相同電晶體偏壓。在各種實施例中，電晶體151R具有與選擇電晶體之尺寸相關的尺寸，使得對於給定電晶體偏壓，電晶體151產生電壓降，該電壓降具有自汲極-源極電壓值導出的一值，例如汲極-源極電壓值的倍數或小部分。
電阻性裝置RP1為用以提供路徑電阻的一或多個導電區段。一或多個導電區段具有尺寸，該些尺寸用以提供具有預定電阻值的路徑電阻。在各種實施例中，一或多個導電區段包括多晶體矽材料(多晶矽)、包括矽的化合物材料、半導體材料或化合物，或適合於具有預定電阻值的其他材料。在一些實施例中，預定電阻值係基於基於電阻之記憶體裝置，例如基於電阻之記憶體裝置150的電阻值。
在各種實施例中，預定電阻值對應於HRS中或LRS中基於電阻之記憶體裝置150的電阻值。在一些實施 例中，電阻值高於HRS中基於電阻之記憶體裝置150之電阻值、電阻值低於LRS中基於電阻之記憶體裝置150之電阻值，或電阻值在HRS且LRS中基於電阻之記憶體裝置150之電阻值之間。
在各種實施例中，電阻性裝置RP1用以具有預定電阻值，該預定電阻值等於基於電阻之記憶體裝置150的電阻值或等於自基於電阻之記憶體裝置150的電阻值導出的另一值，例如，基於電阻之記憶體裝置150之電阻值的倍數或小部分。在一些實施例中，除基於電阻之記憶體裝置150的電阻值外，電阻性裝置RP1之預定電阻值包括一對導電接線L1、L2之適當部分的電阻值。因此，在此等實施例中，預定電阻值根據基於電阻之記憶體裝置150的電阻值加上一對導電接線L1、L2之適當部分的電阻值來設定。
在一些實施例中，電阻性裝置RP1用以具有範圍為1kΩ至50kΩ的預定電阻值。在一些實施例中，電阻性裝置RP1用以具有範圍為2kΩ至5kΩ的預定電阻值。其他預定電阻值/範圍係在本案的一實施例之範疇內。
在操作中，驅動電壓VRBL之驅動電壓位準藉此施加至複製電流路徑111R，該複製電流路徑模擬電流路徑111中之一者的電阻性行為，該些模擬電流路徑包括基於電阻之記憶體裝置150的個例。驅動電壓VRBL反饋回至運算放大器143的反向端子IT，且運算放大器143用以調整偏壓電壓VG的偏壓電壓位準，直至驅動電壓 VRBL之驅動電壓位準及參考電壓Vref的參考電壓位準大體相等。在複製電壓箝位裝置120R之閘極處接收到的偏壓電壓VGB’之偏壓電壓位準藉此藉由緩衝器141A調整。回應地，本端緩衝器144A用以提供在電壓箝位裝置120之閘極處接收的偏壓電壓VGB之偏壓電壓位準的對應調整。因此，電壓箝位裝置120用以回應於偏壓電壓VGB之偏壓電壓位準的對應調整而調整驅動電壓VD的驅動電壓位準。以此方式，驅動電壓VD的驅動電壓位準根據參考電壓Vref之參考電壓位準維持於適當電壓位準。
在一些實施例中，複製電路145A用以產生具有電流位準的複製電流IR，該電流位準對應於在如上文所論述之待機狀態下藉由電流源200產生的第二電流位準。在一些實施例中，電流源204用以產生具有電流位準的電流IB2，該電流位準對應於在待機狀態下藉由電流源200產生的第二電流位準。在一些實施例中，運算放大器143用以汲取與待機狀態下藉由電流源200產生的第二電流位準相同之數量級的電流。
記憶體電路100A藉此用以基於一方法來具有小於記憶體電路之電流的總待機電流，該方法並不包括運算放大器143、緩衝器141A、複製電路145A及本端緩衝器144及/或144A的個例。
在非限制性實例中，在待機狀態下，運算放大器143汲取40μA，緩衝器141A汲取10μA，複製電路145A汲取10μA，且本端緩衝器144及/或144A之32 個個例中的每一者汲取10μA，使得記憶體電路100A之偏壓電壓產生器110A在待機狀態下汲取總計380μA。其他電流位準/範圍係在本案的一實施例之範疇內。
第3圖為根據一些實施例的圖示讀取操作期間偏壓電壓VGB的圖。
第3圖描繪藉由繪示於第2圖中之記憶體電路100A之偏壓電壓產生器110A產生的偏壓電壓VGB之個例隨時間經繪製的非限制性實例。控制信號C1用以在時間t1在低電壓狀態與高電壓狀態之間切換，從而對應於記憶體電路100A自斷開狀態切換至待機狀態。在時間t2，控制信號C2自低電壓狀態切換至高電壓狀態，從而對應於記憶體電路100A自待機狀態切換至啟動狀態，在該時間期間，記憶體電路100A執行讀取操作。在時間t3，讀取操作結束，控制信號C2自高電壓狀態切換至低電壓狀態，且記憶體電路100A自啟動狀態切換回至待機狀態。
在第3圖之非限制性實例中，偏壓電壓VGB具有大約300毫伏(mV)的初始電壓位準歷時時間t1至時間t2之前的時段。在時間t2與t3之間，偏壓電壓VGB在讀取操作期間顯現大約30mV之電壓降，繼之以返回至大約300mV的初始電壓位準，與其他方法的效能位準相當的效能位準，在該些其他方法中，偏壓電壓在不使用運算放大器143、緩衝器141A、複製電路145A及本端緩衝器144及/或144A的個例情況下產生。其他初始電壓位準及/或電壓降位準係在本案的一實施例之範疇內。
第4圖為根據一些實施例之記憶體電路100B的圖。
記憶體電路100B為記憶體電路100的一個實施例。記憶體電路100B中與記憶體電路100A及記憶體裝置100中之元件相同的元件在第4圖中運用與第1A圖至第2圖相同的元件編號標記，且為了簡潔並不再次描述。
記憶體電路100B包括偏壓電壓產生器110B，該偏壓電壓產生器包括全域控制電路139A及本端緩衝器144B。在此實施例中，僅緩衝器1繪示為本端緩衝器144B。在一些實施例中，所有本端緩衝器144相同於本端緩衝器144B。在一些實施例中，其他本端緩衝器144具有不同於本端緩衝器144B的組態，諸如上文所論述之本端緩衝器144A及/或本文中關於第2圖、第3圖及第5圖所論述的組態。在一些實施例中，其他本端緩衝器144中之一或多者以與本端緩衝器144B相同的方式設置，而其他本端緩衝器144中的一或多個其他本端緩衝器以不同組態設置。
本端緩衝器144B包括電流源400及在源極隨耦器組態中耦接至電流源400的NMOS裝置402。在此實施例中，NMOS裝置402的汲極用以接收電源電壓VDD，NMOS裝置402的閘極用以自運算放大器143之輸出端子OT接收偏壓電壓VG，且NMOS裝置402的源極耦接至節點BN1。節點BN1耦接至電壓箝位裝置120的閘極及電流源400的陽極。電流源400之陰極耦接至電源參考 節點。因此，NMOS裝置402經組態而在三極區中操作。電流源400用以產生電流IB1。在此實施例中，電流源400用以在待機狀態及啟動狀態兩者中產生處於第二電流位準的電流IB1。因此，不同於上文關於第2圖所論述的電流源200，取決於記憶體電路100B係處於待機狀態抑或處於啟動狀態，電流源400並不以兩個不同電流位準操作。
本端緩衝器144B亦包括電流源404及NMOS裝置406。電流源404及NMOS裝置406用以在待機狀態下停用且在啟動狀態下啟用。NMOS裝置406具有用以接收偏壓電壓VG的閘極。節點408用以接收電源供應電壓VDD。開關410耦接於節點408與NMOS裝置406的汲極之間。開關410經組態而在待機狀態下斷開，且在啟動狀態下閉合。因此，在啟動狀態下，NMOS裝置406在NMOS裝置406的汲極處接收電源供應電壓VDD。在待機狀態下，NMOS裝置406並不在汲極處接收電源供應電壓VDD，且因此為非活動的。NMOS裝置的源極耦接至節點BN3。節點BN3耦接至節點BN1且耦接至電壓箝位裝置120的閘極。開關412耦接於節點BN3與電流源404的陽極之間。開關412經組態而在待機狀態下斷開，且在啟動狀態下閉合。因此，電流源404在啟動狀態下啟用，且在待機狀態下停用。當電流源404經啟用時，電流源404用以產生具有第三電流位準的電流IB3。在一些實施例中，上文關於第2圖論述的第一電流位準大約等於第 二電流位準加上第三電流位準。因此，當本端緩衝器144B在讀取操作期間處於啟動狀態時，電流源400及電流源404用以產生具有第一電流位準的總電流。當處於待機狀態時，電流源404為不活動的，且因此電流IB3並未產生，且總電流等於具有第二電流位準的電流IB1。
在待機狀態下，節點BN1處之NMOS裝置402用以自NMOS裝置402的源極產生偏壓電壓VGB。因此，NMOS裝置402用以在操作中傳導電流源400的電流IB1，且因此NMOS裝置402用以調整偏壓電壓VGB的偏壓電壓位準，使得經傳導之電流與藉由電流源400產生的電流IB1匹配。NMOS裝置402藉此用以根據偏壓電壓VG之偏壓電壓位準的改變來調整偏壓電壓VGB的偏壓電壓位準，以便確保如藉由電流源400所產生的電流IB1經傳導。NMOS裝置406在待機狀態下為非活動的，且因此並不有助於調節偏壓電壓VG或顯著有益於電力消耗。
在啟動狀態下，NMOS裝置406經啟用。節點BN1處之NMOS裝置402及節點BN3處的NMOS裝置406用以一起自NMOS裝置402的源極且NMOS裝置406的源極產生偏壓電壓VGB。因此，NMOS裝置402及NMOS裝置406用以在操作中傳導電流，該電流等於電流源400之電流IB1與電流源404之電流IB3的總和。NMOS裝置402及NMOS裝置406藉此用以調整偏壓電壓VGB的偏壓電壓位準，使得經傳導電流與藉由各別電流 源400及404產生的電流IB1+IB3匹配。NMOS裝置402及406藉此用以根據偏壓電壓VG之偏壓電壓位準的改變來調整偏壓電壓VGB的偏壓電壓位準，以便確保如藉由電流源400及電流源404所產生的電流IB1+IB3經傳導。包括NMOS裝置402及NMOS裝置406的本端緩衝器144B藉此用以提供遞送電荷的動態電流，該本端緩衝器可快速處置啟動狀態下對偏壓電壓VGB的調整，且在待機狀態下以低的電流及電力位準操作。
第5圖為根據一些實施例之記憶體電路100C的圖。
記憶體電路100C為記憶體電路100的一個實施例。記憶體電路100C中與記憶體電路100中之元件相同的元件在第5圖中運用與第1A圖及第1B圖相同的元件編號標記，且為了簡潔並不再次描述。
記憶體電路100C包括偏壓電壓產生器110C，該偏壓電壓產生器包括全域控制電路139B及本端緩衝器144C。在此實施例中，僅緩衝器1繪示為本端緩衝器144C。在一些實施例中，所有本端緩衝器144相同於本端緩衝器144C。在其他實施例中，其他本端緩衝器144具有不同於本端緩衝器144C的組態，諸如以上本端緩衝器144A及/或上文針對第2圖及第4圖所解釋的組態。在又其他實施例中，其他本端緩衝器144中之一或多者以與本端緩衝器144C相同的方式設置，而其他本端緩衝器144中的一或多個其他本端緩衝器以不同組態設置。
本端緩衝器144C包括電流源500及在源極隨耦器組態中耦接至電流源500的PMOS裝置502。在此實施例中，PMOS裝置502的汲極用以接收電源參考電壓，PMOS裝置502的閘極用以自運算放大器143之輸出端子OT接收偏壓電壓VG，且PMOS裝置502的源極耦接至節點BN1。節點BN1耦接至電壓箝位裝置120的閘極及電流源500的陰極。電流源500的陽極用以接收供電電源電壓VDD。因此，PMOS裝置502用以在三極區中操作。在此實施例中，電流源500用以在待機狀態中及啟動狀態兩者中產生處於第二電流位準的電流IB1。因此，不同於第2圖中的電流源200，取決於記憶體電路100C係處於待機狀態抑或處於啟動狀態，電流源500並不以兩個不同電流位準操作。
本端緩衝器144C亦包括電流源504及PMOS裝置506。電流源504及PMOS裝置506用以在待機狀態下停用且在啟動狀態下啟用。PMOS裝置506具有用以接收偏壓電壓VG的閘極。PMOS裝置506的汲極用以接收電源參考電壓。開關512耦接於電源參考節點與PMOS裝置506的汲極之間。開關512用以在待機狀態下斷開，且在啟動狀態下閉合。因此，在啟動狀態下，PMOS裝置506在PMOS裝置506的汲極處接收電源參考電壓。在待機狀態下，PMOS裝置506並不在汲極處接收電源參考電壓VDD，且因此為非活動的。PMOS裝置506的源極耦接至節點BN3。節點BN3耦接至節點BN1且耦接至電 壓箝位裝置120的閘極。節點508用以接收供電電源電壓VDD。開關510耦接於節點508與電流源504的陽極之間。電流源504的陰極耦接至節點BN3。PMOS裝置506的源極亦耦接至節點BN3。開關510用以在待機狀態下斷開，且在啟動狀態下閉合。因此，電流源504在啟動狀態下啟用，且在待機狀態下停用。當電流源504經啟用時，電流源504用以產生具有第三電流位準的電流IB3。在一些實施例中，上文關於第2圖論述之第一電流位準係處於或大約等於第二電流位準加上第三電流位準。因此，當本端緩衝器144C在讀取操作期間處於啟動狀態時，電流源500及電流源504經組態而產生具有第一電流位準的總電流。當處於待機狀態時，電流源504為非活動的，且因此電流IB3並未產生，且總電流等於具有第二電流位準的電流IB1。
在待機狀態期間，節點BN1處之NMOS裝置502用以自PMOS裝置502的源極產生偏壓電壓VGB。因此，PMOS裝置402用以在操作中傳導電流源500的電流IB1，且因此PMOS裝置502用以調整偏壓電壓VGB的偏壓電壓位準，使得經傳導之電流與藉由電流源產生的電流IB1匹配。因此，PMOS裝置502用以根據偏壓電壓VG之偏壓電壓位準的改變來調整偏壓電壓VGB的偏壓電壓位準，以便確保如藉由電流源500所產生的電流IB1經傳導。PMOS裝置506在待機狀態下為非活動的，且因此並不有助於調節偏壓電壓VG或顯著有益於電力消耗。
在啟動狀態下，PMOS裝置506經啟用。節點BN1處之PMOS裝置502及節點BN3處的PMOS裝置506用以一起自PMOS裝置502的源極且PMOS裝置506的源極產生偏壓電壓VGB。因此，PMOS裝置502及PMOS裝置506用以在操作中傳導電流，該電流等於電流源500之電流IB1與電流源504之電流IB3的總和。PMOS裝置502及PMOS裝置506藉此用以調整偏壓電壓VGB的偏壓電壓位準，使得經傳導電流與藉由各別電流源500及504產生的電流IB1+IB3經匹配。PMOS裝置502及506藉此用以根據偏壓電壓VG之偏壓電壓位準的改變來調整偏壓電壓VGB的偏壓電壓位準，以便確保如藉由電流源500及電流源504所產生的電流IB1+IB3經傳導。包括PMOS裝置502及PMOS裝置506的本端緩衝器144C藉此用以提供遞送電荷之動態電流，該動態電流在啟動狀態下可快速地處置對偏壓電壓VGB的調整且在待機狀態下以較低電流及電力位準操作。
全域控制電路139B為繪示於第1A圖中之全域控制電路139的一個實施例。全域控制電路139B包括上文關於第1A圖及第2圖論述的運算放大器143及複製電路145A，且亦包括緩衝器141B。
緩衝器141B包括電流源514及在源極隨耦器組態中耦接至電流源514的PMOS裝置516。在此實施例中，PMOS裝置516的汲極耦接至電源參考節點，PMOS裝置516的閘極用以自運算放大器143之輸出端子OT接 收偏壓電壓VG，且PMOS裝置516的源極耦接至節點BN2。節點BN2耦接至複製電路145A中之電壓箝位裝置120R的閘極且耦接至電流源514的陰極。電流源514的陽極用以接收電源電壓VDD。因此，PMOS裝置516經組態而在三極區中操作。電流源514用以產生電流IB2。節點BN2處之PMOS裝置516用以自PMOS裝置516的源極產生偏壓電壓VGB’。因此，PMOS裝置516組態以在操作中傳導電流源514的電流IB2，且藉此調整偏壓電壓VGB’的偏壓電壓位準，使得經傳導之電流與藉由電流源514產生的電流IB2匹配。PMOS裝置516藉此用以根據偏壓電壓VG之偏壓電壓位準的改變來調整偏壓電壓VGB’的偏壓電壓位準，以便確保如藉由電流源514所產生的電流IB2經傳導。緩衝器141B之優勢為，PMOS裝置516在閘極處汲取極小電流且向電壓箝位裝置120R呈現低阻抗。緩衝器141B亦維持反饋以在待機狀態期間藉由本端緩衝器144C產生偏壓電壓VGB，藉此相較於其他方法在待機狀態期間顯著地減小藉由記憶體電路100C消耗的電力的量。
第6圖為根據一些實施例之記憶體電路600的圖。
記憶體電路600包括參考級602、電壓讀出級604、增益級606、緩衝器608、電壓箝位裝置610及電流路徑612。如下文所論述，參考級602、電壓讀出級604、增益級606及緩衝器608一起對應於偏壓電壓產生器，該 偏壓電壓產生器用以產生上文關於第1A圖至第5圖論述的偏壓電壓VGB。
電流路徑612中之每一者包括多工開關613及基於電阻之記憶體裝置614。多工開關613串行耦接於電壓箝位裝置610中之對應者與基於電阻的記憶體裝置614之間。多工開關613中之每一者用以在對應電流路徑612經選擇時閉合，且在對應電流路徑612並未經選擇時斷開。基於電阻之記憶體裝置614中的每一者包括選擇電晶體616，該選擇電晶體與可變電阻裝置618串行耦接且具有耦接至輸入端(圖中未示)的閘極；且藉此用以回應於啟用電壓將基於電阻之記憶體裝置614耦接至對應導電接線(未標記)。在一些實施例中，可變電阻裝置618中的每一者包括RRAM裝置、MTJ裝置、PCM裝置或類似者。
在此實施例中，電壓箝位裝置610中之每一者為NMOS裝置，該NMOS裝置具有耦接至讀出放大器(圖中未示)的汲極、耦接至電流路徑612中之對應者的源極，及耦接至節點NTS的閘極，該節點NTS用以具有偏壓電壓VGB。在操作中，當給定選擇電晶體616接通且選擇電晶體616閉合時，偏壓電壓VGB使得電壓箝位裝置610施加驅動電壓Vmtj至對應電流路徑612，藉此產生讀取電流Imtj。
參考級602用以產生參考電壓VGB_ref。在此實施例中，參考級602包括電流源620、NMOS裝置M1、電阻性裝置622及電容性裝置626。電流源620用以在電 流源620之陽極處接收電源電壓VDD，且電流源620的陰極耦接至NMOS裝置M1的汲極。電流源620用以產生具有電流位準Iref的電流624。NMOS裝置M1的汲極耦接至NMOS裝置M1的閘極。電阻性裝置622耦接於NMOS裝置M1之源極與電源參考節點之間。電容性裝置626耦接於NMOS裝置M1之閘極與電源參考節點之間。電阻性裝置622具有為Rref的電阻，該電阻用以以上文關於複製電阻性裝置RP1及第2圖論述的方式複製電流路徑612的電阻。NMOS裝置M1具有通道大小1X，使得NMOS裝置M1的電壓Vgs(未標記)為通道大小1X及電流位準Iref的函數。
參考級602藉此用以在操作中產生參考電壓VGB_ref，該參考電壓具有等於NMOS裝置M1之電壓Vgs加上越過電阻性裝置622之電壓的電壓位準，前述兩者基於電流位準Iref產生。在一些實施例中，電流位準Iref對應於可變電阻裝置618的預定啟用電流。
電壓讀出級604用以回應於偏壓電壓VGB在節點NRS上產生電壓Vs。電壓讀出級604包括NMOS裝置M3及電阻性裝置628。NMOS裝置M3的汲極及閘極皆耦接至節點NTS，且藉此耦接至彼此且用以接收偏壓電壓VGB。NMOS裝置M3的源極耦接至節點NSS。電阻性裝置628耦接於節點NSS與電源參考節點之間。電阻性裝置628具有電阻Rref/n，且NMOS裝置M3具有通道大小n*X，n為大於或等於一的正數。
NMOS裝置M3及電阻性裝置628藉此配置為分壓器，該分壓器用以在操作中藉由在節點NTS上分割偏壓電壓VGB來產生節點NRS上的電壓Vs。電壓Vs基於NMOS裝置M3之電壓Vgs(未標記)與越過電阻性裝置628之電壓的比率具有一電壓位準。比率的值係基於通道大小n*X且電阻Rref/n，且藉此對於數字n的變化值大體上恆定。隨著數字n增大，電壓讀出級604之回應時間減小且待機電流增大。
在一些實施例中，數字n具有範圍為一至八的值。在一些實施例中，數字n具有範圍為二至六，例如四的值。數字n的其他值/範圍係在本案的一實施例之範疇內。
增益級606用以基於在節點NSS上接收到之電壓Vs放大參考電壓VGB_ref與偏壓電壓VGB之間的偏移，該節點NSS耦接至電壓讀出級604。增益級606包括電流源630、NMOS裝置M2及電阻性裝置632。電流源630的陽極用以接收電源電壓VDD，且電流源630之陰極耦接至節點NDS。NMOS裝置M2的汲極耦接至節點NDS，NMOS裝置M2的源極耦接至節點NSS，且NMOS裝置M2的閘極耦接至參考級602之NMOS裝置M1的閘極。電阻性裝置632耦接於節點NSS與電源參考節點之間。
電流源630用以產生具有電流位準m*Iref的電流634，電阻性裝置632具有電阻Rref/m，且NMOS裝置M2具有通道大小m*X，m為大於或等於一的正數。
增益級606藉此配置為共同閘極放大器，該共同閘極放大器用以在操作中回應於以下兩者在節點NDS上產生偏壓電壓Vb：在NMOS裝置M2之閘極處接收到的參考電壓VGB_ref，及節點NSS上接收到的電壓Vs。增益級606的增益藉此用以具有對於數字m的變化值大體上恆定的值。隨著數字m增大，增益級606之回應時間減小且待機電流增大。
在一些實施例中，數字m具有範圍為一至八的值。在一些實施例中，數字m具有範圍為二至六，例如四的值。數字m的其他值/範圍係在本案的一實施例之範疇內。
緩衝器608用以基於在節點NDS上接收到的偏壓電壓Vb來在節點NTS上產生偏壓電壓VGB。在此實施例中，緩衝器608包括PMOS裝置Mp。PMOS裝置Mp具有用以接收電源電壓VDD的汲極、耦接至節點NDS的閘極，及耦接至節點NTS的源極。
緩衝器608藉此配置為共同源極放大器，該共同源極放大器用以在操作中在節點NTS上產生具有電壓位準的偏壓電壓VGB，該電壓位準藉由由參考級602產生之參考電壓VGB_ref的相對電壓位準及藉由增益級606回應於藉由電壓讀出級604產生的電壓Vs產生的偏壓電壓Vb控制。
記憶體電路600藉此包括參考級602、電壓讀出級604、增益級606，及具有反饋配置的緩衝器608，該反饋配置用以產生偏壓電壓VGB。用以產生偏壓電壓 VGB的總電流為以下各者的總和：藉由電流源620產生的電流624、藉由電流源630產生的電流634，及藉由PMOS裝置Mp控制的電流Ivgb。
在待機狀態及啟動狀態兩者中，電流624具有預定電流位準Iref，且電流634具有預定電流位準m*Iref。在待機狀態下，電流Ivgb具有藉由偏壓電壓VGB之電壓位準以及PMOS裝置Mp及電阻性裝置628的組態控制之電流位準。在啟動狀態中，選擇活動使得電流Ivgb具有一或多個高的瞬變電流位準，該些電流位準藉由經由電壓箝位裝置610至電流路徑612的電容性耦接觸發。基於記憶體電路600之反饋管理，PMOS裝置Mp用以供應電流Ivgb，該電流Ivgb在待機狀態下具有低電流位準且在啟動狀態下具有一或多個高電流位準。
相較於其他方法，記憶體電路600藉此能夠使用減低之待機電力產生偏壓電壓VGB且具有能夠動態地遞送的增大量的電荷，使得電力消耗被減小且記憶體電路速度增大。
第7圖為根據一些實施例的執行讀取操作之方法700的流程圖。方法700可與記憶體電路，例如以下各者一起使用：上文關於第1A圖及第1B圖論述的記憶體電路100、上文關於第2圖論述的記憶體電路100A、上文關於第4圖論述的記憶體電路100B、上文關於第5圖論述的記憶體電路100C，或上文關於第6圖論述的記憶體電路600。
方法700之操作描繪於第7圖中的序列僅出於圖示目的；方法700之操作能夠以不同於描繪於第7圖中之序列的序列執行。在一些實施例中，除了描繪於第7圖中之操作外的操作在描繪於第7圖中之操作之前、之間、期間及/或之後執行。在一些實施例中，方法700之操作為操作記憶體巨集之方法的操作子集。
在操作702處，第一偏壓電壓基於參考電壓及反饋電壓來產生。在一些實施例中，基於參考電壓及反饋電壓產生第一偏壓電壓包括基於如上文關於第1A圖、第2圖、第4圖及第5圖論述的參考電壓Vref及驅動電壓VRBL產生偏壓電壓VG。
在一些實施例中，基於反饋電壓產生第一偏壓電壓包括使用第一電壓箝位裝置來基於第一偏壓電壓產生反饋電壓。在一些實施例中，使用第一電壓箝位裝置來基於第一偏壓電壓產生反饋電壓包括使用電壓箝位裝置120R來基於如上文關於第2圖、第4圖及第5圖所論述的偏壓電壓VG來產生驅動電壓VRBL。
在一些實施例中，使用第一電壓箝位裝置來產生反饋電壓包括施加反饋電壓至複製電路。在一些實施例中，施加反饋電壓至複製電路包括施加驅動電壓VRBL至如上文關於第2圖、第4圖及第5圖所論述的複製電路145A。
在一些實施例中，使用第一電壓箝位裝置來基於第一偏壓電壓產生反饋電壓包括使用第一緩衝器以產生藉由第一電壓箝位裝置產生第二偏壓電壓。在一些實施例中， 使用第一緩衝器來產生第二偏壓電壓包括使用緩衝器141、141A或141B來產生如上文關於第1A圖、第2圖、第4圖及第5圖論述的偏壓電壓VGB’。
在一些實施例中，基於參考電壓及反饋電壓產生第一偏壓電壓包括基於如上文關於第6圖論述的參考電壓VGB_ref及電壓Vs產生偏壓電壓Vb。
在一些實施例中，基於參考電壓及反饋電壓產生第一偏壓電壓包括基於參考電流產生參考電壓。在一些實施例中，基於參考電流產生參考電壓包括基於如上文關於第6圖論述之參考電流Iref產生參考電壓VGB_ref。
在一些實施例中，基於參考電流產生參考電壓包括運用複製電阻性裝置傳導參考電流。在一些實施例中，運用複製電阻性裝置傳導參考電流包括運用如上文關於第6圖論述之電阻性裝置622傳導參考電流Iref。
在操作704處，第一緩衝器用以自第一偏壓電壓產生第二偏壓電壓。在一些實施例中，產生第二偏壓電壓包括產生如上文關於第1A圖至第6圖論述的偏壓電壓VGB。
在一些實施例中，使用第一緩衝器來產生第二偏壓電壓包括使用本端緩衝器。在某實施例中，本端緩衝器為複數個本端緩衝器中的一個本端緩衝器，第二偏壓電壓為複數個第二偏壓電壓中的一個第二偏壓電壓，且使用第一緩衝器來產生第二偏壓電壓包括使用複數個本端緩衝器來產生複數個第二偏壓電壓。
在一些實施例中，使用第一緩衝器來產生第二偏壓電壓包括使用緩衝器144、144A、144B及/或144C中的一或多者來產生如上文關於第1A圖、第2圖、第4圖及第5圖論述的偏壓電壓VGB之一或多個個例。
在一些實施例中，使用第一緩衝器來自第一偏壓電壓產生第二偏壓電壓包括使用包括於反饋組態中的緩衝器。在一些實施例中，使用第一緩衝器來自第一偏壓電壓產生第二偏壓電壓包括使用緩衝器608來自電壓Vs產生偏壓電壓VGB，該電壓Vs藉由增益級606接收且用以產生如上文關於第6圖論述的電壓Vb。
在操作706處，第一驅動電壓運用本端電壓箝位裝置基於第二偏壓電壓來產生。在一些實施例中，運用本端電壓箝位裝置基於第二偏壓電壓產生第一驅動電壓包括運用電壓箝位裝置120基於如上文關於第1A圖至第2圖、第4圖及第5圖所論述的偏壓電壓VGB產生驅動電壓VD。
在一些實施例中，運用本端電壓箝位裝置基於第二偏壓電壓產生第一驅動電壓包括運用電壓箝位裝置610基於如上文關於第6圖所論述的偏壓電壓VGB產生驅動電壓Vmtj。
在操作708處，第一驅動電壓施加至包括基於電阻之記憶體裝置的電流路徑。在一些實施例中，施加第一驅動電壓至包括基於電阻之記憶體裝置的電流路徑包括使電流路徑包括RRAM裝置或MTJ裝置。
在一些實施例中，施加第一驅動電壓至包括基於電阻之記憶體裝置的電流路徑包括施加驅動電壓VD至電流路徑111，該電流路徑包括如上文關於第1A圖至第2圖、第4圖及第5圖論述的基於電阻之記憶體裝置150。
在一些實施例中，施加第一驅動電壓至包括基於電阻之記憶體裝置的電流路徑包括施加驅動電壓Vmtj至電流路徑612，該電流路徑包括如上文關於第6圖論述的基於電阻之記憶體裝置614。
藉由執行方法700之一些或所有操作，偏壓電壓基於記憶體電路之反饋組態而提供至電壓箝位裝置，藉此實現上文關於記憶體電路100、100A、100B、100C及600論述的益處。
在一些實施例中，一種記憶體電路包括偏壓電壓產生器，偏壓電壓產生器包括第一電流路徑、第一電壓箝位裝置及第一緩衝器。偏壓電壓產生器用以接收參考電壓，且基於參考電壓與第一驅動電壓之間的電壓差來產生第一偏壓電壓，第一電壓箝位裝置用以藉由施加第一驅動電壓至第一電流路徑而基於第一偏壓電壓產生第一驅動電壓，且第一緩衝器用以接收第一偏壓電壓且基於第一偏壓電壓產生第二偏壓電壓。記憶體電路包括第二電流路徑，第二電流路徑包括基於電阻之記憶體裝置；及第二電壓箝位裝置，第二電壓箝位裝置用以基於第二偏壓電壓產生第二驅動電壓且施加第二驅動電壓至第二電流路徑。在一些實施例中，偏壓電壓產生器包括運算放大器，運算放大器具有 用以接收參考電壓的非反向輸入端、用以接收第一驅動電壓的反向端子及用以輸出第一偏壓電壓的一輸出端子。在一些實施例中，記憶體電路進一步包括第二緩衝器，第二緩衝器用以接收第一偏壓電壓且基於第一偏壓電壓產生第三偏壓電壓；第三電流路徑，第三電流路徑具有第二基於電阻之記憶體裝置；及第三電壓箝位裝置，第三電壓箝位裝置用以基於第三偏壓電壓產生第三驅動電壓且施加第三驅動電壓至第三電流路徑。在一些實施例中，偏壓電壓產生器包括第二緩衝器，第二緩衝器用以基於第一偏壓電壓產生第三偏壓電壓，其中第一電壓箝位裝置用以基於第三偏壓電壓產生第一驅動電壓。在一些實施例中，第一緩衝器包括第一電流源及在源極隨耦器組態中耦接至第一電流源的第一NMOS裝置，其中第一NMOS裝置之閘極用以接收第一偏壓電壓，使得第二偏壓電壓自第一NMOS裝置的一源極產生；第一電流源用以產生第一電流，第一電流源用以以一待機狀態且以一啟動狀態操作，其中第一電流源在在啟動狀態中具有第一電流位準且在待機狀態下具有第二電流位準，第一電流位準具有高於第二電流位準的量值。在一些實施例中，第二緩衝器包括第二電流源及在源極隨耦器組態中耦接至第二電流源的第二NMOS裝置，其中第二NMOS裝置之閘極用以接收第一偏壓電壓，使得第三偏壓電壓自NMOS裝置的源極產生，且第二電流源用以產生處於大約第二電流位準的第二電流。在一些實施例中，基於電阻之記憶體裝置包括RRAM裝置。在一些實施例中， 第一緩衝器包括：第一NMOS裝置，第一NMOS裝置具有用以接收第一偏壓電壓的閘極；第二NMOS裝置，第二NMOS裝置用以在待機狀態下停用且在啟動狀態下啟用，第二NMOS裝置具有用以接收第一偏壓電壓的閘極；第一電流源，第一電流源在源極隨耦器組態中耦接至第一NMOS裝置，第一電流源用以產生具有第一電流位準的第一電流；及第二電流源，第二電流源用以在待機狀態下停用且在啟動狀態下啟用，第二電流源用以產生第二電流，第二電流處於高於第一電流位準的第二電流位準，其中第二電壓箝位裝置耦接至第一NMOS裝置的源極及第二NMOS裝置的源極，以便接收第二偏壓電壓。在一些實施例中，第一緩衝器包括：第一節點，第一節點用以接收供電電壓；及開關，開關串聯耦接於第二NMOS裝置的汲極與第一節點之間，其中開關用以在待機狀態下斷開且在啟動狀態下閉合。在一些實施例中，第一緩衝器包括開關，開關耦接於第二NMOS裝置與第一電流源之間，其中開關用以在待機狀態下斷開且在啟動狀態下閉合。在一些實施例中，第一緩衝器包括：第一PMOS裝置，第一PMOS裝置具有閘極，閘極用以接收第一偏壓電壓；第二PMOS裝置，第二PMOS裝置用以在待機狀態下停用且在一啟動狀態下啟用，第二NMOS裝置具有用以接收第一偏壓電壓的閘極；第一電流源，第一電流源在源極隨耦器組態中耦接至第一PMOS裝置，第一電流源用以產生具有第一電流位準的第一電流；第二電流源，第二電流源用以在待機狀 態下停用且在啟動狀態下啟用，第二電流源用以產生第二電流，第二電流處於高於第一電流位準的第二電流位準，其中第二電壓箝位裝置耦接至第一PMOS裝置的源極且第二PMOS裝置的源極，以便接收第二偏壓電壓。在一些實施例中，第一緩衝器包括：第一節點，第一節點用以接收供電電壓；及開關，開關串聯耦接於第二電流源與第一節點之間，其中開關用以在待機狀態下斷開且在啟動狀態下閉合。在一些實施例中，第一緩衝器包含開關，開關耦接於第二PMOS裝置與電源參考節點之間，其中開關用以在待機狀態下斷開且在啟動狀態下閉合。
在一些實施例中，一種記憶體電路包括：第一電流路徑，第一電流路徑具有第一基於電阻之記憶體裝置；第一電壓箝位裝置，第一電壓箝位裝置用以在第一電流路徑處產生第一驅動電壓；及偏壓電壓產生器，偏壓電壓產生器包括第一緩衝器及複製電路，複製電路用以模擬第一電流路徑的至少一部分的電阻，第一電流路徑包含第一基於電阻之記憶體裝置。偏壓電壓產生器用以接收參考電壓且產生第一偏壓電壓，第一緩衝器用以基於第一偏壓電壓產生第二偏壓電壓，複製電路用以基於第二偏壓電壓產生第二驅動電壓，且偏壓電壓產生器用以基於參考電壓與第二驅動電壓之間的電壓差來調整第一偏壓電壓。在一些實施例中，記憶體電路包括第二緩衝器，第二緩衝器用以接收第一偏壓電壓且基於第一偏壓電壓產生第三偏壓電壓，其中第一電壓箝位裝置用以基於第三偏壓電壓產生第一驅動 電壓。在一些實施例中，記憶體電路包括讀出放大器，其中第一電壓箝位裝置包括NMOS裝置，NMOS裝置具有耦接至讀出放大器之輸入端的汲極以及耦接至第一電流路徑的源極。在一些實施例中，偏壓電壓產生器包括運算放大器，運算放大器具有用以接收參考電壓的非反向輸入端、用以接收第一驅動電壓的反向端子及用以輸出第一偏壓電壓的輸出端子，其中運算放大器之輸出端子耦接至第一緩衝器的NMOS裝置的閘極。在一些實施例中，記憶體電路包括第二電流路徑，第二電流路徑具有第二基於電阻之記憶體裝置；第二電壓箝位裝置，第二電壓箝位裝置用以基於第四偏壓電壓產生第三驅動電壓，其中第二電壓箝位裝置用以施加第三驅動電壓至第二電流路徑；及第三緩衝器，第三緩衝器用以接收第一偏壓電壓且基於第一偏壓電壓產生第四偏壓電壓。
在一些實施例中，一種記憶體電路包括：一參考級，參考級用以產生參考電壓；電壓讀出級，電壓讀出級用以偵測參考電壓與第一偏壓電壓之間的電壓差；增益級，增益級用以基於電壓差產生第二偏壓電壓；緩衝器，緩衝器用以基於第二偏壓電壓產生第一偏壓電壓；第一電壓箝位裝置，第一電壓箝位裝置用以基於第一偏壓電壓產生第一驅動電壓；及具有第一基於電阻之記憶體裝置的第一電流路徑，其中第一電壓箝位裝置用以施加第一驅動電壓至第一電流路徑。在一些實施例中，記憶體電路包括：第二電壓箝位裝置，第二電壓箝位裝置用以基於第一偏壓電壓產 生第二驅動電壓；及具有第二基於電阻之記憶體裝置的第二電流路徑，其中第二電壓箝位裝置用以施加第二驅動電壓至第二電流路徑。
前述內容概述若干實施例之特徵，使得熟習此項技術者可更佳地理解本案的一實施例之態樣。熟習此項技術者應瞭解，其可易於使用本案的一實施例作為用於設計或修改用於實施本文中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本案的一實施例之精神及範疇，且此類等效構造可在本文中進行各種改變、取代及替代而不偏離本案的一實施例的精神及範疇。
100:記憶體電路
110:偏壓電壓產生器
111:電流路徑
120:電壓箝位裝置
139:全域控制電路
141:緩衝器
143:運算放大器
144:本端緩衝器
145:複製電路
Id:電流
IT:反向端子
NIT:非反向輸入端
OT:輸出端子
SA:讀出放大器
VD:驅動電壓
VDD:電源電壓
VG:偏壓電壓
VGB:偏壓電壓
VGB’:偏壓電壓
VRBL:驅動電壓
Vref:參考電壓

Claims (10)

  1. 一種記憶體電路，包含：一偏壓電壓產生器，該偏壓電壓產生器包含一第一電流路徑、一第一電壓箝位裝置及一第一緩衝器，其中該偏壓電壓產生器用以接收一參考電壓，且基於該參考電壓與一第一驅動電壓之間的一電壓差來產生一第一偏壓電壓，該第一電壓箝位裝置用以藉由施加該第一驅動電壓至該第一電流路徑而基於該第一偏壓電壓產生該第一驅動電壓，且該第一緩衝器用以接收該第一偏壓電壓且基於該第一偏壓電壓產生一第二偏壓電壓；一第二電流路徑，該第二電流路徑包含一基於電阻之記憶體裝置；及一第二電壓箝位裝置，該第二電壓箝位裝置用以基於該第二偏壓電壓產生一第二驅動電壓且施加該第二驅動電壓至該第二電流路徑。
  2. 如請求項1所述之記憶體電路，其中該偏壓電壓產生器進一步包含：一運算放大器，該運算放大器包含用以接收該參考電壓的一非反向輸入端、用以接收該第一驅動電壓的一反向端子及用以輸出該第一偏壓電壓的一輸出端子。
  3. 如請求項1所述之記憶體電路，其中該偏壓 電壓產生器進一步包含：一第二緩衝器，該第二緩衝器用以接收該第一偏壓電壓且基於該第一偏壓電壓產生一第三偏壓電壓；一第三電流路徑，該第三電流路徑包含一第二基於電阻之記憶體裝置；及一第三電壓箝位裝置，該第三電壓箝位裝置用以基於該第三偏壓電壓產生一第三驅動電壓且施加該第三驅動電壓至該第三電流路徑。
  4. 如請求項1所述之記憶體電路，其中該偏壓電壓產生器進一步包含：一第二緩衝器，該第二緩衝器用以基於該第一偏壓電壓產生一第三偏壓電壓，其中該第一電壓箝位裝置用以基於該第三偏壓電壓產生該第一驅動電壓；其中該第一緩衝器包含一第一電流源及在一源極隨耦器組態中耦接至該第一電流源的一第一N型金屬氧化半導體裝置，該第一N型金屬氧化半導體裝置之一閘極用以接收該第一偏壓電壓，使得該第二偏壓電壓自該第一N型金屬氧化半導體裝置的一源極產生，且該第一電流源用以產生一第一電流，該第一電流源用以以一待機狀態且以一啟動狀態操作，其中該第一電流源在在該啟動狀態中具有一第一電流位準且在該待機狀態下具有一第二電流位準，該第一電流位準具有高於該第二電流 位準的一量值；其中該第二緩衝器包含一第二電流源及在一源極隨耦器組態中耦接至該第二電流源的一第二N型金屬氧化半導體裝置，該第二N型金屬氧化半導體裝置之一閘極用以接收該第一偏壓電壓，使得該第三偏壓電壓自該N型金屬氧化半導體裝置的一源極產生，且該第二電流源用以產生處於大約該第二電流位準的一第二電流。
  5. 如請求項1所述之記憶體電路，其中該第一緩衝器包含：一第一N型金屬氧化半導體裝置，該第一N型金屬氧化半導體裝置包含用以接收該第一偏壓電壓的一閘極；一第二N型金屬氧化半導體裝置，該第二N型金屬氧化半導體裝置用以在一待機狀態下停用且在一啟動狀態下啟用，該第二N型金屬氧化半導體裝置包含用以接收該第一偏壓電壓的一閘極；一第一電流源，該第一電流源在一源極隨耦器組態中耦接至該第一N型金屬氧化半導體裝置，該第一電流源用以產生具有一第一電流位準的一第一電流；及一第二電流源，該第二電流源用以在該待機狀態下停用且在該啟動狀態下啟用，該第二電流源用以產生一第二電流，該第二電流處於高於該第一電流位準的一第二電流位 準，其中該第二電壓箝位裝置耦接至該第一N型金屬氧化半導體裝置的一源極及該第二N型金屬氧化半導體裝置的一源極，以便接收該第二偏壓電壓；其中該第一緩衝器更包含：一第一節點，該第一節點用以接收一供電電壓；及一開關，該開關串聯耦接於該第二N型金屬氧化半導體裝置的一汲極與該第一節點之間，其中該開關用以在該待機狀態下斷開且在該啟動狀態下閉合。
  6. 如請求項1所述之記憶體電路，其中該第一緩衝器包含：一第一P型金屬氧化半導體裝置，該第一P型金屬氧化半導體裝置包含一閘極，該閘極用以接收該第一偏壓電壓；一第二P型金屬氧化半導體裝置，該第二P型金屬氧化半導體裝置用以在一待機狀態下停用且在一啟動狀態下啟用，該第二P型金屬氧化半導體裝置包含用以接收該第一偏壓電壓的一閘極；一第一電流源，該第一電流源在一源極隨耦器組態中耦接至該第一P型金屬氧化半導體裝置，該第一電流源用以產生具有一第一電流位準的一第一電流；及一第二電流源，該第二電流源用以在該待機狀態下停用且在該啟動狀態下啟用，該第二電流源用以產生一第二電 流，該第二電流處於高於該第一電流位準的一第二電流位準，其中該第二電壓箝位裝置耦接至該第一P型金屬氧化半導體裝置的一源極且該第二P型金屬氧化半導體裝置的一源極，以便接收該第二偏壓電壓；其中該第一緩衝器更包含：一開關，該開關耦接於該第二P型金屬氧化半導體裝置與一電源參考節點之間，其中該開關用以在該待機狀態下斷開且在該啟動狀態下閉合。
  7. 一種記憶體電路，包含：一第一電流路徑，該第一電流路徑包含一第一基於電阻之記憶體裝置；一第一電壓箝位裝置，該第一電壓箝位裝置用以在該第一電流路徑處產生一第一驅動電壓；及一偏壓電壓產生器，該偏壓電壓產生器包含一第一緩衝器及一複製電路，該複製電路用以模擬該第一電流路徑的至少一部分的一電阻，該第一電流路徑包含該第一基於電阻之記憶體裝置，其中該偏壓電壓產生器用以接收一參考電壓且產生一第一偏壓電壓，該第一緩衝器用以基於該第一偏壓電壓產生一第二偏壓電壓，該複製電路用以基於該第二偏壓電壓產生一第二驅動電 壓，且該偏壓電壓產生器用以基於該參考電壓與該第二驅動電壓之間的一電壓差來調整該第一偏壓電壓。
  8. 如請求項7所述之記憶體電路，進一步包含：一第二緩衝器，該第二緩衝器用以接收該第一偏壓電壓且基於該第一偏壓電壓產生一第三偏壓電壓，其中該第一電壓箝位裝置用以基於該第三偏壓電壓產生該第一驅動電壓。
  9. 一種記憶體電路，包含：一參考級，該參考級用以產生一參考電壓；一電壓讀出級，該電壓讀出級用以偵測該參考電壓與一第一偏壓電壓之間的一電壓差；一增益級，該增益級用以基於該電壓差產生一第二偏壓電壓；一緩衝器，該緩衝器用以基於該第二偏壓電壓產生該第一偏壓電壓；一第一電壓箝位裝置，該第一電壓箝位裝置用以基於該第一偏壓電壓產生一第一驅動電壓；及一第一電流路徑，包含一第一基於電阻之記憶體裝置，其中該第一電壓箝位裝置用以施加該第一驅動電壓至該第一電流路徑。
  10. 如請求項9所述之記憶體電路，進一步包含：一第二電壓箝位裝置，該第二電壓箝位裝置用以基於該第一偏壓電壓產生一第二驅動電壓；及一第二電流路徑，包含一第二基於電阻之記憶體裝置，其中該第二電壓箝位裝置用以施加該第二驅動電壓至該第二電流路徑。
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