JP2022022200A - メモリ回路及び操作方法 - Google Patents

Abstract

【課題】抵抗型記憶装置の読み取りのためのバイアス電圧発生器を提供する。【解決手段】メモリ回路１００において、バイアス電圧発生回路１１０は、第１の電流経路と、第１の電圧クランプ装置１２０と、第１のバッファ１４４とを有する。バイアス電圧発生回路は、基準電圧Ｖｒｅｆを受信し、基準電圧と第１の駆動電圧ＶＲＢＬとの電圧差に基づいて第１のバイアス電圧ＶＧを生成する。第１の電圧クランプ装置は、第１の電流経路に第１の駆動電圧を印加することにより、第１のバイアス電圧に基づいて第１の駆動電圧を生成する。第１のバッファは、第１のバイアス電圧を受信し、第１のバイアス電圧に基づいて第２のバイアス電圧ＶＧＢを生成する。第２の電流経路１１１は、抵抗ベースのメモリ装置を有する。第２の電圧クランプ装置は、第２のバイアス電圧に基づいて第２の駆動電圧を生成し、第２の電流経路に第２の駆動電圧を印加する。【選択図】図１Ａ

Description

本願は、２０２０年７月２４日に提出された米国仮出願第６３／０５６、０４６号の優先権を主張し、当該出願の全ての内容は本明細書中に参考として援用される。
本発明は、メモリ回路及び操作方法に関する。

一部のアプリケーションでは、集積回路（ＩＣ）には、抵抗ベースのメモリデバイスのアレイ（抵抗変化型メモリ（ＲＲＡＭ）セルなど）にデータを格納するメモリ回路が含まれます。 ＲＲＡＭセルなどの抵抗ベースのメモリデバイスは、高抵抗状態（ＨＲＳ）または低抵抗状態（ＬＲＳ）にプログラム可能であり、各状態はＲＲＡＭセルによって格納されたロジック状態を表す。

本開示は、添付図面を参照しながら、適切な実施形態について詳細に説明する。なお、業界標準では、様々なバターンがスケールに描かれていない。実際には、議論の明確にするために、各バターンの寸法を任意に増減させることが可能である。

図１Ａは、本開示の実施形態に係るメモリ回路のダイヤグラムである。 図１Ｂは、本開示の実施形態に係るメモリ回路のダイヤグラムである。 図２は、本開示の実施形態に係るメモリ回路のダイヤグラムである。 図３は、本開示の実施形態に係る読取動作中のバイアス電圧のグラフである。 図４は、本開示の実施形態に係るメモリ回路のダイヤグラムである。 図５は、本開示の実施形態に係るメモリ回路のダイヤグラムである。 図６は、本開示の実施形態に係るメモリ回路のダイヤグラムである。 図７は、本開示の実施形態に係る読取動作を実行する方法のフローチャートである。

また、下記の開示は、課題を解決するためになされたものであり、発明の要旨を逸脱しない範囲で種々の変更を行うことが可能である。以下、本開示を簡略化するために構成及び配置に関する具体的な例を説明する。もちろん、これらは一例に過ぎず、これらに限定されるものではない。例えば、以下の説明において、第２の特徴の上方にまたは上に第１の特徴を形成するとは、第１の特徴と第２の特徴とが直接接して形成されている態様を含んでもよいし、第１の特徴と第２の特徴とが直接接していなくてもよいように、第１の特徴と第２の特徴との間に付加的なバターンが形成されている態様を含んでもよい。また、本開示は、各実施例において、参照符号及び／またはキャラクターを繰り返してもよい。なお、この繰り返しは、説明を簡単にするためのものであり、本開示の各種の実施形態の「及び」／「または」という組み合わせの関係を限定するものではない。

また、簡単に説明するために、本開示において、「～の下に」、「～の下方に」、「～より低い」、「～の上に」、「アッパー」等の空間的な相対的な用語を用いて、図面に示すように、一つの素子または特徴と他の素子又は特徴との関係を説明する可能性がある。なお、空間的な相対的な用語とは、図面に示す方向又は位置だけではなく、装置の使用中や動作中の異なる方向又は位置も含むものとする。前記装置は他の方向で（９０度又は他の方向）回転させてもよく、本開示では、空間的な相対的な用語についても同様に解釈することができる。

幾つかの実施形態において、メモリ回路は、フィードバック構成を用いてバイアス電圧を生成することで、他の手法に比べて負荷を低減し、読み取り動作を高速化する。メモリ回路は、抵抗型メモリ素子を含む電流経路と、抵抗型メモリ素子を含む電流経路の少なくとも一部の抵抗特性を模擬するレプリカ抵抗素子とを含む。本発明の好ましい態様によれば、読み取り動作時に、電圧クランプ装置が電流経路に駆動電圧を駆動するためのバイアス電圧を生成するためのアロカル型のバッファ回路を備え、前記フィードバックは、前記レプリカ抵抗素子に供給されるバイアス電圧を生成するための別のバッファ回路によって提供される。バイアス電圧は、レプリカ抵抗素子に流れる参照電流を含むフィードバック構成を用いて与えられ、参照電圧を生成することが好ましい。

このようなフィードバック構成を有しない手法と比較して、バイアス電圧発生器の待機電力を低減し、動的に出力可能な電荷量を増加させることで、消費電力を低減し、メモリ回路の高速化を図ることができる。

幾つかの実施形態において、図１Ａ及び図１Ｂは、本実施形態に係るメモリ回路１００を示す図である。図１Ａは、対応するセンスアンプＳＡと電流経路１１１との間に直列に接続された複数の電圧クランプ素子１２０に接続されたバイアス電圧発生回路１１０を含む上段図である。図１Ｂは、メモリ回路１００内のバイアス電圧生成回路１１０に接続された電流経路１１１、センスアンプＳＡ、及び電圧クランプ装置１２０の一例を示す図である。

図１Ａは、後述するバイアス電圧発生器１１０の詳細を示す図であり、図１Ｂは、インスタンス型記憶装置１５０を含む電流経路１１１の詳細を示す図である。

図１Ｂには、簡単に理解するために、導電線Ｌ１と導電線Ｌ２との間に接続された各抵抗型メモリ素子１５０が示されている。メモリ回路１００は、図１Ａ及び図１Ｂに示す抵抗型メモリ素子１５０の配列に加えて、１つ以上の追加構成要素、例えば、少なくとも１つの制御回路又は論理回路を含むメモリマクロ（図示せず）のサブセットである。図１Ａには、電源電圧／ノードＶＤＤも示されており、図１Ａ及び図１Ｂには、グランド記号で示された電源基準電圧／ノード（例えば、グランド）も示されている。

抵抗型記憶装置１５０は、論理状態を示す高抵抗状態（ＨＲＳ：Ｈｉｇｈ Ｒｅｓｉｓｔａｎｃｅ Ｓｔａｔｅ）と低抵抗状態（ＬＲＳ：Ｌｏｗ Ｒｅｓｉｓｔａｎｃｅ Ｓｔａｔｅ）のいずれかを有することが可能な記憶装置である。抵抗ベース記憶装置１５０は、導電線Ｌ１に接続された端子１５２と、導電線Ｌ２に接続された端子１５３とを有する。抵抗型記憶装置１５０は、導電パスとも呼ばれる１本以上のフィラメントの有無に基づいて、ＨＲＳに相当する大きな絶縁性とＬＲＳに相当する大きな導電性とのいずれかを有することができる抵抗層（図示せず）を備えている。動作時には、空孔や欠陥移動等の各種機構の１つ以上に基づいて、例えばフィラメントを形成することにより、抵抗型記憶素子１５０をＬＲＳにセットし、加熱等の機構の１つ以上に基づいて、抵抗型記憶素子１５０をＨＲＳにリセットすることにより、抵抗型記憶素子１５０をＨＲＳにリセットする。

抵抗型記憶装置１５０は、抵抗層と直列に接続され、ゲートが入力端子（図示せず）に接続された選択トランジスタ（図示せず）を備え、活性化電圧に応じて、抵抗型記憶装置１５０と導電線対Ｌ１／Ｌ２とを接続するように構成されている。抵抗型メモリ素子１５０は、ＲＲＡＭ素子、磁気トンネル接合（ＭＴＪ：Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）素子、相変化メモリ（ＰＣＭ：Ｐｈａｓｅ Ｃｈａｎｇｅ Ｍｅｍｏｒｙ）素子等を含む。図１Ａ及び図１Ｂの例では、抵抗ベース記憶装置１５０は、ＲＲＡＭ装置を含む。

幾つかの実施形態において、抵抗型記憶装置１５０は、ＬＲＳにおける抵抗値が１ｋΩ－４ｋΩ、及び／又はＨＲＳにおける抵抗値が１５ｋΩ－３０ｋΩであることが好ましい。その他の抵抗値／範囲も本発明の範囲内である。

これにより、選択トランジスタのドレインーソース間電圧分だけ低下した端子１５２の電圧Ｖ１と端子１５３の電圧Ｖ２との差に等しいメモリセル電圧Ｖ１２に基づいて、抵抗型メモリ素子１５０が読み取り可能となる。

メモリ回路１００、すなわちメモリ回路１００を含むメモリマクロは、メモリセル電圧Ｖ１２が、読み取り動作時の抵抗型メモリ素子１５０のＬＲＳまたはＨＲＳを検出することに対応した読み取り電圧レベルとなるように構成されている。メモリセル電圧Ｖ１２は、抵抗型メモリ素子１５０をプログラムするために、第１のプログラム電圧レベルに設定されて抵抗型メモリ素子１５０をＬＲＳに設定し、第２のプログラム電圧レベルに設定されて抵抗型メモリ素子１５０をＨＲＳに設定する。幾つかの実施形態では、第１の書き込み電圧レベル及び第２の書き込み電圧レベルの大きさは、読み取り電圧レベルの大きさよりも大きい。

幾つかの実施形態において、第１及び第２の書き込み動作及び読み取り動作のそれぞれは、同じ極性であってもよいし、第１及び第２の書き込み動作及び読み取り動作の一方と、第１及び第２の書き込み動作及び読み取り動作の他方とは異なる極性であってもよい。第１及び第２の書き込み動作及び読み取り動作のそれぞれにおいて、抵抗ベースメモリ素子１５０に印加されるメモリセル電圧Ｖ１２は、端子１５２と端子１５３との間に、メモリセル電圧の極性に応じた方向に電流Ｉｄを流す。

読み取り動作時には、メモリセル電圧Ｖ１２が読み取り電圧レベルに設定され、電流Ｉｄが生成される。電流Ｉｄは、抵抗変化型記憶装置１５０がＨＲＳである場合に第１の電流レベルを有し、抵抗変化型記憶装置１５０がＬＲＳである場合に第２の電流レベルを有する。ＨＲＳの抵抗レベルはＬＲＳの抵抗レベルよりも高いため、第１の電流レベルは第２の電流レベルよりも低い。各センスアンプＳＡは、電流Ｉｄが第１の電流レベルであるか第２の電流レベルであるかを検出することにより、対応する抵抗ベース記憶装置１５０がＨＲＳであるかＬＲＳであるかを検出するように構成されている。

各抵抗ベース記憶装置１５０は、電流経路１１１に設けられている。電圧クランプ装置１２０は、電流Ｉｄを生成するために、駆動電圧ＶＤを生成し、電流経路１１１に印加する。図１Ａ及び図１Ｂでは、各センスアンプＳＡは、１つの抵抗ベース記憶装置１５０と、１対の導電線Ｌ１、Ｌ２とに接続されている。この構成は、説明を簡単にするためのものである。幾つかの実施形態では、各センスアンプＳＡ及び各電圧クランプ装置１２０は、一組の抵抗型メモリ装置１５０に接続されており、組内の各抵抗型メモリ装置１５０は、異なる一対の導電線に接続されている。

２つ以上の回路素子は、２つ以上の回路素子間の１つ以上の直接的な電気的接続及び／又は１つ以上の間接的な電気的接続に基づいて接続されていると考えられる。接続された２つ以上の回路素子間の電気的な通信は、１つ以上の論理デバイスによって、例えば、反転させたり、条件をつけたりすることが可能である。

図１Ｂに示すように、各電流経路１１１は、対応する電圧クランプ装置１２０と電源基準ノードとの間に接続されている。電圧クランプ素子１２０は、ゲート端子等の制御端子に入力される電圧に基づいて、ソース端子等の導電路端子の電圧を制限するスイッチング素子、例えばＮＭＯＳ素子である。

電流経路１１１は、パスセグメント１３０、１４０と、パスセグメント１３０、１４０間に接続された導電線Ｌ１、Ｌ２と、導電線Ｌ１、Ｌ２間に接続された抵抗ベース記憶装置１５０とを含む。パスセグメント１３０は、導電線Ｌ１を選択するマルチプレクサである。この場合、パスセグメント１４０は、導電線Ｌ２を選択するマルチプレクサである。他の実施形態では、パスセグメント１３０は、導電線Ｌ２を選択するマルチプレクサである。この場合、パスセグメント１４０は、導電線Ｌ１を選択するマルチプレクサである。

各センスアンプＳＡ及び各電圧クランプ装置１２０に、複数の（導電線対間に接続された）抵抗型記憶装置１５０が接続されている場合には、パスセグメント１３０、１４０を用いて、各種の抵抗型記憶装置１５０を選択する（導電線対を選択する）。パスセグメント１３０、１４０によって抵抗型メモリ素子１５０が選択された場合、電流Ｉｄは、抵抗型メモリ素子１５０（延いては、対応する１対の導電線）を流れるが、センスアンプＳＡ及び電圧クランプ装置１２０にも接続されている他の抵抗型メモリ素子１５０（延いては、対応する１対の導電線）には流れない。

センスアンプＳＡは、読み取り動作時に選択抵抗型記憶装置１５０がＨＲＳであるかＬＲＳであるかを検出するために、電流経路１１１に印加される駆動電圧ＶＤを適切な駆動電圧レベルに維持する。しかし、温度変動によって電圧クランプ装置１２０の動作が変化すると、駆動電圧レベルが変動する可能性がある。

メモリ回路１００は、電圧クランプ素子１２０が生成する駆動電圧ＶＤの駆動電圧レベルを制御するために、各電圧クランプ素子１２０に接続されたバイアス電圧発生器１１０を備える。バイアス電圧発生器１１０は、電圧クランプ装置１２０毎にバイアス電圧ＶＧＢを生成して制御する。より具体的には、バイアス電圧発生器１１０は、電圧クランプ素子１２０と電源基準ノードとの間に接続された抵抗によらず、例えば抵抗状態に基づいて、各電圧クランプ素子１２０が生成する駆動電圧ＶＤの駆動電圧レベルを一定電圧近傍に維持するように構成されている。バイアス電圧発生器１１０は、バイアス電圧ＶＧＢの電圧レベルを調整して、駆動電圧ＶＤを、センスアンプＳＡが各抵抗型記憶装置１５０がＬＲＳであるかＨＲＳであるかを検出するために必要な駆動電圧レベルに維持するように構成されている。

バイアス電圧発生器１１０は、グローバル制御回路１３９と、ローカルバッファ１４４とを備える。図１Ａに示す実施形態では、バイアス電圧発生器１１０は、電圧クランプ装置１２０ごとに３２個のローカルバッファ１４４を有する。他の実施形態では、バイアス電圧発生器１１０は、３２個より多い又は３２個より少ない数のローカルバッファ１４４を有する。ローカルバッファ１４４は、電圧クランプ装置１２０に入力されるバイアス電圧ＶＧＢを生成する。ローカルバッファ１４４は、電圧クランプ素子１２０及び電流経路１１１の抵抗挙動を抵抗型記憶素子１５０で模擬するための構成要素を含むバッファ１４１の構成要素によってはロードされない。ローカルバッファ１４４を設けることにより、バイアス電圧発生器１１０のサイズを小さくすることができ、省電力化及び省面積化を図ることができる。

図１Ａ及び図１Ｂにおいて、電圧クランプ素子１２０は、ＮＭＯＳ素子で構成されている。ＮＭＯＳ素子のゲートは、接続されたローカルバッファ１４４からバイアス電圧ＶＧＢを受ける。ＮＭＯＳ素子のドレインはセンスアンプ（ＳＡ）に接続され、ＮＭＯＳ素子のソースは電流経路１１１に接続されている。ＮＭＯＳ素子は、電流経路から電流Ｉｄを生成する。

図１Ａにおいて、グローバル制御回路１３９は、バイアス電圧ＶＧを生成するように構成されている。動作時には、各ローカルバッファ１４４にバイアス電圧ＶＧが入力され、各ローカルバッファ１４４は、バイアス電圧ＶＧに基づいてバイアス電圧ＶＧＢを調整するように構成されている。後述するように、グローバル制御回路１３９は、バイアス電圧ＶＧＢのバイアス電圧レベルを調整するために、バイアス電圧ＶＧのバイアス電圧レベルを調整し、センスアンプＳＡが必要とする駆動電圧ＶＤの駆動電圧レベルを維持するように構成されている。グローバル制御回路１３９をローカルバッファ１４４から分離することにより、グローバル制御回路１３９は、電圧クランプ素子１２０及び電流経路１１１に負荷されないため、電圧クランプ素子回路に負荷される場合に比べて消費電力が少なく、省面積化を図ることができる。

グローバル制御回路１３９は、オペアンプ１４３と、バッファ１４１と、レプリカ回路１４５とを含む。レプリカ回路１４５は、抵抗ベース記憶装置１５０を有する電流経路１１１の少なくとも一部の抵抗を模擬するように構成されている。レプリカ回路１４５は、電流経路１１１の抵抗値に基づいて所定の抵抗値を有する経路抵抗を与えるように構成されている。すなわち、レプリカ回路１４５は、第１電流経路１１１の動作条件（例えば、温度、物理的、電圧条件）が変化することによって、第１電流経路１１１の抵抗挙動を模擬するように構成されている。種々の実施形態において、レプリカ回路１４５は、多結晶シリコン材料（ｐｏｌｙ）、シリコンを含む化合物材料、半導体材料または化合物など、第１電流経路１１１の抵抗変化を模擬するのに適した材料を含む。ここで、所定の抵抗値とは、抵抗性記憶素子１５０の抵抗値に基づくものであり、抵抗性記憶素子１５０を含む電流経路１１１の少なくとも一部の抵抗値に基づくものである。。

幾つかの実施形態において、所定の抵抗値は、ＨＲＳまたはＬＲＳにおける抵抗ベースメモリ素子の抵抗値、ＨＲＳにおける抵抗ベースメモリ素子の抵抗値よりも高い抵抗値、ＬＲＳにおける抵抗ベースメモリ素子の抵抗値よりも低い抵抗値、または、ＨＲＳにおける抵抗ベースメモリ素子の抵抗値とＬＲＳとの間の抵抗値に対応する。幾つかの実施形態では、レプリカ回路１４５は、電圧クランプ装置１２０及び電流経路１１１全体の抵抗挙動を模擬するように構成されている。

幾つかの実施形態において、レプリカ回路１４５は、抵抗値による記憶素子抵抗値と等しい所定の抵抗値、または、抵抗値による記憶素子抵抗値に由来する所定の抵抗値、例えば、抵抗値による記憶素子抵抗値の倍数または分数の抵抗値を有するように構成されている。

レプリカ回路１４５は、電圧クランプ装置１２０が受けたバイアス電圧ＶＧＢを受けない。これに代えて、バッファ１４１はバイアス電圧ＶＧＢを生成し、レプリカ回路１４５はバッファ１４１からバイアス電圧ＶＧＢを受け取るように構成されている。バッファ１４１は、オペアンプ１４３からバイアス電圧ＶＧを受け取り、バイアス電圧ＶＧに基づいてバイアス電圧ＶＧＢを調整する。

動作時には、オペアンプ１４３及びレプリカ回路１４５を用いて、電流経路１１１の抵抗挙動を模擬し、駆動電圧ＶＤを適切な駆動電圧レベルに維持する。オペアンプ１４３は、レプリカ回路１４５からのフィードバックに基づいて、バイアス電圧ＶＧを生成し、バイアス電圧ＶＧを調整する。より具体的には、レプリカ回路１４５は、駆動電圧ＶＲＢＬを生成するように構成されている。レプリカ回路１４５は、バイアス電圧ＶＧＢに基づいて駆動電圧ＶＲＢＬを調整するように構成されている。動作時、レプリカ回路１４５は、電流経路１１１の抵抗挙動を模擬し、駆動電圧ＶＲＢＬの駆動電圧レベルを駆動電圧ＶＤの駆動電圧レベルを模擬する。

バイアス電圧発生器１１０は、基準電圧Ｖｒｅｆと駆動電圧ＶＲＢＬとの電圧差に基づいて、バイアス電圧ＶＧを調整する。図１Ａにおいて、オペアンプ１４３は、基準電圧Ｖｒｅｆが入力される非反転入力端子ＮＩＴと、駆動電圧ＶＲＢＬが入力される反転端子ＩＴと、バイアス電圧ＶＧが出力される出力端子ＯＴとを有する。基準電圧Ｖｒｅｆは、ほぼ一定の基準電圧レベルに設定されている。基準電圧Ｖｒｅｆは、動作時には、動作や環境変動により電流経路１１１の抵抗挙動が変動しても、駆動電圧ＶＤの駆動電圧レベルが電流Ｉｄの電流レベルを適切な読み取りレベルの大きさに維持するように、オペアンプ１４３にバイアス電圧ＶＧを調整させる所定の基準電圧レベルを有する。

図２は、本開示の実施形態に係るメモリ回路１００Ａのダイヤグラムである。

メモリ回路１００Ａは、メモリ回路１００の一実施形態である。なお、図２において、メモリ回路１００と同一の構成要素には、図１と同一の符号を付し、説明を省略する。

メモリ回路１００Ａは、グローバル制御回路１３９Ａ及びローカルバッファ１４４Ａを含むバイアス電圧発生器１１０Ａを有する。本実施形態では、ローカルバッファ１４４Ａとして１つのバッファを示している。いくつかの実施形態では、全てのローカルバッファ１４４は、ローカルバッファ１４４Ａと同一である。他のローカルバッファ１４４は、ローカルバッファ１４４Ａとは異なる構成、例えば、図４及び図５を参照して後述する構成を有する。他のローカルバッファ１４４は、ローカルバッファ１４４Ａと同様に設けられ、他のローカルバッファ１４４とは異なる構成で設けられている。

バイアス電圧生成回路１１０Ａは、図１Ａに示したグローバル制御回路１３９の一実施形態であるグローバル制御回路１３９Ａを含む。グローバル制御回路１３９Ａは、上述したオペアンプ１４３と、バッファ１４１Ａと、レプリカ回路１４５Ａとを含む。バッファ１４１Ａは、図１Ａに関して前述したバッファ１４１の一実施形態であり、レプリカ回路１４５Ａは、図１Ａに関して前述したレプリカ回路１４５の一実施形態である。

図２に示す実施形態では、バイアス電圧発生器１１０Ａは、オペアンプ１４３の出力端子ＯＴと電力基準ノードとの間に接続された容量素子Ｃ１を含む。容量素子Ｃ１は、キャパシタ、またはキャパシタとして構成されたＮＭＯＳ素子またはＰＭＯＳ素子を含む。動作時には、容量素子Ｃ１は、ローカルバッファ１４４及び／又は１４４Ａからのデカップリングノイズ等により、バイアス電圧ＶＧを安定化させるように作用する。幾つかの実施形態では、バイアス電圧発生器１１０Ａは、容量素子Ｃ１を備えている。

ローカルバッファ１４４Ａは、電流源２００と、電流源２００にソースフォロア接続されたＮＭＯＳ素子２０２とを含む。本実施形態では、ＮＭＯＳ素子２０２のドレインは電源電圧ＶＤＤを受け、ＮＭＯＳ素子２０２のゲートはオペアンプ１４３の出力端子ＯＴからバイアス電圧ＶＧを受け、ＮＭＯＳ素子２０２のソースはノードＢＮ１に接続されている。ノードＢＮ１は、電圧クランプ装置１２０のゲート及び電流源２００のアノードに接続されている。電流源２００のカソードは、電力基準ノードに接続されている。このように、ＮＭＯＳ素子２０２は、三極管領域で動作するように構成されている。電流源２００は、電流ＩＢ１を生成する。ＮＭＯＳ素子２０２は、ソースからノードＢＮ１にバイアス電圧ＶＧＢを生成する。これにより、ＮＭＯＳ素子２０２は、動作時に、電流源２００の電流ＩＢ１を導通させ、その導通電流が電流源２００が発生する電流ＩＢ１と一致するように、バイアス電圧ＶＧＢのバイアス電圧レベルを調整するように構成されている。これにより、ＮＭＯＳ素子２０２は、電流源２００で生成された電流ＩＢ１が導通するように、バイアス電圧ＶＧのバイアス電圧レベルの変化に応じてバイアス電圧ＶＧＢのバイアス電圧レベルを調整するように構成されている。ＮＭＯＳ素子２０２は、ゲートにほとんど電流を引き込まず、電圧クランプ素子１２０に低インピーダンスを与えるという利点がある。

電流源２００は、アクティブ状態およびスタンバイ状態で動作するように構成されている。アクティブ状態では、ローカルバッファ１４４Ａは、リード動作を行うためにアクティブに動作している。スタンバイ状態では、ローカルバッファ１４４Ａはオンであるが、リード動作を行うためにアクティブに動作していない。このように、電流源２００は、アクティブ状態における第１の電流レベルと、スタンバイ状態における第２の電流レベルとを有し、第１の電流レベルが第２の電流レベルよりも大きい電流ＩＢ１を生成するように構成されている。

幾つかの実施形態において、電流源２００は、第１電流値が１００マイクロアンペア（μＡ）－１０ミリアンペア（ｍＡ）の電流ＩＢ１を生成するように構成されている。本実施形態では、電流源２００は、９００μＡ－１．１ｍＡ程度、例えば１ｍＡ又は１ｍＡに近く第１電流レベルを有する電流ＩＢ１を生成するように構成されている。

幾つかの実施形態において、電流源２００は、第１電流値が１μＡー１００μＡの電流ＩＢ１を生成するように構成されている。本実施形態では、電流源２００は、８μＡー１２μＡ程度、例えば１０μＡ又は１０μＡに近く第１電流レベルを有する電流ＩＢ１を生成するように構成されている。

バッファ１４１Ａは、電流源２０４と、電流源２０４にソースフォロア接続されたＮＭＯＳ素子２０６とを含む。本実施形態では、ＮＭＯＳ素子２０６のドレインは電源電圧ＶＤＤを受け、ＮＭＯＳ素子２０６のゲートはオペアンプ１４３の出力端子ＯＴからバイアス電圧ＶＧを受け、ＮＭＯＳ素子２０６のソースはノードＢＮ２に接続されている。ノードＢＮ２は、レプリカ回路１４５Ａ内の電圧クランプ素子１２０Ｒのゲートと、電流源２０４のアノードとに接続されている。電流源２０４のカソードは、電力基準ノードに接続されている。このように、ＮＭＯＳ素子２０６は、三極管領域で動作するように構成されている。電流源２０４は、電流ＩＢ２を生成する。ＮＭＯＳ素子２０６は、ソースからノードＢＮ２にバイアス電圧ＶＧＢを生成する。これにより、ＮＭＯＳ素子２０６は、動作時に、電流源２０４の電流ＩＢ２を導通させ、導通させた電流が電流源２０４が生成する電流ＩＢ２と一致するように、バイアス電圧ＶＧＢのバイアス電圧レベルを調整するように構成されている。これにより、ＮＭＯＳ素子２０６は、電流源２０４で生成された電流ＩＢ２が導通するように、バイアス電圧ＶＧのバイアス電圧レベルの変化に応じてバイアス電圧ＶＧＢのバイアス電圧レベルを調整するように構成されている。バッファ１４１Ａの利点は、ＮＭＯＳ素子２０６がゲートにほとんど電流を引き込まず、電圧クランプ素子１２０Ｒに低インピーダンスを与えることである。

幾つかの実施形態において、電流源２００がスタンバイモードのとき、電流ＩＢ２の電流レベルは、電流ＩＢ１の第２電流レベルと略等しい。動作時には、ローカルバッファ１４１Ａは、スタンバイ時にローカルバッファ１４４Ａがバイアス電圧ＶＧＢを生成するためのフィードバックを維持することにより、スタンバイ時にメモリ回路１００Ａが消費する電力量を他の手法に比べて大幅に低減することができる。また、ローカルバッファ１４４Ａは、電荷の動的な変化を電圧クランプ装置１２０のゲートに与えることができ、外乱や遷移時のバイアス電圧ＶＧＢを安定化させることができる。

レプリカ回路１４５Ａは、電圧クランプ装置１２０及び電流経路１１１の抵抗挙動を模擬するように構成されている。レプリカ回路１４５Ａは、電圧クランプ装置１２０Ｒと、レプリカパスセグメント１３０Ｒと、レプリカ抵抗ベース記憶装置１５０Ｒと、レプリカパスセグメント１４０Ｒとを有する。電圧クランプ装置１２０Ｒは、電圧クランプ装置１２０の動作を模擬するように構成され、レプリカパスセグメント１３０Ｒは、パスセグメント１３０の抵抗挙動を模擬するように構成され、レプリカ抵抗型記憶装置１５０Ｒは、抵抗型記憶装置１５０の抵抗挙動を模擬するように構成され、レプリカパスセグメント１４０Ｒは、パスセグメント１４０の抵抗挙動を模擬するように構成されている。レプリカパスセグメント１３０Ｒ、レプリカ抵抗ベース記憶装置１５０Ｒ及びレプリカパスセグメント１４０Ｒは、レプリカ電流経路１１１Ｒを構成する。これにより、レプリカ電流路１１１Ｒは、電流路１１１の抵抗挙動を模擬するように構成されている。

幾つかの実施形態において、電圧クランプ素子１２０Ｒは、ドレインが電源電圧ＶＤＤを受け、ゲートがノードＢＮ２からバイアス電圧ＶＧＢを受け、ソースがフィードバックノードＦＢＮに接続されたＮＭＯＳ素子である。電圧クランプ装置１２０Ｒは、動作時には、フィードバックノードＦＢＮにおいて、レプリカ電流経路１１１Ｒに駆動電圧ＶＲＢＬが印加されることにより、レプリカ電流経路１１１Ｒを伝搬するレプリカ電流ＩＲを生成するように、ソースから駆動電圧ＶＲＢＬを生成するように構成されている。レプリカパスセグメント１３０Ｒは、１つのパスセグメント１３０の抵抗を模擬するように直列に接続された３つのＦＥＴを含む。レプリカパスセグメント１４０Ｒは、１つのパスセグメント１４０の抵抗を模擬するように直列に接続された２つのＦＥＴを含む。

レプリカ抵抗型記憶装置１５０Ｒは、レプリカ選択トランジスタ１５１Ｒと、レプリカ抵抗素子ＲＰ１とを含む。レプリカ選択トランジスタ１５１Ｒは、抵抗ベース記憶装置１５０内の選択トランジスタの抵抗挙動を模擬するように構成されている。トランジスタ１５１Ｒは、レプリカ電流ＩＲの電流レベルとアンプ１４３の出力電圧とで規定される所定のトランジスタバイアスに対して、同じトランジスタバイアスを有する抵抗ベース記憶装置１５０の選択トランジスタのドレイン・ソース間電圧の値と等しい電圧降下を有するように、抵抗ベース記憶装置１５０の選択トランジスタの寸法に合わせた寸法を有している。種々の実施形態において、トランジスタ１５１Ｒは、与えられたトランジスタバイアスに対して、ドレインーソース間の電圧値に由来する値、例えば、ドレインーソース間の電圧値の数倍または数分の１倍の電圧降下を発生するように、選択トランジスタの寸法に関係する寸法を有する。

抵抗素子ＲＰ１は、経路抵抗を与える１つ以上の導電セグメントである。１つ以上の導電セグメントは、所定の抵抗値を有する経路抵抗を与える寸法を有する。種々の実施形態において、１つ以上の導電セグメントは、所定の抵抗値を有するのに適した多結晶シリコン材料（ｐｏｌｙ）またはシリコンを含む化合物材料、半導体材料または化合物などを含む。ここで、所定の抵抗値とは、抵抗を用いた記憶装置、例えば、抵抗を用いた記憶装置１５０の抵抗値に基づくものである。

幾つかの実施形態において、所定の抵抗値は、ＨＲＳまたはＬＲＳにおける抵抗ベースメモリ素子１５０の抵抗値に対応する。ＨＲＳにおける抵抗ベースメモリ素子１５０の抵抗値よりも高い抵抗値、ＬＲＳにおける抵抗ベースメモリ素子１５０の抵抗値よりも低い抵抗値、またはＨＲＳにおける抵抗ベースメモリ素子１５０の抵抗値とＬＲＳとの間の抵抗値であることが好ましい。

幾つかの実施形態において、抵抗素子ＲＰ１は、抵抗型メモリ素子１５０の抵抗値と等しい所定の抵抗値、または抵抗型メモリ素子１５０の抵抗値に由来する他の値、例えば、抵抗型メモリ素子１５０の抵抗値の倍数または分数の抵抗値を有するように構成される。幾つかの実施形態では、抵抗素子ＲＰ１の所定の抵抗値は、抵抗ベース記憶素子１５０の抵抗値に加えて、一対の導電線Ｌ１、Ｌ２の適切な部分の抵抗値を含む。このように、本実施形態では、抵抗ベースメモリ素子１５０の抵抗値に、一対の導電線Ｌ１、Ｌ２の適正部分の抵抗値を加算した値に応じて、所定の抵抗値を設定する。

抵抗素子ＲＰ１は、１ｋΩ－５０ｋΩの範囲内の所定の抵抗値を有するように構成されることが好ましい。抵抗素子ＲＰ１は、２ｋΩ－５ｋΩの範囲内の所定の抵抗値を有するように構成されている。その他の所定の抵抗値／範囲も本発明の範囲内である。

動作中の時、抵抗型メモリ素子１５０を含む電流経路１１１の抵抗挙動を模擬したレプリカ電流経路１１１Ｒに駆動電圧ＶＲＢＬの駆動電圧レベルが印加される。オペアンプ１４３の反転端子ＩＴには、駆動電圧ＶＲＢＬがフィードバックされており、オペアンプ１４３は、駆動電圧ＶＲＢＬの駆動電圧レベルと基準電圧Ｖｒｅｆの基準電圧レベルとが略等しくなるまで、バイアス電圧ＶＧのバイアス電圧レベルを調整するように構成されている。これにより、バッファ１４１Ａによって、レプリカ電圧クランプ装置１２０Ｒのゲートに入力されるバイアス電圧ＶＧＢのバイアス電圧レベルが調整される。これに応じて、ローカルバッファ１４４Ａは、電圧クランプ装置１２０のゲートに入力されるバイアス電圧ＶＧＢのバイアス電圧レベルを調整するように構成されている。これにより、電圧クランプ装置１２０は、バイアス電圧ＶＧＢのバイアス電圧レベルの調整に応じて、駆動電圧ＶＤの駆動電圧レベルを調整するように構成されている。これにより、駆動電圧ＶＤの駆動電圧レベルは、基準電圧Ｖｒｅｆの基準電圧レベルに応じた適切な電圧レベルに維持される。

いくつかの実施形態では、レプリカ回路１４５Ａは、上述したように、スタンバイ状態において電流源２００が生成した第２電流レベルに対応する電流レベルを有するレプリカ電流ＩＲを生成するように構成されている。いくつかの実施形態では、電流源２０４は、スタンバイ状態において電流源２００が生成した第２電流レベルに対応する電流レベルを有する電流ＩＢ２を生成するように構成される。オペアンプ１４３は、待機状態において電流源２００が生成する第２の電流レベルと同程度の大きさの電流を引き込むように構成されている。

これにより、メモリ回路１００Ａは、オペアンプ１４３、バッファ１４１Ａ、レプリカ回路１４５Ａ、及びローカルバッファ１４４及び／又は１４４Ａを備えない手法に基づくメモリ回路よりも総待機電流が小さくなるように構成されている。

非限定的な例では、スタンバイ状態で、オペアンプ１４３は４０μＡを消費し、バッファ１４１Ａは１０μＡを消費し、レプリカ回路１４５Ａは１０μＡを消費し、ローカルバッファ１４４および／または１４４Ａの３２個のインスタンスのそれぞれは、そのような１０μＡを消費し。メモリ回路１００Ａのバイアス電圧発生器１１０Ａは、スタンバイ状態で合計３８０μＡを消費すること。他の電流レベル／範囲は、本開示の範囲内である。

図３は、本開示の実施形態に係る読取動作中のバイアス電圧ＶＧＢのグラフである。

図３は、図２に示したメモリ回路１００Ａのバイアス電圧発生器１１０Ａが生成するバイアス電圧ＶＧＢの一例を経時的にプロットしたものである。制御信号Ｃ１は、メモリ回路１００Ａがオフ状態からスタンバイ状態に切り替わることに対応する時刻ｔ１において、低電圧状態から高電圧状態に切り替わるように構成されている。時刻ｔ２において、メモリ回路１００Ａがスタンバイ状態からアクティブ状態に切り替わることに対応して、制御信号Ｃ２が低電圧状態から高電圧状態に切り替わり、メモリ回路１００Ａが読み取り動作を行う。時刻ｔ３において、読み取り動作が終了し、制御信号Ｃ２が高電圧状態から低電圧状態に切り替わり、メモリ回路１００Ａがアクティブ状態からスタンバイ状態に戻る。

図３の例では、時刻ｔ１から時刻ｔ２までの期間において、バイアス電圧ＶＧＢの初期電圧レベルは、約３００ミリボルト（ｍＶ）である。時刻ｔ２－ｔ３において、バイアス電圧ＶＧＢは、読み取り動作時に約３０ｍＶの電圧降下を示し、その後、初期の約３００ｍＶの電圧レベルに戻り、オペアンプ１４３、バッファ１４１Ａ、レプリカ回路１４５Ａ、ローカルバッファ１４４および／または１４４Ａを用いずにバイアス電圧を生成する他の手法と同等の性能レベルを示す。その他の初期電圧レベル及び／又は電圧降下レベルも本発明の範囲内である。

図４は、本開示の実施形態に係るメモリ回路１００Ｂのダイヤグラムである。

メモリ回路１００Ｂは、メモリ回路１００の一実施形態である。なお、図４において、メモリ回路１００Ａおよびメモリ回路１００と同一の構成要素については、図１Ａー図２と同一の符号を付し、説明を省略する。

メモリ回路１００Ｂは、グローバル制御回路１３９Ａ及びローカルバッファ１４４Ｂを含むバイアス電圧発生器１１０Ｂを含む。本実施形態では、ローカルバッファ１４４Ｂとしてバッファ１のみを示している。いくつかの実施形態では、全てのローカルバッファ１４４は、ローカルバッファ１４４Ｂと同一である。他のローカルバッファ１４４は、ローカルバッファ１４４Ｂとは異なる構成、例えば、上述したローカルバッファ１４４Ａや、図２、図３、図５で説明した構成である。他のローカルバッファ１４４は、ローカルバッファ１４４Ｂと同様に設けられ、他のローカルバッファ１４４とは異なる構成で設けられる。

ローカルバッファ１４４Ｂは、電流源４００と、電流源４００にソースフォロア接続されたＮＭＯＳ素子４０２とを含む。本実施形態では、ＮＭＯＳ素子４０２のドレインは電源電圧ＶＤＤを受け、ＮＭＯＳ素子４０２のゲートはオペアンプ１４３の出力端子ＯＴからバイアス電圧ＶＧを受け、ＮＭＯＳ素子４０２のソースはノードＢＮ１に接続されている。ノードＢＮ１は、電圧クランプ装置１２０のゲート及び電流源４００のアノードに接続されている。電流源４００のカソードは、電力基準ノードに接続されている。このように、ＮＭＯＳ素子４０２は、三極管領域で動作するように構成されている。電流源４００は、電流ＩＢ１を生成する。本実施形態では、電流源４００は、スタンバイ状態およびアクティブ状態のいずれにおいても、第２電流レベルの電流ＩＢ１を生成するように構成されている。このため、電流源４００は、図２に関して前述した電流源２００とは異なり、メモリ回路１００Ｂがスタンバイ状態であるかアクティブ状態であるかに応じて、異なる２つの電流レベルで動作することはない。

また、ローカルバッファ１４４Ｂは、電流源４０４と、ＮＭＯＳ素子４０６とを有する。電流源４０４及びＮＭＯＳ素子４０６は、スタンバイ状態では非活性化され、アクティブ状態では活性化されるように構成されている。ＮＭＯＳ素子４０６のゲートには、バイアス電圧ＶＧが印加される。ノード４０８は、電源電圧ＶＤＤを受けるように構成されている。ノード４０８とＮＭＯＳ素子４０６のドレインとの間には、スイッチ４１０が接続されている。スイッチ４１０は、スタンバイ状態では開状態となり、アクティブ状態では閉状態となるように構成されている。これにより、ＮＭＯＳ素子４０６は、アクティブ状態において、ドレインに電源電圧ＶＤＤを受ける。スタンバイ状態では、ＮＭＯＳ素子４０６は、ドレインに電源電圧ＶＤＤを受けておらず、非活性状態である。ＮＭＯＳ素子のソースは、ノードＢＮ３に接続される。ノードＢＮ３は、ノードＢＮ１及び電圧クランプ装置１２０のゲートに接続される。ノードＢＮ３と電流源４０４のアノードとの間には、スイッチ４１２が接続されている。スイッチ４１２は、スタンバイ状態では開状態となり、アクティブ状態では閉状態となるように構成されている。これにより、電流源４０４は、アクティブ状態において活性化され、スタンバイ状態において非活性化される。電流源４０４が活性化されると、電流源４０４は、第３の電流レベルを有する電流ＩＢ３を生成する。図２で説明した第１の電流レベルは、第２の電流レベルプラス第３の電流レベルである。このように、読み取り動作時にローカルバッファ１４４Ｂがアクティブ状態である場合、電流源４００及び電流源４０４は、第１の電流レベルの合計電流を生成するように構成されている。スタンバイ状態では、電流源４０４は非活性であるため、電流ＩＢ３は発生せず、合計電流は第２の電流レベルの電流ＩＢ１となる。

スタンバイ状態において、ノードＢＮ１のＮＭＯＳ素子４０２は、ＮＭＯＳ素子４０２のソースからバイアス電圧ＶＧＢを生成する。これにより、ＮＭＯＳ素子４０２は、動作時に、電流源４００の電流ＩＢ１を導通させ、導通した電流が電流源４００が生成する電流ＩＢ１と一致するように、バイアス電圧ＶＧＢのバイアス電圧レベルを調整するように構成されている。これにより、ＮＭＯＳ素子４０２は、電流源４００で生成された電流ＩＢ１が導通するように、バイアス電圧ＶＧのバイアス電圧レベルの変化に応じてバイアス電圧ＶＧＢのバイアス電圧レベルを調整するように構成されている。ＮＭＯＳ素子４０６は、スタンバイ状態では非活性であるため、バイアス電圧ＶＧの調整には寄与せず、消費電力に大きく寄与する。

アクティブ状態では、ＮＭＯＳ素子４０６が活性化される。ノードＢＮ１のＮＭＯＳ素子４０２とノードＢＮ３のＮＭＯＳ素子４０６は、ＮＭＯＳ素子４０２のソースとＮＭＯＳ素子４０６のソースから一括してバイアス電圧ＶＧＢを生成するように構成されている。従って、ＮＭＯＳ素子４０２及びＮＭＯＳ素子４０６は、動作時には、電流源４００の電流ＩＢ１と電流源４０４の電流ＩＢ３との和に等しい電流を流すように構成されている。これにより、ＮＭＯＳ素子４０２及びＮＭＯＳ素子４０６は、導通電流が電流源４００及び４０４により生成される電流ＩＢ１＋ＩＢ３に一致するように、バイアス電圧ＶＧＢのバイアス電圧レベルを調整するように構成されている。これにより、ＮＭＯＳ素子４０２及び４０６は、電流源４００及び電流源４０４により生成された電流ＩＢ１＋ＩＢ３が導通するように、バイアス電圧ＶＧのバイアス電圧レベルの変化に応じてバイアス電圧ＶＧＢのバイアス電圧レベルを調整するように構成されている。これにより、ＮＭＯＳ素子４０２及びＮＭＯＳ素子４０６を含むローカルバッファ１４４Ｂは、アクティブ状態ではバイアス電圧ＶＧＢの調整に迅速に対応可能な電荷を流し、スタンバイ状態では低電流・低電力で動作するダイナミック電流を与えるように構成されている。

図５は、本開示の実施形態に係るメモリ回路１００Ｃのダイヤグラムである。

メモリ回路１００Ｃは、メモリ回路１００の一実施形態である。なお、図５において、図１Ａ及び図１Ｂと同一の構成要素には同一の符号を付し、説明を省略する。

メモリ回路１００Ｃは、グローバル制御回路１３９Ｂ及びローカルバッファ１４４Ｃを含むバイアス電圧発生器１１０Ｃを含む。本実施形態では、ローカルバッファ１４４Ｃとして、バッファ１のみを示している。いくつかの実施形態では、全てのローカルバッファ１４４は、ローカルバッファ１４４Ｃと同一である。他の実施形態では、他のローカルバッファ１４４は、ローカルバッファ１４４Ｃとは異なる構成、例えば、上記のローカルバッファ１４４Ａ、および／または、図２および図４で説明した構成を有する。他の実施形態では、他のローカルバッファ１４４は、ローカルバッファ１４４Ｃと同様に設けられ、他のローカルバッファ１４４とは異なる構成で設けられる。

ローカルバッファ１４４Ｃは、電流源５００と、電流源５００にソースフォロア接続されたＰＭＯＳ素子５０２とを含む。本実施形態では、ＰＭＯＳ素子５０２のドレインは電源基準電圧を受け、ＰＭＯＳ素子５０２のゲートはオペアンプ１４３の出力端子ＯＴからバイアス電圧ＶＧを受け、ＰＭＯＳ素子５０２のソースはノードＢＮ１に接続されている。ノードＢＮ１は、電圧クランプ装置１２０のゲート及び電流源５００のカソードに接続されている。電流源５００のアノードは、電源電圧ＶＤＤを受けるように構成されている。このように、ＰＭＯＳ素子５０２は、三極管領域で動作するように構成されている。本実施形態では、電流源５００は、スタンバイ状態およびアクティブ状態のいずれにおいても、第２電流レベルの電流ＩＢ１を生成するように構成されている。このため、電流源５００は、図２の電流源２００とは異なり、メモリ回路１００Ｃがスタンバイ状態であるかアクティブ状態であるかに応じて、異なる２つの電流レベルで動作することはない。

また、ローカルバッファ１４４Ｃは、電流源５０４と、ＰＭＯＳ素子５０６とを有する。電流源５０４及びＰＭＯＳ素子５０６は、スタンバイ状態では非活性化され、アクティブ状態では活性化されるように構成されている。ＰＭＯＳ素子５０６は、バイアス電圧Ｖｇを受けるゲートを有する。ＰＭＯＳ素子５０６のドレインは、電源基準電圧を受けるように構成されている。電源基準ノードとＰＭＯＳ素子５０６のドレインとの間には、スイッチ５１２が接続されている。スイッチ５１２は、スタンバイ状態では開状態となり、アクティブ状態では閉状態となるように構成されている。これにより、ＰＭＯＳ素子５０６は、活性状態において、電源基準電圧をＰＭＯＳ素子５０６のドレインに受ける。スタンバイ状態では、ＰＭＯＳ素子５０６は、ドレインに電源基準電圧を受けておらず、非活性状態である。ＰＭＯＳ素子５０６のソースは、ノードＢＮ３に接続される。ノードＢＮ３は、ノードＢＮ１及び電圧クランプ装置１２０のゲートに接続される。ノード５０８は、電源電圧ＶＤＤを受けるように構成されている。ノード５０８と電流源５０４のアノードとの間には、スイッチ５１０が接続されている。電流源５０４のカソードは、ノードＢＮ３に接続される。ＰＭＯＳ素子５０６のソースは、ノードＢＮ３にも接続されている。スイッチ５１０は、スタンバイ状態において開状態となり、アクティブ状態において閉状態となるように構成されている。これにより、電流源５０４は、アクティブ状態において活性化され、スタンバイ状態において非活性化される。電流源５０４が活性化されると、電流源５０４は、第３の電流レベルの電流ＩＢ３を生成する。図２で説明した第１の電流レベルは、第２の電流レベルプラス第３の電流レベルである。このように、読み取り動作時において、ローカルバッファ１４４Ｃがアクティブ状態である場合、電流源５００及び電流源５０４は、第１の電流レベルの合計電流を生成するように構成されている。スタンバイ状態では、電流源５０４は非活性であるため、電流ＩＢ３は生成されず、合計電流は第２の電流レベルの電流ＩＢ１となる。

スタンバイ状態において、ノードＢＮ１のＰＭＯＳ素子５０２は、ＰＭＯＳ素子５０２のソースからバイアス電圧ＶＧＢを生成する。これにより、ＰＭＯＳ素子４０２は、動作時に電流源５００の電流ＩＢ１を導通させ、ＰＭＯＳ素子５０２は、導通した電流が電流源が生成する電流ＩＢ１と一致するようにバイアス電圧ＶＧＢのバイアス電圧レベルを調整する。そこで、ＰＭＯＳ素子５０２は、電流源５００で生成された電流ＩＢ１が導通するように、バイアス電圧ＶＧのバイアス電圧レベルの変化に応じてバイアス電圧ＶＧＢのバイアス電圧レベルを調整するように構成されている。ＰＭＯＳ素子５０６は、スタンバイ状態では非活性であるため、バイアス電圧ＶＧの調整には寄与せず、消費電力に大きく寄与する。

アクティブ状態では、ＰＭＯＳ素子５０６が活性化される。ノードＢＮ１のＰＭＯＳ素子５０２とノードＢＮ３のＰＭＯＳ素子５０６は、ＰＭＯＳ素子５０２のソースとＰＭＯＳ素子５０６のソースから一括してバイアス電圧ＶＧＢを生成するように構成されている。したがって、ＰＭＯＳ素子５０２とＰＭＯＳ素子５０６は、動作時には、電流源５００の電流ＩＢ１と電流源５０４の電流ＩＢ３との和の電流を流すように構成されている。これにより、ＰＭＯＳ素子５０２及びＰＭＯＳ素子５０６は、導通電流が電流源５００、５０４が生成する電流ＩＢ１＋ＩＢ３に一致するように、バイアス電圧ＶＧＢのバイアス電圧レベルを調整するように構成されている。これにより、ＰＭＯＳ素子５０２及び５０６は、電流源５００及び電流源５０４により生成された電流ＩＢ１＋ＩＢ３が導通するように、バイアス電圧ＶＧのバイアス電圧レベルの変化に応じてバイアス電圧ＶＧＢのバイアス電圧レベルを調整するように構成されている。これにより、ＰＭＯＳ素子５０２とＰＭＯＳ素子５０６とを含むローカルバッファ１４４Ｃは、アクティブ状態ではバイアス電圧ＶＧＢの調整に迅速に対応可能な電荷を流し、スタンバイ状態では低電流・低電力で動作する動的電流を与えるように構成されている。

グローバル制御回路１３９Ｂは、図１Ａに示したグローバル制御回路１３９の一実施形態である。グローバル制御回路１３９Ｂは、図１Ａおよび図２に関して前述したオペアンプ１４３およびレプリカ回路１４５Ａを含むとともに、バッファ１４１Ｂを含む。

バッファ１４１Ｂは、電流源５１４と、電流源５１４にソースフォロア接続されたＰＭＯＳ素子５１６とを有する。本実施形態では、ＰＭＯＳ素子５１６のドレインは電源基準ノードに接続され、ＰＭＯＳ素子５１６のゲートはオペアンプ１４３の出力端子ＯＴからバイアス電圧ＶＧを受けるように構成され、ＰＭＯＳ素子５１６のソースはノードＢＮ２に接続されている。ノードＢＮ２は、レプリカ回路１４５Ａの電圧クランプ素子１２０Ｒのゲートと、電流源５１４のカソードとに接続されている。電流源５１４のアノードは、電源電圧ＶＤＤを受けるように構成されている。このように、ＰＭＯＳ素子５１６は、三極管領域で動作するように構成されている。電流源５１４は、電流ＩＢ２を生成する。ノードＢＮ２のＰＭＯＳ素子５１６は、ソースからバイアス電圧ＶＧＢを生成する。これにより、ＰＭＯＳ素子５１６は、動作時には、電流源５１４の電流ＩＢ２を導通させ、その導通電流が電流源５１４が生成する電流ＩＢ２と一致するようにバイアス電圧ＶＧＢのバイアス電圧レベルを調整するように構成されている。これにより、ＰＭＯＳ素子５１６は、電流源５１４で生成された電流ＩＢ２が導通するように、バイアス電圧ＶＧのバイアス電圧レベルの変化に応じてバイアス電圧ＶＧＢのバイアス電圧レベルを調整するように構成されている。バッファ１４１Ｂの利点は、ＰＭＯＳ素子５１６がゲートにほとんど電流を流せず、電圧クランプ素子１２０Ｒに低インピーダンスを示すことである。バッファ１４１Ｂは、スタンバイ時にローカルバッファ１４４Ｃがバイアス電圧ＶＧＢを生成するためのフィードバックを維持することで、スタンバイ時にメモリ回路１００Ｃが消費する電力量を他の手法に比べて大幅に削減する。

図６は、本開示の実施形態に係るメモリ回路６００のダイヤグラムである。

メモリ回路６００は、基準段６０２と、電圧センス段６０４と、利得段６０６と、バッファ６０８と、電圧クランプ装置６１０と、電流経路６１２とを有する。後述するように、基準段６０２、電圧検出段６０４、利得段６０６、バッファ６０８は、図１－図５で説明したバイアス電圧ＶＧＢを生成するバイアス電圧発生器に相当する。

各電流経路６１２は、多重化スイッチ６１３と、抵抗ベース記憶装置６１４とを含む。多重化スイッチ６１３は、電圧クランプ装置６１０と抵抗記憶装置６１４との間に直列に接続されている。各多重化スイッチ６１３は、対応する電流経路６１２が選択されている場合には閉状態となり、対応する電流経路６１２が選択されていない場合には開状態となるように構成されている。抵抗変化型メモリ素子６１４は、可変抵抗素子６１８と直列に接続され、ゲートが入力端子（図示せず）に接続された選択トランジスタ６１６を備え、活性化電圧に応じて抵抗変化型メモリ素子６１４を対応する導電線（図示せず）に接続するように構成されている。いくつかの実施形態では、抵抗変化素子６１８は、ＲＲＡＭ素子、ＭＴＪ素子、ＰＣＭ素子などを含む。

幾つかの実施形態において、電圧クランプ素子６１０は、ドレインがセンスアンプ（図示せず）に接続され、ソースが電流経路６１２に接続され、ゲートがバイアス電圧ＶＧＢを有するノードＮＴＳに接続されたＮＭＯＳ素子である。動作時において、ある選択トランジスタ６１６がオンであり、選択トランジスタ６１６が閉じている場合、バイアス電圧ＶＧＢは、電圧クランプ装置６１０により、対応する電流経路６１２に駆動電圧Ｖｍｔｊを印加し、読み取り電流Ｉｍｔｊを生成する。

基準ステージ６０２は、基準電圧ＶＧＢ＿ｒｅｆを生成するように構成されている。本実施形態では、基準ステージ６０２は、電流源６２０と、ＮＭＯＳ素子Ｍ１と、抵抗素子６２２と、容量素子６２６とを有する。電流源６２０は、アノードに電源電圧ＶＤＤが供給され、カソードがＮＭＯＳ素子Ｍ１のドレインに接続されている。電流源６２０は、電流レベルＩｒｅｆの電流６２４を生成する。ＮＭＯＳ素子Ｍ１のドレインは、ＮＭＯＳ素子Ｍ１のゲートに接続されている。抵抗素子６２２は、ＮＭＯＳ素子Ｍ１のソースと電源基準ノードとの間に接続されている。容量素子６２６は、ＮＭＯＳ素子Ｍ１のゲートと電源基準ノードとの間に接続されている。抵抗素子６２２は、レプリカ抵抗素子ＲＰ１および図２について上述したように電流経路６１２の抵抗値をレプリカするように構成されたＲｒｅｆの抵抗値を有する。ＮＭＯＳ素子Ｍ１はチャネルサイズ１Ｘを有しており、ＮＭＯＳ素子Ｍ１の電圧ＶＧＳ（図示せず）はチャネルサイズ１Ｘと電流レベルＩｒｅｆの関数となる。

これにより、基準段６０２は、動作時に、電流レベルＩｒｅｆに基づいて生成されるＮＭＯＳ素子Ｍ１の電圧Ｖｇｓと抵抗素子６２２の両端電圧とを加算した電圧レベルを有する基準電圧ＶＧＢ＿ｒｅｆを生成する。電流レベルＩｒｅｆは、可変抵抗素子６１８の所定の活性化電流に相当する。

電圧検出段６０４は、バイアス電圧ＶＧＢに応じた電圧ＶｓをノードＮＲＳに生成する。電圧検出段６０４は、ＮＭＯＳ素子Ｍ３と抵抗素子６２８とを含む。ＮＭＯＳ素子Ｍ３のドレイン及びゲートは、いずれもノードＮＴＳに接続されることにより互いに接続され、バイアス電圧ＶＧＢを受けるように構成されている。ＮＭＯＳ素子Ｍ３のソースは、ノードＮＲＳに接続されている。抵抗素子６２８は、ノードＮＲＳと電力基準ノードとの間に接続される。抵抗素子６２８は抵抗値Ｒｒｅｆ／ｎを有し、ＮＭＯＳ素子Ｍ３はチャネルサイズｎ＊Ｘ（ｎは１以上の正数）を有する。

これにより、ＮＭＯＳ素子Ｍ３及び抵抗素子６２８は、動作時にノードＮＴＳのバイアス電圧ＶＧＢを分圧してノードＮＲＳの電圧Ｖｓを生成する分圧回路として構成される。電圧Ｖｓは、ＮＭＯＳ素子Ｍ３の電圧Ｖｇｓ（図示せず）と抵抗素子６２８の両端電圧との比に応じた電圧レベルを有する。この比の値は、チャネルサイズｎ＊Ｘと抵抗Ｒｒｅｆ／ｎに基づくため、ｎの値を変化させてもほぼ一定である。

幾つかの実施形態において、ｎは、１－８の値をとることが好ましい。本実施形態では、ｎは２－６の範囲内の値であり、例えば４である。ｎのその他の値／範囲は、本発明の範囲内である。

増幅段６０６は、電圧検出段６０４のノードＮＲＳに接続されたノードＮＳＳに入力される電圧Ｖｓに基づいて、基準電圧ＶＧＢ＿ｒｅｆとバイアス電圧ＶＧＢとのオフセットを増幅する。増幅段６０６は、電流源６３０と、ＮＭＯＳ素子Ｍ２と、抵抗素子６３２とを有する。電流源６３０のアノードは電源電圧ＶＤＤを受けるように構成され、電流源６３０のカソードはノードＮＤＳに接続される。ＮＭＯＳ素子Ｍ２のドレインはノードＮＤＳに接続され、ＮＭＯＳ素子Ｍ２のソースはノードＮＳＳに接続され、ＮＭＯＳ素子Ｍ２のゲートは基準段６０２のＮＭＯＳ素子Ｍ１のゲートに接続される。抵抗素子６３２は、ノードＮＳＳと電力基準ノードとの間に接続される。

電流源６３０は、電流レベルｍ＊Ｉｒｅｆの電流６３４を生成するように構成されており、この電流６３４は、抵抗値Ｒｒｅｆ／ｍを有し、ＮＭＯＳ素子Ｍ２は、チャネルサイズｍ＊Ｘ（ｍは１以上の正数）を有している。

これにより、増幅段６０６は、ＮＭＯＳ素子Ｍ２のゲートに入力される基準電圧ＶＧＢ＿ｒｅｆとノードＮＳＳに入力される電圧Ｖｓとに応じてノードＮＤＳにバイアス電圧Ｖｂを生成する共通のゲートアンプとして構成される。これにより、利得段６０６の利得は、数ｍの値を変化させるために略一定の値となるように構成されている。

幾つかの実施形態において、ｍは、１－８の範囲の値であることが好ましい。幾つかの実施形態においてｍは、２－６の範囲内の値であり、例えば４である。ｍのその他の値／範囲は、本発明の範囲内である。

バッファ６０８は、ノードＮＤＳに入力されたバイアス電圧Ｖｂに基づいて、ノードＮＴＳにバイアス電圧ＶＧＢを生成する。本実施形態では、バッファ６０８は、ＰＭＯＳ素子Ｍｐを含む。ＰＭＯＳ素子Ｍｐは、電源電圧ＶＤＤを受けるドレインと、ノードＮＤＳに接続されたゲートと、ノードＮＴＳに接続されたソースとを有する。

これにより、バッファ６０８は、基準段６０２で生成された基準電圧ＶＧＢ＿ｒｅｆと、電圧検出段６０４で生成された電圧Ｖｓに応じて利得段６０６で生成されたバイアス電圧Ｖｂとの相対的な電圧レベルで制御された電圧レベルを有するノードＮＴＳにバイアス電圧ＶＧＢを生成する共通ソースアンプとして構成されている。

これにより、メモリ回路６００は、基準段６０２と、電圧検出段６０４と、利得段６０６と、バイアス電圧ＶＧＢを生成するためのフィードバック構成を有するバッファ６０８とを備える。バイアス電圧ＶＧＢの生成に用いられる総電流は、電流源６２０により生成される電流６２４と、電流源６３０により生成される電流６３４と、ＰＭＯＳ素子Ｍｐにより制御される電流Ｉｖｇｂとの和である。

スタンバイ状態およびアクティブ状態のいずれにおいても、電流６２４は所定の電流レベルＩｒｅｆを有し、電流６３４は所定の電流レベルｍ＊Ｉｒｅｆを有する。スタンバイ状態では、電流Ｉｖｇｂは、バイアス電圧ＶＧＢの電圧レベルと、ＰＭＯＳ素子Ｍｐ及び抵抗素子６２８の構成とによって電流レベルが制御される。活性状態では、選択活性により、電流Ｉｖｇｂは、電圧クランプ装置６１０を介して電流経路６１２に容量結合することをトリガとして、１つ以上の高い過渡電流レベルを有する。ＰＭＯＳ素子Ｍｐは、メモリ回路６００のフィードバック配置に基づいて、スタンバイ状態では電流レベルが低く、アクティブ状態では電流レベルが１つ以上高い電流Ｉｖｇｂを供給するように構成されている。

これにより、メモリ回路６００は、他のアプローチと比較して、待機電力を低減し、動的に転送可能な電荷量を増加させたバイアス電圧ＶＧＢを生成することができ、消費電力を低減し、メモリ回路の高速化を図ることができる。

図７は本開示の実施形態に係る読取動作を実行する方法７００のフローチャートである。方法７００は、例えば、図１Ａ及び図１Ｂに関して前述したメモリ回路１００、図２に関して前述したメモリ回路１００Ａ、図４に関して前述したメモリ回路１００Ｂ、図５に関して前述したメモリ回路１００Ｃ、図６に関して前述したメモリ回路６００などのメモリ回路を用いることができる。

方法７００の動作が図７に示されているシーケンス。図７は説明のみを目的としています。方法７００の動作は、図７に示されているものとは異なるシーケンスで実行することができる。いくつかの実施形態では、図７に示されているものに加えて、操作が行われる。図７は、図７に示される操作の前、間、最中、および／または後に実行される。いくつかの実施形態では、方法７００の操作は、メモリマクロを操作する方法の操作のサブセットである。

ステップ７０２では、基準電圧と帰還電圧とに基づいて第１のバイアス電圧を生成する。いくつかの実施形態では、基準電圧および帰還電圧に基づいて第１バイアス電圧を生成することは、図１Ａ、図２、図４および図５に関して前述したように、基準電圧Ｖｒｅｆおよび駆動電圧ＶＲＢＬに基づいてバイアス電圧ＶＧを生成することを含む。

幾つかの実施形態では、フィードバック電圧に基づいて第１のバイアス電圧を生成することは、第１のバイアス電圧に基づいてフィードバック電圧を生成するために第１の電圧クランプ装置を用いることを含む。幾つかの実施形態では、第１の電圧クランプ装置を用いて第１のバイアス電圧に基づく帰還電圧を生成することは、図２、図４及び図５に関して前述したように、電圧クランプ装置１２０Ｒを用いてバイアス電圧ＶＧに基づく駆動電圧Ｖｒｂｌを生成することを含む。

いくつかの実施形態では、第１の電圧クランプ装置を用いて帰還電圧を生成することは、レプリカ回路に帰還電圧を印加することを含む。ここで、レプリカ回路に帰還電圧を印加するとは、図２、図４及び図５を参照して説明したように、駆動電圧ＶＲＢＬをレプリカ回路１４５Ａに印加することである。

幾つかの実施形態では、第１の電圧クランプ装置を用いて、第１のバイアス電圧に基づいて帰還電圧を生成することで、第１の電圧クランプ装置が受ける第２のバイアス電圧を生成する第１のバッファを備える。第１のバッファを用いて第２のバイアス電圧を生成することは、図１Ａ、図２、図４、図５で説明したように、バッファ１４１、１４１Ａ、１４１Ｂを用いてバイアス電圧ＶＧＢを生成することを含む。

幾つかの実施形態では、基準電圧及び帰還電圧に基づいて第１バイアス電圧を生成することは、図６に関して前述したように、基準電圧ＶＧＢ＿ｒｅｆ及び電圧Ｖｓに基づいてバイアス電圧Ｖｂを生成することを含む。

幾つかの実施形態では、基準電圧と帰還電圧とに基づいて第１バイアス電圧を生成することは、基準電流に基づいて基準電圧を生成することを含む。いくつかの実施形態では、基準電流に基づいて基準電圧を生成することは、図６に関して前述したように、基準電流Ｉｒｅｆに基づいて基準電圧ＶＧＢ＿ｒｅｆを生成することを含む。

いくつかの実施形態では、基準電流に基づいて基準電圧を生成することは、レプリカ抵抗素子を用いて基準電流を導通させることを含む。ここで、レプリカ抵抗素子に基準電流を流すとは、図６で説明したように、抵抗素子６２２に基準電流Ｉｒｅｆを流すことを含む。

ステップ７０４では、第１のバッファを用いて、第１のバイアス電圧から第２のバイアス電圧を生成する。幾つかの実施形態では、第２バイアス電圧を生成することは、図１Ａ－図６に関して前述したように、バイアス電圧ＶＧＢを生成することを含む。

幾つかの実施形態では、第１のバッファを用いて第２のバイアス電圧を生成することは、ローカルバッファを用いることを含む。いくつかの実施形態では、ローカルバッファは、複数のローカルバッファのうちの１つのローカルバッファであり、第２バイアス電圧は、複数の第２バイアス電圧のうちの１つの第２バイアス電圧であり、第１バッファを用いて第２バイアス電圧を生成することは、複数のローカルバッファを用いて複数の第２バイアス電圧を生成することを含む。

幾つかの実施形態では、第１バッファを用いて第２バイアス電圧を生成することは、図１Ａ、図２、図４及び図５に関して前述したように、バッファ１４４、１４４Ａ、１４４Ｂ及び／又は１４４Ｃを用いてバイアス電圧Ｖｇｂを生成することを含む。

幾つかの実施形態では、第１のバッファを用いて第１のバイアス電圧から第２のバイアス電圧を生成することは、フィードバック構成に含まれるバッファを用いることを含む。第１のバッファを用いて第１のバイアス電圧から第２のバイアス電圧を生成することは、図６で説明したように、バッファ６０８を用いて、増幅段６０６で受けた電圧Ｖｓからバイアス電圧ＶＧＢを生成し、電圧Ｖｂを生成することを含む。

ステップ７０６では、第２のバイアス電圧に基づいて、ローカル電圧クランプ装置により第１の駆動電圧を生成する。幾つかの実施形態では、図１Ａー２、図４及び図５に関して前述したように、第２のバイアス電圧に基づいてローカル電圧クランプ装置で第１の駆動電圧を生成することは、バイアス電圧ＶＧＢに基づいて電圧クランプ装置１２０で駆動電圧ＶＤを生成することを含む。

幾つかの実施形態では、図６に関して前述したように、第２のバイアス電圧に基づいてローカル電圧クランプ装置で第１の駆動電圧を生成することは、バイアス電圧ＶＧＢに基づいて電圧クランプ装置６１０で駆動電圧Ｖｍｔｊを生成することを含む。

ステップ７０８では、抵抗ベースのメモリ素子を含む電流経路に第１の駆動電圧を印加する。抵抗型メモリ素子を含む電流経路に第１の駆動電圧を印加することは、ＲＲＡＭ素子またはＭＴＪ素子を含む電流経路を含むことが好ましい。

幾つかの実施形態では、図１Ａー図２、図４及び図５を参照して説明したように、抵抗型メモリ素子１５０を含む電流経路１１１に駆動電圧ＶＤを印加することを含む。

幾つかの実施形態では、図６で説明したように、抵抗型メモリ素子６１４を含む電流経路６１２に駆動電圧Ｖｍｔｊを印加する。

方法７００の動作の一部または全部を実行することにより、メモリ回路のフィードバック構成に基づく電圧クランプ装置にバイアス電圧が与えられ、メモリ回路１００、１００Ａ、１００Ｂ、１００Ｃ、６００について上述した効果が実現される。

実施形態によれば、メモリ回路は、第１の電流経路を有するバイアス電圧発生器と、第１の電圧クランプ装置と、第１のバッファと、を備える。前記バイアス電圧発生器は、基準電圧を受け、前記基準電圧と第１の駆動電圧との電圧差に基づいて第１のバイアス電圧を生成し、前記第１の電圧クランプ部は、前記第１の電流経路に前記第１の駆動電圧を印加することにより、前記第１のバイアス電圧に基づいて前記第１の駆動電圧を生成し、前記第１のバッファは、前記第１のバイアス電圧を受け、前記第１のバイアス電圧に基づいて第２のバイアス電圧を生成する。メモリ回路は、抵抗を用いたメモリ素子を含む第２の電流経路と、第２のバイアス電圧に基づいて第２の駆動電圧を生成し、第２の電流経路に第２の駆動電圧を印加する第２の電圧クランプ素子とを含む。バイアス電圧発生器は、非反転入力端子に基準電圧が入力され、反転入力端子に第１の駆動電圧が入力され、出力端子に第１のバイアス電圧が出力されるオペアンプを有する。幾つかの実施形態では、前記メモリ回路は、前記第１のバイアス電圧を受け、前記第１のバイアス電圧に基づいて第３のバイアス電圧を生成する第２のバッファと、第２の抵抗ベースの記憶素子を有する第３の電流経路と、前記第３のバイアス電圧に基づいて第３の駆動電圧を生成し、前記第３の電流経路に前記第３の駆動電圧を印加する第３の電圧クランプ手段と、をさらに含む。幾つかの実施形態では、前記バイアス電圧発生器は、前記第１のバイアス電圧に基づいて第３のバイアス電圧を生成する第２のバッファを含み、前記第１の電圧クランプ手段は、前記第３のバイアス電圧に基づいて前記第１の駆動電圧を生成する。前記第１のバッファは、第１の電流源と、前記第１の電流源にソースフォロア接続された第１のＮＭＯＳ素子とを有し、前記第１のＮＭＯＳ素子のゲートは、前記第１のバイアス電圧を受けて前記第１のＮＭＯＳ素子のソースから前記第２のバイアス電圧を生成し、前記第１の電流源は、スタンバイ状態及びアクティブ状態で動作する第１の電流を生成し、前記第１の電流源は、前記アクティブ状態における第１の電流レベルと、前記スタンバイ状態における第２の電流レベルとを有し、前記第１の電流レベルは、前記第２の電流レベルよりも大きいことが好ましい。第２のバッファは、第２の電流源と、第２の電流源にソースフォロア接続された第２のＮＭＯＳ素子とを含み、第２のＮＭＯＳ素子のゲートは、第１のバイアス電圧を受けてＮＭＯＳ素子のソースから第３のバイアス電圧を生成し、第２の電流源は、第２の電流レベル程度の第２の電流を生成する。幾つかの実施形態では、抵抗変化型記憶装置は、ＲＲＡＭ装置を含む。いくつかの実施形態では、第１のバッファは、第１のバイアス電圧を受けるゲートを有する第１のＮＭＯＳ素子と、スタンバイ状態において非活性化され、アクティブ状態において活性化される第２のＮＭＯＳ素子と、第１のバイアス電圧を受けるゲートを有する第２のＮＭＯＳ素子と、ソースフォロア構成において第１のＮＭＯＳ素子に接続され、第１の電流レベルを有する第１の電流を生成する第１の電流源と、スタンバイ状態において非活性化され、アクティブ状態において活性化され、第１の電流レベルよりも高い第２の電流レベルを有する第２の電流を生成する第２の電流源と、を含み、第２の電圧クランプ素子は、第１のＮＭＯＳ素子のソースと第２のＮＭＯＳ素子のソースとに接続され、第２のバイアス電圧を受ける。幾つかの実施形態では、前記第１のバッファは、電源電圧が供給される第１のノードと、前記第２のＮＭＯＳ素子のドレインと前記第１のノードとの間に直列に接続されたスイッチとを含み、前記スイッチは、前記スタンバイ状態では開放され、前記アクティブ状態では閉鎖される。幾つかの実施形態では、前記第１のバッファは、前記第２のＮＭＯＳ素子と前記第１の電流源との間に接続されたスイッチを含み、前記スイッチは、前記スタンバイ状態において開状態となり、前記アクティブ状態において閉状態となるように構成される。いくつかの実施形態では、第１のバッファは、第１のバイアス電圧を受けるゲートを有する第１のＰＭＯＳ素子と、スタンバイ状態において非活性化され、アクティブ状態において活性化される第２のＰＭＯＳ素子と、第１のバイアス電圧を受けるゲートを有する第２のＰＭＯＳ素子と、ソースフォロア構成において第１のＰＭＯＳ素子に接続され、第１の電流レベルを有する第１の電流を生成する第１の電流源と、スタンバイ状態において非活性化され、アクティブ状態において活性化され、第１の電流レベルよりも高い第２の電流レベルを有する第２の電流を生成する第２の電流源と、を含み、第２の電圧クランプ素子は、第１のＰＭＯＳ素子のソースと第２のＰＭＯＳ素子のソースとに接続され、第２のバイアス電圧を受ける。幾つかの実施形態では、前記第１バッファは、電源電圧が供給される第１ノードと、前記第２電流源と前記第１ノードとの間に直列に接続されたスイッチと、を含み、前記スイッチは、前記スタンバイ状態において開放され、前記アクティブ状態において閉鎖される。幾つかの実施形態では、前記第１のバッファは、前記第２のＰＭＯＳ素子と電源基準ノードとの間に接続されたスイッチを含み、前記スイッチは、前記スタンバイ状態では開放され、前記アクティブ状態では閉塞されるように構成される。

幾つかの実施形態において、メモリ回路は、抵抗型メモリ素子を有する第１の電流経路と、第１の電流経路に第１の駆動電圧を生成する第１の電圧クランプ素子と、第１のバッファと、抵抗型メモリ素子を有する第１の電流経路の少なくとも一部の抵抗を模擬するレプリカ回路とを有するバイアス電圧発生器と、を備える。前記バイアス電圧発生器は、基準電圧を受けて第１バイアス電圧を生成し、前記第１バッファは、前記第１バイアス電圧に基づいて第２バイアス電圧を生成し、前記第１レプリカ回路は、前記第２バイアス電圧に基づいて第２駆動電圧を生成し、前記バイアス電圧発生器は、前記基準電圧と前記第２駆動電圧との電圧差に基づいて前記第１バイアス電圧を調整する。幾つかの実施形態では、前記メモリ回路は、前記第１のバイアス電圧を受け、前記第１のバイアス電圧に基づいて第３のバイアス電圧を生成する第２のバッファを含み、前記第１の電圧クランプ手段は、前記第３のバイアス電圧に基づいて前記第１の駆動電圧を生成する。ある実施形態において、前記メモリ回路はセンスアンプを含み、前記第１の電圧クランプ装置は、ドレインが前記センスアンプの入力端子に接続され、ソースが前記第１の電流経路に接続されたＮＭＯＳ素子を含む。バイアス電圧生成回路は、非反転入力端子に基準電圧が入力され、反転入力端子に第１の駆動電圧が入力され、出力端子に第１のバイアス電圧が出力されるオペアンプを有し、オペアンプの出力端子は、第１のバッファのＮＭＯＳ素子のゲートに接続される。前記メモリ回路は、第２の抵抗型メモリ素子を有する第２の電流経路と、第４のバイアス電圧に基づいて第３の駆動電圧を生成する第２の電圧クランプ素子と、前記第２の電流経路に前記第３の駆動電圧を印加する第２の電圧クランプ素子と、前記第１のバイアス電圧を受け、前記第１のバイアス電圧に基づいて前記第４のバイアス電圧を生成する第３のバッファと、を有する。

幾つかの実施形態において、参照電圧を生成する参照ステージと、前記参照電圧と第１のバイアス電圧との電圧差を検出する電圧検出ステージと、前記電圧差に基づいて第２のバイアス電圧を生成するゲインステージと、前記第２のバイアス電圧に基づいて前記第１のバイアス電圧を生成するバッファと、前記第１のバイアス電圧に基づいて第１の駆動電圧を生成する第１の電圧クランプ装置と、第１の抵抗ベース記憶装置を有する第１の電流経路と、を備え、前記第１の電圧クランプ装置は、前記第１の電流経路に前記第１の駆動電圧を印加する。本発明の好ましい態様は、前記メモリ回路は、前記第１のバイアス電圧に基づいて第２の駆動電圧を生成する第２の電圧クランプ手段と、第２の抵抗ベース記憶手段を有する第２の電流経路とを有し、前記第２の電圧クランプ手段は、前記第２の電流経路に前記第２の駆動電圧を印加することを特徴とする。

以上、いくつかの実施形態の概要について説明したが、当業者であれば、本開示の態様をより好適に理解することができる。当業者であれば、本明細書に記載された実施形態と同様の目的を達成するために、他のプロセスや構造を設計、変更すること、および／または同一の効果を達成することは容易であることを理解されるべきである。当業者であれば、これらと均等な構成については、本発明の趣旨及び範囲から逸脱することなく、本発明の趣旨及び範囲から逸脱することなく、種々の変更、置換及び変更を加えることが可能であることを認識すべきである。

Claims (20)

1. 第１の電流経路と、第１の電圧クランプ装置と、第１のバッファとを有するバイアス電圧発生器と、
   抵抗ベースのメモリ装置を有する第２の電流経路と、
   前記第２のバイアス電圧に基づいて第２の駆動電圧を生成し、前記第２の電流経路に前記第２の駆動電圧を印加するように構成される第２の電圧クランプ装置と、を備え、
   前記バイアス電圧発生器は、基準電圧を受信し、前記基準電圧と第１の駆動電圧との電圧差に基づいて第１のバイアス電圧を生成するように構成され、
   前記第１の電圧クランプ装置は、前記第１の電流経路に前記第１の駆動電圧を印加することにより、前記第１のバイアス電圧に基づいて前記第１の駆動電圧を生成するように構成され、
   前記第１のバッファは、前記第１のバイアス電圧を受信し、前記第１のバイアス電圧に基づいて第２のバイアス電圧を生成するように構成される、メモリ回路。
2. 前記バイアス電圧発生器はオペアンプを有し、前記オペアンプは前記基準電圧を受信するように構成される非反転入力端子と、前記第１の駆動電圧を受信するように構成される反転端子と、前記第１のバイアス電圧を出力するように構成される出力端子とを備える、
   請求項１に記載のメモリ回路。
3. 前記バイアス電圧発生器は、
   前記第１のバイアス電圧を受信し、前記第１のバイアス電圧に基づいて第３のバイアス電圧を生成するように構成される第２のバッファと、
   第２の抵抗ベースのメモリ装置を有する第３の電流経路と、
   前記第３のバイアス電圧に基づいて第３の駆動電圧を生成し、前記第３の電流経路に前記第３の駆動電圧を印加するように構成される第３の電圧クランプ装置と、を更に備える、
   請求項１に記載のメモリ回路。
4. 前記バイアス電圧発生器は前記第１のバイアス電圧に基づいて第３のバイアス電圧を生成するように構成される第２のバッファを有し、ここで、前記第１の電圧クランプ装置は前記第３のバイアス電圧に基づいて前記第１の駆動電圧を生成するように構成される、
   請求項１に記載のメモリ回路。
5. 前記第１のバッファは、第１の電流源と、ソースフォロワー構成において前記第１の電流源に接続された第１のＮＭＯＳ素子とを有し、
   前記第１のＮＭＯＳ素子のゲートは、前記第１のバイアス電圧を受信することにより、前記第１のＮＭＯＳ素子のソースから前記第２のバイアス電圧を生成するように構成され、
   前記第１の電流源は、第１の電流を生成し、スタンバイ状態及びアクティブ状態で動作するように構成され、ここで、前記第１の電流源は、前記アクティブ状態における第１の電流レベルと、前記スタンバイ状態における第２の電流レベルとを有し、前記第１の電流レベルは前記第２の電流レベルより高いマグニチュードを有する、
   請求項４に記載のメモリ回路。
6. 前記第２のバッファは、第２の電流源と、ソースフォロワー構成において前記第２の電流源に接続された第２のＮＭＯＳ素子とを有し、
   前記第２のＮＭＯＳ素子のゲートは、前記第１のバイアス電圧を受信することにより、前記ＮＭＯＳ素子のソースから前記第３のバイアス電圧を生成するように構成され、
   前記第２の電流源は、ほぼ前記第２の電流レベルで第２の電流を生成するように構成される、
   請求項５に記載のメモリ回路。
7. 前記抵抗ベースのメモリ装置は、抵抗ランダムアクセスのメモリ（ＲＲＡＭ）装置を有する、
   請求項１に記載のメモリ回路。
8. 前記第１のバッファは、
   前記第１のバイアス電圧を受信するように構成されるゲートを有する第１のＮＭＯＳ素子と、
   スタンバイ状態において非アクティブ化され、アクティブ状態においてアクティブ化され、前記第１のバイアス電圧を受信するように構成されるゲートを有する第２のＮＭＯＳ素子と、
   ソースフォロワー構成において前記第１のＮＭＯＳ素子に接続され、第１の電流レベルを有する第１の電流を生成するように構成される第１の電流源と、
   前記スタンバイ状態において非アクティブ化され、前記アクティブ状態においてアクティブ化され、前記第１の電流レベルよりも高い第２の電流レベルで第２の電流を生成するように構成される第２の電流源と、を備え、ここで、
   前記第２の電圧クランプ装置は、前記第２のバイアス電圧を受信するように、前記第１のＮＭＯＳ素子のソース及び前記第２のＮＭＯＳ素子のソースに接続されている、
   請求項１に記載のメモリ回路。
9. 前記第１のバッファは、
   供給電圧を受信するように構成される第１のノードと、
   前記第２のＮＭＯＳ素子のドレインと前記第１のノードとの間に直列に接続されたスイッチとを備え、ここで、
   前記スイッチは、前記スタンバイ状態において開放され、前記アクティブ状態において閉鎖されるように構成される、
   請求項８に記載のメモリ回路。
10. 前記第１のバッファは、前記第２のＮＭＯＳ素子と前記第２の電流源との間に接続されたスイッチを有し、ここで、
    前記スイッチは、前記スタンバイ状態において開放され、前記アクティブ状態において閉鎖されるように構成される、
    請求項８に記載のメモリ回路。
11. 前記第１のバッファは、
    前記第１のバイアス電圧を受信するように構成されるゲートを有する第１のＰＭＯＳ素子と、
    スタンバイ状態において非アクティブ化され、アクティブ状態においてアクティブ化され、前記第１のバイアス電圧を受信するように構成されるゲートを有する第２のＰＭＯＳ素子と、
    ソースフォロワー構成において前記第１のＰＭＯＳ素子に接続され、第１の電流レベルを有する第１の電流を生成するように構成される第１の電流源と、
    前記スタンバイ状態において非アクティブ化され、前記アクティブ状態においてアクティブ化され、前記第１の電流レベルよりも高い第２の電流レベルで第２の電流を生成するように構成される第２の電流源と、を備え、ここで、
    前記第２の電圧クランプ装置は、前記第２のバイアス電圧を受信するように、前記第１のＰＭＯＳ素子のソース及び前記第２のＰＭＯＳ素子のソースに接続されている。
    請求項１に記載のメモリ回路
12. 前記第１のバッファは、
    供給電圧を受信するように構成される第１のノードと、
    前記第２の電流源と前記第１のノードとの間に直列に接続されたスイッチとを備え、ここで、前記スイッチは、前記スタンバイ状態において開放され、前記アクティブ状態において閉鎖されるように構成される、
    請求項１１に記載のメモリ回路。
13. 前記第１のバッファは、前記第２のＰＭＯＳ素子とパワー基準ノードとの間に接続されたスイッチを有し、ここで、前記スイッチは、前記スタンバイ状態において開放され、前記アクティブ状態において閉鎖されるように構成される、
    請求項１１に記載のメモリ回路。
14. 第１の抵抗ベースのメモリ装置を有する第１の電流経路と、
    前記第１の電流経路で第１の駆動電圧を生成するように構成される第１の電圧クランプ装置と、
    第１のバッファと、前記抵抗ベースのメモリ装置を有する前記第１の電流経路の少なくとも一部の抵抗をミミックするように構成されるレプリカ回路とを有するバイアス電圧発生器と、を備え、ここで、
    前記バイアス電圧発生器は、基準電圧を受信し、第１のバイアス電圧を生成するように構成され、
    前記第１のバッファは、前記第１のバイアス電圧に基づいて第２のバイアス電圧を生成するように構成され、
    前記レプリカ回路は、前記第２のバイアス電圧に基づいて第２の駆動電圧を生成するように構成され、
    前記バイアス電圧発生器は、前記基準電圧と前記第２の駆動電圧との電圧差に基づいて前記第１のバイアス電圧を調整するように構成される、メモリ回路。
15. 前記第１のバイアス電圧を受信し、前記第１のバイアス電圧に基づいて第３のバイアス電圧を生成するように構成される第２のバッファを有し、ここで、
    前記第１の電圧クランプ装置は前記第３のバイアス電圧に基づいて前記第１の駆動電圧を生成するように構成される、
    請求項１４に記載のメモリ回路。
16. センスアンプを更に備え、ここで、前記第１の電圧クランプ装置はＮＭＯＳ素子を有し、前記ＮＭＯＳ素子は前記センスアンプの入力端子に接続されたドレインと、前記第１の電流経路に接続されたソースとを備える、
    請求項１４に記載のメモリ回路。
17. 前記バイアス電圧発生器はオペアンプを更に有し、前記オペアンプは、前記基準電圧を受信するように構成される非反転入力端子と、前記第１の駆動電圧を受信するように構成される反転端子と、前記第１のバイアス電圧を出力するように構成される出力端子とを備え、ここで、前記オペアンプの出力端子は前記第１のバッファのＮＭＯＳ素子のゲートに接続される、
    請求項１４に記載のメモリ回路。
18. 第２の抵抗ベースのメモリ装置を有する第２の電流経路と、
    第３のバイアス電圧に基づいて第３の駆動電圧を生成し、前記第２の電流経路に前記第３の駆動電圧を印加するように構成される第２の電圧クランプ装置と、
    前記第１のバイアス電圧を受信し、前記第１のバイアス電圧に基づいて前記第３のバイアス電圧を生成するように構成される第２のバッファと、を更に備える、
    請求項１４に記載のメモリ回路。
19. 基準電圧を生成するように構成される基準ステージと、
    前記基準電圧と第１のバイアス電圧との電圧差を検出するように構成される電圧センシングステージと、
    前記電圧差に基づいて第２のバイアス電圧を生成するように構成されるゲインステージと、
    前記第２のバイアス電圧に基づいて前記第１のバイアス電圧を生成するように構成されるバッファと、
    前記第１のバイアス電圧に基づいて第１の駆動電圧を生成するように構成される第１の電圧クランプ装置と、
    第１の抵抗ベースのメモリ装置を有する第１の電流経路と、を備え、
    前記第１の電圧クランプ装置は、前記第１の電流経路に前記第１の駆動電圧を印加するように構成される、メモリ回路。
20. 前記第１のバイアス電圧に基づいて第２の駆動電圧を生成するように構成される第２の電圧クランプ装置と、
    第２の抵抗ベースのメモリ装置を有する第２の電流経路と、を備え、
    前記第２の電圧クランプ装置は、前記第２の電流経路に前記第２の駆動電圧を印加するように構成される、
    請求項１９に記載のメモリ回路。

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