JP5824505B2 - 磁気抵抗メモリ装置、ビットセルアクセス方法及び磁気抵抗ランダムアクセスメモリ - Google Patents

Description

本発明は、メモリ読み出し操作期間中、メモリアレイ中のアドレスが指定された磁気抵抗メモリビットセル素子を通る読み出しバイアス電流を切り換えるビットセルトランジスタを制御するために加えられる電圧を調整するために設置される回路と方法に関するものである。

メモリアレイでは、アドレス指定されたビットセルが入力（書き込み）または出力（読み出し）されるメモリワードのビット位置で結合する時、それらのワードラインアドレスにしたがってビットセルは別々にアドレス指定される。全ワードラインに対し、定められたビット位置のビットセルは、そのビット位置の関連するビットラインとソースラインに沿って連続する位置を占有する。ビットセルのワードラインがアドレス指定される時、ビットセルの操作および論理状態に応じた振幅で、アドレス指定されたビットセルは、バイアスソースから電流を通す。電流がバイアス電流源から電流シンクに流れる時には、電流はビットラインの一部からビットセルに流れ、その後、ビットセルからソースラインの一部に流れる。

ビットセルは、ビットラインとソースラインに沿って異なる位置を有する。すなわち、ビットセルは、ビットラインとソースラインのどちらかの遠端近くの異なる位置を有する。そのため、ビットセルと直列に結合されるビットライン及びソースラインコンダクタとの相対的長さは、アレイ中のビットセルの位置によって異なる。ビットラインが相対的に短い時、ソースラインはそれに応じて長くなり、逆も同様である。そのため、総抵抗が同じであっても、長さの差が、ビットラインとソースライン側間のビットセルと直列される抵抗の分配の差を招く。

特に磁気抵抗ビットセルメモリにおいて、この抵抗の分配の差により生じる明らかな効果を適合させることは、有益なことである。

本発明は、磁気抵抗メモリ装置、ビットセルアクセス方法及び磁気抵抗ランダムアクセスメモリを提供することを目的とする。

本発明の目的は、ビットセルトランジスタのゲートに加えられるスイッチ電圧を変化させて、少なくとも一部のボディ効果をオフセットする回路と技術を確立することである。ビットセルトランジスタは、読み出し操作期間中、メモリワード中のビットセルを選択する。ボディ効果は、ビットセルトランジスタに対し、そのソースおよび／またはドレインでバイアス電圧を発生させる。バイアス電圧の発生は、メモリアレイ中のビットセルの位置が、ビットセルと検出回路間に抵抗の大小を導入するか、または、ビットセルと回路接地間に抵抗の大小を導入するかにより決定される。総抵抗は、通常、実質的に不変であるが、抵抗の分配は変化し、ワードラインアドレスによって通常変化するボディ効果を生じる。一実施の形態中、ワードラインアドレスはメモリアレイ中の相対位置に対応し、スイッチングトランジスタに加えられる電圧を調整するとき、アドレスが考慮される。ある実施の形態において、ワードラインに沿った全ビットセルのスイッチングトランジスタへの駆動電圧が、特にワードラインアドレスに生成される。別の実施の形態において、駆動電圧は、アレイ中の互いに近いビットセルＭＲＡＭ素子をアドレス指定するワードラインのブロックに特有である。開示された別の実施の形態では、駆動電圧は可変に生成され、たとえば、電流レベルフィードバック制御を用いて、必要な駆動電圧を加えて、定められた読み取り電流レベルを生成する。これにより、ワードラインアドレスを考慮しなくても、ボディ効果を考慮することができる。

特に、磁気抵抗ビットセルメモリにおいて、抵抗の分配の差により生じる明らかな効果を調整することができる。

以下の実施例及び実施の形態の考察により、他の目的及び側面を見出すことができる。対象は、明確に示され、かつ記載された実施例及び実施の形態のみに限定されないことは理解されよう。開示されたスコープは、添付された請求項と同等であると見なされるべきである。

イネーブル信号を選択されたワードラインに供給することにより選択され、および、各ビット位置で検出回路に結合される、二個の磁気ターミナル接合を有するビットセルが設置される磁気抵抗ランダムアクセスメモリ（MRAM：magnetoresistive random access memory）メモリアレイの回路図である。 １つのビット位置と、最小と最大ワードラインアドレス間のワードラインのスパン（この例では０〜５１１である）を示す図１に対応する回路図である。 必要な極性と少なくとも特徴的な書き込み電流振幅を有する書き込み電流を供給することにより切り換えることができる、または、どちらかの極性および書き込み電流振幅より小さい振幅を有する読み出し電流を供給することにより読み出すことができる二つの異なる抵抗状態を示す一例のＭＲＡＭ電圧/電流特性を示すグラフである。 図２に対応する回路図で、さらに、ＶＢＬ＿ｒｅｆ電圧により決定される固定の読み出し電流振幅を、ビットセルに加えるのに用いられる電流制御回路を含む。固定読み出し電流は、サブジェクトビットセル、および、サブジェクトビットセルと比較される参照ビットセルに加えられる。 図２に対応しているが、ＶＢＬ書き込みバイアス入力により決定される書き込み電流のアプリケーションを示すように配置された回路図である。 ＶＢＬ＿ｒｅｆ電圧の選択を示す回路図で、ＶＢＬ＿ｒｅｆ電圧の選択は、ワードラインアドレスの関数に基づく。多重方式で、逓増する異なるＶＢＬ＿ｒｅｆ電圧を生成することができるダミー回路から、ビットセルの位置が最小〜最大ワードラインアドレス間であるかにかかわらず、アドレスが指定された任意のビットセルに対し同じ読み出し電流を得る。 ＶＢＬ＿ｒｅｆのレベルを一般に制御するマルチプレクサーを有する回路図である。 ＶＢＬ＿ｒｅｆ電圧の選択を示す回路図で、ＶＢＬ＿ｒｅｆ電圧の選択は、アドレスが指定されたビットセル、特に、ワードラインアドレスのいくつかの可能な範囲のうちのひとつにおけるビットセルのワードラインアドレスの関数に基づく。 ビットラインの設置側の電圧を調整することにより、読み出し電流の制御を有効にする回路の回路図である。 書き込み電流が、ＶＢＬ＿ｒｅｆを用いて読み出し電流を制御するのと同じ方式で制御されるが、但し、入力制御信号がカレントミラーの参照によって生成されることを示す図である。 開示される装置の主な構成要素を示すブロック図である。 実施される方法を示すフローチャートである。

磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）において、各メモリセルは、論理値を示す低いおよび高い抵抗状態を有する。二つの抵抗状態は、たとえば百から数百オームで異なり、二個の磁気層の磁界配向が、それぞれ平行または逆平行（正反対）配向にあるときが想定される。

二個の磁気層は、周囲を酸化マグネシウム等の磁気ターミナル接合（ＭＴＪ）により挟まれている。且つ、二個の磁気層は、永久磁界配向を有する固定または “ピン”磁気層、および、磁界配向が書き込み操作中に切り換え可能で、固定相層の磁界配向と一致または真反対の可変または“自由”磁気層を含む。

ＭＴＪの磁気状態は、適切な振幅と極性の書き込み電流のアプリケーションにより設定されるか、または、読み出し電流のアプリケーションにより読み出される電圧を検出回路に加えられる。電圧は、ビットセルの異なる抵抗状態で、高い電圧または低い電圧である。書き込み及び読み出し操作は、そのビットセル位置のビットラインに沿って、ビットセルＭＴＪを、書き込み電流電源または検出回路入力端に結合される回路内に結合するビットセルスイッチングトランジスタを必要とする。

メモリアレイ中のビットセルは、アドレスが選択されたメモリワードラインに沿って、複数列またはメモリワードに配列され、ビットセルは、それぞれ、ワードラインとビットラインが交差するＸ−Ｙグリッド中のポイントを占有する。一ワードラインは、イネーブル電圧のアプリケーションにより同時に選択され、ワードラインに沿った全ビットセルは、それらの関連するビットラインとソースまたはドレインライン間で結合する。読み出し操作に対し、選択されたメモリワード中の各ビットセル位置が検出回路に適用される。つまり、全ビットラインが検出回路に結合され、アドレスが指定されたメモリワードのビットセル論理値が読み出される。書込み操作に対し、各ビットラインは、アドレスが指定されたメモリワードで関連するビットセル位置に書き込まれる論理値に従って選択された正または負の振幅の書き込み電流源に結合される。

同じビット位置の異なるメモリワード中のビットセルは、そのビット位置のソースラインとビットラインの反対端子の間の異なる位置に次第に増加するように位置する。よって、高いワードラインアドレスまたは低いワードラインアドレスが、その関連するスイッチングトランジスタにより選択される時、ソースライン側、または、ビットライン側のコンダクタの長さは、相対的に長くまたは短くなる。ビットラインが長い時にはソースラインが短くなりその逆も同様であるため、ビットセルを含む回路の総抵抗には影響しない。

スイッチングトランジスタは、電界効果トランジスタ（FET：field effect transistors）である。ワードライン信号は、ワードラインアドレスによって変化しない論理レベルである。ソースラインとビットラインの端子間のアドレスが指定されたワードラインの位置のため、スイッチングトランジスタの導電チャネルが高いまたは低い電圧でも、スイッチングトランジスタに加えられるゲート電圧は同じである。これはいわゆるボディ効果をもたらし、異なるワードライン位置のスイッチングトランジスタが多かれ少なかれ活発に伝導するので、ビットセルを通って伝導する電流は、ソースラインとビットラインの端子間のアドレスが指定されたワードラインの位置に応じて、幾分異なる。

ＭＴＪ素子は、時によっては“ハウス曲線”として知られる固有の電流−電圧パフォーマンスの特性を有し、その詳細は以下でさらに考察される。高い抵抗状態（ＲＨ）にあるとき、ＭＴＪ素子の見かけの抵抗は、ＭＴＪが瞬間的に伝導する電流の振幅によって変化する。最高抵抗ＲＨは最低電流振幅（すなわち、ハウス曲線のピーク近傍）で観察される。よって、効果、たとえばボディ効果が、瞬間電流レベルを変化させる場合、別の状態が等しいと仮定しても、ビットセルと参照セルの高抵抗ＲＨおよび／または低抵抗ＲＬ状態の各種組み合わせに応じて、ビットセルのＭＴＪ素子のＲＨ抵抗と参照セルのＭＴＪ素子のＲＨ抵抗間の差が対応して増加または減少する。

ソースラインまたはビットラインの抵抗は、通常、トータルでたった２００または３００Ωなので、ボディ効果は大きくない。しかし、製作公差及び別の観点において、ボディ効果は変化をもたらし、その変化は、製品の選択速度を制限するある論理状態で、操作上の問題を生じる。定められたＭＴＪの高および低抵抗間の差は、電流振幅の状況により、１．５ＫΩから３ＫΩである。あるメモリ配置において、検出回路は、ビットセルＭＴＪ素子の抵抗（ＲＨまたはＲＬの一つの状態にあり、論理値に基づく）と、ＲＨとＲＬのうちの一つの状態に同様にある一つ以上の参照セルＭＴＪ素子の抵抗を比較する。製造変化を含む変化に加え、ビットセルボディ効果のため、ビットセルと比較参照セルの異なる論理状態において、ＭＴＪ抵抗間の差は、ある状態で限界になる。抵抗の差がロバストであることは一般に有益であり、Ｒ_Ｈ高抵抗状態で発生するＭＴＪ素子の抵抗に対するボディ効果の寄与を減少または消去することは特に有益である。

図１を参照すると、磁気抵抗ランダムアクセス（ＭＲＡＭ）メモリビットセルアレイにおいて、ビットセル２２は、通常、ワードラインＷＬ［ｎ］とビットラインＢＬ［ｎ］の交差点で、Ｘ−Ｙグリッドに配列される。メモリ読み出し操作期間中、ワードライン信号ＶＷＬ［ｎ］は、アレイ中のメモリセルの一列を選択する。

選択されたワードライン列中の各ビットセル２２は、ビットラインＢＬに直列されるビットセルスイッチングトランジスタ２４により結合されて、検出回路２５の入力につながれる。ソースラインＳＬは、ビットセル２２から回路接地につながれる。ビットセルスイッチングトランジスタ２４は、ビットラインＢＬ［ｎ］ とソースラインＳＬ［ｎ］間のビットセル２２を結合する。この接続は、関連するワードラインＷＬ［ｎ］のアレイ中の位置、すなわち、図１に示されるアレイの高い位置または低い位置に基づいて、ビットラインとソースラインに沿った高いまたは低い位置で発生する。ビットセルトランジスタ２４とビットセル２２を通るコンダクタの全長は、位置にかかわらず同じであるが、検出回路２５とビットセル２２間で直列のビットラインＢＬに沿う全長の大小、または、ビットセル２２と接地間で直列のソースラインＳＬに沿う全長の大小は、ワードラインＷＬ［ｎ］のアレイ中の位置によって決まる。

検出回路２５は、定められた読み出しバイアス電流−参照電圧でビットセル２２を通して生成される電圧を比較することにより、ビットセル２２が、高抵抗ＲＨ状態または低抵抗ＲＬ状態にあるかを判断する。比較結果は、読み出し操作からの出力論理値である。たとえば、検出回路２５は、定められた振幅の読み出し−バイアス電流をビットラインＢＬに供給することができる。検出回路２５は、クランピングに用いられるスイッチングトランジスタに加えられるＶｃｌａｍｐ信号により作動し、ｒｅａｄ＿ｍｕｘ信号をアドレス指定することによりビットラインがアドレス指定される時、有効になる。

検出回路２５は、通常、図１中で、電圧比較器として示され、その出力は、ビットセル２２を通して生じた電圧が、参照ビットラインＲＢＬ［ｎ］と参照ソースラインＳＢＬ［ｎ］間で切り換えられる参照ビットセル２７により生成される参照電圧より高いかまたは低いかを決定する。参照ビットセル２７の抵抗状態が知られているのに対し、ビットセル２２の抵抗状態ＲＨまたはＲＬがビットセル２２中に保存される論理ビット値を示す任意の値であることを除いて、参照ビットセル２７は、ビットセル２２の操作に良く似ている。

参照電圧は、比較可能データとＲＨおよび／またはＲＬ状態にある参照ビットセルにより生成される特徴電圧間にある電圧として選択される。別の技術において、参照電圧は、既知の高および／または低抵抗状態で、同じ振幅の読み出しバイアス電流を、ひとつ以上の参照ＭＲＡＭビットセル素子に供給することにより生成される。ビットライン上の電圧と比較される参照電圧を生成することで、ビットセルが、高または低抵抗状態にあるかを識別する。

異なる抵抗状態で得られる電圧を比較して、ビットセルが実際に高抵抗状態または低抵抗状態にあるかを判断する必要がありうるので、いくつかの複雑な事態が起こりうる可能性がある。たとえば、参照ビットセル抵抗はビットセルのＲＨ抵抗より低いとともにＲＬ抵抗より高くなる状況、またその逆の場合には、直接比較することにより、不確定な結果が生じる。その状況は、たとえば、ビットセル２２と参照ビットセル２７のひとつまたは両方の状態がまず他方と比較され、その後、既知の抵抗状態が設定され、追加比較が行われることにより、複数の比較がされることで指定される。しかし、開示内容を説明し、過度に複雑化するのを避けるため、参照ビットセル２７は、ビットセル２２と単に同じように、ＭＴＪ素子と回路配置を示している。これは単なる例であり、各種技術を利用可能であることは理解すべきである。たとえば、ひとつ以上の所定の電圧振幅をバイアスまたは比較に用い、この比較は、生じた電圧、電流、または電流放電速度を比較し、および、ビットセル２２とひとつ以上の参照ビットセル２７との読み出しまたは書き込み状態のステップを比較して、ビットセル２２が、読み出し時に実際にＲＨまたはＲＬ状態にあるかを判断する技術を利用してもよい。

図２は、この例中、図１中の一ビット位置、および、最低と最高のワードライン位置ＷＬ［０］とＷＬ［５１１］だけを示す配置図である。磁気ターミナル接合（ＭＴＪ）を挟む磁気層（自由層または可変層、および、ピン止めされた配向層または固定配向層）中の磁界の逆平行または平行な配向のため、ＭＲＡＭビットセル２２と参照ビットセル２７の抵抗は、高抵抗または低抵抗の関数に基づいて変化する。自由層の配向（両矢印で示される）の変化は、ビットセル２２（または、参照ビットセル２７）の抵抗状態を変化させる。

メモリアレイ中の全ＭＴＪ素子の集団において、たとえば磁気層間のＭＴＪの厚さの変化といった製造変化のため、ＲＨとＲＬ抵抗状態とのいずれかにあるビットセルの抵抗は、一方のビットセル（または参照セル）から他方に変化する。メモリアレイ中のセル対セルの変化は統計的な分布を有する。各個別のメモリセルは、その二つの状態において、はっきりと高い抵抗および低い抵抗を有するが、あるセルの低抵抗値は、別のセルの高い抵抗値に近接し、その逆も同様である。あるセルの高抵抗ＲＨが別のセルの低抵抗ＲＬに近接する時、高抵抗および低抵抗の間を区別するための測定差動は、それに応じて減少する。

高抵抗値が、ビットセルと参照セル間ですべて実質的に等しく、且つ、低抵抗値が同様にそのセル間で実質的に等しくても、別の変化を取り込むのを回避するのに、有利である。この別の変化は、ビットラインＢＬ［ｎ］と参照ビットラインＢＬ＿ｒｅｆ［ｎ］で生成される電圧を比較することによって高抵抗状態および低抵抗状態を識別する検出回路が、高抵抗状態および低抵抗状態を識別できる程度を損なうような変化である。つまり、検出回路２５への入力の電圧へ寄与する唯一の抵抗の効果が、ＲＨ及びＲＬ抵抗の状態におけるビットセルと参照ビットセルとの間における抵抗の差分であるならば、有益である。

図３は、ＭＲＡＭ−ＭＴＪ素子の一例における抵抗−電流のプロットである。このプロットは、プロットの上部のピークのため、ハウスダイヤグラムと称される。低抵抗ＲＬ状態において、電流にかかわらず、セルは実質上一定の抵抗（自由層、ＭＴＪとピン層を通じ連続的に測定される）で、この例では約２ＫΩである。高抵抗ＲＨ状態において、電流振幅が最小に近い時、ＭＴＪ素子の最大抵抗が発生する。抵抗は二つの極性のどちらかの最大電流振幅で約１．２ＫΩに低下し、操作はＭＴＪ素子の自由層を平行と逆平行の配列間で変化させ、これによりＭＴＪ素子を別の抵抗状態に切り換える。ＭＴＪ素子は、当然オームの法則Ｖ＝ＩＲに従う。よって、高抵抗状態ＲＨにおいて、電流に比例するだけでなく、ＭＴＪ素子の抵抗がハウスダイヤグラムのピークの傾斜により変化するために、電流振幅中の差は、ＭＴＪ素子を通じて異なる電圧を生成する。

各アドレス可能なビットセル２２は、アレイ中のビットセルの対応するワードラインＷＬ［ｎ］とビット位置ＢＬ［ｎ］に関連するスイッチングトランジスタ２４に結合される。ワードラインがレベルＶＷＬ［ｎ］をワードラインに適用することにより選択される時、関連するビットセル２２がビットラインＢＬ［ｎ］と接地につながるソースラインＳＬ［ｎ］間に直接結合され、これにより、アドレスが指定されたビットセル２２の抵抗を、検出回路２５の入力と接地間にセットする。しかし、メモリアレイ中のビットセルの位置に基づいて、検出回路とビットセル間に延伸するコンダクタの長さは、ビットセルから回路接地に延伸するコンダクタの長さより、長いかまたは短い。ビットラインの抵抗ＢＬ＿ｌｏａｄとソースラインコンダクタの抵抗ＳＬ＿ｌｏａｄは、図２中で、破線のレジスタとして示される。

これらの二個のコンダクタ長さ、すなわち、検出回路からビットセルまでのビットラインの実効的な長さと、ビットセルから接地までのソースラインの実効的な長さの配分は、通常、ビットセルのメモリアドレスによって変化する。高い番号のワードライン上のビットセルは短いコンダクタにより接地に結合され、長いコンダクタにより検出回路に結合される（逆も同様である）。低い番号のワードライン上のビットセルは、その反対の状況にある。図２において、最高と最低のワードラインアドレスが比較されており、多重化およびクランプされたトランジスタと接地との間の全体のコンダクタ抵抗は、ＷＬ［５１１］のセンサ側、および、ＷＬ［０］の接地側上にある。中間にあるワードラインにとって、センサ側上の抵抗と接地側上の抵抗とのバランスは、互いに、逆相関で変化する。

入力で検出回路に加えられる電圧は、ソースからの電流の振幅と、検出回路と接地間の総抵抗との積（Ｖ＝ＩＲ）により決定されるので、高番号および低番号のワードライン間のビットセルの位置は、センサ２５の入力電圧に影響しないことが予期できる。その総抵抗は、ビットセル抵抗に加えて、ビットライン（センサーからビットセルまで）とソースライン（ビットセルからソースまで）の両方の有効成分を含む。ビットセル位置がビットラインを短くするような場合、ソースラインはそれに応じて長くなり、その逆も同様である。ビットラインとソースラインが、対応する材料と断面積のサイズを有する場合、コンダクタ長の合計はメモリアレイ中のビットセルの位置にかかわらず同じなので、ビットラインとソースラインの抵抗の合計は、ほぼ等しいはずである。ビットラインとソースラインの抵抗の合計は、たとえば２００または３００Ωである。

しかし、いわゆるボディ効果は、読み出し操作期間中、ビットセルを通じて伝導する電流振幅の違いをもたらす。ビットラインＢＬとソースラインＳＬ間のアドレス指定されたビットセル２２と結合するスイッチングトランジスタ２４のゲートに加えられる電圧は定電圧である。ただし、スイッチングトランジスタ２４のソースとドレインの電圧は、メモリアレイ中でアドレスが指定されたビットセルのワードライン位置によって変化する。ゲート電圧が、ビットセル位置によってソース電圧とドレイン電圧に対して変化する結果、ビットラインの抵抗とソースラインの抵抗はそれらの合計が一定であるものの、ビットセルと接地間の大きな抵抗側に均衡が傾く（ビットセルのソースとドレインがゲート駆動電圧と比較して高電圧であるようなとき）か、検出回路側に均衡が傾いたとき（ソースとドレインは低電圧であるようなとき）に、スイッチングトランジスタは伝導するのに異なる振幅で駆動する。

図３は、ビットセル２２が高抵抗ＲＨ状態にあるとき、電流振幅の差が、ビットセル２２の抵抗の差を同様に生成することを示す。検出回路は、互いに少しだけ異なるとともに、ＲＨおよび／またはＲＬ状態の参照抵抗と少しだけ異なる複数のビットセル抵抗（ビットセルのＲＨまたはＲＬ状態にある）を識別する必要がある。本発明の一態様によると、ボディ効果およびビットラインとソースラインとの相対的な抵抗の差が、検出回路に加えられる電圧の変化のソースとして除去されるか、または、少なくともそれらの寄与が最小限になるので、読み出し操作期間中、アドレスが指定されたビットセルのＲＨおよび／またはＲＬ状態を識別する検出回路２５の能力が改善される。

図３のハウスダイヤグラムを参照し、５１１本のワードラインのメモリアレイがあると仮定すると、オームの法則に従って、ビットセル２２を通る電流レベルＩｃｅｌｌは、接地端までの抵抗の合計により割られたＶＢＬの電圧である。低抵抗状態において、ＩｃｅｌｌＲＬは次の通りになる。

式中、 ΔＲＢ＝ΔＲＢｏｄｙ＿ｅｆｆｅｃｔ×（５１１−ｎ）ＷＬ
ｎ＝０〜５１１ＷＬ
ＲＢＬ＿ｌｏａｄ＋ＲＳＬ＿ｌｏａｄ＝Ｃｏｎｓｔａｎｔ

高抵抗状態において、電流レベルＩｃｅｌｌＲＬは、ハウスダイヤグラムの傾斜ピークに沿った動作点による影響を受ける。

式中、 ΔＲＢ＝ΔＲＢｏｄｙ＿ｅｆｆｅｃｔ×（５１１−ｎ）ＷＬ
Ａ ＝ｓｌｏｐｅ ｏｆ ＲＨ ｖｓ. Ｉｃｅｌｌ
ｎ＝０〜５１１ＷＬ
ＲＢＬ＿ｌｏａｄ＋ＲＳＬ＿ｌｏａｄ＝Ｃｏｎｓｔａｎｔ

これらの関係の効果は、ｎがゼロに近い、または、最大ワードライン番号（例えば５１１）に近い時、ビットラインとソースラインコンダクタによりもたらされる実効的な負荷は、ボディ効果のため異なる。さらに大きい抵抗がビットセルと接地間に設けられるので、ボディ効果はＶＢＬに近いビットセルに対して最大で、スイッチングトランジスタ２４を導電状態にするのにゲート電圧を印加する時、ゲート電圧は相対的に弱くなる。アドレスｎが増加するにつれて（すなわち、ＶＢＬに近いビットセルにおいて）、セル抵抗が大きく現れ、電流振幅Ｉｃｅｌｌが小さくなり、検出回路への入力の抵抗状態間のマージンまたは差分を減少させる。

図３のハウスダイヤグラムに示されるように、ＲＬでのビットセル抵抗は、電流振幅によって変化しない。ボディ効果が存在し、且つ、ボディ効果は、異なるＷＬアドレスに対応して、ＲＬ状態下の電流振幅を変化させる。但し、ＲＬの変化はＲＨの変化より小さく、ボディ効果以外にハウスダイヤグラムの傾斜も、抵抗の増加およびビットセル２２を流れる電流振幅の減少に寄与する。ＲＨ及びＲＬ状態で、センサー２５への入力電圧の差分のマージンが減少する。図２では、参照ビットセル２７が、ビットセル２２からの電圧ＶＢＬとの比較について入力電圧ＶＢＬ＿ｒｅｆをセンサー２５に出力する一実施形態において、差分のマージンは、ビットセルと参照ビットセルに印加されることが示されている。

図４は一実施例を示す図で、この実施例中、ビットセルと参照ビットセルに対し、メモリビットセル２２と参照ビットセル２７上の電流バイアスを全ワードラインの位置に等しくする駆動回路を提供することにより、ボディ効果の寄与が減少または消去される。フォロワー増幅器３２は、制御信号ＶＢＬ＿ｒｅｆに結合される非反転入力、および、フィードバック経路のＶＢＬまたはＶＢＬ＿ｒｅｆに結合される反転入力を有する。増幅器３２は高ゲイン差動増幅器で、この配置において、出力電圧ＶｃｌａｍｐとＶｃｌａｍｐ＿ｒｅｆとを駆動して、入力電圧ＶＢＬ＿ｒｅｆに追従する。一実施形態において、制御電圧ＶＢＬ＿ｒｅｆが、ワードラインアドレスの関数として決定される。

図４に示されるように、複数のビットセル２２、２７を含む磁気抵抗メモリ装置が提供され、各ビットセルは、ビットセルの異なる論理状態で、異なる抵抗により特徴付けられる磁気抵抗素子ＭＴＪを少なくともひとつ有する。このような各ビットセル２２、２７は、複数のメモリワードＷＬ［０］からＷＬ［５１１］を有するメモリアレイ中のビットセル位置を占有する。各メモリワードＷＬ［ｎ］は、メモリワード中のビットセルの読み書きのうちのひとつに関連するメモリアクセス操作期間中、ワードライン信号ＶＷＬ［ｎ］によりアドレス可能である。

読み書き回路が、メモリワードに沿った各ビット位置に備えられ、読み出し／書き込み回路は、ビットラインＢＬに結合される入力と出力のうちの一つを有する。ビットセルが、メモリアクセス操作期間中にアドレス指定される時、ビットセル２２、２７は、少なくともひとつのスイッチングトランジスタ２４、２９により、ビットラインＢＬとソースラインＳＬ間に結合される。ビットラインＢＬとソースラインＳＬの相対的な長さは、メモリアレイ中のビットセルの位置の関数として、逆方向に変化する。示される実施形態中、ビットラインとソースラインは、検出回路２５の入力と接地の間で延伸し、ビットセル２２、２７のスイッチングトランジスタ２４、２９は、ワードラインアドレスＷＬ［ｎ］の関数としてビットラインＢＬとソースラインＳＬに沿って変化する複数の位置のひとつで、ビットセルをビットラインＢＬとソースラインＳＬ間に結合する。

駆動制御部３２は、入力Ｖｃｌａｍｐを変化させるのに用いられ、ビットラインＢＬと直列の少なくともひとつのトランジスタ３５に結合される。一実施形態において、ビットラインＢＬに加えられる電圧、すなわちノードのＶＢＬとＶＢＬ＿ｒｅｆ電圧を、読み出し操作で呼び出されるワードラインアドレスの関数としてカスタマイズするように駆動制御部が設定される。ボディ効果および抵抗−バイアス電流に関するハウスダイヤグラムの特徴的な傾斜のため、この技術は、ビットセルが高抵抗ＲＨ状態にあるときに生じるビットラインとソースラインの抵抗の変化を減少または消去するのに用いられる。

図４の説明において、メモリアクセス操作は読み出し操作であり、スイッチングトランジスタ３５への入力が調整されて、ボディ効果により読み出し電流バイアスの差を生じるビットセルのＲＨ−Ｉｃｅｌｌ特性の傾斜を構成する。図５では、ボディ効果は、メモリ操作が書込み操作である場合にも適用されることが示される。ハウスダイヤグラムによると、ビットセル２２は、要求される極性のバイアス電流および十分な書き込み電流振幅を供給することにより、高抵抗ＲＨまたは低抵抗ＲＬ状態にされる。ビットセル２２に供給されるバイアス電流が増加するにつれて（どちらかの極性で）、ハウスダイヤグラムの傾斜に従ってビットセルの抵抗が減少し、ビットセルが高抵抗ＲＨ状態にあるならば、供給電圧が同じ場合抵抗の減少が電流の増大を招く。図５に示されるように、Ｗｒｉｔｅ＿ｅｎ入力端に供給される制御入力電圧は、ワードラインアドレスＷＬ［ｎ］にしたがって書き込み電流バイアスを調整し、電流変化、特に状態ＲＨからＲＬへの書き込み時の電流変化を減少またはオフセットするのに用いられる。

図４に示されるように、読み出し操作期間中の読み出し電流バイアスの制御に戻ると、ビットセル２２の論理レベルを読み出すプロセスは、検出回路２５による比較に関与して、ビットセル２２の抵抗が参照ビットセル２７の抵抗より高いかまたは低いかを決定する。比較は、たとえばビットセル２２の抵抗が参照ビットセル２７の抵抗より高いか（または、低いか）を決定し、その後、既知の抵抗状態をビットセル２２と参照ビットセル２７のうちのひとつに書き込み、さらなる比較を行って比較の結果が変化したかを判断する多くの工程を含む。

たとえば、ビットセルの高抵抗ＲＨは、参照ビットセルの高抵抗ＲＨより低抵抗なので、このようなステップが必要である。このような場合、すでに、参照ビットセルがその高抵抗状態ＲＨにあることがわかっていて、且つ比較結果がビットセル抵抗が低いことを示す場合でも、ビットセルと参照ビットセルの抵抗の簡単な比較では、ビットセル２２がその低抵抗状態ＲＬにあると判断することができない。読み出しバイアス電流状況下の抵抗を比較し、および、既知状態をビットセルおよび／または参照ビットセルに書き込むことにより、ビットセル２２中に保存される元の論理値に関する結論を得ることができる。

この実施の形態において、参照ビットセル２７は、メモリワード中のビットセル２２のワードラインアドレスに対応する各ワードラインアドレスＷＬ［ｎ］に備えられる。検出回路は、ビットセルと参照ビットセルの抵抗の比較からＲＨ状態とＲＬ状態のうちのひとつを比較および識別するために配置される。参照ビットセル２７とデータビットセル２２が同じワードライン列ＷＬ［ｎ］で比較されるので、データビットセルと参照ビットセルの制御配置は、同じＶＢＬ＿ｒｅｆ制御信号に結合される制御入力レベルを有する対応する増幅器３２を含む。

図６は、一実施の形態を示し、この実施の形態中、ビットセル２２と参照ビットセル２７との両方に用いられる制御信号ＶＢＬ＿ｒｅｆがワードラインアドレスに特有の値として生成され、制御信号ＶＢＬ＿ｒｅｆは、それらのワードライン数ｎにかかわらずビットセルと参照ビットセルにとって等しいバイアスと比較状況を生成するように、実質上ボディ効果を相殺する。上述のように、個々のメモリワード中のビットセル２２は、一般に同延のビットラインＢＬとソースラインＳＬコンダクタに沿った連続位置に位置する。各ビットセルのスイッチングトランジスタ２４は、連続する位置の一つでビットラインとソースライン間のビットセル２２を結合し、よって、総抵抗のビットラインまたはソースライン側への割り当て不均一のためにより生じるボディ効果をもたらす。この実施の形態において、参照ビットセルは同じワードライン位置ＷＬ［ｎ］にあるので、ビットライン側とソースライン側で、同じ割り当ての抵抗を有する。同じ制御信号ＶＢＬ＿ｒｅｆが、連続する位置に沿ったビットセル２２と参照ビットセル２７の相対的な位置に従ってボディ効果をオフセットする二個のフォロワー増幅器３２への入力として用いられる。

図６において、制御信号ＶＢＬ＿ｒｅｆが、アクティブワードラインＷＬ［ｎ］のワードラインアドレスを構成するために特に生成される。複数のＩＲドロップ基準レベルを生成するダミー回路４２を用いて、同じＶＢＬ＿ｒｅｆ信号が供給される。特定の基準レベルは、ワードラインＷＬ［ｎ］をアドレス指定し、読み出しと書込み操作を有効にする信号に関連するマルチプレクサー４４により選択される。ワードラインアドレスｎにとって適切となるように選択されたＶＢＬ＿ｒｅｆレベルは、Ｖｃｌａｉｍ＿ｒｅｆ調整素子４６により、二つのフォロワー増幅器３２に加えられる。

図７は、ワードラインアドレスによって変化するマルチプレクサー４４の出力に基づいて、チューニングまたはトリミングレベルがＶｃｌａｉｍ＿ｒｅｆ調整器４６で生成される別の実施の形態を示す図である。このようにして、フォロワー増幅器３２に適用される駆動制御は、ワードラインアドレスに応答する駆動電圧調整回路４６を含む。どのように、チューニングまたはトリミング信号が得られるかを示す代替の実施の形態があり、一例は図８に示されるダミー回路４８で、ダミー回路４８は、ビットライン、ソースラインおよび一組のスイッチングトランジスタを含み、アドレス指定されたワードラインＷＬ［ｎ］のビットセル２２と参照セル２７の操作を適合させる。図８の例において、ダミー回路４８中の全てのワードラインが、はっきりと異なる制御レベルＶＢＬ［ｎ］を出力するというわけではない。代わりに、制御レベルが出力されて、ワードラインアドレスの範囲が含まれる。この例において、１００個のワードラインアドレスが、ダミー回路レベル、たとえば、ワードライン２００から３００が選択される時など、クロスオーバースイッチングマトリクス５２により選択されるダミーレベルＶＢＬ［２５５］に、含まれる。図８において、ダミー回路４８からの５個のダミーレベルは、スイッチマトリクス５２により選択される約１００ワードラインの範囲で用いられるが、アドレス可能なワードライン（または、実施の形態中では５１１）の数と等しい最大限の数まで、２個以上の選択可能な制御レベルを有するその他の特定の配置を利用することもできる。

前述の具体例において、ボディ効果を相殺するのに用いられる駆動電圧調整回路は、フォロワー増幅器に結合される可変電源、たとえば図８のビットライン電圧ダミー回路に相当する。ビットライン電圧ダミー回路は、複数の制御電圧中から選択するスイッチ回路により複数の制御電圧を生成し、よって、可変電源を形成して、電流バイアスをビットセル２２と参照ビットセル２７にチューニングする。

図９は、別の実施の形態を説明し、スイッチングマトリクス５２は、電流源とその抵抗５７に並列に結合される適切な直列抵抗を選択し、同様に、ボディ効果と上述の抵抗−電流ハウスダイヤグラムの傾斜により生じるアドレスが指定されたワードラインＷＬ［ｎ］中のビットセル２２と参照ビットセル２７の抵抗の変化を相殺する。図８の具体例のように、複数の制御電圧は隣接ワードラインアドレスを有するバンク中のワードラインに割り当てられ、ワードラインアドレス信号により選択される時、各バンク中のワードラインは、複数の制御電圧のうちの１つの同じ電圧を受ける。図９の具体例は、複数の選択可能な抵抗を有し、抵抗は隣接ワードラインアドレスを有するバンク中のワードラインに割り当てられる。同様に、メモリアクセス操作期間中、定められた範囲でワードラインアドレスが選択される時、適切なバンクと抵抗が選択される。

上述のように、開示される技術は、読み出し操作と書込み操作の処理時に、ボディ効果を補正するのに適用できる。読み出し操作中、電圧または電流は、検出回路により比較される。書込み操作中、適切なロバスト電流レベルが供給されて、ビットセル２２または参照ビットセル２７に高抵抗状態ＲＨまたは低抵抗状態ＲＬが書き込まれる。書込み操作において、目的は十分な電流を供給することである。図１０中に示される回路と技術は、ボディ効果を考慮せず、また駆動回路をワードラインアドレスの関数として調整する必要がなくても、十分な電流を確保するのに有用である。参照電流源６２は、二個のトランジスタ６４、６５を含むカレントミラーの１本のレグに結合される。カレントミラーは、参照電流源６２により導電する時、同じ電流振幅をビットラインコンダクタＢＬに加えることを試みる。アドレスが指定されたワードライン中の変化により生じるボディ効果は、ビットラインからソースラインまでのアドレスが指定されたビットセルを通る導電性パスの直列抵抗の変化を生成する可能性がある。

しかし、電流書き込み振幅は参照電流源６２を適合するように生成されるので、ボディ効果のためアドレスが指定されたビットセルの抵抗が高い（または、低い）場合、駆動回路は、Ｖｗｒｉｔｅ＿ｂｌ＿ｂｉａｓで、高い（または、低い）電圧を生成し、これによりその変化をオフセットする。参照電流源６２に結合されるカレントミラー回路を含む書き込み電流駆動制御部は、連続位置に沿ったビットセルの相対的位置と実質上関係なく、アドレスが指定されたビットセルのビットライン中で名目上の駆動電流振幅を定めるように設定されるフィードバック電流制御部の形態である。これによりこの配置は上述の読み出し電流バイアス制御部と似ていて、ワードラインアドレスの相違および関連するボディ効果を考慮しても変化がないか、ほとんどないような名目上の読み出し電流振幅を達成する電圧調整が実行される。

図１１は、ビットセルと参照ビットセルを用いて読み出し電流バイアス調整を比較する実施の形態中で開示された対象の主な要素を示すブロック図である。異なるワードラインアドレスＷＬ［ｎ］にアクセスしてビットラインＢＬ抵抗負荷をキャンセルする時、電圧ＶＢＬが変化させられる。たとえば、ビットラインＢＬ負荷が大きくなると、ＶＢＬは大きい振幅を有するように変化する。ＢＬ負荷が小さくなると、ＶＢＬ振幅が小さくなる。実効的に比較される抵抗間の差はビットセルと参照ビットセルの抵抗状態ＲＨまたはＲＬによるものであり、ボディ効果の影響下にあるビットライン及びソースライン負荷によるものではないので、ＢＬ負荷における変化の影響を減少または消去することにより、検出回路２５はさらに効果的になる。

開示される対象は、図１２に示されるように、メモリアレイ中のビットセルにアクセスする１つの方法としてみなされる。ここでビットセルは論理状態を示す明らかな抵抗レベルを有する。ステップ７２の方法は、メモリワード中のビット位置で配列されたビットセル２２、２７を含むメモリアレイを設定する工程を含む。各ビットセル２２、２７は、ビットセルを含むアドレスが指定されたメモリワードの位置の関数としてビットラインに関連付けられた抵抗ＢＬ＿ｌｏａｄの大小、または、ソースラインに関連付けられたＳＬ＿ｌｏａｄの大小により特徴付けられる位置で、ビットラインＢＬ［ｎ］とソースラインＳＬ［ｎ］間のスイッチングトランジスタ２４により結合可能である。この位置は、最大および最小ワードラインアドレス間のワードラインアドレス“ｎ”の問題になる。

ステップ７４において、制御信号の振幅は、アドレスが指定されたメモリワードの位置の関数として変化して生成される。ステップ７６において、制御信号と、クランプ制御部、メモリアクセス多重制御部、および、スイッチングトランジスタのゲートの少なくともひとつとを結合することにより、アドレスが指定されたメモリワードの位置のためビットラインＢＬ＿ｌｏａｄまたはソースラインＳＬ＿ｌｏａｄに関連するこのような抵抗の大小により生じるボディ効果は、減少または消去される。

上述のように、制御信号は、メモリワードＷＬ［ｎ］のアドレスの数値から導かれる。この配置は、制御信号をワードラインアドレスに対し特定にし、制御信号の振幅をアドレス指定される特定のワードラインに特別に適合する振幅とする。あるいは、制御信号は、さらに一般にアドレス指定されるワードラインに適合し、たとえば、隣接ワードラインアドレスの範囲の平均において適切な振幅を有する。制御された振幅はビットラインバイアス電流を生成する電圧であるか、または、電流自身が制御可能である。たとえば、制御信号は、アドレスが指定されたビットセルを通じて所定の電流特性を保つように操作できる場合か、少なくとも電流レベルを調整して、ビットセル２２の読み出し又は書き込み時（即ち高抵抗状態又は低抵抗状態の読み出し、又は高抵抗状態ＲＨ又は低抵抗状態ＲＬを加えている時）に、そうでない場合に維持されていたバイアス電流振幅におけるボディ効果を減少するようにするいずれかの場合に、カレントミラー（たとえば、図１０）とフィードバック制御レグ（たとえば、図４、図６、および、図７）の一つを有する可変電圧制御部から導かれる。

図８に示されるように、ビットセル電流バイアスを調整する制御信号を得る方法は、ビットセルおよび／または参照ビットセルメモリアレイと同様の方式で機能するダミー回路を提供する工程を含む。上述のように、ダミー回路からの制御信号は、各メモリワードアドレスに特定のレベルを出力することができる。または、メモリアレイは図８に示される隣接メモリワードのバンクに分類され、ビットセル電流バイアス制御部に加えられる制御信号の振幅が発生して、順に読み出しまたは書き込みされるビットセルを含む指定されたメモリワードを含む隣接ワードラインアドレスの個々のバンクの順位に対応する。

磁気抵抗ＲＡＭ磁気トンネル接合ＭＴＪ素子の好ましい実施の形態において、目的は、少なくともメモリ読み出しアクセス中、電流バイアスをアドレスが指定されたメモリワードのビットセルに調整して、ビットセルのＲＨ−Ｉｃｅｌｌ抵抗−電流特性の傾斜を構成することである。特性の例が図３に示される。異なるワードラインアドレスでビットライン抵抗ＢＬ＿ｌｏａｄとソースライン抵抗ＳＬ＿ｌｏａｄ間のバランスが異なることにより生じるボディ効果にかかわらず、電流バイアス制御信号の振幅が、全ワードラインアドレスで有利に標準化される。このような標準化は、電流バイアス状態を全ワードラインアドレスで等しくすることになり、検出回路２５の入力では、名目上のＲＨとＲＬ抵抗状態下のビットセルと参照セル抵抗の変化のみが存在する。或いは、標準化は、制御信号調整による利益がない状況下の信号レベルと比較される、検出回路の入力の信号レベルのボディ効果の影響を単に減少するのに等しい。

図示及び記述された例において、ビットセルのＲＨとＲＬ状態の読み出しは、ビットセル２２のＭＴＪを通じての直列抵抗に基づくひとつ以上の信号を生成する工程を含む。望ましくは、抵抗依存信号は、同じワードラインアドレスで、ビットセル２２と参照ビットセル２７の両方から生成される。ビットセル抵抗を示す定まった信号レベルは、参照による比較可能信号レベルに対して比較される。少なくともひとつのビットセル（および、好ましい実施の形態中では参照ビットセルも）は、ＲＨ抵抗状態にあり、この状態でビットセルの抵抗は、読み出しバイアス電流によって変化する（図３のハウスダイヤグラムを参照）。開示される方法は、ボディ効果の関数として読み出しバイアス電流レベルを調整、即ち、ワードラインアドレスの関数として読み込みバイアス電流を変化するワードラインとソースラインの負荷のバランスを変化して、ボディ効果により生じる読み出しバイアス電流の変化を減少または消去することである。

よって、このように構成および操作されるように、磁気抵抗ランダムアクセスメモリは、アドレス可能なワードラインＷＬ［ｎ］中のビット位置を占有する磁気抵抗ビットセル２２を含むメモリアレイに設けられる。各ビットセルは、少なくともひとつの磁気トンネル接合とビットセルスイッチングトランジスタ２４を含み、ビットセルスイッチングトランジスタ２４は、駆動信号をクランプスイッチングトランジスタに印加することにより有効になる読み出し操作期間中、関連するビット位置でビットラインとソースライン間にビットセル２２を結合することができる。よってビットラインは検出回路に結合され、ビットラインとソースライン、およびビットセルは直列で電流源につながり、電流源は、少なくとも読み出し操作期間中でビットセルがアドレス指定される時、読み出し電流振幅を有する読み出し電流をビットセルに出力する。

ビットラインとソースラインは、長さの関数としての特徴的な抵抗、すなわち、ＢＬ＿ｌｏａｄとＳＬ＿ｌｏａｄを有する。ＢＬ＿ｌｏａｄとＳＬ＿ｌｏａｄは、互いに逆に変化するが、アドレス指定されるワードライン位置の関数としてクランプスイッチングトランジスタが出力可能な電流バイアスに影響を及ぼす。ビットセル２２は、検出回路及び電流源からは長いおよび短い距離で、アレイ中のビットセルを含むアドレス可能なワードラインのアレイ中の位置の関数として、ビットラインＢＬとソースラインＳＬ間に結合する。抵抗ＢＬ＿ｌｏａｄとＳＬ＿ｌｏａｄは、ＢＬ及びＳＬコンダクタの長さによって変化し、ボディ効果を生じる。

ビットセルの比較的に高い抵抗ＲＨ状態と比較的に低い抵抗ＲＬ状態のうちの一つを検出することにより、クランプスイッチングトランジスタを通る読み出し電流振幅を供給する間、検出回路２５は、ビットセル中に保存された論理値を識別することができる。この例において、検出回路は、アドレスが指定されたビットセルおよび参照ビットセルに対し、抵抗の関数として開発された信号を比較する。少なくとも比較のある段階で、ひとつ以上のアドレスが指定されたビットセルと参照ビットセルは、高抵抗ＲＨ状態にある。少なくともクランプスイッチングトランジスタは、図２中の可変駆動制御信号Ｖｂｌ＿ｒｅｆに結合され、アレイ中のワードラインの位置の関数ＷＬ［ｎ］として高いおよび低い駆動信号を供給する。

検出回路２５は、ビットセル２２と参照ビットセル２７の抵抗の関数として開発される入力を比較する。ビットセル２２と参照ビットセル２７は、それぞれ、各アドレス可能なワードラインＷＬ［ｎ］の少なくともひとつの磁気抵抗ＭＴＪ素子を含む。ビットセル２２と参照ビットセル２７の抵抗状態は、ビットセルが少なくとも最初に高抵抗または低抵抗状態であったかを判断するために、検出回路により決定される。示される例において、データビットセル２２と同様の参照ビットセルスイッチングトランジスタと電流バイアス制御部が、参照ビットセル２７に設けられ、参照ビットセルスイッチングトランジスタは、読み出し操作期間中参照ビットセルを参照ビットラインと参照ソースライン間に結合すると共に、参照クランプスイッチングトランジスタから、制御された読み出しバイアス電流を伝送するようにアドレス指定された時、切り替えを行う。両方のクランプスイッチングトランジスタ、すなわち、バイアス電流をビットセルと参照ビットセルに提供するクランプスイッチングトランジスタと参照クランプスイッチングトランジスタは、可変駆動制御部に結合される。可変駆動制御部は、アレイ中のワードラインの位置の関数として、高い、および、低い駆動信号を供給するように設定される。これにより、両方のクランプスイッチングトランジスタは、ビットセルおよび／または参照ビットセルが高抵抗Ｒ_Ｈ状態にあるとき、ビットセルおよび／または参照ビットセルの抵抗の変化をもたらすボディ効果の寄与を減少、または、消去する。

したがって、開示される磁気抵抗メモリ装置は複数のビットセルを有し、各ビットセルは、ビットセルの異なる論理状態中異なる抵抗により特徴付けられる少なくともひとつの磁気抵抗素子を有する各ビットセルを有する。そのような各ビットセルは、複数のメモリワードを有するメモリアレイ中のビットセル位置を占有する。メモリワード中のビットセルの読み出し及び書き込みのうちの一つを含むメモリアクセス操作期間中、各メモリワードは、ワードライン信号によりアドレス可能である。

ビットセル位置の読み書き回路は、ビットラインに結合される入力と出力のうちの一つを有する。ビットセルがメモリアクセス操作期間中にアドレス指定される時、ビットセルは、少なくともひとつのスイッチングトランジスタにより、ビットラインとソースライン間に結合される。ビットセルに直列されるビットラインとソースラインコンダクタの相対長は、メモリアレイ中のビットセルの位置の関数として、反対に変化する。駆動制御部は、スイッチングトランジスタへの入力を、ビットラインとソースラインの相対長の相対抵抗の関数として変化させるように結合される。メモリアクセス操作は、読み出し操作、または、書込み操作である。

メモリアクセス操作は読み出し操作であってもよく、スイッチングトランジスタへの入力は、ビットセルのＲＨ−Ｉｃｅｌｌ特性の傾斜を構成するように調整される。さらに、参照ビットセルは、ビットセルのワードラインアドレスに対応するワードラインアドレスに設けられる。検出回路は、ビットセルと参照ビットセルとの抵抗の比較からＲＨ状態とＲＬ状態のうちの一つを識別するために配置される。

例に示される個々のメモリワードのビットセルは、一般に、平行なビットライン及びソースラインコンダクタに沿った連続位置に位置し、各ビットセルのスイッチングトランジスタは、連続位置のひとつで、ビットラインとソースライン間のビットセルを結合する。この例のメモリ操作は、読み出し操作である。個々のメモリワード中のビットセルは、一般に、平行なビットライン及びソースラインコンダクタに沿った連続位置に位置する。各ビットセルのスイッチングトランジスタは、連続位置のひとつで、ビットラインとソースライン間のビットセルを結合する。駆動制御部は、連続位置に沿ったビットセルの相対的な位置に比例して駆動電圧を変化させるために結合される。駆動制御部は、ワードラインアドレスに応答する駆動電圧調整回路を含むことができる。たとえば、駆動電圧調整回路は、フォロワー増幅器と可変電源を有する。

可変電源は、複数の制御電圧を生成するビットライン電圧ダミー回路を含む。缶内の可変電源は、複数の制御電圧の中から選択するスイッチ回路を有する。望ましくは、複数の制御電圧は、隣接ワードラインアドレスを有するバンク中のワードラインに割り当てられる。よって、ワードラインアドレス信号により複数の制御電圧のうちの一の制御電圧が選択される時、各バンク中のワードラインは、複数の制御電圧のうちの一の制御電圧で、同一の電圧を受ける。

一実施の形態において、駆動制御部は、参照電流源に結合されるカレントミラー回路を含む。ここで、フィードバック電流制御部は、実質上連続位置に沿ったビットセルの相対的な位置に関係なく、フィードバック電流制御により、アドレスが指定されたビットセルのビットライン中で名目上の駆動電流振幅を生成するように構成される。

この対象は、特にビットセルが論理状態を示す明確な抵抗レベルを有するときに、メモリアレイ中でビットセルにアクセスする方法も含む。本方法は、メモリワードのビット位置で配列されたビットセルを有するメモリアレイを設定する工程を含む。これにより、ビットセルを含むアドレスが指定されたメモリワードの位置の関数としてビットラインとソースラインに関連付けられた抵抗の大小により特徴付けられる位置で、ビットラインとソースライン間のスイッチングトランジスタにより各ビットセルを結合可能にできるようになる。制御信号は、アドレスが指定されたメモリワードの位置の関数により変化する振幅で供給される。制御信号は、クランプ制御部、メモリアクセス多重制御部、および、スイッチングトランジスタのゲートの少なくともひとつに結合される。制御信号は、通常、メモリアレイ中のアドレスが指定されたメモリワードの位置の上述の関数によりビットラインまたはソースラインに関連付けられた抵抗の大小により生じるボディ効果を、ある意味で少なくとも削減し、また可能性としては完全にオフセットする。

ある実施の形態において、制御信号は、数値、たとえば、メモリワードアドレスから生じる。ある実施の形態において、制御信号は、アドレスが指定されたビットセルを通じての所定の電流特性を維持することができるカレントミラーとフィードバック制御レグのうちの一つを有する可変電圧制御から生成される。たとえば、同じスルービットセル電流が、全メモリアドレスに生成される。

本技術は、各ワードライン位置にカスタマイズされるのに代わって、メモリ領域に一般化される。たとえば、ある実施の形態において、メモリアレイは、隣接メモリワードのバンクに分割される。制御信号の振幅が変化して、ビットセルを含むアドレスが指定されたメモリワードを含むバンクのうちのひとつの順位に対応する。

磁気抵抗ビットセルの実施の形態において、少なくともメモリ読み出しアクセス期間中、制御信号が、ビットセルのＲＨ−Ｉｃｅｌｌ特性の傾斜を構成するよう、変化する。磁気抵抗セルにおいて、見かけの抵抗は、セルを通る電流の振幅によって変化する。制御信号は、名目上の電流振幅を生成することにより、抵抗検出の相違を最小限にし、または修正する。傾斜は、ＲＨ抵抗状態で非ゼロである。よって、ビットセルと参照ビットセルのひとつまたは両方がＲＨ抵抗状態にあるにもかかわらず、ビットセルの抵抗は同じワードラインアドレスの参照ビットセル抵抗に対して正確に比較される。

このように提供される磁気抵抗ランダムアクセスメモリは、アドレス可能なワードライン中のビット位置を占有する磁気抵抗ビットセルを含むメモリアレイを有する。各ビットセルは、少なくともひとつの磁気トンネル接合とビットセルスイッチングトランジスタを含む。このビットセルスイッチングトランジスタは、読み出し操作期間中、関連するビット位置で、ビットセルを、ビットラインとソースライン間に結合する。ここで読み出し操作は、ビットラインを検出回路に結合するのに用いられるクランプスイッチングトランジスタに駆動信号を出力することにより有効となる。ビットラインとソースラインは電流源につながり、電流源は、少なくとも読み出し操作中にアドレス指定される時読み出し電流振幅を有する読み出し電流をビットセルに供給する。ビットラインとソースラインは、長さの関数としての特徴的な抵抗を有する。ビットセルは、アレイ中のビットセルを含むアドレス可能なワードラインのアレイの位置の関数として、検出回路及び電流源から長いおよび短い距離で、ビットラインとソースライン間に結合される。検出回路は、クランプスイッチングトランジスタを通じて読み出し電流振幅を供給する間、ビットセルの相対的に高い抵抗ＲＨ状態と相対的に低い抵抗ＲＬ状態のうちのひとつを検出することにより、ビットセル中に保存される論理値を識別する。少なくともクランプスイッチングトランジスタは、アレイ中のワードラインの位置の関数により高いおよび低い駆動信号を供給するように構成された可変駆動制御部に結合される。

ある実施の形態において、参照ビットセルアレイが含まれる。参照ビットセルアレイは、各アドレス可能なワードラインの少なくともひとつの磁気抵抗参照ビットセルを含む。ここでビットセルと参照ビットセルの抵抗は検出回路により比較される。参照ビットセルは、参照クランプスイッチングトランジスタの操作を含む読み出し操作期間中に参照ビットラインと参照ソースライン間の参照ビットセルを結合することができる参照ビットセルスイッチングトランジスタにより結合される。参照ビットセルアレイは、実質上、ビットセルアレイと似ており、比較に用いられる。参照クランプスイッチングトランジスタは、可変駆動制御部に結合され、可変駆動制御部は、アレイ中のワードラインの位置の関数として高い低い駆動信号を供給するように設定される。

本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や修正を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。

２２ ビットセル
２４ ビットセルスイッチングトランジスタ
２５ 検出回路
２７ 参照ビットセル
２９ スイッチングトランジスタ
３２ フォロワー増幅器
３５ トランジスタ
４２ ダミー回路
４４ マルチプレクサー
４６ 調整素子
５２ スイッチングマトリクス
５７ 抵抗
６５ トランジスタ
６２ 参照電流源

Claims (13)

1. 磁気抵抗メモリ装置であって、
   各ビットセルが、前記ビットセルの異なる論理状態で異なる抵抗により特徴付けられる少なくともひとつの磁気抵抗素子を有し、前記各ビットセルは、複数のメモリワードを有するメモリアレイ中のビットセル位置を占有し、前記メモリワード中のビットセルの読み出し及び書き込みのうちのひとつを含むメモリアクセス操作期間中、各メモリワードがワードライン信号によりアドレス可能である複数のビットセルと、
   ビットラインに結合される入力端と出力端のうちの一つを有し、前記ビットセルが前記メモリアクセス操作期間中にアドレス指定される時、前記ビットセルは少なくともひとつのスイッチングトランジスタにより前記ビットラインとソースラインとの間に結合され、前記ビットラインと前記ソースラインとの相対的な長さが、前記メモリアレイ中の前記ビットセルの位置の関数として反対に変化する前記ビットセル位置の読み書き回路と、
   前記ビットラインと前記ソースラインとの相対的な抵抗の関数として前記スイッチングトランジスタへの入力を変化させるように結合される駆動制御部と、
   を含むことを特徴とするメモリ装置。
2. さらに、前記ビットセルのワードラインアドレスに対応するワードラインアドレスに位置する参照ビットセル、および、
   前記ビットセルと参照ビットセルとの抵抗の比較からＲＨ状態とＲＬ状態のうちのひとつを識別するのに配置される検出回路、を含み、
   前記メモリアクセス操作は読み出し操作で、前記スイッチングトランジスタへの前記入力が調整されて、前記ビットセルのＲＨ−Ｉｃｅｌｌ特徴の傾斜を構成することを特徴とする請求項１に記載のメモリ装置。
3. 前記メモリアクセス操作は読み出し操作で、
   前記個々のメモリワード中の前記ビットセルは、略平行なビットライン及びソースラインコンダクタに沿った連続する位置に位置し、
   前記各ビットセルの前記スイッチングトランジスタは、前記連続する位置のひとつで、前記ビットラインと前記ソースラインとの間の前記ビットセルを結合し、
   前記連続する位置に沿った前記ビットセルの相対的な位置に応じて、前記駆動制御部が結合されて、前記駆動制御部を駆動する駆動電圧を変化させることを特徴とする請求項１に記載のメモリ装置。
4. 前記駆動制御部は、ワードラインアドレスに応答する駆動電圧調整回路を含み、
   前記駆動電圧調整回路は、可変電源と、前記可変電源の出力が入力されるフォロワー増幅器とを含み、
   前記可変電源は、ビットライン電圧ダミー回路を含み、
   前記ビットライン電圧ダミー回路は複数の制御電圧を生成し、
   前記可変電源は、さらにスイッチ回路を含み、前記複数の制御電圧中から選択することを特徴とする請求項３に記載のメモリ装置。
5. 前記複数の制御電圧は、隣接ワードラインアドレスを有するバンク中でワードラインに割り当てられ、ワードラインアドレス信号により選択される時、前記各バンク中の前記ワードラインは前記複数の制御電圧のうちの一の同一の電圧を受けることを特徴とする請求項４に記載のメモリ装置。
6. 前記駆動制御部は、
   参照電流源に結合されるカレントミラー回路、および、
   実質上、前記連続する位置に沿った前記ビットセルの前記相対的な位置に関係なく、前記アドレスが指定されたビットセルの前記ビットライン中で名目上の駆動電流振幅を生成するように構成されたフィードバック電流制御部を含むことを特徴とする請求項３に記載のメモリ装置。
7. メモリアレイ中のビットセルにアクセスする方法であって、前記ビットセルは、論理状態を示す明らかな抵抗レベルを有し、
   メモリワード中のビット位置で配列されるビットセルを有する前記メモリアレイを設定する工程であって、各ビットセルは、前記ビットセルを含むアドレスが指定されたメモリワードの位置の関数としてビットラインまたはソースラインに関連付けられた抵抗の大小により特徴付けられる位置で、ビットラインとソースライン間のスイッチングトランジスタにより結合可能である工程と、
   前記ビットラインと前記ソースラインとの相対的な抵抗の関数として振幅が変化する制御信号を出力する工程と、
   前記制御信号を、クランプ制御部、メモリアクセス多重制御部、および前記スイッチングトランジスタのゲートのうちの少なくともひとつに結合し、前記アドレスが指定されたメモリワードの前記位置の前記関数として前記ビットラインまたは前記ソースラインに関連付けられた前記抵抗の大小により生じるボディ効果を少なくとも減少させる工程と、
   を含むことを特徴とする方法。
8. 前記メモリワードのアドレスの数値から、前記制御信号を生成する工程をさらに含むことを特徴とする請求項７に記載の方法。
9. 前記アドレスが指定されたビットセルにより、所定電流特性を維持することができるカレントミラーとフィードバック制御レグのひとつを有する可変電圧制御部から、前記制御信号を生成する工程をさらに含むことを特徴とする請求項７に記載の方法。
10. 前記メモリアレイを隣接メモリワードのバンクに分割し、および、前記制御信号の前記振幅を変化させて、前記ビットセルを含む前記アドレスが指定されたメモリワードを含む前記バンクのひとつの順位に対応させる工程をさらに含むことを特徴とする請求項７に記載の方法。
11. さらに、少なくともメモリ読み出しアクセス期間中、前記制御信号を変化させて、前記ビットセルのＲＨ−Ｉｃｅｌｌ特性における傾斜を構成する工程と、
    同一のワードラインアドレスで、前記ビットセルの抵抗と参照ビットセルの抵抗を比較する工程と、を含み、
    前記ビットセルと前記参照ビットセルの少なくともひとつがＲＨ抵抗状態にあることを特徴とする請求項７に記載の方法。
12. 磁気抵抗ランダムアクセスメモリであって、メモリアレイと検出回路を含み、
    前記メモリアレイは、アドレス可能なワードライン中のビット位置を占有する磁気抵抗ビットセルを含み、
    前記各ビットセルは、少なくともひとつの磁気トンネル接合とビットセルスイッチングトランジスタを含み、
    前記ビットセルスイッチングトランジスタは、読み出し操作期間中、関連するビット位置で前記ビットセルをビットラインとソースライン間に結合し、
    前記読み出し操作は、ビットラインを前記検出回路に結合するクランプスイッチングトランジスタに駆動信号を出力することにより有効化され、
    前記ビットラインと前記ソースラインは電流源につながり、前記電流源は、少なくとも読み出し操作中にアドレス指定する時読み出し電流振幅を有する読み出し電流を前記ビットセルに供給し、
    前記ビットラインと前記ソースラインは、長さの関数により特徴付けられる抵抗を有し、前記アレイ中の前記ビットセルを含むアドレス可能なワードラインの前記アレイの位置の関数によって、前記ビットセルは前記検出回路及び前記電流源から、長いおよび短い距離で、前記ビットラインと前記ソースライン間に結合され、
    前記検出回路は、前記クランプスイッチングトランジスタを通じて前記読み出し電流振幅を加えている間に、前記ビットセルの相対的に高い抵抗ＲＨ状態と相対的に低い抵抗ＲＬ状態のうちのひとつを検出することにより、前記ビットセル中に保存される論理値を識別し、
    少なくとも前記クランプスイッチングトランジスタは、前記ビットラインと前記ソースラインとの相対的な抵抗の関数として高いおよび低い駆動信号を出力するように設定される可変駆動制御部に結合されることを特徴とする磁気抵抗ランダムアクセスメモリ。
13. さらに、前記各アドレス可能なワードラインの磁気抵抗参照ビットセルを少なくともひとつ含む参照ビットセルアレイを含み、
    前記ビットセルと前記参照ビットセルとの抵抗は前記検出回路により比較され、
    前記参照ビットセルは、参照クランプスイッチングトランジスタの操作を含む読み出し操作期間中、参照ビットラインと参照ソースライン間の前記参照ビットセルを結合することができる参照ビットセルスイッチングトランジスタにより結合され;および、
    前記参照クランプスイッチングトランジスタが、前記アレイ中のワードラインの位置の関数により高いおよび低い駆動信号を出力するように設定されている可変駆動制御部に結合されていることを特徴とする請求項１２に記載の磁気抵抗ランダムアクセスメモリ。

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