JP2024064782A - 抵抗変化素子の書き込み回路、及び半導体装置 - Google Patents

抵抗変化素子の書き込み回路、及び半導体装置 Download PDF

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竜介 根橋
利司 阪本
信 宮村
旭 白
一訓 船橋
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ナノブリッジ・セミコンダクター株式会社
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Abstract

【課題】抵抗変化素子の抵抗状態を変化させる書き込み動作を行う際に、抵抗変化素子の素子破壊を抑制しつつ、書き込み時間を短縮する。【解決手段】書き込み電流経路３０は、書き込み電圧Ｖｗと接地電圧ＶＳＳとの間に抵抗変化素子Ｒ０と書き込みトランジスタＭ０とが直列に接続され、書き込み動作を行うための書き込み電流Ｉｗが流れる。レプリカ電流経路２０は、書き込みトランジスタＭ０と略同一特性のレプリカ書き込みトランジスタＭＲ０のドレイン端子が電流源１２に接続され、ソース端子が接地電圧ＶＳＳに接続され、書き込み電流Ｉｗの電流値に基づいて設定されたレプリカ電流Ｉｗｒが流れる。差動アンプ１１は、書き込み電圧Ｖｗが反転入力端子に接続され、電流源１２の出力端子の電圧が非反転入力端子に接続され、出力端子からの制御電圧Ｖｂを書き込みトランジスタＭ０及びレプリカ書き込みトランジスタＭＲ０のゲート端子にそれぞれ供給する。【選択図】図５

Description

本発明は、抵抗変化素子を用いたメモリ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）等の半導体装置に関し、特に、抵抗変化素子の抵抗状態を変化させる書き込み動作を行うための抵抗変化素子の書き込み回路に関するものである。
近年、印加される電圧の向きに応じて低抵抗状態と高抵抗状態との間で遷移して、電源が供給されていない状態でも設定された抵抗状態を保持可能な不揮発性の抵抗変化素子を用いたメモリやフィールドプログラマブルゲートアレイが知られている。
特許文献１、特許文献２、および非特許文献１には、配線層に形成された抵抗変化素子により、半導体集積回路の製造後に配線接続の変更を可能とするプログラマブル論理集積回路が開示されている。このようなプログラマブル論理集積回路によれば、製造後の回路の不具合の修正や仕様の変更、半導体集積回路の面積の縮小や電力性能比の向上、さらには、起動時の回路構成情報を読み出す動作の省略が可能となる。
非特許文献２には、配線層に形成された抵抗変化素子を用いた半導体メモリ回路が開示されている。抵抗変化素子を用いた半導体メモリ回路には、書き込み時間が短いという特徴がある。
ここで、抵抗変化素子を用いたメモリ回路に対するデータの書き込み方法として、正常にデータが書き込まれるまで、書き込み動作と、正常にデータが書き込まれたかを確認するための読み出し動作を繰り返すベリファイ書き込み方法が知られている。このようなベリファイ書き込みを行う際に、データの書き込みを繰り返す毎に徐々に書き込み電圧、書き込み電流、書き込みパルス幅を増加することにより、半導体プロセス起因の素子特性のばらつきや、動作電圧や環境温度の変動に対して、安定して書き込みが行うことができる技術が知られている（例えば非特許文献３参照。）。
特開２００５－１０１５３５号公報 特許第６９３４２５８号公報
S.Kaeriyama et al., "A Nonvolatile Programmable Solid-Electrolyte Nanometer Switch", IEEE Journal of Solid-State Circuits,Vol.40(1),pp.168-176,(2005). M. Tada, "NanoBridge Technology for Embedded Nonvolatile Memory Application", IEEE International Memory Workshop, pp. 101-104., (2022). Y. Y. Chen et al., "Tailoring switching and endurance / retention reliability characteristics of HfO2 / Hf RRAM with Ti, Al, Si dopants," 2014 Symposium on VLSI Technology (VLSI-Technology): Digest of Technical Papers, 2014, pp. 1-2.
しかし、このような抵抗変化素子では、書き込み電圧が高すぎたり、書き込み電流が大きすぎたりすると、素子破壊が起きてしまう可能性がある。そのため、ベリファイ書き込みを行う場合には、半導体プロセス起因の素子特性ばらつき、動作電圧や環境温度の変動に対して、過剰な書き込み電圧や書き込み電流起因の素子の破壊が起きないように、十分マージンを設けた条件から書き込み動作を開始する必要がある。そのため、繰り返し回数が増加し、書き込み時間が増加するという課題がある。
本発明は以上のような課題を解決するためになされたものであり、本発明の目的は、抵抗変化素子の抵抗状態を変化させる書き込み動作を行う際に、抵抗変化素子の素子破壊を抑制しつつ、書き込み時間を短縮することが可能な抵抗変化素子の書き込み回路、及び半導体装置を提供することである。
本発明の抵抗変化素子の書き込み回路は、２つの電極間に印加される電圧の向きに応じて抵抗状態が変化する抵抗変化素子に対して、抵抗状態を低抵抗状態から高抵抗状態に変化させる書き込み動作を行うための抵抗変化素子の書き込み回路であって、
前記抵抗変化素子に対する書き込み動作を行うための書き込み電圧と当該書き込み電圧よりも低い接地電圧との間に前記抵抗変化素子と書き込みトランジスタとが直列に接続され、前記抵抗変化素子の書き込み動作を行うための書き込み電流が流れる書き込み電流経路と、
電流源と、
前記書き込みトランジスタと略同一特性のレプリカ書き込みトランジスタを有し、前記レプリカ書き込みトランジスタのドレイン端子が前記電流源に接続され、前記レプリカ書き込みトランジスタのソース端子が前記接地電圧に接続され、前記抵抗変化素子に流したい書き込み電流の電流値に基づいて設定されたレプリカ電流が流れるレプリカ電流経路と、
前記書き込み電圧が反転入力端子に接続され、前記電流源の出力端子の電圧が非反転入力端子に接続され、出力端子から出力された制御電圧を前記書き込みトランジスタ及び前記レプリカ書き込みトランジスタのゲート端子にそれぞれ供給する差動増幅器とを有する。
本発明の他の抵抗変化素子の書き込み回路は、前記抵抗変化素子が、
活性電極である第１電極と、
不活性電極である第２電極と、
前記第１電極と前記第２電極との間に配置され、前記第１電極を構成する金属元素が拡散可能な固体電解質を含む抵抗変化層と、によって構成され、
前記第１電極の電位が前記第２電極よりも第１閾値電圧分だけ高くなると、前記第１電極を構成する金属元素が前記抵抗変化層に拡散することにより金属架橋が形成されて低抵抗状態となり、
前記第２電極の電位が前記第１電極よりも第２閾値電圧分だけ高くなると、前記抵抗変化層に形成された金属架橋が切断されることにより高抵抗状態となる素子であってもよい。
また、本発明の他の抵抗変化素子の書き込み回路は、前記レプリカ電流が、前記書き込み電流よりも大きな電流値に設定されるとともに、前記抵抗変化素子の低抵抗状態における抵抗値の値に応じて設定されるものであってもよい。
また、本発明の他の抵抗変化素子の書き込み回路は、前記レプリカ電流が、前記抵抗変化素子の低抵抗状態における抵抗値のばらつき範囲内に、前記抵抗変化素子において発生する発熱量が最大となる抵抗値が含まれるように設定されるものであってもよい。
また、本発明の抵抗変化素子の書き込み回路は、前記レプリカ電流が、前記抵抗変化素子の低抵抗状態における抵抗値のばらつき範囲よりも、前記抵抗変化素子において発生する発熱量が最大となる抵抗値が小さくなるように設定されるものであってもよい。
また、本発明の他の抵抗変化素子の書き込み回路は、前記レプリカ書き込みトランジスタのゲート幅とゲート長が、それぞれ、前記書き込みトランジスタのゲート幅とゲート長と略同一の場合に設定される前記レプリカ電流の電流値がＩｗｒであり、前記書き込みトランジスタのゲート幅とゲート長の比が前記レプリカ書き込みトランジスタのゲート幅とゲート長の比のＫ倍である場合、前記レプリカ電流の電流値はＩｗｒ／Ｋに設定されるものであってもよい。
さらに、本発明の他の抵抗変化素子の書き込み回路は、２つの電極間に印加される電圧の向きに応じて抵抗状態が変化する抵抗変化素子とセルトランジスタとから構成される複数のメモリセルがビット線対とワード線の交点にそれぞれ配置された記憶装置において、前記抵抗変化素子に対して、抵抗状態を低抵抗状態から高抵抗状態に変化させる書き込み動作を行うための抵抗変化素子の書き込み回路であって、
カラム選択信号により選択されたビット線対に対して所定の電圧を印加するために配置され、前記抵抗変化素子に対する書き込み動作を行うための書き込み電圧に接続されたソース側カラムデコーダと、当該書き込み電圧よりも低い接地電圧に接続されたシンク側カラムデコーダとから構成されたカラムデコーダと、
ロウ選択信号により選択されたワード線に対して所定の電圧を印加するロウデコーダと、を備え、
前記書き込み電圧と前記接地電圧との間に、前記ソース側カラムデコーダ内の第１トランジスタと、前記セルトランジスタと、前記抵抗変化素子と、前記シンク側カラムデコーダ内の書き込みトランジスタと第２トランジスタとが直列に接続され、前記抵抗変化素子の書き込み動作を行うための書き込み電流が流れる書き込み電流経路が形成され、
さらに、電流源と、
前記第１トランジスタと略同一特性の第１レプリカトランジスタと、前記セルトランジスタと略同一特性のレプリカセルトランジスタと、前記書き込みトランジスタと略同一特性のレプリカ書き込みトランジスタと、前記第２トランジスタと略同一特性の第２レプリカトランジスタとが、前記電流源と前記接地電圧との間に直列に接続され、前記抵抗変化素子に流したい書き込み電流の電流値に基づいて設定されたレプリカ電流が流れるレプリカ電流経路と、
前記書き込み電圧が反転入力端子に接続され、前記電流源の出力端子の電圧が非反転入力端子に接続され、出力端子から出力された制御電圧を前記書き込みトランジスタ及びレプリカ書き込みトランジスタのゲート端子にそれぞれ供給する差動増幅器と、を備え、
前記第１トランジスタのゲート端子と前記第１レプリカトランジスタのゲート端子には、動作状態をオン状態とするための同一電圧のカラム選択信号が印加され、前記セルトランジスタのゲート端子と前記レプリカセルトランジスタのゲート端子には、動作状態をオン状態とするための同一電圧のロウ選択信号が印加され、前記第２トランジスタのゲート端子と前記第２レプリカトランジスタのゲート端子には、動作状態をオン状態とするための同一電圧のカラム選択信号が印加される。
また、本発明の他の抵抗変化素子の書き込み回路は、２つの電極間に印加される電圧の向きに応じて抵抗状態が変化する抵抗変化素子とセルトランジスタとから構成される複数のメモリセルがビット線対とワード線の交点にそれぞれ配置された記憶装置において、前記抵抗変化素子に対して、抵抗状態を低抵抗状態から高抵抗状態に変化させる書き込み動作を行うための抵抗変化素子の書き込み回路であって、
カラム選択信号により選択されたビット線対に対して所定の電圧を印加するために配置され、前記抵抗変化素子に対する書き込み動作を行うための書き込み電圧に接続されたソース側カラムデコーダと、当該書き込み電圧よりも低い接地電圧に接続されたシンク側カラムデコーダとから構成されたカラムデコーダと、
ロウ選択信号により選択されたワード線に対して所定の電圧を印加するロウデコーダと、を備え、
前記書き込み電圧と前記接地電圧との間に、前記ソース側カラムデコーダ内の第１トランジスタと、前記セルトランジスタと、前記抵抗変化素子と、前記シンク側カラムデコーダ内の第２トランジスタとが直列に接続され、前記抵抗変化素子の書き込み動作を行うための書き込み電流が流れる書き込み電流経路が形成され、
さらに、電流源と、
前記第１トランジスタと略同一特性の第１レプリカトランジスタと、前記セルトランジスタと略同一特性のレプリカセルトランジスタと、前記第２トランジスタと略同一特性の第２レプリカトランジスタとが、前記電流源と前記接地電圧との間に直列に接続され、前記抵抗変化素子に流したい書き込み電流の電流値に基づいて設定されたレプリカ電流が流れるレプリカ電流経路と、
前記書き込み電圧が反転入力端子に接続され、前記電流源の出力端子の電圧が非反転入力端子に接続され、出力端子から出力された制御電圧を前記レプリカセルトランジスタのゲート端子に供給するとともに、前記セルトランジスタのゲート端子に前記ロウデコーダを経由して供給する差動増幅器と、を備え、
前記第１トランジスタのゲート端子と前記第１レプリカトランジスタのゲート端子には、動作状態をオン状態とするための同一電圧のカラム選択信号が印加され、前記第２トランジスタのゲート端子と前記第２レプリカトランジスタのゲート端子には、動作状態をオン状態とするための同一電圧のカラム選択信号が印加される。
また、本発明の他の抵抗変化素子の書き込み回路は、前記レプリカ電流経路が、前記書き込みトランジスタと略同一特性のレプリカ書き込みトランジスタと選択トランジスタとを有し前記電流源の出力端子と前記接地電圧との間に並列に接続された複数の部分経路により構成されるようにしてもよい。
さらに、本発明の他の抵抗変化素子の書き込み回路は、前記複数の選択トランジスタのゲート端子にそれぞれ入力される選択信号により、前記複数の選択トランジスタのうち１つの選択トランジスタのみが導通状態となり、導通状態となる選択トランジスタが予め設定された時間毎に順次切り替わるように制御されるようにしてもよい。
本発明の半導体装置は、上記のいずれか１つの抵抗変化素子の書き込み回路が半導体集積回路として構成されている。
本発明によれば、抵抗変化素子の抵抗状態を変化させる書き込み動作を行う際に、抵抗変化素子の素子破壊を抑制しつつ、書き込み時間を短縮することが可能となる。
抵抗変化素子１００の構造を説明するための図である。 抵抗変化素子１００に対するセット動作を行う様子を説明するための図である。 抵抗変化素子１００に対するリセット動作を行う様子を説明するための図である。 抵抗変化素子１００の電圧・電流特性の変化を示すグラフである。 本発明の第１の実施形態の抵抗変化素子の書き込み回路の構成を示す回路図である。 レプリカ書き込みトランジスタＭＲ０におけるドレイン－ソース間電圧Ｖｄｓとドレイン－ソース間電流Ｉｄｓの関係を例示する図である。 書き込みトランジスタＭ０が飽和領域で動作する場合におけるドレイン－ソース間電圧Ｖｄｓに対する、ドレイン－ソース間電流Ｉｄｓの関係を例示する図である。 書き込みトランジスタＭ０が線形領域で動作する場合におけるドレイン－ソース間電圧Ｖｄｓに対する、ドレイン－ソース間電流Ｉｄｓの関係を例示する図である。 抵抗ＲｍｉｎとＲｍａｘの間にＲｐｍａｘを設定した場合の、電力Ｐと抵抗変化素子Ｒ０の抵抗Ｒの関係を示す図である。 抵抗Ｒｍｉｎに比べ、Ｒｐｍａｘが小さくなるように設定した場合の、電力Ｐと抵抗変化素子Ｒ０の抵抗Ｒの関係を示す図である。 本発明の第２の実施形態の半導体装置の機能構成を示すブロック図である。 セルアレイ４４における１行１列のメモリセル５０に対して書き込み動作をする際の回路のみを示す図である。 本発明の第２の実施形態の半導体装置においてリセット動作に関連する回路のみを示す回路図である。 比較例１の回路構成を示す図である。 比較例２の回路構成を示す図である。 本発明の第２の実施形態の変形例において、１行１列のメモリセル５０Ａに対して書き込み動作をする際の回路のみを示す図である。 本発明の第２の実施形態の変形例においてリセット動作に関連する回路のみを示す回路図である。 比較例１、２、第２の実施形態の抵抗変化素子の書き込み回路、第２の実施形態の変形例の抵抗変化素子の書き込み回路における、リセット動作時の書き込み電流Ｉｗのばらつきを示す図である。 本発明の第３の実施形態の半導体装置における抵抗変化素子の書き込み回路について説明する。本実施形態の半導体装置の機能構成のブロック図である。 セルアレイ４４における１行１列のメモリセル５０Ａに対して書き込み動作をする際の回路のみを示す図である。 本発明の第３の実施形態の半導体装置においてリセット動作に関連する回路のみを示す回路図である。 本発明の第４の実施形態の半導体装置における抵抗変化素子の書き込み回路の構成を示す回路図である。 選択信号ＳＸＢの波形の一例を示す図である。
次に、本発明の実施の形態について図面を参照して詳細に説明する。
（第１の実施形態）
先ず、本発明の第１の実施形態の抵抗変化素子の書き込み回路について説明する前に、抵抗変化素子の構造について説明する。
抵抗変化素子１００は、図１に示されるように、金属イオンが電界などによって自由に移動することのできる固体電解質９３と、この固体電解質９３を挟んで対向する第１電極９１、及び第２電極９２とを有する。第１電極９１は、固体電解質９３に対して金属イオンを供給可能な活性電極であり、例えば、銅（Ｃｕ）により構成されている。また、第２電極９２は、固体電解質９３に対して金属イオンを供給不可能な不活性電極であり、例えば、ルテニウム（Ｒｕ）により構成されている。そして、第１電極９１は第１端子１０１に接続され、第２電極９２は第２端子１０２に接続されている。
この抵抗変化素子１００では、図２に示すように、第２電極９２（第２端子１０２）をグランド電位として第１電極９１（第１端子１０１）側に正電圧を印加すると、第１電極９１の銅がイオン化して固体電解質９３内に移動して電気化学反応により金属として析出する。析出した金属により、第１電極９１と第２電極９２との間に金属架橋（フィラメント、導電性パスとも呼ばれる。）が形成される。この時の電圧を第１閾値電圧、または、セット電圧と定義する。その結果、抵抗変化素子１００は、高抵抗状態（オフ状態）から低抵抗状態（オン状態）に抵抗状態が遷移する。この高抵抗状態（オフ状態）から低抵抗状態（オン状態）に抵抗状態が遷移する動作はセット動作と呼ばれる。
逆に、この抵抗変化素子１００では、図３に示されるように、第１電極９１（第１端子１０１）をグランド電位として第２電極９２（第２端子１０２）側に正電圧を印加すると、金属架橋を構成していた銅原子が銅電極である第１電極９１側に回収され、金属架橋が切断される。その結果、抵抗変化素子１００は、低抵抗状態（オン状態）から高抵抗状態（オフ状態）に抵抗状態が遷移する。この低抵抗状態（オン状態）から高低抵抗状態（オフ状態）に抵抗状態が遷移する動作はリセット動作と呼ばれる。なお、第１電極９１と第２電極９２との間の電気的接続が完全に切れる前の段階から第１電極９１と第２電極９２間の抵抗が大きくなったり静電容量が変化したりするなどの電気特性の変化が生じ、最終的に第２閾値電圧、または、リセット電圧により電気的接続が切断される。このオフ状態である高抵抗状態からオン状態である低抵抗状態とするには、再び第２電極９２を接地して第１電極９１に正電圧を印加すればよい（再セット動作）。
このように、抵抗変化素子１００は、活性電極である第１電極９１と、不活性電極である第２電極９２と、第１電極９１と第２電極９２との間に配置され、第１電極９１を構成する金属元素が拡散可能な固体電解質９３を含む抵抗変化層と、によって構成されている。そして、抵抗変化素子１００では、第１電極９１の電位が第２電極９２よりも第１閾値電圧分だけ高くなると、第１電極９１を構成する金属元素が抵抗変化層に拡散することにより金属架橋が形成されて低抵抗状態となる。また、第２電極９２の電位が第１電極９１よりも第２閾値電圧分だけ高くなると、抵抗変化層に形成された金属架橋が切断されることにより高抵抗状態となる。
このようなバイポーラ特性を有する抵抗変化素子１００の電圧・電流特性の変化を図４のグラフに示す。
この抵抗変化素子１００は、図４に示すように、電圧を印加する方向を変えるだけで繰り返し抵抗状態を変化させることが可能であり、オン状態・オフ状態を維持するための電力を必要としない不揮発性を有している。そして、抵抗変化素子１００は、オン状態では例えば１０００Ω、オン状態では例えば１００ＭΩ程度の抵抗値となるため、オン・オフ抵抗差が大きいという電気特性を有している。そのため、抵抗変化素子１００を用いて、論理信号を切り替えるためのスイッチ素子を実現したり、データを記憶するためのメモリ回路を実現したりすることが可能である。
次に、このような抵抗変化素子１００を低抵抗状態から高抵抗状態に遷移するリセット動作を行うための抵抗変化素子の書き込み回路について説明する。
なお、以下において説明する本実施形態の抵抗変化素子の書き込み回路は、半導体装置上において半導体集積回路として構成される。
図５は本発明の第１の実施形態の抵抗変化素子の書き込み回路の構成を示す回路図である。
本実施形態の抵抗変化素子の書き込み回路は、２つの電極間に印加される電圧の向きに応じて抵抗状態が変化する抵抗変化素子Ｒ０に対して、抵抗状態を低抵抗状態から高抵抗状態に変化させる書き込み動作（リセット動作）を行うための回路である。
本実施形態の抵抗変化素子の書き込み回路は、図５に示されるように、差動アンプ（差動増幅器）１１と、電流源１２と、レプリカ電流経路２０と、書き込み電流経路３０とから構成されている。
書き込み電流経路３０は、抵抗変化素子Ｒ０に対する書き込み動作を行うための書き込み電圧Ｖｗと、この書き込み電圧Ｖｗよりも低い接地電圧ＶＳＳとの間に抵抗変化素子Ｒ０と書き込みトランジスタＭ０とが直列に接続され、抵抗変化素子Ｒ０の書き込み動作を行うための書き込み電流Ｉｗが流れるように構成されている。
抵抗変化素子Ｒ０の第１端子は、書き込みトランジスタＭ０のドレイン端子に接続され、抵抗変化素子Ｒ０の第２端子には書き込み電圧Ｖｗが印加される。また、書き込みトランジスタＭ０のソース端子は、接地電圧ＶＳＳに接続される。抵抗変化素子Ｒ０に対する書き込み動作を行うための書き込み電流Ｉｗは、抵抗変化素子Ｒ０の第２端子と第１端子間を流れるとともに、書き込みトランジスタＭ０のソース端子とドレイン端子間を流れる。
抵抗変化素子Ｒ０は、第１端子と第２端子間を流れる書き込み電流Ｉｗの極性、もしくは、第１端子と第２端子間に印加される電圧の極性により、第１端子と第２端子間の抵抗状態を低抵抗状態から高抵抗状態へ変化、もしくは、高抵抗状態から低抵抗状態へ変化する。
レプリカ電流経路２０は、書き込みトランジスタＭ０と略同一特性のレプリカ書き込みトランジスタＭＲ０を有し、レプリカ書き込みトランジスタＭＲ０のドレイン端子が電流源１２に接続され、レプリカ書き込みトランジスタＭＲ０のソース端子が接地電圧ＶＳＳに接続され、抵抗変化素子Ｒ０に流したい書き込み電流Ｉｗの電流値に基づいて設定されたレプリカ電流Ｉｗｒが流れるように構成されている。レプリカ電流Ｉｗｒは、レプリカ書き込みトランジスタＭＲ０のソース端子とドレイン端子間を流れる。
差動アンプ１１は、書き込み電圧Ｖｗが反転入力端子に接続され、電流源１２の出力端子の電圧が非反転入力端子に接続され、出力端子から出力された制御電圧Ｖｂを書き込みトランジスタＭ０及びレプリカ書き込みトランジスタＭＲ０のゲート端子にそれぞれ供給するように構成されている。尚、差動アンプ１１の入力インピーダンスは高く設定でき、差動アンプ１１の入力端子に流れ込む電流は十分小さくできる。
電流源１２は、レプリカ電流経路２０に流れるレプリカ電流Ｉｗｒを供給する。
そして、電流源１２、差動アンプ１１、レプリカ電流経路２０により、電圧制御回路１０が構成されている。
次に、本実施形態の抵抗変化素子の書き込み回路の動作について図面を参照して詳細に説明する。
まず、抵抗変化素子Ｒ０と書き込みトランジスタＭ０が直列に接続された書き込み電流経路３０に書き込み電圧Ｖｗを印加して、書き込みトランジスタＭ０を単純にオンさせた場合について説明する。
この場合、抵抗変化素子Ｒ０に流れる書き込み電流Ｉｗは、抵抗変化素子Ｒ０の抵抗値、書き込みトランジスタＭ０のオン抵抗の抵抗値、書き込み電圧Ｖｗの電圧値等により変動する。そして、これらの抵抗値、電圧値等は、半導体製造プロセス起因の素子特性のばらつき、動作電圧や環境温度のばらつき等により変化する。そのため、書き込み電流Ｉｗも半導体製造プロセス起因の素子特性のばらつき、動作電圧や環境温度のばらつき等により変化する。そして、書き込み電流Ｉｗが大きすぎると抵抗変化素子Ｒ０の素子破壊が発生してしまう可能性がある。
そこで、本実施形態の抵抗変化素子の書き込み回路では、上述したような回路構成とすることにより、書き込み電流Ｉｗを、半導体製造プロセス起因の素子特性のばらつき、動作電圧や環境温度のばらつき等による影響を受けることなく安定した電流値とすることにより、抵抗変化素子Ｒ０の素子破壊を抑制しつつ、書き込み時間を短縮することができるようにしている。
ここで、レプリカ電流Ｉｗｒは、抵抗変化素子Ｒ０に流そうとする書き込み電流Ｉｗよりも大きな電流値に設定されるとともに、抵抗変化素子Ｒ０の低抵抗状態における抵抗値の値に応じて設定される。
例えば、書き込み電流Ｉｗを数百μＡとしたい場合に、電流源１２の電流値を１ｍＡ程度に設定する。すると、電流源１２の電流値に近い電流がレプリカ電流Ｉｗｒとしてレプリカ電流経路２０に流れ、レプリカ電流Ｉｗｒに応じた書き込み電流Ｉｗが書き込み電流経路３０に流れる。
以下において、本実施形態の抵抗変化素子の書き込み回路により、トランジスタのデバイスパラメータの変動等によりレプリカ電流Ｉｗｒが影響を受けずに安定的である理由について説明する。
制御電圧Ｖｂは、差動アンプ１１により、レプリカ電流経路２０に印加される電圧Ｖｗｒを書き込み電圧Ｖｗと同じ電圧に保つように制御される。具体的には、レプリカ書き込みトランジスタＭＲ０がレプリカ電流Ｉｗｒを流している状態で、電圧Ｖｗｒが書き込み電圧Ｖｗより高い場合、差動アンプ１１は電圧Ｖｗｒと書き込み電圧Ｖｗの電圧差に応じて制御電圧ＶｂをΔＶｂだけ高くする。すると、レプリカ書き込みトランジスタＭＲ０のゲート－ソース間電圧はΔＶｂだけ高くなるので、レプリカ書き込みトランジスタＭＲ０が一定のレプリカ電流Ｉｗｒを流すために、ドレイン－ソース間電圧は減少する。その結果、電圧Ｖｗｒは減少し、電圧Ｖｗｒは書き込み電圧Ｖｗに近づくことになる。
図６に、レプリカ書き込みトランジスタＭＲ０におけるドレイン－ソース間電圧Ｖｄｓとドレイン－ソース間電流Ｉｄｓの関係を例示する。レプリカ書き込みトランジスタＭＲ０の相互コンダクタンス（トランスコンダクタンス）をｇｍ、出力抵抗をｒｏとする。まず、図６中におけるドレイン－ソース間電流特性１上の点Ａの状態にいる時に、ゲート－ソース間電圧がΔＶｂだけ高くなると、ΔＩｗ＝ｇｍ×ΔＶｂだけ電流が多い、ドレイン－ソース間電流特性２に変化する。電流源１２からレプリカ電流Ｉｗｒが供給され、レプリカ書き込みトランジスタＭＲ０はレプリカ電流Ｉｗｒを流すため、ドレイン－ソース間の電圧が－ｇｍ×ΔＶｂ×ｒｏだけ変化した点Ｂの状態に移行する。つまり、電圧Ｖｗｒの変化ΔＶｗｒは－ｇｍ×ΔＶｂ×ｒｏである。
逆に、電圧Ｖｗｒが書き込み電圧Ｖｗより低い場合、同様の動作が行われることにより、電圧Ｖｗｒは増加し、電圧Ｖｗｒは書き込み電圧Ｖｗに近づく。上記の動作説明から明らかなように、レプリカ書き込みトランジスタＭＲ０のデバイスパラメータの変動に対して、レプリカ電流Ｉｗｒと電圧Ｖｗｒは安定である。
また、レプリカ電流Ｉｗｒは書き込み電圧Ｖｗの変動に対して安定である。なぜならば、書き込み電圧ＶｗがΔＶｗだけ高くなると、レプリカ書き込みトランジスタＭＲ０が一定のレプリカ電流Ｉｗｒを流すために、差動アンプ１１は出力端子から出力する制御電圧ＶｂをΔＶｂだけ減少させる。逆に電圧ＶｗがΔＶｗだけ低くなると、レプリカ書き込みトランジスタＭＲ０が一定の電流Ｉｗｒを流すために、差動アンプ１１は出力端子から出力する制御電圧ＶｂをΔＶｂだけ増加する。
このように、制御電圧Ｖｂを用いることにより、書き込み電流Ｉｗは書き込みトランジスタＭ０の製造プロセスや環境温度によるデバイスパラメータの変化に対して、安定性が向上する。説明のため、抵抗変化素子Ｒ０の抵抗値が十分低く、かつ、書き込みトランジスタＭ０のゲート長とレプリカ書き込みトランジスタＭＲ０のゲート長は同一であり、かつ、書き込みトランジスタＭ０のゲート幅とレプリカ書き込みトランジスタＭＲ０のゲート幅は同一であるものとして説明する。この場合、レプリカ電流経路２０と、書き込み電流経路３０はほぼ等価である。書き込みトランジスタＭ０は、レプリカ書き込みトランジスタＭＲ０と同一特性であるため、トランジスタ間のローカルばらつきを除いて、グローバルばらつきや環境温度の変動による、デバイスパラメータの変動はほぼ同じであることが期待される。したがって、書き込み電流Ｉｗの電流値は、レプリカ電流Ｉｗｒの電流値とほぼ同じ値となる。そして、上記でも説明したようにレプリカ電流Ｉｗｒの電流値はプロセスや環境温度によるデバイスパラメータの変動に対して安定であるので、書き込み電流Ｉｗも、プロセスや環境温度によるデバイスパラメータの変動に対して安定となる。
また、書き込み電流Ｉｗは書き込み電圧Ｖｗに対しても、安定性が向上する。説明のため、抵抗変化素子Ｒ０の抵抗値が十分低く、かつ、書き込みトランジスタＭ０のゲート長とレプリカ書き込みトランジスタＭＲ０のゲート長は同一であり、かつ、書き込みトランジスタＭ０のゲート幅とレプリカ書き込みトランジスタＭＲ０のゲート幅は同一であるものとして説明する。この場合、レプリカ電流経路２０と、書き込み電流経路３０はほぼ等価である。したがって、書き込み電流Ｉｗは、レプリカ電流Ｉｗｒとほぼ同じ値である。前述の通り、レプリカ電流Ｉｗｒは書き込み電圧Ｖｗの変動に対して安定であるので、書き込み電流Ｉｗも、書き込み電圧Ｖｗの変動に対して安定となる。
尚、抵抗変化素子Ｒ０の抵抗値が０ではなく、有限の値Ｒの場合、書き込みトランジスタＭ０のソース―ドレイン間電圧は書き込み電圧Ｖｗの電圧値から減少するため、書き込み電流Ｉｗはレプリカ電流Ｉｗｒに比べ小さい。図７に、書き込みトランジスタＭ０が飽和領域で動作し、オン抵抗ｒｏの場合のドレイン－ソース間電圧Ｖｄｓに対する、ドレイン－ソース間電流Ｉｄｓの関係を例示する。抵抗変化素子Ｒ０の抵抗値が０の場合、動作点は点Ａの状態であり、前述の通り、ドレイン－ソース間電圧Ｖｄｓは書き込み電圧Ｖｗとなり、ドレイン－ソース間電流Ｉｄｓとしてレプリカ電流Ｉｗｒが流れる。これに対して、抵抗変化素子Ｒ０の抵抗値がＲの場合、点Ａに比べて、書き込みトランジスタＭ０のドレイン－ソース間電圧ＶｄｓはＩｗ×Ｒだけ減少した点Ｂの状態に変化する。ドレイン－ソース間電流Ｉｄｓは、点Ａに比べて、電流ΔＩｗ＝（１／ｒｏ）×Ｉｗ×Ｒだけ減少する。したがって、レプリカ電流Ｉｗｒは抵抗変化素子Ｒ０に流そうとする目標の書き込み電流Ｉｗに比べて、ΔＩｗだけ大きな電流値に設定しておくことが望ましい。
次に、図８に、書き込みトランジスタＭ０が線形領域で動作し、ゲート－ソース間電圧Ｖｇｓから閾値電圧Ｖｔｈを引いた値が書き込み電圧Ｖｗより小さい場合を示す。説明を簡単にするためオン抵抗ｒｏは無限大とした。抵抗変化素子Ｒ０の抵抗値が０の場合、点Ａの状態であり、前述の通り、ドレイン－ソース間電圧Ｖｄｓは書き込み電圧Ｖｗとなり、ドレイン－ソース間電流Ｉｄｓはレプリカ電流Ｉｗｒと同じ電流値の書き込み電流Ｉｗが流れる。抵抗変化素子Ｒ０の抵抗値がＲの場合、点Ａに比べて、ドレインーソース間電圧ＶｄｓはＩｗ×Ｒだけ減少した点Ｂの状態に変化する。ドレイン－ソース間電流Ｉｄｓは、点Ａに比べて、電流ΔＩｗ＝０．５×β×（（Ｖｇｓ－Ｖｔｈ）－（Ｖｗ－Ｉｗ×Ｒ）2だけ減少する。βはプロセス定数やトランジスタのゲートサイズに依存した係数である。したがって、レプリカ電流Ｉｗｒはターゲットの書き込み電流Ｉｗに比べて、ΔＩｗだけ大きな電流値に設定しておくことが望ましい。
尚、リセット動作時、抵抗変化素子Ｒ０で消費される電力Ｐによってジュール熱が発生し、そのジュール熱により、金属架橋の一部を切断できるようにレプリカ電流Ｉｗｒを設定してもよい。図９に、電力Ｐと抵抗変化素子Ｒ０の抵抗Ｒの関係を例示している。抵抗変化素子Ｒ０で消費される電力ＰはＲ×Ｉｗ2と表される。ここで、電力Ｐは、図７、もしくは、図８の点Ｂ、点Ｃ、点Ｄ、点Ｅを頂点とする四角形ＢＣＤＥの面積に相当する。抵抗変化素子Ｒ０の抵抗値が十分小さい時、四角形ＢＣＤＥの面積はほぼ０である。抵抗変化素子Ｒ０の抵抗値が大きくなると、面積ＢＣＤＥは大きくなり、やがて面積ＢＣＤＥは減少に転ずる。そのため、抵抗変化素子Ｒ０で消費される電力Ｐ（＝Ｒ×Ｉｗ2）は、抵抗ＲがＲｐｍａｘの時に最大値をとる。ここで、半導体装置内の複数個の抵抗変化素子のばらつき範囲が抵抗Ｒｍｉｎから抵抗Ｒｍａｘまでの分布を有する場合、図９に示すように抵抗ＲｍｉｎとＲｍａｘの間にＲｐｍａｘを設定する。このようにすることにより、抵抗値Ｒがばらついても、電力Ｐのばらつきは低く抑えることができる。また、電力Ｐの最大値Ｒｐｍａｘ×Ｉｗ2が金属架橋の一部を切断できるように設定してもよい。
具体的には、レプリカ電流Ｉｗｒは、抵抗変化素子Ｒ０の低抵抗状態における抵抗値のばらつき範囲内に、抵抗変化素子Ｒ０において発生する発熱量（ジュール熱）が最大となる抵抗値が含まれるように設定するようにしてもよい。
また、図１０に示すように抵抗Ｒｍｉｎに比べ、Ｒｐｍａｘが小さくなるように設定してもよい。金属架橋の形状を１本の円柱形状と仮定すると、抵抗値が低いほど金属架橋の太さが太く、熱的に安定で、金属架橋の一部を切断するためには、より大きなジュール熱が必要になると推測される。したがって、抵抗Ｒが小さいほど、高いジュール熱が得られるように、抵抗のＲｍｉｎに比べ、Ｒｐｍａｘが小さくなるように設定する。また、抵抗Ｒｍｉｎは、セット動作後の抵抗値の分布の最小値だけでなく、リセット動作後の抵抗値の分布の最小値を含めて決定してもよい。上述した特許文献２には、リセット時の不良モードとして、リセット動作によって、抵抗値が低くなる抵抗変化素子が発生することが開示されている。
具体的には、レプリカ電流Ｉｗｒは、抵抗変化素子Ｒ０の低抵抗状態における抵抗値のばらつき範囲よりも、抵抗変化素子Ｒ０において発生する発熱量が最大となる抵抗値が小さくなるように設定するようにしてもよい。
なお、書き込みトランジスタＭ０のゲート長とレプリカ書き込みトランジスタＭＲ０のゲート長は必ずしも同一である必要はない。また、書き込みトランジスタＭ０のゲート幅とレプリカ書き込みトランジスタＭＲ０のゲート幅は必ずしも同一である必要はない。例えば、書き込みトランジスタＭ０のゲート長Ｌ０と、ゲート幅Ｗ０の比（Ｗ０／Ｌ０）が、レプリカ書き込みトランジスタＭＲ０のゲート長ＬＲ０と、ゲート幅ＷＲ０の比（ＷＲ０／ＬＲ０）のＫ倍の場合、レプリカ電流ＩｗｒはＩｗｒ（Ｋ＝１）／Ｋとすればよく、書き込み電流ＩｗはＩｗｒ（Ｋ＝１）となる。ここで、Ｉｗｒ（Ｋ＝１）は書き込みトランジスタＭ０のゲート長とレプリカ書き込みトランジスタＭＲ０のゲート長が同一であり、かつ、書き込みトランジスタＭ０のゲート幅とレプリカ書き込みトランジスタＭＲ０のゲート幅が同一である場合のレプリカ電流Ｉｗｒの値である。これにより、電圧制御回路１０の消費電力を低減することができる。
このような場合には、レプリカ書き込みトランジスタＭＲ０のゲート幅とゲート長が、それぞれ、書き込みトランジスタＭ０のゲート幅とゲート長と略同一の場合に設定されるレプリカ電流Ｉｗｒの電流値をＩｗｒとし、書き込みトランジスタＭ０のゲート幅とゲート長の比がレプリカ書き込みトランジスタＭＲ０のゲート幅とゲート長の比のＫ倍である場合、レプリカ電流Ｉｗｒの電流値はＩｗｒ／Ｋに設定される。
さらに、本実施形態では、抵抗変化素子Ｒ０に印加される最大電圧は書き込み電圧Ｖｗに制限することができる。具体的には、書き込み電圧Ｖｗは、抵抗変化素子Ｒ０と書き込みトランジスタＭ０で分圧されるが、抵抗変化素子Ｒ０の抵抗値が十分大きい場合、ほぼ書き込み電圧Ｖｗと等しい電圧が抵抗変化素子Ｒ０に印加されることになる。特に、抵抗変化素子Ｒ０は抵抗変化比が大きいため、リセット動作時に、高抵抗状態に遷移して抵抗値が大きくなると、抵抗変化素子Ｒ０が破壊される可能性がある。したがって、書き込み電圧Ｖｗは素子破壊が起きないような電圧に設定することが望ましい。書き込み電圧Ｖｗは、半導体製造プロセス、動作電圧、環境温度に依存しないように一般的な電源回路により生成できるため、本実施形態の半導体装置は、半導体製造プロセス、動作電圧、環境温度に対して、安定して、書き込み電圧Ｖｗを抵抗変化素子Ｒ０の素子破壊が起きないような電圧に容易に設定することができる。
尚、図１に示した第１の実施形態の抵抗変化素子の書き込み回路を示す回路図において、抵抗変化素子Ｒ０が書き込みトランジスタＭ０のドレイン端子に接続されているが、必ずしもこの構成である必要はない。抵抗変化素子Ｒ０が書き込みトランジスタＭ０のソース端子に接続されるように構成してもよい。
尚、図１に示した第１の実施形態の抵抗変化素子の書き込み回路を示す回路図において、抵抗変化素子Ｒ０の第１端子が、書き込みトランジスタＭ０のドレイン端子に接続されており、書き込み電流Ｉｗが流れることにより、抵抗変化素子Ｒ０は低抵抗状態から、高抵抗状態へ遷移する場合について説明した。しかし、抵抗変化素子の第２端子が、書き込みトランジスタＭ０のドレイン端子に接続され、書き込み電流Ｉｗが流れることにより、抵抗変化素子Ｒ０が高抵抗状態から、低抵抗状態へ遷移するような回路構成としてもよい。
このように、本実施形態の抵抗変化素子の書き込み回路によれば、抵抗変化素子Ｒ０の素子破壊を抑制しつつ、半導体製造プロセス、環境温度、動作電圧に対して安定した書き込み電流Ｉｗが実現される。その結果、抵抗変化素子Ｒ０に対して書き込み動作を行う際の、ベリファイ書き込みの書き込み電圧や電流のマージンを削減し、書き込み時間を短縮することが可能となる。
（第２の実施形態）
次に、本発明の第２の実施形態の半導体装置について説明する。
本実施形態の半導体装置は、上述したような抵抗変化素子とセルトランジスタとから構成される複数のメモリセルがビット線対とワード線の交点にそれぞれ配置された記憶装置を構成したものである。そして、本実施形態における抵抗変化素子の書き込み回路は、このような構成の記憶装置において、抵抗変化素子に対して、抵抗状態を低抵抗状態から高抵抗状態に変化させる書き込み動作を行うための回路である。
まず、本実施形態の半導体装置の機能構成を図１１に示したブロック図を参照して説明する。
本実施形態の半導体装置は、図１１に示されるように、制御回路４１と、ロウデコーダ４２と、カラムデコーダ４３と、セルアレイ４４と、読み出し回路４５と、電圧制御回路４６とを備えている。
セルアレイ４４は、複数のメモリセルから構成され、複数のビット線対ＢＬ、ＢＬＢと、複数のワード線ＷＬに接続される。複数のメモリセルは、それぞれ抵抗変化素子とセルトランジスタとから構成され、ビット線対とワード線に接続される。
カラムデコーダ４３は、複数のビット線対ＢＬ、ＢＬＢに接続される。カラムデコーダ４３は、カラム選択信号に応じて、指定されたビット線対ＢＬ、ＢＬＢを選択し、所定の電圧を印加する。
つまり、カラムデコーダ４３は、カラム選択信号により選択されたビット線対ＢＬ、ＢＬＢに対して所定の電圧を印加するために配置されている。
ロウデコーダ４２は、複数のワード線ＷＬに接続される。ロウデコーダ４２は、ロウ選択信号に応じて、指定されたワード線ＷＬを選択し、所定の電圧を印加する。つまり、ロウデコーダ４２は、ロウ選択信号により選択されたワード線に対して所定の電圧を印加するように構成されている。
読み出し回路４５は、カラムデコーダ４３を介して、ビット線対ＢＬ、ＢＬＢに接続され、抵抗変化素子に読み出し電流を流すために、読み出し電圧を印加する。読み出し電流は抵抗変化素子の抵抗状態に応じて変化するので、リファレンス電流と比較することにより、抵抗変化素子の抵抗状態を判別する。読み出し回路４５は読み出し結果を制御回路４１に出力する。
制御回路４１は、アドレス信号、書き込みデータ信号、コマンド信号などの外部制御信号を受け取り、読み出しデータを出力する。制御回路４１は、アドレス信号に応じて、ロウ選択信号とカラム選択信号を生成してロウデコーダ４２と、カラムデコーダ４３にそれぞれ出力する。制御回路４１は、外部制御信号に応じて、書き込み動作や読み出し動作を行うための内部制御信号を生成する。
電圧制御回路４６は、安定した書き込みを実現するためのバイアス電圧Ｖｂ（ＳＥＴ）、Ｖｂ（ＲＳＴ）を生成する。
次に、セルアレイ４４における１行１列のメモリセル５０に対して書き込み動作をする際の回路のみを図１２に示す。
セルアレイ４４は、図１２に示されるように、上下方向に延伸するビット線対ＢＬ０、ＢＬＢ０と、左右方向に延伸するワード線ＷＬ０と、ビット線対ＢＬ０、ＢＬＢ０とワード線ＷＬ０の交点に配置されるメモリセル５０から構成される。メモリセル５０は抵抗変化素子Ｒ０とセルトランジスタＭＣとから構成される。抵抗変化素子Ｒ０の第１端子がビット線ＢＬ０に、第２端子がセルトランジスタＭＣのソース端子、もしくは、ドレイン端子の一方に接続される。セルトランジスタＭＣのソース端子、もしくは、ドレイン端子の他方はビット線対の他方ＢＬＢ０に接続される。セルトランジスタＭＣのゲート端子はワード線ＷＬ０に接続される。
カラムデコーダ４３は、ソース側カラムデコーダ４３Ａと、シンク側カラムデコーダ４３Ｂとから構成される。ソース側カラムデコーダ４３Ａは、抵抗変化素子Ｒ０に対する書き込み動作を行うための、セット動作時の書き込み電圧ＶＳＥＴと、リセット動作時の書き込み電圧ＶＲＳＴに接続されている。また、シンク側カラムデコーダ４３Ｂは、書き込み電圧ＶＳＥＴ、ＶＲＳＴよりも低い接地電圧ＶＳＳに接続されている。
ソース側カラムデコーダ４３Ａは、２つのトランジスタＭ１とＭ１０１を備える。トランジスタＭ１のソース端子はリセット動作時の書き込み電圧ＶＲＳＴに接続され、ドレイン端子はビット線ＢＬＢ０に接続され、ゲート端子はカラム選択信号Ｃ０Ｂ（ＲＳＴ）に接続される。トランジスタＭ１０１のソース端子はセット動作時の書き込み電圧ＶＳＥＴに接続され、ドレイン端子はビット線ＢＬ０に接続され、ゲート端子はカラム選択信号Ｃ０Ｂ（ＳＥＴ）に接続される。
シンク側カラムデコーダ４３Ｂは、４つのトランジスタ、つまり、書き込みトランジスタＭ０と３つのトランジスタＭ２、Ｍ１００、Ｍ１０３を備える。書き込みトランジスタＭ０のドレイン端子はビット線ＢＬ０に接続され、ソース端子はトランジスタＭ２のドレイン端子に接続され、ゲート端子はバイアス電圧Ｖｂ（ＲＳＴ）に接続される。トランジスタＭ２のソース端子は接地電圧ＶＳＳに接続され、ゲート端子はカラム選択信号Ｃ０（ＲＳＴ）に接続される。トランジスタＭ１００のドレイン端子はビット線ＢＬＢ０に接続され、ソース端子はトランジスタＭ１０２のドレイン端子に接続され、ゲート端子はバイアス電圧Ｖｂ（ＳＥＴ）に接続される。トランジスタＭ１０２のソース端子は接地電圧ＶＳＳに接続され、ゲート端子はカラム選択信号Ｃ０（ＳＥＴ）に接続される。
ロウデコーダ４２は、トランジスタＭ４とＭ５から構成される。トランジスタＭ４のソース端子はワード線電圧ＶＷＬに接続され、ドレイン端子はワード線ＷＬ０に接続され、ゲート端子はロウ選択信号Ｒ０Ｂに接続される。トランジスタＭ５のソース端子は接地電圧ＶＳＳに接続され、ドレイン端子はワード線ＷＬ０に接続され、ゲート端子はロウ選択信号Ｒ０Ｂに接続される。
スタンバイ時、カラム選択信号Ｃ０（ＳＥＴ）、Ｃ０（ＲＳＴ）により、トランジスタＭ２とトランジスタＭ１０２は導通状態となり、ビット線対ＢＬ０、ＢＬＢ０は接地される。カラム選択信号Ｃ０Ｂ（ＳＥＴ）、Ｃ０Ｂ（ＲＳＴ）により、トランジスタＭ１、Ｍ１０１は非導通状態となる。ロウ選択信号Ｒ０Ｂにより、トランジスタＭ５が導通状態、トランジスタＭ４が非導通状態となり、ワード線ＷＬ０が接地される。
セット動作時、抵抗変化素子Ｒ０が選択される場合、カラム選択信号Ｃ０（ＳＥＴ）により、トランジスタＭ１０２が導通状態となりビット線ＢＬＢ０が接地される。カラム選択信号Ｃ０Ｂ（ＳＥＴ）により、トランジスタＭ１０１が導通状態となり、ビット線ＢＬ０がセット動作時の書き込み電圧ＶＳＥＴに接続される。そして、カラム選択信号Ｃ０（ＲＳＴ）、Ｃ０Ｂ（ＲＳＴ）により、トランジスタＭ２とトランジスタＭ１は非導通状態となる。そして、ロウ選択信号Ｒ０Ｂにより、トランジスタＭ５が非導通状態、トランジスタＭ４が導通状態となり、ワード線ＷＬ０がワード線電圧ＶＷＬに接続される。その結果、書き込み電流が、ビット線ＢＬ０から、抵抗変化素子Ｒ０とセルトランジスタＭＣを介して、ビット線ＢＬＢ０へ流れる。
リセット動作時、抵抗変化素子Ｒ０が選択される場合、カラム選択信号Ｃ０（ＲＳＴ）により、トランジスタＭ２が導通状態となりビット線ＢＬ０が接地される。そして、カラム選択信号Ｃ０Ｂ（ＲＳＴ）により、トランジスタＭ１が導通状態となり、ビット線ＢＬＢ０がリセット動作時の書き込み電圧ＶＲＳＴに接続される。そして、カラム選択信号Ｃ０（ＳＥＴ）、Ｃ０Ｂ（ＳＥＴ）信号により、トランジスタＭ１０２とＭ１０１は非導通状態となる。そして、ロウ選択信号Ｒ０Ｂにより、トランジスタＭ５が非導通状態、トランジスタＭ４が導通状態となり、ワード線ＷＬ０がワード線電圧ＶＷＬに接続される。その結果、書き込み電流が、ビット線ＢＬＢ０から、抵抗変化素子Ｒ０とセルトランジスタＭＣを介して、ビット線ＢＬ０へ流れる。
図１３は、本発明の第２の実施形態の半導体装置においてリセット動作に関連する回路のみを示す回路図である。本実施形態の半導体装置は、書き込み電流Ｉｗが流れる書き込み電流経路７０と、電圧制御回路４６とを備える。
書き込み電流経路７０は、前述の通り、抵抗変化素子Ｒ０と、ソース側カラムデコーダ４３Ａ内のトランジスタＭ１と、メモリセル５０内のセルトランジスタＭＣと、シンク側カラムデコーダ４３Ｂ内の書き込みトランジスタＭ０とトランジスタＭ２を備える。抵抗変化素子Ｒ０の第１端子は、書き込みトランジスタＭ０のドレイン端子に接続される。書き込みトランジスタＭ０のソース端子は、トランジスタＭ２のドレイン端子に接続される。トランジスタＭ２のソース端子は、接地電圧ＶＳＳに接続される。トランジスタＭ１のソース端子はリセット動作時の書き込み電圧ＶＲＳＴに接続され、ドレイン端子は、セルトランジスタＭＣのドレイン端子に接続される。セルトランジスタＭＣのソース端子は、抵抗変化素子Ｒ０の第２端子に接続される。つまり、書き込み電流経路７０は、抵抗変化素子Ｒ０の第１端子と第２端子と、書き込みトランジスタＭ０のソース端子とドレイン端子と、トランジスタＭ１のソース端子とドレイン端子と、セルトランジスタＭＣのソース端子とドレイン端子と、トランジスタＭ２のソース端子とドレイン端子とが直列に接続される。
電圧制御回路４６は、レプリカ電流Ｉｗｒを供給する電流源１２と、差動アンプ１１と、レプリカ電流Ｉｗｒが流れるレプリカ電流経路６０を備える。
レプリカ電流経路６０は、レプリカトランジスタＭＲ１、レプリカセルトランジスタＭＲＣ、レプリカ書き込みトランジスタＭＲ０、レプリカトランジスタＭＲ２を備える。レプリカトランジスタＭＲ１のソース端子はレプリカ電流経路６０の第１端子に接続され、ドレイン端子は、レプリカセルトランジスタＭＲＣのドレイン端子に接続される。レプリカセルトランジスタＭＲＣのソース端子は、レプリカ書き込みトランジスタＭＲ０のドレイン端子に接続される。レプリカ書き込みトランジスタＭＲ０のソース端子は、レプリカトランジスタＭＲ２のドレイン端子に接続される。ＭＲ２のソース端子はレプリカ電流経路６０の第２端子に接続されるとともに、接地電圧ＶＳＳに接続される。つまり、レプリカ書き込みトランジスタＭＲ０のソース端子とドレイン端子と、レプリカトランジスタＭＲ１のソース端子とドレイン端子と、レプリカセルトランジスタＭＲ２のソース端子とドレイン端子と、レプリカトランジスタＭＲ２のソース端子とドレイン端子とが直列に接続される。
書き込み電流経路７０の抵抗変化素子Ｒ０を無視して、抵抗値０とみなすと、レプリカ電流経路６０の回路構成は、書き込み電流経路７０の回路構成と等価となる。したがって、レプリカ電流経路６０上のレプリカトランジスタは、書き込み経路７０上のトランジスタと１対１の対応関係がある。
レプリカ電流経路６０上の各レプリカトランジスタは、それぞれ、対応する書き込み電流経路７０上のトランジスタと同一特性のトランジスタである。具体的には、書き込みトランジスタＭ０と、レプリカ書き込みトランジスタＭＲ０は同一特性のトランジスタである。また、トランジスタＭ１と、レプリカトランジスタＭＲ１は同一特性のトランジスタである。また、セルトランジスタＭＣと、レプリカセルトランジスタＭＲＣは同一特性のトランジスタである。そして、トランジスタＭ２と、レプリカトランジスタＭＲ２は同一特性のトランジスタである。
さらに、レプリカ電流経路６０上の各レプリカトランジスタのゲート端子と、対応する書き込み電流経路７０上のトランジスタのゲート端子には、それぞれのトランジスタの動作状態をオン状態にする同一の電圧が印加されている。具体的には、書き込みトランジスタＭ０のゲート端子と、レプリカ書き込みトランジスタＭＲ０のゲート端子には、それぞれ、差動アンプ１１の出力端子から出力されるバイアス電圧Ｖｂ（ＲＳＴ）が印加されている。また、トランジスタＭ１のゲート端子と、レプリカトランジスタＭＲ１のゲート端子には、トランジスタの動作状態をオン状態にする同一電圧のカラム選択信号Ｃ０Ｂと、レプリカカラム選択信号ＣＲＢがそれぞれ印加されている。また、セルトランジスタＭＣのゲート端子と、レプリカセルトランジスタＭＲＣのゲート端子には、トランジスタの動作状態をオン状態にする同一電圧のワード線電圧ＶＷＬが印加されている。また、トランジスタＭ２のゲート端子と、レプリカトランジスタＭＲ２のゲート端子には、トランジスタの動作状態をオン状態にする同一電圧のカラム選択信号Ｃ０と、レプリカカラム選択信号ＣＲが印加されている。
このように、本実施形態の半導体装置では、書き込み電圧ＶＲＳＴと接地電圧ＶＳＳとの間に、ソース側カラムデコーダ４３Ａ内のトランジスタＭ１と、セルトランジスタＭＣと、抵抗変化素子Ｒ０と、シンク側カラムデコーダ４３Ｂ内の書き込みトランジスタＭ０とトランジスタＭ２とが直列に接続され、抵抗変化素子Ｒ０の書き込み動作を行うための書き込み電流Ｉｗが流れる書き込み電流経路７０が形成されている。
そして、レプリカ電流経路６０は、トランジスタＭ１と略同一特性のレプリカトランジスタＭＲ１と、セルトランジスタＭＣと略同一特性のレプリカセルトランジスタＭＲＣと、書き込みトランジスタＭ０と略同一特性のレプリカ書き込みトランジスタＭＲ０と、第２トランジスタＭ２と略同一特性のレプリカトランジスタＭＲ２とが、電流源１２と接地電圧ＶＳＳとの間に直列に接続されている。このレプリカ電流経路６０は、抵抗変化素子Ｒ０に流したい書き込み電流Ｉｗの電流値に基づいて設定されたレプリカ電流が流れるように構成されている。
差動アンプ１１は、書き込み電圧ＶＲＳＴが反転入力端子に接続され、電流源１２の出力端子の電圧が非反転入力端子に接続され、出力端子から出力された制御電圧として機能するバイアス電圧Ｖｂ（ＲＳＴ）を書き込みトランジスタＭ０及びレプリカ書き込みトランジスタＭＲ０のゲート端子にそれぞれ供給する。
本実施形態の半導体装置における抵抗変化素子の書き込み回路は、上記で説明した第１の実施形態と比較して、書き込み電流経路７０とレプリカ電流経路６０の回路構成は異なるものの、それ以外は同一の構成であるため、電流源１２や差動アンプ１１の接続関係の詳細な説明は省略する。
次に、本実施形態の半導体装置における抵抗変化素子の書き込み回路について説明する前に、比較例１、比較例２という２つの比較例を示す。
先ず、比較例１の回路構成を図１４に示す。比較例１は、書き込み電流経路７０を備える。図１４に示した書き込み電流経路７０は、図１３に示した第２の実施形態における書き込み電流経路７０と同一の回路構成となっている。ただし、図１４に示した比較例１には、電圧制御回路４６は含まれておらず、書き込みトランジスタＭ０のゲート端子に印加されるバイアス電圧Ｖｂが固定電圧である点が異なっている。
次に、比較例２の回路構成を図１５に示す。比較例２は、書き込み電流経路７０と、レプリカ電流経路８０と、電流源１２を備える。図１５に示した書き込み電流経路７０は、図１３に示した第２の実施形態における書き込み電流経路７０と同一の回路構成となっている。
レプリカ電流経路８０はレプリカ書き込みトランジスタＭＲ０を備える。レプリカ書き込みトランジスタＭＲ０のドレイン端子はゲート端子に接続され、書き込み電流経路のトランジスタＭ０のゲート端子に接続され、電流源の出力端子に接続される。レプリカトランジスタのソース端子は接地電圧ＶＳＳに接続される。したがって、比較例２はカレントミラー回路を利用しており、書き込み電流Ｉｗはレプリカ電流Ｉｗｒにより制御される。
次に、本実施形態の変形例を図１６に示す。図１６に示した本実施形態の変形例は、図１３に示した第２の実施形態に対してメモリセル５０がメモリセル５０Ａに置き換えられた構成となっている。メモリセル５０Ａ以外の回路構成に関しては、本実施形態と同じであるため、説明を省略する。
メモリセル５０Ａは、抵抗変化素子Ｒ０とセルトランジスタＭＣから構成される。抵抗変化素子Ｒ０の第２端子はビット線ＢＬＢ０に接続され、第１端子がセルトランジスタＭＣのソース端子、もしくは、ドレイン端子の一方に接続される。セルトランジスタＭＣのソース端子、もしくは、ドレイン端子の他方はビット線対の他方ＢＬ０に接続される。セルトランジスタＭＣのゲート端子はワード線ＷＬ０に接続される。このようにメモリセル５０Ａは、図１３に示したメモリセル５０に対して、抵抗変化素子Ｒ０とセルトランジスタＭＣの接続位置が入れ替わっている点が異なっている。
図１７は、本実施形態の変形例における、リセット動作に関連する回路のみを示す回路図である。図１３に示した第２の実施形態に対して書き込み電流経路７０が書き込み電流経路７０Ａに置き換えられた構成となっている。本実施形態の変形例は、書き込み電流経路７０Ａ以外に関して、本実施形態と同じであるため、説明を省略する。
書き込み電流経路７０Ａは、抵抗変化素子Ｒ０と、ソース側カラムデコーダ４３Ａ内のトランジスタＭ１と、メモリセル５０Ａ内のセルトランジスタＭＣと、シンク側カラムデコーダ４３Ｂ内の書き込みトランジスタＭ０とトランジスタＭ２を備える。抵抗変化素子Ｒ０の第１端子と、セルトランジスタＭＣのドレイン端子は接続される。セルトランジスタＭＣのソース端子は書き込みトランジスタＭ０のドレイン端子に接続される。書き込みトランジスタＭ０のソース端子は、トランジスタＭ２のドレイン端子に接続される。トランジスタＭ２のソース端子は、接地電圧ＶＳＳに接続される。トランジスタＭ１のソース端子はリセット動作時の書き込み電圧ＶＲＳＴに接続され、ドレイン端子は、抵抗変化素子Ｒ０の第２端子と接続される。つまり、書き込み電流経路７０Ａは、抵抗変化素子Ｒ０の第１端子と第２端子と、書き込みトランジスタＭ０のソース端子とドレイン端子と、トランジスタＭ１のソース端子とドレイン端子と、セルトランジスタＭＣのソース端子とドレイン端子と、トランジスタＭ２のソース端子とドレイン端子とが直列に接続される。
上記で説明した比較例１、２、本実施形態の抵抗変化素子の書き込み回路、本実施形態の変形例の抵抗変化素子の書き込み回路における、リセット動作時の書き込み電流Ｉｗのばらつきを図１８に示す。
ここでは、トランジスタ特性、動作電圧、環境温度を変化させてシミュレーションを実施し、書き込み電流Ｉｗを取得した。取得した書き込み電流の最大と最小値の差分を最小値で割った値をばらつきとした。さらに、図１８に示すグラフの縦軸は比較例１の書き込み電流Ｉｗのばらつきで規格化した。つまり、比較例１における書き込み電流Ｉｗのばらつきを１００％として、比較例２、本実施形態の抵抗変化素子の書き込み回路、本実施形態の変形例の抵抗変化素子の書き込み回路における書き込み電流Ｉｗのばらつきの度合いを示している。
図１８を参照すると、第２の実施形態と第２の実施形態の変形例は、比較例１と比較例２に比べ、書き込み電流Ｉｗのばらつきが小さいことが分かる。したがって、本実施形態と本実施形態の変形例の半導体装置は、抵抗変化素子Ｒ０の素子破壊を抑制しつつ、半導体製造プロセス、環境温度、動作電圧に対して安定的な書き込み電流Ｉｗを供給することができることが分かる。
また、第２の実施形態の変形例は、第２の実施形態に比べ、書き込み電流Ｉｗのばらつきが小さいことが分かる。これは、第２の実施形態は、セルトランジスタＭＣのソース側に抵抗変化素子Ｒ０が接続されているため、ソース電位が高いことが原因と推測される。
シミュレーションでは、第２の実施形態のセルトランジスタＭＣとレプリカセルトランジスタＭＲＣは線形領域で動作した。また、第２の実施形態の変形例のセルトランジスタＭＣとレプリカセルトランジスタＭＲＣは線形領域で動作した。また、第２の実施形態の変形例のセルトランジスタＭＣのソース電圧に比べ、第２の実施形態のセルトランジスタＭＣのソース電圧の方が高く、オン抵抗は大きい状態にあった。レプリカセルトランジスタＭＲＣのソース電位は、第２の実施形態の変形例のセルトランジスタＭＣのソース電位に近い値であった。確認のため、ワード線電圧ＶＷＬ及びワード線ＷＬ０の電圧が０．１Ｖ低下した場合を観察すると、ゲート－ソース間電圧Ｖｇｓの変化量は同程度であった。基板バイアス効果を考慮したトランジスタの閾値電圧をＶｔｈとすると、オン抵抗は、１／（Ｖｇｓ－Ｖｔｈ）に比例し、オン抵抗の変化量は１／（Ｖｇｓ－Ｖｔｈ）2に比例するため、ソース電位の高い方がオン抵抗の変化量は大きくなる。
第２の実施形態では、レプリカ電流経路６０上のトランジスタＭＲＣのオン抵抗の変化量を相殺するように、レプリカ電流経路６０上のレプリカ書き込みトランジスタＭＲ０のオン抵抗は下がる。書き込み電流経路７０上の書き込みトランジスタＭ０のオン抵抗も下がるものの、セルトランジスタＭＣのオン抵抗の上昇がより大きく、十分相殺できなかったと推測される。
一方、第２の実施形態の変形例は、レプリカ電流経路６０上のレプリカセルトランジスタＭＲＣのオン抵抗の変化量を相殺するように、レプリカ電流経路６０上のレプリカ書き込みトランジスタＭＲ０のオン抵抗は下がる。書き込み電流経路７０Ａ上の書き込みトランジスタＭ０のオン抵抗も下がり、セルトランジスタＭＣのオン抵抗の上昇をより効果的に相殺したと推測される。したがって、第２の実施形態の変形例のように、セルトランジスタＭＣのドレイン端子に抵抗変化素子Ｒ０を接続することは、リセット動作時に安定した書き込み電流Ｉｗを提供する半導体装置に好適である。
このように、本実施形態の半導体装置によれば、抵抗変化素子Ｒ０の素子破壊を抑制しつつ、半導体製造プロセス、環境温度、動作電圧に対して安定的な書き込み電流Ｉｗを供給することが可能となる。これにより、ベリファイ書き込みの書き込み電圧や電流のマージンを削減し、書き込み時間の短縮が期待される。
（第３の実施形態）
次に、本発明の第３の実施形態の半導体装置における抵抗変化素子の書き込み回路について説明する。本実施形態の半導体装置の機能構成のブロック図を図１９に示す。
本実施形態の半導体装置は、図１９に示されるように、制御回路４１と、ロウデコーダ１４２と、カラムデコーダ１４３と、セルアレイ４４と、読み出し回路４５と、電圧制御回路１４６とを備えている。図１９に示したブロック図では、図１１に示した第２の実施形態におけるブロック図に対して、ロウデコーダ４２、カラムデコーダ４３、電圧制御回路４６が、それぞれ、ロウデコーダ１４２、カラムデコーダ１４３、電圧制御回路１４６に置き換えられている点のみが異なっている。そのため、第２の実施形態と重複する箇所は説明を省略する。
次に、セルアレイ４４における１行１列のメモリセル５０Ａに対して書き込み動作をする際の回路のみを図２０に示す。
セルアレイ４４は、上下方向に延伸するビット線対ＢＬ０、ＢＬＢ０と左右方向に延伸するワード線ＷＬ０と、ビット線対ＢＬ０、ＢＬＢ０とワード線ＷＬ０の交点に配置されるメモリセル５０Ａから構成される。メモリセル５０Ａは抵抗変化素子Ｒ０とセルトランジスタＭＣから構成される。抵抗変化素子Ｒ０の第１端子がビット線ＢＬＢ０に、第２端子がセルトランジスタＭＣのソース端子、もしくは、ドレイン端子の一方に接続される。セルトランジスタＭＣのソース端子、もしくは、ドレイン端子の他方はビット線対の他方のビット線ＢＬ０に接続される。セルトランジスタＭＣのゲート端子はワード線ＷＬ０に接続される。
カラムデコーダ１４３は、ソース側カラムデコーダ１４３Ａと、シンク側カラムデコーダ１４３Ｂから構成される。ソース側カラムデコーダ１４３Ａには、セット動作時の書き込み電圧ＶＳＥＴと、リセット動作時の書き込み電圧ＶＲＳＴが供給される。シンク側カラムデコーダ１４３Ｂには、接地電圧ＶＳＳが供給される。
ソース側カラムデコーダ１４３Ａは、２つのトランジスタＭ１、Ｍ１０１を備える。トランジスタＭ１のソース端子はリセット動作時の書き込み電圧ＶＲＳＴに接続され、ドレイン端子はビット線ＢＬＢ０に接続され、ゲート端子はカラム選択信号Ｃ０Ｂ（ＲＳＴ）に接続される。トランジスタＭ１０１のソース端子はセット動作時の書き込み電圧ＶＳＥＴに接続され、ドレイン端子はビット線ＢＬ０に接続され、ゲート端子はカラム選択信号Ｃ０Ｂ（ＳＥＴ）に接続される。
シンク側カラムデコーダ１４３Ｂは、２つのトランジスタＭ２、Ｍ１０２を備える。トランジスタＭ２のドレイン端子はビット線ＢＬ０に接続され、ソース端子は接地電圧ＶＳＳに接続され、ゲート端子はカラム選択信号Ｃ０（ＲＳＴ）に接続される。トランジスタＭ１０２のドレイン端子はビット線ＢＬＢ０に接続され、ソース端子は接地電圧ＶＳＳに接続され、ゲート端子はカラム選択信号Ｃ０（ＳＥＴ）に接続される。
ロウデコーダ１４２は、トランジスタＭ４、Ｍ５、Ｍ６、Ｍ７から構成される。トランジスタＭ６のソース端子はバイアス電圧Ｖｂ（ＲＳＴ）に接続され、ドレイン端子はトランジスタＭ４のソース端子に接続され、ゲート端子はロウ選択信号Ｒ０Ｂ（ＲＳＴ）に接続される。トランジスタＭ７のソース端子はバイアス電圧Ｖｂ（ＳＥＴ）に接続され、ドレイン端子はトランジスタＭ４のソース端子に接続され、ゲート端子はロウ選択信号Ｒ０Ｂ（ＳＥＴ）に接続される。トランジスタＭ４のドレイン端子はワード線ＷＬ０に接続され、ゲート端子はロウ選択信号Ｒ０Ｂに接続される。トランジスタＭ５のソース端子は接地電圧ＶＳＳに接続され、ドレイン端子はワード線ＷＬ０に接続され、ゲート端子はロウ選択信号Ｒ０Ｂに接続される。
スタンバイ時、カラム選択信号Ｃ０（ＳＥＴ）、Ｃ０（ＲＳＴ）により、トランジスタＭ２とＭ１０２は導通状態となり、ビット線対ＢＬ０、ＢＬＢ０は接地される。カラム選択信号Ｃ０Ｂ（ＳＥＴ）、Ｃ０Ｂ（ＲＳＴ）により、トランジスタＭ１、Ｍ１０１は非導通状態となる。そして、ロウ選択信号Ｒ０Ｂにより、トランジスタＭ５が導通状態となり、トランジスタＭ４が非導通状態となり、ワード線ＷＬ０が接地される。
セット動作時、抵抗変化素子Ｒ０が選択される場合、カラム選択信号Ｃ０（ＳＥＴ）により、トランジスタＭ１０２が導通状態となりビット線ＢＬＢ０が接地される。そして、カラム選択信号Ｃ０Ｂ（ＳＥＴ）により、トランジスタＭ１０１が導通状態となり、ビット線ＢＬ０がセット動作時の書き込み電圧ＶＳＥＴに接続される。そして、カラム選択信号Ｃ０（ＲＳＴ）、Ｃ０Ｂ（ＲＳＴ）信号により、トランジスタＭ２とトランジスタＭ１は非導通状態となる。そして、ロウ選択信号Ｒ０Ｂ（ＳＥＴ）により、トランジスタＭ７が導通状態となる。そして、ロウ選択信号Ｒ０Ｂ（ＲＳＴ）により、トランジスタＭ６が非導通状態となる。そして、ロウ選択信号Ｒ０Ｂにより、トランジスタＭ５が非導通状態となり、トランジスタＭ４が導通状態となり、ワード線ＷＬ０がバイアス電圧Ｖｂ（ＳＥＴ）に接続される。その結果、書き込み電流が、ビット線ＢＬ０から、抵抗変化素子Ｒ０とセルトランジスタＭＣを介して、ビット線ＢＬＢ０へ流れる。
また、リセット動作時、抵抗変化素子Ｒ０が選択される場合、カラム選択信号Ｃ０（ＲＳＴ）により、トランジスタＭ２が導通状態となりビット線ＢＬ０が接地される。そして、カラム選択信号Ｃ０Ｂ（ＲＳＴ）により、トランジスタＭ１が導通状態となり、ビット線ＢＬＢ０がリセット動作時の書き込み電圧ＶＲＳＴに接続される。そして、カラム選択信号Ｃ０（ＳＥＴ）、Ｃ０Ｂ（ＳＥＴ）により、トランジスタＭ１０２とトランジスタＭ１０１は非導通状態となる。そして、ロウ選択信号Ｒ０Ｂ（ＳＥＴ）により、トランジスタＭ７が非導通状態となる。そして、ロウ選択信号Ｒ０Ｂ（ＲＳＴ）により、トランジスタＭ６が導通状態となる。そして、ロウ選択信号Ｒ０Ｂにより、トランジスタＭ５が非導通状態となり、トランジスタＭ４が導通状態となり、ワード線ＷＬ０がバイアス電圧Ｖｂ（ＲＳＴ）に接続される。その結果、書き込み電流が、ビット線ＢＬＢ０から、抵抗変化素子Ｒ０とセルトランジスタＭＣを介して、ビット線ＢＬ０へ流れる。
図２１は、本発明の第３の実施形態の半導体装置においてリセット動作に関連する回路のみを示す回路図である。本実施形態の半導体装置は、書き込み電流Ｉｗが流れる書き込み電流経路１７０と、電圧制御回路１４６とを備える。
書き込み電流経路１７０は、前述の通り、抵抗変化素子Ｒ０と、ソース側カラムデコーダ内１４３ＡのトランジスタＭ１と、メモリセル５０Ａ内のセルトランジスタＭＣと、シンク側カラムデコーダ１４３Ｂ内のトランジスタＭ２を備える。抵抗変化素子Ｒ０の第１端子は、セルトランジスタＭＣのドレイン端子に接続される。セルトランジスタＭＣのソース端子は、トランジスタＭ２のドレイン端子に接続される。トランジスタＭ２のソース端子は、接地電圧ＶＳＳに接続される。トランジスタＭ１のソース端子はリセット動作時の書き込み電圧ＶＲＳＴに接続され、ドレイン端子は、抵抗変化素子Ｒ０の第２端子に接続される。つまり、書き込み電流経路１７０は、抵抗変化素子Ｒ０の第１端子と第２端子と、トランジスタＭ１のソース端子とドレイン端子と、セルトランジスタＭＣのソース端子とドレイン端子と、トランジスタＭ２のソース端子とドレイン端子とが直列に接続される。
電圧制御回路１４６は、レプリカ電流Ｉｗｒを供給する電流源１２と、差動アンプ１１と、レプリカ電流Ｉｗｒが流れるレプリカ電流経路１６０を備える。
レプリカ電流経路１６０は、レプリカトランジスタＭＲ１、レプリカセルトランジスタＭＲＣ、レプリカトランジスタＭＲ２を備える。レプリカトランジスタＭＲ１のソース端子はレプリカ電流経路１６０の第１端子に接続され、ドレイン端子は、レプリカセルトランジスタＭＲＣのドレイン端子に接続される。レプリカセルトランジスタＭＲＣのソース端子は、レプリカトランジスタＭＲ２のドレイン端子に接続される。レプリカトランジスタＭＲ２のソース端子は接地電圧ＶＳＳに接続される。つまり、レプリカトランジスタＭＲ１のソース端子とドレイン端子と、レプリカセルトランジスタＭＲＣのソース端子とドレイン端子と、レプリカトランジスタＭＲ２のソース端子とドレイン端子とが直列に接続される。
書き込み電流経路１７０の抵抗変化素子Ｒ０を無視して、抵抗値０とみなすと、レプリカ電流経路１６０の回路構成は、書き込み電流経路１７０の回路構成と等価になっている。したがって、レプリカ電流経路１６０上の各レプリカトランジスタは、それぞれ、書き込み電流経路１７０上の各トランジスタとそれぞれ１対１の対応関係がある。
レプリカ電流経路１６０上の各レプリカトランジスタは対応する書き込み電流経路１７０上の各トランジスタと同一特性のトランジスタである。具体的には、トランジスタＭ１と、レプリカトランジスタＭＲ１は同一特性のトランジスタである。また、セルトランジスタＭＣと、レプリカセルトランジスタＭＲＣは同一特性のトランジスタである。また、トランジスタＭ２と、レプリカトランジスタＭＲ２は同一特性のトランジスタである。
さらに、レプリカ電流経路１６０上の各レプリカトランジスタのゲート端子と、対応する書き込み電流経路１７０上の各トランジスタのゲート端子には、トランジスタをＯＮ状態にする同一の電圧が供給可能である。具体的には、セルトランジスタＭＣのゲート端子と、レプリカセルトランジスタＭＲＣのゲート端子には、それぞれ、差動アンプ１１の出力端子から出力される制御電圧Ｖｂ（ＲＳＴ）が印加されている。また、トランジスタＭ１のゲート端子と、レプリカトランジスタＭＲ１のゲート端子には、トランジスタの動作状態をオン状態にする同一電圧のカラム選択信号Ｃ０Ｂと、レプリカカラム選択信号ＣＲＢがそれぞれ印加されている。また、トランジスタＭ２のゲート端子と、レプリカトランジスタＭＲ２のゲート端子には、トランジスタの動作状態をオン状態にする同一電圧のカラム選択信号Ｃ０と、レプリカカラム選択信号ＣＲが印加されている。
このように、本実施形態の半導体装置では、書き込み電圧ＶＲＳＴと接地電圧ＶＳＳとの間に、ソース側カラムデコーダ１４３Ａ内のトランジスタＭ１と、セルトランジスタＭＣと、抵抗変化素子Ｒ０と、シンク側カラムデコーダ１４３Ｂ内のトランジスタＭ２とが直列に接続され、抵抗変化素子Ｒ０の書き込み動作を行うための書き込み電流Ｉｗが流れる書き込み電流経路１７０が形成されている。
そして、レプリカ電流経路１６０は、トランジスタＭ１と略同一特性のレプリカトランジスタＭＲ１と、セルトランジスタＭＣと略同一特性のレプリカセルトランジスタＭＲＣと、トランジスタＭ２と略同一特性のレプリカトランジスタＭＲ２とが、電流源１２と接地電圧ＶＳＳとの間に直列に接続され、抵抗変化素子Ｒ０に流したい書き込み電流Ｉｗの電流値に基づいて設定されたレプリカ電流Ｉｗｒが流れるように構成されている。
差動アンプ１１は、書き込み電圧ＶＲＳＴが反転入力端子に接続され、電流源１２の出力端子の電圧が非反転入力端子に接続され、出力端子から出力された制御電圧として機能するバイアス電圧Ｖｂ（ＲＳＴ）をレプリカセルトランジスタＭＲＣのゲート端子に供給するとともに、セルトランジスタＭＣのゲート端子にロウデコーダ１４２を経由して供給する。
本実施形態の半導体装置は、上記で説明した第１の実施形態と比較して、書き込み電流経路１７０とレプリカ電流経路１６０の回路構成は異なるものの、それ以外は同一の構成であるため、電流源１２や差動アンプ１１の接続関係の説明は省略する。
本実施形態の半導体装置によれば、メモリセル５０Ａ内のセルトランジスタＭＣのゲート電圧を直接制御することにより、効果的に半導体製造プロセス、環境温度、動作電圧に対してオン抵抗を安定化し、書き込み電流Ｉｗを安定化することができる。メモリセル５０Ａ内のセルトランジスタＭＣは、トランジスタサイズが小さく、オン抵抗が高い傾向にあり、第２の実施形態のように、他のトランジスタのオン抵抗で相殺するには難しい場合があるため、メモリセル５０Ａ内のセルトランジスタＭＣのゲート電圧を直接制御する構成は、安定した書き込み電流Ｉｗを提供する半導体装置に好適である。
このように、本実施形態の半導体装置によれば、抵抗変化素子Ｒ０の素子破壊を抑制しつつ、半導体製造プロセス、環境温度、動作電圧に対して安定的な書き込み電流Ｉｗを供給することが可能となる。これにより、ベリファイ書き込みの書き込み電圧や電流のマージンを削減し、書き込み時間の短縮が期待される。
（第４の実施形態）
次に、本発明の第４の実施形態の半導体装置における抵抗変化素子の書き込み回路について説明する。
図２２は本発明の第４の実施形態の半導体装置における抵抗変化素子の書き込み回路の構成を示す回路図である。
本実施形態における半導体装置の抵抗変化素子の書き込み回路は、書き込み電流Ｉｗが流れる書き込み電流経路１３０と、電圧制御回路１１０を備える。
書き込み電流経路１３０の第１端子には書き込み電圧Ｖｗが印加され、第２端子には書き込み電圧Ｖｗより低い接地電圧ＶＳＳが印加される。
書き込み電流経路１３０は、抵抗変化素子Ｒ０と、書き込みトランジスタＭ０と、トランジスタＭ１を備える。抵抗変化素子Ｒ０の第１端子は、書き込みトランジスタＭ０のドレイン端子に接続され、抵抗変化素子Ｒ０の第２端子は、トランジスタＭ１のドレイン端子に接続される。トランジスタＭ１のソース端子は、書き込み電流経路１３０の第１端子に接続されるとともに、書き込み電圧Ｖｗに接続される。書き込みトランジスタＭ０のソース端子は、書き込み電流経路１３０の第２端子に接続されるとともに、接地電圧ＶＳＳに接続される。書き込み時、書き込み電流Ｉｗは、抵抗変化素子Ｒ０の第１端子と第２端子間を流れるとともに、書き込み電流経路１３０上の書き込みトランジスタＭ０のソース端子とドレイン端子間を流れ、書き込み電流経路１３０上のトランジスタＭ１のソース端子とドレイン端子間を流れる。
電圧制御回路１１０は、レプリカ電流Ｉｗｒを供給する電流源１２と、差動アンプ１１と、レプリカ電流Ｉｗｒが流れるレプリカ電流経路１２０を備える。
本実施形態の半導体装置では、図５に示した第１の実施形態と比較して、書き込み電流経路１３０とレプリカ電流経路１２０の回路構成は異なるものの、それ以外は同一の回路構成であるため、電流源１２や差動アンプ１１の接続関係の説明は省略する。
レプリカ電流経路１２０の第１端子は電流源１２の出力端子に接続され、さらに差動アンプ１１の非反転入力端子に接続される。レプリカ電流経路１２０の第２端子は接地電圧ＶＳＳに接続される。
レプリカ電流経路１２０は、Ｎを２以上の整数として、Ｎ個の部分経路を備える。Ｎ個の部分経路の一端は、それぞれ、レプリカ電流経路１２０の第１端子に接続され、Ｎ個の部分経路の他端は、それぞれ、レプリカ電流経路１２０の第２端子に接続される。これにより、Ｎ個の部分経路は並列接続される。
Ｎ個の部分経路のうちのある部分経路Ｘは、書き込み電流経路１３０の書き込みトランジスタＭ０と同一特性の複数のレプリカ書き込みトランジスタＭＲ０Ｘを備える。部分経路Ｘはさらに、書き込み電流経路１３０のトランジスタＭ１と同一特性の複数のレプリカトランジスタ（選択トランジスタ）ＭＲ１Ｘを備える。ここでＸは１からＮまでの整数である。レプリカ書き込みトランジスタＭＲ０Ｘのドレイン端子は、レプリカトランジスタＭＲ１Ｘのドレイン端子に接続され、レプリカ書き込みトランジスタＭＲ０Ｘのソース端子は、レプリカ電流経路１２０の第２端子に接続される。レプリカトランジスタＭＲ１Ｘのソース端子はレプリカ電流経路１２０の第１端子に接続される。レプリカ書き込みトランジスタＭＲ０Ｘのゲート端子は制御電圧Ｖｂに接続され、レプリカトランジスタＭＲ１Ｘのゲート端子は選択信号ＳＸＢに接続される。
このように、レプリカ電流経路１２０は、書き込みトランジスタＭ０と略同一特性のレプリカ書き込みトランジスタＭＲ０ＸとレプリカトランジスタＭＲ１Ｘとを有し、電流源１２の出力端子と接地電圧ＶＳＳとの間に並列に接続された複数の部分経路により構成されている。
そして、複数のレプリカトランジスタＭＲ１Ｘのゲート端子にそれぞれ入力される選択信号ＳＸＢにより、複数のレプリカトランジスタＭＲ１Ｘのうち１つのレプリカトランジスタのみが導通状態となり、導通状態となるレプリカトランジスタＭＲ１Ｘが予め設定された時間Ｔ毎に順次切り替わるように制御される。
図２３は、選択信号ＳＸＢの波形の一例を示している。時間Ｔ毎に、順次、一つの選択信号ＳＸＢが選択され、対応する部分経路のトランジスタＭＲ１Ｘが導通状態となり、レプリカ電流Ｉｗｒが選択された部分経路に流れる。本実施形態における抵抗変化素子の書き込み回路は、Ｎ個の部分経路を備えているので、各部分経路において、レプリカ電流Ｉｗｒが流れている時間は１／Ｎに低減できる。これにより、ホットキャリアによるトランジスタの劣化等を抑制できる。そのため、本実施形態における抵抗変化素子の書き込み回路によれば、レプリカ電流経路１２０上のトランジスタの劣化を抑制し、トランジスタの信頼性を向上することにより、より安定した書き込み電流Ｉｗを提供することができる。
このように、本実施形態の半導体装置によれば、抵抗変化素子Ｒ０の素子破壊を抑制しつつ、半導体製造プロセス、環境温度、動作電圧に対して安定的な書き込み電流を供給することが可能となる。これにより、ベリファイ書き込みの書き込み電圧や電流のマージンを削減し、書き込み時間の短縮が期待される。
１０ 電圧制御回路
１１ 差動アンプ
１２ 電流源
２０ レプリカ電流経路
３０ 書き込み電流経路
４１ 制御回路
４２ ロウデコーダ
４３ カラムデコーダ
４３Ａ ソース側カラムデコーダ
４３Ｂ シンク側カラムデコーダ
４４ セルアレイ
４５ 読み出し回路
４６ 電圧制御回路
５０ メモリセル
５０Ａ メモリセル
６０ レプリカ電流経路
７０ 書き込み電流経路
７０Ａ 書き込み電流経路
８０ レプリカ電流経路
９１ 第１電極（活性電極）
９２ 第２電極（不活性電極）
９３ 固体電解質
１００ 抵抗変化素子
１０１ 第１端子
１０２ 第２端子
１１０ 電圧制御回路
１２０ レプリカ電流経路
１３０ 書き込み電流経路
１４２ ロウデコーダ
１４３ カラムデコーダ
１４３Ａ ソース側カラムデコーダ
１４３Ｂ シンク側カラムデコーダ
１４６ 電圧制御回路
１６０ レプリカ電流経路
１７０ 書き込み電流経路
Ｉｗｒ レプリカ電流
Ｉｗ 書き込み電流
Ｍ０ 書き込みトランジスタ
ＭＲ０ レプリカ書き込みトランジスタ
Ｒ０ 抵抗変化素子
ＶＳＳ 接地電圧
Ｖｂ 制御電圧
Ｖｗ 書き込み電圧

Claims (11)

  1. ２つの電極間に印加される電圧の向きに応じて抵抗状態が変化する抵抗変化素子に対して、抵抗状態を低抵抗状態から高抵抗状態に変化させる書き込み動作を行うための抵抗変化素子の書き込み回路であって、
    前記抵抗変化素子に対する書き込み動作を行うための書き込み電圧と当該書き込み電圧よりも低い接地電圧との間に前記抵抗変化素子と書き込みトランジスタとが直列に接続され、前記抵抗変化素子の書き込み動作を行うための書き込み電流が流れる書き込み電流経路と、
    電流源と、
    前記書き込みトランジスタと略同一特性のレプリカ書き込みトランジスタを有し、前記レプリカ書き込みトランジスタのドレイン端子が前記電流源に接続され、前記レプリカ書き込みトランジスタのソース端子が前記接地電圧に接続され、前記抵抗変化素子に流したい書き込み電流の電流値に基づいて設定されたレプリカ電流が流れるレプリカ電流経路と、
    前記書き込み電圧が反転入力端子に接続され、前記電流源の出力端子の電圧が非反転入力端子に接続され、出力端子から出力された制御電圧を前記書き込みトランジスタ及び前記レプリカ書き込みトランジスタのゲート端子にそれぞれ供給する差動増幅器と、
    を有する抵抗変化素子の書き込み回路。
  2. 前記抵抗変化素子は、
    活性電極である第１電極と、
    不活性電極である第２電極と、
    前記第１電極と前記第２電極との間に配置され、前記第１電極を構成する金属元素が拡散可能な固体電解質を含む抵抗変化層と、によって構成され、
    前記第１電極の電位が前記第２電極よりも第１閾値電圧分だけ高くなると、前記第１電極を構成する金属元素が前記抵抗変化層に拡散することにより金属架橋が形成されて低抵抗状態となり、
    前記第２電極の電位が前記第１電極よりも第２閾値電圧分だけ高くなると、前記抵抗変化層に形成された金属架橋が切断されることにより高抵抗状態となる、
    請求項１記載の抵抗変化素子の書き込み回路。
  3. 前記レプリカ電流は、前記書き込み電流よりも大きな電流値に設定されるとともに、前記抵抗変化素子の低抵抗状態における抵抗値の値に応じて設定される請求項１記載の抵抗変化素子の書き込み回路。
  4. 前記レプリカ電流は、前記抵抗変化素子の低抵抗状態における抵抗値のばらつき範囲内に、前記抵抗変化素子において発生する発熱量が最大となる抵抗値が含まれるように設定される請求項３記載の抵抗変化素子の書き込み回路。
  5. 前記レプリカ電流は、前記抵抗変化素子の低抵抗状態における抵抗値のばらつき範囲よりも、前記抵抗変化素子において発生する発熱量が最大となる抵抗値が小さくなるように設定される請求項３記載の抵抗変化素子の書き込み回路。
  6. 前記レプリカ書き込みトランジスタのゲート幅とゲート長が、それぞれ、前記書き込みトランジスタのゲート幅とゲート長と略同一の場合に設定される前記レプリカ電流の電流値がＩｗｒであり、前記書き込みトランジスタのゲート幅とゲート長の比が前記レプリカ書き込みトランジスタのゲート幅とゲート長の比のＫ倍である場合、前記レプリカ電流の電流値はＩｗｒ／Ｋに設定される請求項１記載の抵抗変化素子の書き込み回路。
  7. ２つの電極間に印加される電圧の向きに応じて抵抗状態が変化する抵抗変化素子とセルトランジスタとから構成される複数のメモリセルがビット線対とワード線の交点にそれぞれ配置された記憶装置において、前記抵抗変化素子に対して、抵抗状態を低抵抗状態から高抵抗状態に変化させる書き込み動作を行うための抵抗変化素子の書き込み回路であって、
    カラム選択信号により選択されたビット線対に対して所定の電圧を印加するために配置され、前記抵抗変化素子に対する書き込み動作を行うための書き込み電圧に接続されたソース側カラムデコーダと、当該書き込み電圧よりも低い接地電圧に接続されたシンク側カラムデコーダとから構成されたカラムデコーダと、
    ロウ選択信号により選択されたワード線に対して所定の電圧を印加するロウデコーダと、を備え、
    前記書き込み電圧と前記接地電圧との間に、前記ソース側カラムデコーダ内の第１トランジスタと、前記セルトランジスタと、前記抵抗変化素子と、前記シンク側カラムデコーダ内の書き込みトランジスタと第２トランジスタとが直列に接続され、前記抵抗変化素子の書き込み動作を行うための書き込み電流が流れる書き込み電流経路が形成され、
    さらに、電流源と、
    前記第１トランジスタと略同一特性の第１レプリカトランジスタと、前記セルトランジスタと略同一特性のレプリカセルトランジスタと、前記書き込みトランジスタと略同一特性のレプリカ書き込みトランジスタと、前記第２トランジスタと略同一特性の第２レプリカトランジスタとが、前記電流源と前記接地電圧との間に直列に接続され、前記抵抗変化素子に流したい書き込み電流の電流値に基づいて設定されたレプリカ電流が流れるレプリカ電流経路と、
    前記書き込み電圧が反転入力端子に接続され、前記電流源の出力端子の電圧が非反転入力端子に接続され、出力端子から出力された制御電圧を前記書き込みトランジスタ及びレプリカ書き込みトランジスタのゲート端子にそれぞれ供給する差動増幅器と、を備え、
    前記第１トランジスタのゲート端子と前記第１レプリカトランジスタのゲート端子には、動作状態をオン状態とするための同一電圧のカラム選択信号が印加され、前記セルトランジスタのゲート端子と前記レプリカセルトランジスタのゲート端子には、動作状態をオン状態とするための同一電圧のロウ選択信号が印加され、前記第２トランジスタのゲート端子と前記第２レプリカトランジスタのゲート端子には、動作状態をオン状態とするための同一電圧のカラム選択信号が印加される、
    抵抗変化素子の書き込み回路。
  8. ２つの電極間に印加される電圧の向きに応じて抵抗状態が変化する抵抗変化素子とセルトランジスタとから構成される複数のメモリセルがビット線対とワード線の交点にそれぞれ配置された記憶装置において、前記抵抗変化素子に対して、抵抗状態を低抵抗状態から高抵抗状態に変化させる書き込み動作を行うための抵抗変化素子の書き込み回路であって、
    カラム選択信号により選択されたビット線対に対して所定の電圧を印加するために配置され、前記抵抗変化素子に対する書き込み動作を行うための書き込み電圧に接続されたソース側カラムデコーダと、当該書き込み電圧よりも低い接地電圧に接続されたシンク側カラムデコーダとから構成されたカラムデコーダと、
    ロウ選択信号により選択されたワード線に対して所定の電圧を印加するロウデコーダと、を備え、
    前記書き込み電圧と前記接地電圧との間に、前記ソース側カラムデコーダ内の第１トランジスタと、前記セルトランジスタと、前記抵抗変化素子と、前記シンク側カラムデコーダ内の第２トランジスタとが直列に接続され、前記抵抗変化素子の書き込み動作を行うための書き込み電流が流れる書き込み電流経路が形成され、
    さらに、電流源と、
    前記第１トランジスタと略同一特性の第１レプリカトランジスタと、前記セルトランジスタと略同一特性のレプリカセルトランジスタと、前記第２トランジスタと略同一特性の第２レプリカトランジスタとが、前記電流源と前記接地電圧との間に直列に接続され、前記抵抗変化素子に流したい書き込み電流の電流値に基づいて設定されたレプリカ電流が流れるレプリカ電流経路と、
    前記書き込み電圧が反転入力端子に接続され、前記電流源の出力端子の電圧が非反転入力端子に接続され、出力端子から出力された制御電圧を前記レプリカセルトランジスタのゲート端子に供給するとともに、前記セルトランジスタのゲート端子に前記ロウデコーダを経由して供給する差動増幅器と、を備え、
    前記第１トランジスタのゲート端子と前記第１レプリカトランジスタのゲート端子には、動作状態をオン状態とするための同一電圧のカラム選択信号が印加され、前記第２トランジスタのゲート端子と前記第２レプリカトランジスタのゲート端子には、動作状態をオン状態とするための同一電圧のカラム選択信号が印加される、
    抵抗変化素子の書き込み回路。
  9. 前記レプリカ電流経路が、前記書き込みトランジスタと略同一特性のレプリカ書き込みトランジスタと選択トランジスタとを有し前記電流源の出力端子と前記接地電圧との間に並列に接続された複数の部分経路により構成された請求項１記載の抵抗変化素子の書き込み回路。
  10. 前記複数の選択トランジスタのゲート端子にそれぞれ入力される選択信号により、前記複数の選択トランジスタのうち１つの選択トランジスタのみが導通状態となり、導通状態となる選択トランジスタが予め設定された時間毎に順次切り替わるように制御される請求項９記載の抵抗変化素子の書き込み回路。
  11. 請求項１から１０のいずれか１項記載の抵抗変化素子の書き込み回路が半導体集積回路として構成された半導体装置。
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