CN110619901A - 存储器件、生成参考电流的参考电路和方法 - Google Patents

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Abstract

用于生成参考电流的参考电路包括多个电阻元件，多个电阻元件包括至少一个磁隧道结(MTJ)。控制电路连接至至少一个MTJ的第一端子，并且被配置为选择性地使电流在正向和反向方向上流过至少一个MTJ以生成参考电流。本发明的实施例还涉及存储器件、生成参考电流的参考电路和方法。

Description

存储器件、生成参考电流的参考电路和方法
技术领域
本发明的实施例涉及存储器件、生成参考电流的参考电路和方法。
背景技术
存储器件用于在半导体器件和系统中存储信息。即使在切断电源之后，非易失性存储器件也能够保持数据。非易失性存储器件的实例包括闪存、铁电随机存取存储器(FRAM)、相变随机存取存储器(PRAM)和磁性随机存取存储器(MRAM)。MRAM使用隧道结处的磁化方向的变化来存储数据。可以从它们相对较高或较低的电阻(RH和RL)来感测MRAM单元的两个状态，该较高或较低的电阻表示存储在存储器中的位的不同二进制逻辑值。例如，RL(或高单元电流)可以被指定为逻辑“0”(“数据-0”)；RH(或低单元电流)可以被指定为逻辑“1”(“数据-1”)。存储在MRAM存储单元中的数据位(逻辑“0”或“1”值)可以通过将流过存储单元的电流与参考电流进行比较来确定。
发明内容
本发明的实施例提供了一种用于生成参考电流的参考电路，包括：多个电阻元件，包括至少一个磁隧道结(MTJ)；控制电路，连接至所述至少一个磁隧道结的第一端子并且被配置为选择性地使电流在正向方向和反向方向上流过所述至少一个磁隧道结以生成参考电流；源极线，连接至所述控制电路；以及位线，连接至所述至少一个磁隧道结的第二端子并且被配置为将所述参考电流提供给感测放大器。
本发明的另一实施例提供了一种存储器件，包括：存储器阵列，包括多个存储单元；感测放大器，连接至所述存储器阵列；参考位线，被配置为向所述感测放大器提供参考电流；多个电阻元件，包括连接至所述参考位线的至少一个磁隧道结(MTJ)；并联连接的第一对晶体管；并联连接的第二对晶体管；以及所述第一对晶体管和所述第二对晶体管串联连接在所述至少一个磁隧道结和所述参考源极线之间。
本发明的又一实施例提供了一种生成参考电流的方法，包括：提供至少一个磁隧道结(MTJ)；提供参考源极线；提供连接至感测放大器的参考位线；将第一电压信号施加至所述参考源极线以生成从所述参考源极线，通过至少一个磁隧道结，流至所述位线的电流；将第二电压信号施加至所述参考位线以生成从所述参考位线，通过所述至少一个磁隧道结，流至所述参考源极线的电流。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。此外，该附图示出为本发明的实施例的实例，并且不旨在限制。
图1是根据一些实施例的总体示出示例性存储器件的框图。
图2是根据一些实施例的示出存储器件中的磁性随机存取存储器的示例性阵列的电路图。
图3是根据一些实施例的示出存储器件的示例性参考电路的电路图。
图4是根据一些实施例的示出存储器件的另一示例性参考电路的电路图。
图5是根据一些实施例的示出存储器件的另一示例性参考电路的电路图。
图6是根据一些实施例的示出存储器件的另一示例性参考电路的电路图。
图7是根据一些实施例的示出存储器件的另一示例性参考电路的电路图。
图8是根据一些实施例的示出存储器件的另一示例性参考电路的电路图。
图9是示例性参考电流和读取电流分布的图。
图10是根据一些实施例的用于生成参考电流的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
某些类型的存储器件(诸如MRAM)具有两种或多种电阻状态，这取决于两层或多层磁性材料(诸如铁磁材料)之间的磁化对准状态。可以将存储单元的电阻与参考进行比较以确定存储单元的电阻状态。随着存储单元密度的增加，相对于存储单元正确设置参考的要求变得更加严格。
更具体地，MRAM将数据存储在具有由薄绝缘膜分隔开的两个叠加的磁性材料层的存储单元处。分层结构形成MRAM单元的磁隧道结(“MTJ”或“MTJ元件”)。这两层包括在固定磁场对准方向上永久磁化的磁层(该层称为“固定层”)和可变磁化的磁层(该层称为“自由层”)。自由层可以相对于永久磁化层被磁化为两个取向中的一个。这两个取向的特征在于通过MTJ的叠加层的明显不同的串联电阻。可变层的磁场取向可以与永久磁层的磁场取向相同(平行)或与永久磁层的磁场取向相反(反平行)。平行对准状态具有相对较低的电阻，而反平行对准状态具有较高的电阻。
图1是根据一些实施例的总体示出示例性存储器件100的框图。在所示的实例中，存储器件100包括存储单元阵列110、参考电路120和连接至存储单元阵列110和参考电路120的感测放大器130。存储单元阵列110包括以行和列布置的一个或多个存储单元，以下参考图2更详细的描述。在一些实施例中，存储器件100是非易失性存储器件，包括例如磁阻式随机存取存储器(MRAM)。在其它实施例中，存储器件100是易失性存储器件。在某些实施例中，存储器件100是只读存储器件。存储单元阵列110包括至少一个存储单元，其被配置为在其中存储数据位的逻辑“0”或“1”值并且允许读取电流(Iread)流过。虽然读取电流(Iread)在图1中示为从感测放大器130流至存储单元阵列110，但是读取电流(Iread)可以从存储单元阵列110流至感测放大器130。
在读取操作中，例如，将读取电压施加至存储器件100，由此读取电流(Iread)在存储单元阵列110和感测放大器130之间流动，并且参考电流(Iref)在参考电路120和感测放大器130之间流动。电流(Iread、Iref)的电平由相应的存储单元阵列110和参考电路120的电阻决定。感测放大器130将读取电流(Iread)与参考电流(Iref)进行比较，以感测存储在存储单元阵列110的存储单元中的数据位的逻辑“0”或“1”值。当确定读取电流(Iread)小于参考电流(Iref)时，感测放大器130感测逻辑“1”值。相反地，当确定读取电流(Iread)大于参考电流(Iref)时，感测放大器130感测逻辑“0”值。感测放大器130放大感测的数据位的电平并且将放大的数据位提供为输出，从而使得数据位可以从存储单元读取。在一些实施例中，感测放大器130是差分感测放大器。在其它实施例中，感测放大器130是单端感测放大器。
图2是根据一些实施例的示出存储器件中的磁性随机存取存储单元的示例性阵列的电路图。在所示的实例中，存储单元阵列110包括以行和列的阵列布置的多个存储单元210。为了清楚说明，在图2中仅标记了两个存储单元210，即，第一行中的一个存储单元标记为210a，并且第二行中的一个存储单元标记为210b。
如图2中示出的，存储器件100还包括多条字线(WL1、WL2、WLM等)、位线(BL1、BLN等)和源极线(SL1、SLN等)。字线WL1连接第一行中的存储单元210，字线WL2连接第二行中的存储单元210，并且字线WLN连接第N行中的存储单元210。位线BL1和源极线SL1连接第一列中的存储单元210a、210b等，并且位线BLN和源极线SLN连接第N列中的存储单元210。因此，在所示的实例中，存储单元阵列110包括M行、N列和M×N个存储单元210。位线BL1、BLN等可以通过开关选择性地连接至感测放大器130(未示出)，这取决于要读取或写入阵列中的精确的存储单元。
因为存储单元210在结构和操作上是相同的，所以此处将仅描述一个，即，存储单元210a。在该实施例中，存储单元210a包括晶体管230和电阻元件240。晶体管230可以是场效应晶体管(FET)，例如，金属氧化物半导体FET(MOSFET)，并且包括连接至源极线SL1的第一源极/漏极端子230a、第二源极/漏极端子230b和连接至字线WL1的栅极端子230c。在可选实施例中，存储器件100不包括源极线SL。在这样的可选实施例中，晶体管230的第一源极/漏极端子230a连接至地或存储器件100的其它节点。晶体管230可以是任何类型的晶体管，包括例如结型晶体管，诸如双极结型晶体管(BJT)。
电阻元件240连接在晶体管230的第二源极/漏极端子230b和位线BL1之间。在一些实施例中，电阻元件240是MTJ。电阻元件240可以是任何类型的电阻元件或电路，只要它实现本文所述的预期功能即可。
在写入操作中，例如，将写入电压施加至位线BL1、源极线SL1和字线WL1。施加至字线WL1的电压激活晶体管230，并且写入电流流过存储单元210a。该写入电流流过MTJ 240，使得MTJ 240从平行状态切换到反平行状态，反之亦然，从而将数据位写入并且存储在存储单元210a中。当期望将MTJ 240从反平行状态切换到平行状态以存储“0”值时，开关电流从自由层至参考层流过MTJ 240。相反地，当期望将MTJ 240从平行状态切换到反平行状态以存储“1”值时，开关电流从参考层至自由层流过MTJ240。
当MTJ 240的自由层处于平行状态时，MTJ 240呈现出表示逻辑“0”值的低电阻，并且MTJ 240称为处于平行状态或低电阻状态。相反地，当自由层处于反平行状态时，MTJ 240呈现出表示逻辑“1”值的高电阻，并且MTJ 240称为处于反平行状态或高电阻状态。在一些实施例中，由处于高或低电阻状态的MTJ 240表示的逻辑是任意的，例如，逻辑“1”可以由处于低电阻状态的MTJ 240表示，并且逻辑“0”可以由处于高电阻的MTJ 240表示，并且由用于存储器件的期望惯例确定。无论选择哪种惯例，MTJ 240都可以经由两个可写入和可读取状态存储二进制数据，两个可写入和可读取状态例如高电阻和低电阻状态。出于一致性的目的，除非另有说明，否则本文描述的实施例将使用以下惯例：处于低电阻状态的MTJ 240表示“0”并且处于高电阻状态的MTJ 240表示“1”。
在一些实施例中，参考电路120被配置为生成参考电流(Iref)，例如25μA。虽然参考电流(Iref)被示出为从感测放大器130流至参考电路120，但是参考电流(Iref)可以从参考电路120流至感测放大器130。
在读取操作中，例如，将读取电压施加至与要读取的所选择的存储单元210的列相关的位线BL和源极线SL，以及与要读取的所选择的位的字相关的字线WL。例如，可以将读取电压施加至位线BL1、源极线SL1和字线WL1，以读取存储在存储单元210a中的位。为了选择其它单元，激活位线、源极线和字线的不同组合以产生表示存储在相应单元处的数据的读取电流。
在所示的实例中，当读取存储单元210a时，读取电流(Iread)流过电阻元件240，例如，MTJ 240。读取电流(Iread)的量级对应于MTJ 240的电阻状态。例如，当MTJ 240处于低电阻状态，即平行状态时，读取电流(Iread)将大于参考电流(Iref)。这表示存储单元210a中存储数据位的逻辑“0”值。相反地，当MTJ 240处于高电阻状态，即反平行状态时，读取电流(Iread)将小于参考电流(Iref)，表示存储单元210a中存储数据位的逻辑“1”值。感测放大器130可以将读取电流(Iread)与参考电流(Iref)进行比较，以感测存储在存储单元210a中的数据位的逻辑“0”或“1”值。感测放大器130放大感测的数据位的电平，并且输出放大的数据位，使得可以从中读取存储在存储单元210a中的数据位。
为了使感测放大器130精确地感测存储在存储单元210中的数据位，参考电流(Iref)的量应该在MTJ 240处于平行状态时的读取电流(Iread)的量和MTJ 240处于反平行状态时的读取电流(Iread)的量之间。应该理解，MTJ易受温度和工艺变化的影响。因此，为了使参考电路120生成这样的参考电流(Iref)，在一些实施例中，参考电路120包括与存储单元210的电阻元件240的类型相同的电阻元件，例如，参考电路120的至少一些电阻元件是与存储单元210的MTJ 240的类型相同的MTJ。这允许参考电路120跟踪存储单元210的电阻元件240的温度和工艺变化。生成恒定参考电压或电流的电压或电流源不能跟踪MTJ的温度和工艺变化。
在一些实施例中，在参考电路120的操作之前，参考电路120的MTJ电阻元件首先切换到反平行状态。反平行(即，高电阻)状态产生的参考电流的量级小于在平行状态下实现路由通过MTJ电阻元件的参考电流的量级。通过在反平行状态下将参考电流路由通过一个或多个MTJ的组合，可以生成量级介于存储单元包含“0”数据值时的读取电流(Iread)的量级和存储单元包含“1”数据值时的读取电流(Iread)的量级之间的参考电流(Iref)。
图3是根据一些实施例的示出存储器件300的示例性参考电路320的电路图。参考电路320包括MTJ电路310和电阻器315(例如，单个电阻器、电阻器的布置或提供对电路贡献电阻的其它电路)。存储器件300还包括多条参考字线(例如，RWL1、RWL2等)、参考位线RBL和参考源极线RSL。
在示出的实施例中，参考电路320包括电阻元件340和360(例如，MTJ 340和360)以及电阻器315。控制电路310包括晶体管330、332、350和352，并且被配置为选择性地控制在正向和反向方向上流过MTJ 340和360的电流以产生参考电流。所示的实施例还包括参考源极线RSL和参考字线RWL1和RWL2。虽然该实例示出了四个晶体管和两个MTJ，但是其它实施例可以使用更少或更多的晶体管和MTJ。通常，MTJ电路310可以包括2I晶体管、I电阻元件和I参考字线，其中，I是通常为2或更大的整数，并且对应于为了生成期望的参考电流(Iref)而选择的MTJ的数量。由参考电路320生成的参考电流(Iref)基于流过包括在参考电路320中的MTJ的布置(例如，MTJ以串联、并联或串联和并联的组合布置)的电流的总和。因此，电阻元件可以布置为产生存储单元阵列110的存储元件210中的期望的参考电流(Iref)，例如，介于由存储的“0”值与存储的“1”值生成的读取电流(Iread)之间。
在所示的实例中，第一晶体管330具有连接至参考源极线RSL的第一源极/漏极端子330a、连接至晶体管332、350和352的每个的源极/漏极端子的第二源极/漏极端子330b，以及连接至第一参考字线RWL1的栅极端子330c。第二晶体管332具有连接至晶体管330、350和352的源极/漏极端子的第一源极/漏极端子、连接至MTJ 340的第一端子340a的第二源极/漏极端子，以及连接至第一参考字线RWL1的栅极端子。类似地，第三晶体管350具有连接至参考源极线RSL的第一源极/漏极端子、连接至晶体管330、332和352中的每个的源极/漏极端子的第二源极/漏极端子，以及连接至第一参考字线RWL1的栅极端子。第四晶体管352具有连接至晶体管330、332和350的源极/漏极端子的第一源极/漏极端子、连接至MTJ 360的第一端子360a的第二源极/漏极端子，以及连接至第二参考字线RWL2的栅极端子。电阻器315具有连接至位线RBL的第一端子315a和连接至MTJ 340的第二端子340b和MTJ 360的第二端子360b的第二端子315b。在I大于2的一些实施例中，附加晶体管和MTJ将类似地连接。例如，对于I＝3，第五晶体管将其源极/漏极对连接在源极线RSL和其它晶体管之间，并且将其栅极连接至第一字线RWL1，并且第六晶体管将其源极/漏极对连接在其它晶体管和第三MTJ的第一端子之间，并且将其栅极连接至第三字线RWL3(为简单起见未示出)。
在可选实施例中，存储器件300不包括参考源极线RSL。在这样的可选实施例中，晶体管330的第一源极/漏极端子330a和晶体管350的第一源极/漏极端子可以连接至地或存储器件300的其它节点。参考电路320的晶体管(例如，晶体管330、332、350和352)可以是任何类型的晶体管，包括例如结型晶体管，诸如BJT。
在所示的实例中，MTJ 340和360与包括在存储单元阵列110的存储单元210中的MTJ 240的类型相同。此外，MTJ 340和360处于反平行状态。在所示的实施例中，MTJ 340和360并联连接，并且它们的电阻并联增加。例如，对于每个在反平行状态下具有电阻Rap的MTJ 340和360，如实例中所示的并联连接的MTJ 340和360的总电阻是Rap/2。在所示的实例中，MTJ 340和360与电阻器315串联连接，从而使得MTJ 340和360的总电阻(例如，Rap/2)与电阻器315的电阻串联增加。电阻器315具有基本恒定的电阻，例如，R。在一些实施例中，电阻器315在平行状态下具有约MTJ 340和360的电阻的一半的电阻。例如，对于每个在平行状态下都具有电阻Rp的MTJ 340和360，电阻器315可以具有约Rp的一半的电阻，例如，约Rp/2。
在所示的实施例中，第一晶体管330、第二晶体管332、第三晶体管350和第四晶体管352基本相同，并且因此对于施加至它们相应的栅极的给定的电压具有基本相同的电阻RT。如图所示，第一晶体管330和第三晶体管350并联连接，对于例如经由参考字线RWL1施加至第一晶体管330和第二晶体管350的栅极的给定电压，产生RT/2的电阻。第二晶体管332和第四晶体管352也并联连接，对于例如分别经由参考字线RWL1和RWL2施加至第二晶体管332和第四晶体管352的栅极的给定电压，也产生RT/2的电阻。此外，第一对晶体管(例如，第一晶体管330和第三晶体管350)与第二对晶体管(例如，第二晶体管332和第四晶体管352)串联连接。因此，四个晶体管330、332、350和352的电阻产生RT，其单独模拟四个晶体管330、332、350或352中的任何一个的电阻。将如实例中所示的将四个晶体管330、332、350和352连接至两个MTJ 340和360创建至MTJ 340和360的每个的单独可寻址(例如，可控制)写入电流路径，如下面参考图4进一步详细描述的。通常，当激活晶体管330、332、350和352时，例如，当将大于阈值电压的电压施加至它们的栅极时，晶体管330、332、350和350的电阻较低，并且在一些实施例中足够低以便可以忽略不计，例如，RT较低并且可以忽略不计。在一些实施例中，当未将电压施加至晶体管330、332、350和352的栅极时，那些晶体管的电阻可以较高，并且在一些实施例中足够高(例如，RT较高)以阻止电流流过相应的晶体管。
在所示的实例中，MTJ 340和360彼此相对并联连接，并且与电阻器315和四个晶体管330、332、350和352串联连接。参考电流(Iref)通过施加至参考电路320的电压和参考电路320沿电流路径的电阻的总和来确定。换句话说，参考电流(Iref)与并联连接的晶体管330、332、350和352的电阻(例如，RT)、并联连接的电阻元件340和360的电阻(例如，Rap/2)和电阻器315的电阻(例如，R)成比例。因此，所示实例中的参考电路320的总电阻是Rtot＝RT+Rap/2+R。在一些实施例中，MTJ 340和360的电阻可以以与存储单元阵列110的MTJ 240相同的方式随温度和工艺变化而改变。因此，参考MTJ 340和360可以跟踪或模仿存储单元MTJ 240的电阻变化。可以选择电阻器315的电阻以得到产生期望的参考电流(Iref)的参考电路320的总电阻，期望的参考电流(Iref)介于来自处于低或高电阻状态的存储单元MTJ240的读取电流(Iread)之间。在一些实施例中，电阻器315可以是多晶硅电阻器。
在使用参考电路320的存储单元210a(图2中所示)的示例性读取操作中，将读取电压施加至存储单元阵列110的位线BL1、源极线SL1和字线WL1。这激活晶体管230并且读取电流(Iread)流过存储单元210a。返回参考图3，将参考读取电压施加至参考位线RBL、参考源极线RSL，并且将参考字线电压施加至参考电路320的所有参考字线，例如，实例中所示的RWL1和RWL2。这激活晶体管330、332、350和352，并且参考电路320产生参考电流(Iref)。施加至参考字线RWL1和RWL2的参考电压的电平可以与施加至字线WL1的读取电压的电平相同或不同。感测放大器130将读取电流(Iread)与参考电流(Iref)进行比较，以感测存储在存储单元210a中的数据位。感测放大器130放大感测的数据位的电平并且输出放大的数据位，从而使得可以从中读取存储在存储单元210a中的数据位。
为简单起见，假设在存储单元210的读取期间对存储单元阵列110的电阻的额外贡献小到可以忽略不计，则读取电流(Iread)将等于源极线SL1和位线BL1之间的读取电压降除以存储单元210的电阻电平，例如，对于处于平行状态的MTJ 240，Iread-high＝V/(RT+Rp)，并且对于处于反平行状态的MTJ 240，Iread-low＝V/(RT+Rap)。实际的低和高读取电流(Iread)电平可能由于存储单元阵列110内的存储单元210的位置、温度、寄生电容、MTJ240中的工艺变化以及存储单元阵列110和存储器件300中的组件中的其它制造变化而变化。因此，存储单元阵列110的存储单元210的低和高读取电流(Iread)中的每个均具有电流电平的分布。在低读取电流(Iread-low)和高读取电流(Iread-high)的分布范围不重叠的情况下，例如，对应于反平行状态下的MTJ 240的最高“低读取电流”(Iread-low)低于对应于平行状态下的MTJ 240的最低“高读取电流”(Iread-high)，过与设计成具有低和高读取电流分布之间的电流电平的参考电流(Iref)相比，可以将低和高读取电流彼此区分开。在施加至参考源极线RSL和参考位线RBL的参考读取电压与施加至源极线SL1和位线RBL1的电压相同的程度上，参考电流(Iref)将是V/Rtot，其中，Rtot是参考电路320的总电阻。在一些实施例中，目标参考电流(Iref)电平在低和高读取电流(Iread)电平之间的中间，例如，V/(RT+Rap/2+Rp/2)，使得参考电路320的目标总电阻为Rtot＝RT+Rap/2+Rp/2。在一些实施例中，目标参考电流(Iref)电平将高于或低于高读取电流和低读取电流(Iread)分布之间的中间电平，例如，由于高和低读取电流(Iread)之间的分布的差异。另外，在一些实施例中，参考电路320的目标电阻电平可以与RT+Rap/2+Rp/2不同，因为在参考源极线RSL和参考位线RBL之间需要不同的电压降，例如，以节省参考电路的功耗。
在一些实施例中，读取电流(Iread)的电平与施加至存储单元210的电阻元件240的开关电流类似或相同，例如，电流从自由层至参考层流过MTJ 240，以将MTJ 240从反平行状态切换到平行状态。此外，包括在存储单元阵列110中的存储单元210的数量可以是数千(例如，存储千位数据)，或数百万(例如，存储兆位数据)，或数十亿(例如，存储千兆位数据)，并且在一些实例中，需要参考电流来对数千或数百万或数十亿或更多的存储单元210中的每个执行读取操作。为了防止由于频繁的读取操作而导致的读取干扰不期望地将参考MTJ 340和360从反平行状态切换到平行状态，MTJ 340和360可以相对于存储单元MTJ 240反向连接。例如，MTJ 340和360可以反向连接为使得在读取操作期间，参考电流(Iref)从MTJ 340和360的参考层流至自由层(这与流过MTJ的电流的方向相同)以将其从平行状态切换到反平行状态。
图4是根据一些实施例的示出存储器件400的另一示例性参考电路420的电路图。在所示的实例中，参考电路420与图3的参考电路320类似，并且还包括器件422和器件424。在所示的实施例中，器件422和器件424是晶体管，例如MOSFET，但是在其它实施例中，其它类型的晶体管或器件也可以用作器件422和器件424，例如，开关或开关组。
在所示的实施例中，器件422的第一源极/漏极端子连接至参考源极线RSL。第二源极/漏极端子在晶体管330和332的结(在实例中示出为结A)处连接至晶体管330和332的源极/漏极端子，并且还在晶体管350和352的结(在实例中示出为结B)处连接至晶体管350和352的源极/漏极。器件422的栅极端子连接至参考写入字线RWWL0，该参考写入字线RWWL0与多条参考字线(例如，RWL1和RWL2)不同。同样在所示的实施例中，器件424的第一源极/漏极端子连接至电阻器315的第一端子315a，并且器件424的第二源极/漏极端子连接至电阻器315的第二端子315b。器件424的栅极端子连接至参考验证字线RVWL0。在所示的实例中，当激活器件424(例如，将电压施加至器件424的栅极)时，电流通过电阻器315，例如，器件424可以使电阻器315短路。
在示例性参考写入操作中，在参考源极线RSL和参考位线RBL之间施加电压。可以操作将字线电压选择性地施加至参考字线(例如，RWL1和RWL2)以选择单独的MTJ 340或360以用于施加写入电流。器件422可以操作为减小用于写入MTJ 340和360的电阻状态所需的写入电流。例如，为了将MTJ 360写入反平行状态，在参考源极线RSL和参考位线RBL之间施加写入电压，将参考字线电压施加至第二参考字线RWL2，从而激活(例如，“导通”)晶体管352，将参考写入字线电压施加至参考写入字线RWWL0，从而激活器件422，并且不将电压施加至第一参考字线RWL1，或去除第一参考字线RWL1的电压，从而停用(例如，“截止”)晶体管330、332和350。产生的电流路径从参考源极线RSL，通过器件422，通过晶体管352，通过MTJ360，流至参考位线RBL。在一些实施例中，在参考MTJ 340和360的写入期间，RBL为0伏特，例如，接地。类似地，为了写入至MTJ 340，在参考源极线RSL和参考位线RBL之间施加写入电压，将参考字线电压施加至第一参考字线RWL1，从而激活晶体管330、332和350，将参考写入字线电压施加至器件422，并且不将电压施加至第二参考字线RWL2或去除第二参考字线RWL2的电压，从而停用晶体管352。产生的电流路径从参考源极线RSL，通过晶体管330、350或器件422的任何一个，通过晶体管332，并且通过MTJ 340流至参考位线RBL。在一些实施例中，器件422的电阻小于晶体管330、332、350和352的电阻，使得能够使用较低的参考写入电流。
在示例性参考验证操作中，在参考源极线RSL和参考位线RBL之间施加电压。可以操作将字线电压选择性地施加至参考字线(例如，RWL1和RWL2)，以选择单独的MTJ 340或360以用于施加验证电流。器件422和424可以操作为减小用于验证MTJ 340和360的电阻状态所需的验证电流。例如，为了验证MTJ 360的电阻状态，在参考源极线RSL和参考位线RBL之间施加验证电压，将参考字线电压施加至第二参考字线RWL2，从而激活(例如“导通”)晶体管352，将参考写入字线电压施加至参考写入字线RWWL0，从而激活器件422，并且不将电压施加至第一参考字线RWL1，或去除第一参考字线RWL1的电压，从而停用(例如，“截止”)晶体管330、332和350，并且将参考验证字线电压施加至参考验证字线RVWL0，从而激活器件424。产生的电流路径从参考源极线RSL，通过器件422，通过晶体管352，通过MTJ 360，以及通过器件424(例如，使电阻器351周围短路)，并且流至感测放大器130以用于验证。类似地，为了验证MTJ 340的电阻状态，在参考源极线RSL和参考位线RBL之间施加验证电压，将参考字线电压施加至第一参考字线RWL1，从而激活晶体管330、332和350，将参考写字线电压施加至器件422，不将电压施加至第二参考字线RWL2或去除第二参考字线RWL2的电压，从而停用晶体管352，并且将参考验证字线电压施加至器件422。产生的电流路径从参考源极线RSL通过晶体管330、350或器件422的任何一个，通过晶体管332，通过MTJ 340，并且通过器件424(例如，使电阻器315周围短路)，流至感测放大器130以用于验证。在一些实施例中，器件422的电阻小于晶体管330、332、350和352的电阻，使得能够使用较低的参考验证电流。在一些实施例中，MTJ 340和360的电阻状态的验证由除感测放大器130之外的电路完成。
在一些实施例中，在写入操作期间，施加在参考源极线RSL和参考位线RBL之间的写入电压使得电流从参考源极线RSL流至参考位线RBL，例如，将所选择的一个MTJ 340或360的电阻状态从平行状态(例如，Rp)切换到反平行状态(例如，Rap)。在一些实施例中，在写入操作期间，施加在参考源极线RSL和参考位线RBL之间的写入电压使得电流从参考位线RBL流至参考源极线RSL，例如，以将所选择的一个MTJ 340或360的电阻状态从反平行切换到平行。在仍一些其它实施例中，在验证操作期间，在参考源极线RSL和参考位线RBL之间施加验证电压，使得电流从参考源极线RSL流至参考位线RBL，反之亦然，例如，以验证MTJ 340或360中所选择的一个的电阻状态是平行状态(例如，Rp)，或反平行状态(例如，Rap)。
图5是根据一些实施例的示出存储器件500的另一示例性参考电路520的电路图。参考电路520包括MTJ电路510、参考字线RWL1、参考位线RBL和参考源极线RSL。
在所示的实例中，MTJ电路510包括晶体管330、电阻元件340(例如，MTJ 340)和电阻器515。电阻器515可以是任何类型的适当电阻器件，包括多晶硅电阻器。电阻器515可以具有与电阻器315不同的电阻电平，或可以具有与电阻器315相同的电阻电平。在一些实施例中，参考电路520包括多个MTJ电路510。
在所示的实施例中，晶体管330具有连接至参考源极线RSL的第一源极/漏极端子、连接至MTJ 340的第一端子和电阻器515的第一端子的第二源极/漏极端子，以及连接至参考字线RWL1的栅极端子。电阻器515与MTJ 340并联连接，并且每个都具有连接至参考位线RBL的第二端子。
在可选实施例中，存储器件500不包括参考源极线RSL。在这样的可选实施例中，晶体管330的第一源极/漏极端子可以连接至地或存储器件500的其它节点。晶体管330可以是任何类型的晶体管，包括例如结型晶体管，诸如BJT。
在所示的实例中，MTJ 340与包括在图2中所示的存储单元阵列110的存储单元210中的MTJ 240的类型相同。此外，如图5所示的MTJ 340处于反平行状态。在示出的实例中，MTJ 340的电阻(例如，Rap)和电阻器515的电阻(例如，R)并联添加。例如，参考电路520的总电阻可以是Rtotal＝RT+Rap*R/(Rap+R)，其中，Rtotal是参考电路520的总电阻，RT是晶体管330的电阻，Rap是MTJ 340的电阻，并且R是电阻器515的电阻。在一些实施例中，MTJ 340的电阻可以以与存储单元阵列110的MTJ240相同的方式随温度和工艺变化而改变。因此，参考MTJ 340可以跟踪或模仿存储单元MTJ 240的电阻变化。R的电阻可以选择为使得参考电路520生成介于由存储器阵列110的存储单元210中存储的“0”值与存储的“1”值生成的读取电流(Iread)之间的参考电流(Iref)。在一些实施例中，MTJ 340反向连接以防止读取干扰误差，如以上参考图3描述的。
在使用图5中所示的参考电路520的图2的存储单元210a的示例性读取操作中，将读取电压施加至存储单元阵列110的位线BL1、源极线SL1和字线WL1。这激活晶体管230，并且使读取电流(Iread)流过存储单元210a。此外，将参考读取电压被施加至参考位线RBL、参考源极线RSL，并且将参考字线电压被施加至参考电路520的所有参考字线，例如，所示的实例中的RWL1。这激活晶体管330，并且参考电路520生成参考电流(Iref)。施加至参考字线RWL1和RWL2的参考电压的电平可以与施加至字线WL1的读取电压的电平相同或不同。感测放大器130将读取电流(Iread)与参考电流(Iref)进行比较，以感测存储在存储单元210a中的数据位。感测放大器130放大感测的数据位的电平并且输出放大的数据位，从而可以从中读取存储在存储单元210a中的数据位。
图6是根据一些实施例的示出存储器件600的另一示例性参考电路620的电路图。参考电路620包括MTJ电路610、参考字线RWL1、第一电压端子630、第二电压端子632、参考位线RBL和参考源极线RSL。
在所示的实例中，MTJ电路610包括晶体管330和MTJ 340、342、344和346。MTJ 340和342处于具有高电阻(例如，Rap)的反平行状态，并且MTJ 344和346处于具有低电阻(例如，Rp)的平行状态。在所示的实施例中，晶体管330具有连接至参考源极线RSL的第一源极/漏极端子、连接至MTJ 344和346的第一端子的第二源极/漏极端子，以及连接至参考字线RWL1的栅极端子。MTJ 346具有连接至第二电压端子632的第二端子。在一些实施例中，第二电压端子632连接至电压源以选择性地将电压信号施加至第二电压端子632。MTJ 344具有连接至MTJ 340和MTJ 342的第一端子以及第一电压端子630的第二端子。在一些实施例中，第一电压端子630连接至电压源以选择性地将电压信号施加至第一电压端子630。MTJ 340和342的每个均具有连接至参考位线RBL的第二端子。
在可选实施例中，存储器件600不包括参考源极线RSL。在这样的可选实施例中，晶体管330的第一源极/漏极端子可以连接至地或存储器件600的其它节点。晶体管330可以是任何类型的晶体管，包括例如结型晶体管，诸如BJT。
在所示的实例中，MTJ 340、342、344和346与包括在存储单元阵列110的存储单元210中的MTJ 240的类型相同。此外，MTJ 340和342处于具有电阻Rap的反平行状态，并且MTJ344和346处于具有电阻Rp的平行状态。在一些实施例中，第一电压端子630和第二电压端子632可以连接，例如，“短路”，因此，处于平行状态的一对MTJ 344和346彼此并联连接，并且晶体管330和处于反平行状态的一对MTJ 340和342串联连接，MTJ 340和342也彼此并联连接。因此，参考电路620的总电阻是Rtot＝RT+Rap/2+Rp/2，对应于一些实施例中的参考电路620的目标总电阻，如上面参考图3描述的。在一些实施例中，MTJ 340和342反向连接以防止读取干扰误差，如上参考图3描述的。在一些实施例中，MTJ 340、342、344和346的电阻可以以与存储单元阵列110的MTJ 240相同的方式随着温度和工艺变化而改变。因此，参考MTJ340、342、344和346可以跟踪或模仿存储单元MTJ 240的电阻变化。
在使用参考电路620的存储单元210a的示例性读取操作中，将读取电压施加至存储单元阵列110的位线BL1、源极线SL1和字线WL1。这激活晶体管230，并且使读取电流(Iread)流过存储单元210a。另外，将参考读取电压施加至参考位线RBL和参考源极线RSL，节点A和B可以被连接，并且可以将参考字线电压施加至参考电路620的参考字线RWL1。这激活晶体管330，并且参考电路620生成参考电流(Iref)。施加至参考字线RWL1的参考字线电压的电平可以与施加至字线WL1的读取字线电压的电平相同或不同。感测放大器130将读取电流(Iread)与参考电流(Iref)进行比较，以感测存储在存储单元210a中的数据位。感测放大器130放大所感测的数据位的电平并且输出放大的数据位，从而使得可以从中读取存储在存储单元210a中的数据位。
在示例性参考写入操作中，通过将电压电平施加至参考位线RBL和第一电压端子630，可以将MTJ 340和342都写入反平行状态。在另外的示例性参考写入操作中，通过将电压电平施加至参考源极线RSL和第一电压端子630，并且将字线电压施加至参考字线RWL1以激活晶体管330，可以将MTJ 344写入平行状态。在仍另一附加示例性参考写入操作中，可以通过向参考源极线RSL和第二电压端632施加电压电平并且向参考字线RWL1施加字线电压以激活晶体管330而将MTJ 346写入平行状态。
图7是根据一些实施例的示出存储器件700的另一示例性参考电路720的电路图。参考电路720包括MTJ电路710、参考字线RWL1、参考字线RWL2、NMOS晶体管730、PMOS晶体管732、参考写入字线RWWL0、参考位线RBL和参考源极线RSL。
在所示的实例中，MTJ电路710包括晶体管330、332、350和352，以及MTJ 740和744。MTJ 740和744的例如磁性层大于存储单元MTJ 240，并且MTJ 740和744的绝缘膜是MTJ 240的磁性层和绝缘膜的面积的两倍。MTJ 740处于反平行状态，并且MTJ 744处于平行状态。与MTJ 240相比，较大的MTJ 740和744可以具有减小的电阻，例如处于反平行状态的MTJ 740可以具有Rap/2的电阻并且处于平行状态的MTJ 744可以具有Rp/2的电阻。
在所示的实施例中，MTJ 740具有连接至参考源极线RSL的第一端子。晶体管330和350并联连接，并且每个晶体管均具有连接至MTJ 740的第二端子的第一源极/漏极端子、连接至电压端子750的第二源极/漏极端子，以及连接至第一参考字线RWL1的栅极端子。晶体管332和352并联连接，并且每个晶体管均具有连接至晶体管330和350的第二源极/漏极端子和电压端子750的第一源极/漏极端子、连接至MTJ 744的第一端子的第二源极/漏极端子和连接至第二参考字线RWL2的栅极端子。MTJ 744具有连接至参考位线RBL的第二端子。此外，晶体管730具有连接至参考源极线RSL的第一源极/漏极端子、连接至电压端子750和晶体管732的第一源极/漏极端子的第二源极/漏极端子，以及连接至参考写入字线RWWL0的栅极端子。晶体管732具有连接至参考位线RBL的第二源极/漏极端子和连接至参考写入字线RWWL0的栅极端子。在一些实施例中，电压端子750可以连接至其它电路(未示出)以控制施加至电压端子750的电压。
在可选实施例中，存储器件700不包括参考源极线RSL。在这样的可选实施例中，晶体管730的第一源极/漏极端子和MTJ 740的第一端子可以连接至地或存储器件700的其它节点。晶体管330、332、350、352、730和732可以是任何类型的晶体管，包括例如结型晶体管，诸如BJT。
在所示的实施例中，MTJ 740与晶体管对330和350、晶体管对332和352以及MTJ744串联连接。晶体管对330和350与晶体管对332和352彼此并联连接。如上面参考图3描述的，如上所述连接的晶体管330、332、350和352可以单独的模仿晶体管330、332、350和352的每个的电阻。例如RT。因此，参考电路720的总电阻是Rtot＝RT+Rap/2+Rp/2，对应于一些实施例中的参考电路720的目标总电阻，如上面参考图3描述的。在一些实施例中，较大的MTJ740和744具有增加的电阻状态保持稳定性，并且另外明显不易受读取干扰误差的影响，例如，由于读取干扰引起的电阻状态的变化。在一些实施例中，较大的MTJ 740和744没有读取干扰。在一些实施例中，MTJ 740和744的电阻可以以与存储单元阵列110的MTJ 240相同的方式随温度和工艺变化而改变。因此，参考MTJ 740和744可以跟踪或模仿MTJ 240的电阻变化。在一些实施例中，与MTJ 340、342、344和346相比，较大的MTJ 740和744更容易在包括存储器件700的集成电路中实现。
在使用参考电路720的存储单元210a的示例性读取操作中，将读取电压施加至存储单元阵列110的位线BL1、源极线SL1和字线WL1。这激活晶体管230，并且使读取电流(Iread)流过存储单元210a。此外，将参考读取电压施加至参考位线RBL和参考源极线RSL，并且可以将参考字线电压施加至参考电路720的参考字线RWL1和RWL2。这激活晶体管330、332、350和352，并且参考电路720生成参考电流(Iref)。施加至参考字线RWL1和RWL2的参考字线电压的电平以及施加至字线WL1的读取字线电压的电平可以彼此相同或不同。感测放大器130将读取电流(Iread)与参考电流(Iref)进行比较，以感测存储在存储单元210a中的数据位。感测放大器130放大感测的数据位的电平并且输出放大的数据位，从而可以从中读取存储在存储单元210a中的数据位。
在示例性参考写入操作中，可以通过将电压电平施加至参考源极线RSL和节点A并且将字线电压施加至参考字线RWL1以激活晶体管330和350来将MTJ 740写入反平行状态。在另外的示例性参考写入操作中，可以通过将电压电平施加至参考位线RBL和节点A并且将字线电压施加至参考字线RWL2以激活晶体管332和352来将MTJ 744写入平行状态。在一些实施例中，通过附加电路(未示出)将电压施加至节点A。在其它实施例中，经由晶体管730和732通过参考源极线RSL或者参考位线RBL将电压提供给节点A。例如，在MTJ 744的参考写入操作期间，将“高”参考写入字线电压施加至参考写入字线RWWL0，从而激活NMOS晶体管730并且停用PMOS晶体管732。类似地，在MTJ 740的参考写入操作期间，将“低”参考写入字线电压施加至参考写入字线RWWL0，从而停用NMOS晶体管730并且激活PMOS晶体管732。
图8是根据一些实施例的示出另一示例性存储器件800的框图。存储器件800包括存储单元阵列110、参考电路120和感测放大器130，并且与上面参考图1描述的存储器件100类似。
在存储器件800的示例性读取操作中，将读取电压施加至存储器件800，由此读取电流(Iread)在存储单元阵列110与感测放大器130之间流动并且从参考电路120流出参考输出电流(Iout)。在所示的实例中，参考电路可以是任何参考电路，包括参考电路120、320、420、520、620、720或任何其它参考电路。注入电流(Iinject)与参考输出电流(Iout)组合以增大或减小在参考电路120和感测放大器130之间流动的参考电流(Iref)。注入电流(Iinject)的电平基于使得参考电流(Iref)的电平在存储单元阵列110和感测放大器130之间流动的低和高读取电流(Iread-low和Iread-high)之间所需的电平，如图9中示出的实例所示。如上面参考图3描述的，来自存储单元阵列110的高和低读取电流(Iread-low和Iread-high)将是分布。在一些实施例中，来自参考电路120的参考输出电流(Iout)将不在高分布和低分布之间，并且将太低(如图9示出的)，或太高(未示出)。在这样的实施例中，使用输出电流(Iout)作为参考电流(Iref)导致错误的读出。例如，如图9所示，输出电流(Iout)太低，从而使得它处于低读取电流分布(Iread-low)内的电流电平。因此，从存储单元阵列110的至少一些存储单元210读取的至少一些低读取电流将大于输出电流(Iout)，并且将错误地读取为错误的位，例如，当MTJ 240实际处于反平行状态时，对应的MTJ 240处于平行状态。因此，在一些实施例中，注入电流(Iinject)与参考输出电流(Iout)组合以将其升高(如图9所示)或者将其降低(未示出)到低读取电流分布和高读取电流分布之间的期望目标参考电流(Iref)电平，从而使得在感测放大器130的读取电流(Iread)和参考电流(Iref)的比较期间可以实现足够的读取裕度。
图10示出了用于生成参考电流的方法的实例，参考电流诸如耦合至参考电路的感测放大器130的参考电流(Iref)。最初提供参考电路，诸如参考电路320。更具体地，在所示的实例中，在操作12中提供至少一个MTJ。在操作14中，提供参考源极线RSL，并且在操作16中提供连接至感测放大器130的参考位线RBL。在一些实施例中，提供两个MTJ，诸如MTJ340、360，其具有连接至参考位线RBL的端子340b、360b，以及经由控制电路310连接至参考源极线的端子340a、360a。
在操作18中，将电压信号施加至源极线RSL以生成从参考源极线RSL，通过MTJ 340和/或360流至参考位线RBL的电流。在操作20中，将电压信号施加至参考位线RBL以生成从参考位线RBL，通过MTJ 340和/或360流至源极线RSL的电流。
因此，本文公开的各个实施例提供用于存储器件的低电流参考电路。本文公开的各个实施例还提供参考电流，其可以跟踪或模拟读取由于存储单元组件的制造中的温度和工艺变化引起的电流变化。例如，本文公开的实施例提供由参考电路生成的参考电流，该参考电路包括与在存储单元的读取操作期间使用参考电流的存储单元中使用的类型类似的MTJ。因此，所公开的各个实施例提供了参考电流，该参考电流可用于在读取操作期间区分存储单元的两个二进制状态，例如，将用于读取存储在存储器中的数据的电流读取为低电阻状态和高电阻状态的电流电平分布之间的参考电流。
本文公开的各个实施例还提供由参考电路产生的参考电流，该参考电路包括可以反向连接的MTJ，从而通过防止包括在参考电路中的MTJ的读取干扰来增加所产生的参考电流的可靠性。
本文公开的各个实施例还提供了能够将MTJ单独写入反平行状态的参考电路，从而产生低电流参考生成参考电路。例如，包括布置为平行连接的晶体管对的四个晶体管的参考电路允许单独写入参考电路MTJ，同时在生成用于存储单元的读取操作的参考电流时具有单个晶体管的等效电阻。
本文公开的各个实施例还提供了参考电路，其能够在写入参考电路的MTJ时使用较低的写入和验证电流。例如，公开了在参考写入或参考验证操作期间使晶体管和电阻器或电阻器周围短路的器件，从而减小了写入和验证路径电阻。
此外，本文公开的各个实施例还提供了包括例如MTJ的组件的参考电路，其没有读取干扰并且具有增加的电阻状态保持可靠性，并且更容易在包括在集成电路中的存储器件中实现。
在一些公开的实例中，用于生成参考电流的参考电路包括多个电阻元件，电阻元件包括至少一个MTJ。控制电路连接至至少一个MTJ的第一端子，并且被配置为选择性地使电流在正向和反向方向上流过至少一个MTJ以生成参考电流。源极线连接至控制电路，并且位线连接至至少一个MTJ的第二端子，并且被配置为将参考电流提供给感测放大器。
在一些实施例中，所述至少一个磁隧道结处于高电阻状态。在一些实施例中，所述多个电阻元件包括连接至所述位线的电阻器。在一些实施例中，所述至少一个磁隧道结包括第一磁隧道结和第二磁隧道结，并且其中，所述控制电路包括：第一对晶体管，包括并联连接的第一晶体管和第二晶体管；第二对晶体管，包括并联连接的第三晶体管和第四晶体管；其中，所述第一对晶体管和所述第二对晶体管串联连接在所述源极线和所述位线之间。在一些实施例中，该参考电路还包括：第一开关，连接在所述源极线与所述第一对晶体管和所述第二对晶体管之间，以及第二开关，与所述电阻器并联连接至所述位线。在一些实施例中，所述第一晶体管、所述第二晶体管和所述第三晶体管的每个都具有连接至第一字线的栅极端子，并且所述第四晶体管具有连接至第二字线的栅极端子。在一些实施例中，所述多个电阻元件包括与所述控制电路和所述位线之间的所述至少一个磁隧道结并联连接的电阻器。在一些实施例中，所述至少一个磁隧道结包括：第一磁隧道结，所述第一磁隧道结的第一端子连接至所述位线，以及所述第一磁隧道结的第二端子连接至所述第一电压端子；第二磁隧道结，所述第二磁隧道结的第一端子连接至所述第一磁隧道结的第一端子，以及所述第二磁隧道结的第二端子连接至所述第一磁隧道结的第二端子；第三磁隧道结，所述第三磁隧道结的第一端子连接至所述第一磁隧道结的第二端子和所述第二磁隧道结的第二端子，以及所述第三磁隧道结的第二端子连接至所述控制电路；以及第四磁隧道结，所述第四磁隧道结的第一端子连接至第二电压端子，以及所述第四磁隧道结的第二端子连接至所述第三磁隧道结的第二端子。在一些实施例中，所述至少一个磁隧道结包括：第一磁隧道结，大于连接至所述感测放大器的存储器阵列中的对应磁隧道结，其中，所述第一磁隧道结处于高电阻状态；以及第二磁隧道结，大于连接至所述感测放大器的存储器阵列中的对应磁隧道结，其中，所述第二磁隧道结处于低电阻状态。在一些实施例中，该参考电路还包括：注入电流源，连接至所述位线端子并且被配置为经由所述位线增加或减小来自所述参考电流电路的电流输出。
另外的实例包括存储器件，诸如MRAM器件，包括具有多个存储单元的存储器阵列。感测放大器连接至存储器阵列，并且参考位线被配置为向感测放大器提供参考电流。多个电阻元件包括连接至参考位线的至少一个MTJ。第一对晶体管并联连接，并且第二对晶体管并联连接。第一和第二对晶体管串联连接在至少一个MTJ和参考源极线之间。
在一些实施例中，所述至少一个磁隧道结处于高电阻状态。在一些实施例中，所述多个电阻元件包括与所述控制电路和所述位线之间的所述至少一个磁隧道结并联连接的电阻器。在一些实施例中，所述多个电阻元件包括连接至所述感测放大器与所述至少一个磁隧道结之间的所述位线的电阻器。在一些实施例中，所述第一对晶体管和所述第二对晶体管被配置为选择性地使电流在所述正向方向和反向方向上流过所述至少一个磁隧道结以生成所述参考电流。在一些实施例中，所述第一对晶体管包括并联连接的第一晶体管和第二晶体管，并且所述第二对晶体管包括并联连接的第三晶体管和第四晶体管，并且其中，所述第一晶体管、第二晶体管和第三晶体管的每个均具有连接至第一参考字线的栅极端子，并且所述第四晶体管具有连接至第二参考字线的栅极端子。
根据又一些实例，公开了生成参考电流的方法。提供至少一个MTJ，以及连接至感测放大器的参考源极线和参考位线。第一电压信号到达参考源极线以生成从参考源极线，通过至少一个MTJ，流至位线的电流。将第二电压信号施加至参考位线以生成从参考位线，通过至少一个MTJ流至参考源极线的电流。
在一些实施例中，所述至少一个磁隧道结包括第一磁隧道结和第二磁隧道结，所述第一磁隧道结的第一端子和第二磁隧道结的第一端子的每个均连接至所述参考位线，所述方法还包括：提供第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管的每个均具有连接至所述参考源极线的第一源极/漏极端子；提供第三晶体管和第四晶体管，所述第三晶体管具有连接至所述第一磁隧道结的第二端子的第一源极/漏极端子，所述第四晶体管具有连接至所述第二磁隧道结的第二端子的第一源极/漏极端子，所述第三晶体管和所述第四晶体管的每个均具有连接至所述第一晶体管和所述第二晶体管的第二源极/漏极端子的第二源极/漏极端子；所述第一对晶体管和所述第二对晶体管控制为使得电流从所述位线，通过所述第一磁隧道结和所述第二磁隧道结，通过所述第一对晶体管和所述第二对晶体管，流至所述源极线以进行读取操作；以及所述第一对晶体管和所述第二对晶体管控制为使得电流从所述源极线，通过所述第三晶体管而不通过所述第一晶体管、所述第二晶体管和所述第四晶体管，通过第一磁隧道结而不通过第二磁隧道结，流至所述位线以用于写入操作。在一些实施例中，所述至少一个磁隧道结包括第一磁隧道结和第二磁隧道结、第三磁隧道结和第四磁隧道结，所述第一磁隧道结的第一端子和所述第二磁隧道结的第一端子的每个均连接至所述参考位线，并且所述第二磁隧道结的第二端子和所述第二磁隧道结的第二端子的每个均连接至第一电压端子，所述第三磁隧道结的第一端子连接至所述第一磁隧道结的第二端子和所述第二磁隧道结的第二端子，以及所述第三磁隧道结的第二端子连接至所述控制电路，并且所述第四磁隧道结的第一端子连接至第二电压端子，以及所述第四磁隧道结的第二端子连接至所述第三磁隧道结的第二端子，该方法还包括：选择性地将第一电压信号施加至所述第一电压端子和所述位线以生成流过所述第一磁隧道结和所述第二磁隧道结的电流；以及选择性地将第二电压信号施加至所述第一电压端子和所述源极线以生成流过所述第三磁隧道结的电流。在一些实施例中，该方法还包括：选择性地使所述第一电压端子和所述第二电压端子短路；以及将第三电压信号施加至所述位线和所述源极线以生成流过所述第一磁隧道结、所述第二磁隧道结、所述第三磁隧道结和所述第四磁隧道结的电流。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种用于生成参考电流的参考电路，包括：
多个电阻元件，包括至少一个磁隧道结(MTJ)；
控制电路，连接至所述至少一个磁隧道结的第一端子并且被配置为选择性地使电流在正向方向和反向方向上流过所述至少一个磁隧道结以生成参考电流；
源极线，连接至所述控制电路；以及
位线，连接至所述至少一个磁隧道结的第二端子并且被配置为将所述参考电流提供给感测放大器。
2.根据权利要求1所述的参考电路，其中，所述至少一个磁隧道结处于高电阻状态。
3.根据权利要求1所述的参考电路，其中，所述多个电阻元件包括连接至所述位线的电阻器。
4.根据权利要求3所述的参考电路，其中，所述至少一个磁隧道结包括第一磁隧道结和第二磁隧道结，并且其中，所述控制电路包括：
第一对晶体管，包括并联连接的第一晶体管和第二晶体管；
第二对晶体管，包括并联连接的第三晶体管和第四晶体管；
其中，所述第一对晶体管和所述第二对晶体管串联连接在所述源极线和所述位线之间。
5.根据权利要求4所述的参考电路，还包括：第一开关，连接在所述源极线与所述第一对晶体管和所述第二对晶体管之间，以及第二开关，与所述电阻器并联连接至所述位线。
6.根据权利要求4所述的参考电路，其中，所述第一晶体管、所述第二晶体管和所述第三晶体管的每个都具有连接至第一字线的栅极端子，并且所述第四晶体管具有连接至第二字线的栅极端子。
7.根据权利要求1所述的参考电路，其中，所述多个电阻元件包括与所述控制电路和所述位线之间的所述至少一个磁隧道结并联连接的电阻器。
8.根据权利要求1所述的参考电路，其中，所述至少一个磁隧道结包括：
第一磁隧道结，所述第一磁隧道结的第一端子连接至所述位线，以及所述第一磁隧道结的第二端子连接至所述第一电压端子；
第二磁隧道结，所述第二磁隧道结的第一端子连接至所述第一磁隧道结的第一端子，以及所述第二磁隧道结的第二端子连接至所述第一磁隧道结的第二端子；
第三磁隧道结，所述第三磁隧道结的第一端子连接至所述第一磁隧道结的第二端子和所述第二磁隧道结的第二端子，以及所述第三磁隧道结的第二端子连接至所述控制电路；以及
第四磁隧道结，所述第四磁隧道结的第一端子连接至第二电压端子，以及所述第四磁隧道结的第二端子连接至所述第三磁隧道结的第二端子。
9.一种存储器件，包括：
存储器阵列，包括多个存储单元；
感测放大器，连接至所述存储器阵列；
参考位线，被配置为向所述感测放大器提供参考电流；
多个电阻元件，包括连接至所述参考位线的至少一个磁隧道结(MTJ)；
并联连接的第一对晶体管；
并联连接的第二对晶体管；以及
所述第一对晶体管和所述第二对晶体管串联连接在所述至少一个磁隧道结和所述参考源极线之间。
10.一种生成参考电流的方法，包括：
提供至少一个磁隧道结(MTJ)；
提供参考源极线；
提供连接至感测放大器的参考位线；
将第一电压信号施加至所述参考源极线以生成从所述参考源极线，通过至少一个磁隧道结，流至所述位线的电流；
将第二电压信号施加至所述参考位线以生成从所述参考位线，通过所述至少一个磁隧道结，流至所述参考源极线的电流。
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