CN113129960A - 集成电路、存储器器件及其操作方法 - Google Patents

集成电路、存储器器件及其操作方法 Download PDF

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CN113129960A CN202011318640.9A CN202011318640A CN113129960A CN 113129960 A CN113129960 A CN 113129960A CN 202011318640 A CN202011318640 A CN 202011318640A CN 113129960 A CN113129960 A CN 113129960A
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magnetic tunnel
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王奕
林谷峰
蔡睿哲
野口纮希
吴福安
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Abstract

本文公开涉及一种集成电路，包括耦合到静态随机存取存储器(SRAM)的多个磁性隧道结(MTJ)单元。在一个方面，集成电路包括具有第一端口和第二端口的SRAM，以及耦合到SRAM的第一端口的一组传输晶体管。在一个方面，集成电路包括一组MTJ单元，其中一组MTJ单元中的每个耦合在选择线和一组传输晶体管中的对应一个之间。本申请的实施例还涉及存储器器件及其操作方法。

Description

集成电路、存储器器件及其操作方法
技术领域
本申请的实施例涉及集成电路、存储器器件及其操作方法。
背景技术
电子设备(例如计算机、便携式设备、智能电话、物联网(IoT)设备等)的发展促使人们对存储器器件的需求增加。通常，存储器器件可以是易失性存储器器件和非易失性存储器器件。易失性存储器器件可以在通电时存储数据，但是一旦电源关闭，可能丢失存储的数据。与易失性存储器器件不同，非易失性存储器器件即使在电源关闭后也可以保留数据，但是可能比易失性存储器器件慢。
发明内容
根据本申请的一方面，提供了一种集成电路，包括：第一静态随机存取存储器(SRAM)，具有第一端口和第二端口；第一组传输晶体管；以及第一组磁性隧道结(MTJ)单元，第一组MTJ单元中的每个和第一组传输晶体管中的对应一个彼此串联耦合在第一选择线和第一SRAM的第一端口之间。
根据本申请的另一方面，提供了一种存储器器件，包括：第一静态随机存取存储器(SRAM)；第二SRAM；第一组磁性隧道结(MTJ)单元，耦合到第一SRAM；第二组MTJ单元，耦合到第二SRAM；以及存储器控制器，用于：在第一时间段期间通过第一SRAM将第一位写入第一组MTJ单元中的一个，和在第二时间段期间通过第二SRAM将第二位写入第二组MTJ单元中的一个，第一时间段和第二时间段彼此部分地重叠。
根据本申请的又一方面，提供了一种操作存储器器件的方法，包括：向第一静态随机存取存储器(SRAM)的第一端口施加参考电阻；向第一SRAM的第二端口施加将第一组磁性隧道结(MTJ)单元中的一个的电阻，根据施加到第一端口的参考电阻与施加到第一SRAM的第二端口的第一组MTJ单元中的一个的电阻之间的差异，第一SRAM用于生成第一SRAM的第一端口或第二端口处的电压；以及根据电压确定由第一组MTJ单元中的一个储存的位。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据一个实施例的存储器器件的图。
图2是根据一些实施例的在写入阶段的储存电路的图，储存电路包括具有多个磁隧道结(MTJ)单元的静态随机存取存储器(SRAM)。
图3是根据一些实施例的将数据写入储存电路的方法的流程图，储存电路包括SRAM和多个MTJ单元。
图4是根据一些实施例的两个储存电路的图，每个储存电路包括SRAM和多个MTJ单元。
图5是根据一些实施例的对储存电路的参考MTJ单元进行编程的方法的流程图，储存电路包括SRAM和多个MTJ单元。
图6是根据一些实施例的在读取阶段的储存电路的图，储存电路包括SRAM和多个MTJ单元。
图7是根据一些实施例的从储存电路读取数据的方法的流程图，储存电路包括SRAM和多个MTJ单元。
图8是根据一些实施例的储存电路的流水线操作的方法的流程图，每个储存电路包括SRAM和多个MTJ单元。
图9是根据一些实施例的储存电路的流水线操作的时序图，每个储存电路包括SRAM和多个MTJ单元。
图10是描述根据一些实施例的储存电路的流水线操作的表，每个储存电路包括SRAM和多个MTJ单元。
图11是根据一些实施例的计算系统的示例框图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
根据一些实施例，集成电路或储存电路包括静态随机存取存储器(SRAM)和耦合到SRAM的第一组磁性隧道结(MTJ)单元。在一个方面，SRAM包括第一端口和第二端口。在一些实施例中，集成电路包括第一组传输晶体管，其中第一组MTJ单元中的每个和第一组传输晶体管中的对应一个彼此串联耦合在第一选择线和SRAM的第一端口之间。在一个方面，SRAM的读写速度可以比MTJ单元的读写速度快，但是SRAM的面积可以大于MTJ单元的面积。在一种配置中，SRAM用作多个MTJ单元的共享放大器，其中每个MTJ单元储存来自SRAM的对应的位。有利地，在这种配置中，共享的SRAM允许快速的读写速度，其中多个MTJ单元可以提供高储存密度。
根据一些实施例，存储器器件实施多个储存电路，其中每个储存电路以流水线配置操作。例如，在第一时间段期间，将对应于数据的第一位的电压或电流提供给第一SRAM，并且将由第一SRAM感测的电压或电流传输到与第一SRAM耦合的第一组MTJ单元中的第一MTJ单元。此外，第二时间段期间，将对应于数据的第二位的电压或电流提供给第二SRAM，并且将由第二SRAM感测的电压或电流传输到与第二SRAM耦合的第二组MTJ单元中的第二MTJ单元。第一时间段和第二时间段可以彼此部分地重叠。通过流水线，可以提高存储器器件的读写速度。
根据一些实施例，存储器器件至少实施第一储存电路和第二储存电路，其中第一储存电路的参考MTJ单元耦合到第二储存电路的参考MTJ单元。在一个配置中，可以在第一状态下将第一储存电路的参考MTJ单元编程为具有第一电阻，并且可以在第二状态下将第二储存电路的参考MTJ单元编程为具有第二电阻。在一个方面，第一储存电路的参考MTJ单元的电极通过参考线耦合到第二储存电路的参考MTJ单元的电极，使得参考线处的电阻是第一电阻和第二电阻的平均电阻。在一种方法中，当读取由与SRAM的第一端口耦合的第一组MTJ单元的第一MTJ单元中储存的位时，可以将平均电阻施加到SRAM的第二端口，并且可以将对应于第一MTJ单元的编程的位的电阻施加到SRAM的第一端口。类似地，当读取由与SRAM的第二端口耦合的第二组MTJ单元中的第二MTJ单元中储存的位时，可以将平均电阻施加到SRAM的第一端口，并且可以将对应于第二MTJ单元的编程的位的电阻施加到SRAM的第二端口。根据由于施加的不同电阻而导致的在SRAM的第一端口处的电压与第二端口处的电压之间的差异，可以确定由MTJ单元存储的位。通过实施参考MTJ单元，耦合到SRAM的第一端口的第一组MTJ单元和耦合到SRAM的第二端口的第二组MTJ单元可以以非对称方式储存数据。因此，与通过耦合到SRAM的第一组MTJ单元和第二组MTJ单元储存对称的数据相比，存储器器件的储存密度可以增加(例如，2倍)。
尽管针对包括SRAM和耦合到SRAM的一组MTJ单元的存储器器件描述了本文公开的各种实施例，但是在一些实施例中可以实施不同的组件。例如，放大器或其他类型的易失性存储器器件可以代替SRAM，其中不同类型的非易失性存储器器件可以代替MTJ单元组。
图1是根据一个实施例的存储器器件100的图。在一些实施例中，存储器器件100包括存储器控制器105和存储器阵列120。存储器阵列120可以包括以二维或三维阵列布置的多个储存单元或储存电路125。每个储存电路可以耦合到对应的字线WL和对应的位线BL。存储器控制器105可以根据通过字线WL和位线BL的电信号向存储器阵列120写入数据或从存储器阵列120读取数据。在其他实施例中，存储器器件100包括比图1所示更多、更少或不同的组件。
存储器阵列120是存储数据的硬件组件。在一个方面，存储器阵列120被实施为半导体存储器器件。存储器阵列120包括多个储存单元或储存电路125。存储器阵列120包括分别在第一方向(例如，X方向)上延伸的字线WL0、WL1…WLJ和分别在第二方向(例如，Y方向)上延伸的位线BL0、BL1…BLK。字线WL和位线BL可以是导电金属或导电轨。在一个方面，每个储存电路125耦合到对应的字线WL和对应的位线，并且可以根据通过对应的字线WL和对应的位线BL的电压或电流来操作。在一个方面，每个储存电路125包括易失性存储器和非易失性存储器的组合。例如，每个储存电路125包括SRAM和耦合到SRAM的多个MTJ单元。采用SRAM和多个MTJ单元的组合用于储存电路125可以确保存储器阵列120的快速操作并提高储存密度。在一些实施例中，存储器阵列120包括附加的线(例如，选择线、参考线、参考控制线、电源轨等)。下面相对于图2至图10提供关于存储器器件100的配置和操作的详细描述。
存储器控制器105是控制存储器阵列120的操作的硬件组件。在一些实施例中，存储器阵列120包括位线控制器112、字线控制器114和时序控制器110。在一种配置中，字线控制器114是通过存储器阵列120的一条或多条字线WL提供电压或电流的电路，并且位线控制器112是通过存储器阵列120的一条或多条位线BL提供感测电压或电流的电路。在一种配置中，时序控制器110是提供控制信号或时钟信号以同步位线控制器112和字线控制器114的操作的电路。位线控制器112可以耦合到存储器阵列120的位线BL，并且字线控制器114可以耦合到存储器阵列120的字线WL。在一个示例中，为了将数据写入储存电路125，字线控制器114通过耦合到储存电路125的字线WL向储存电路125提供电压或电流，并且通过耦合到储存电路125的位线BL向储存电路125施加偏置电压。在一个示例中，为了从储存电路125读取数据，字线控制器114通过耦合到储存电路125的字线WL向储存电路125提供电压或电流，并且通过耦合到储存电路125的位线感测与由储存电路125储存的数据相对应的电压或电流。在一些实施例中，存储器控制器105包括比图1所示更多、更少或不同的组件。
图2是根据一些实施例的在写入阶段的储存电路125的图，储存电路125包括具有多个磁隧道结(MTJ)单元的SRAM。在一些实施例中，储存电路125包括SRAM 210和MTJ单元。MTJ单元包括第一组MTJ单元M11…M1N和第二组MTJ单元M21…M2N。此外，MTJ单元包括参考MTJ单元Mrf1、Mrf2。储存电路125还可以包括第一组传输晶体管T11…T1N、第二组传输晶体管T21…T2N以及参考传输晶体管Trf1、Trf2。这些组件可以一起操作以储存多个数据位。在其他实施例中，储存电路125包括比图2所示更多、更少或不同的组件。
SRAM 210是与存储器控制器105接口的硬件组件。SRAM 210通过字线WL耦合到字线控制器114，并且通过位线BL、BLB耦合到位线控制器112。在一个方面，SRAM 210用作再生电路或放大电压差的放大器。在一些实施例中，SRAM 210包括反相器I1、I2以及传输晶体管Ts1、Ts2。在一种配置中，反相器I1、I2在端口Q、Qb处彼此交叉耦合，其中，传输晶体管Ts1耦合在位线BL和端口Q之间，并且传输晶体管Ts2耦合在位线BLB和端口Qb之间。传输晶体管Ts1、Ts2的栅电极耦合到字线WL。
在一种配置中，传输晶体管Ts1、Ts2是用作电开关的电路。传输晶体管Ts1、Ts2可以实施为N型晶体管(例如，N型MOSFET)。根据施加到字线WL的电压，传输晶体管Ts1、Ts2可以允许位线BL电耦合到端口Q或从端口Q解耦合，并且位线BLB电耦合到端口Qb或从端口Qb解耦合。例如，根据施加到字线WL的高电压(例如，VDD)，使能传输晶体管Ts1将位线BL电耦合到端口Q，并且使能传输晶体管Ts2将位线BLB电耦合到端口Qb。对于另一示例，根据施加到字线WL的低电压(例如，GND)，传输晶体管Ts1被禁用以将位线BL与端口Q电解耦，传输晶体管Ts2被禁用以将BLB线位与端口Qb电解耦。
反相器I1、I2可以感测并放大端口Q、Qb处的电压差。当写入数据时，反相器I1、I2可以感测通过传输晶体管提供的端口Q、Qb处的电压，并且放大位线BL、BLB处的电压差。例如，反相器I1、I2感测端口Q处的0.4V电压和端口Qb处的0.5V电压，并且通过正反馈(或再生反馈)来放大端口Q、Qb处的电压差，以使得端口Q处的电压变为GND，端口Qb处的电压变为VDD(例如1V)。可以将端口Q、Qb处放大的电压中的一个提供给的MTJ单元以进行写入(或编程)。当读取数据时，反相器I1、I2可以感测MTJ单元或参考MTJ单元的电压、电流或电阻，并且通过正反馈(或再生反馈)来放大端口Q、Qb处的电压差。端口Q、Qb处放大的电压可以分别通过传输晶体管Ts1、Ts2提供给位线BL、BLB以进行读取。
耦合到对应的MTJ单元的传输晶体管是用作电开关的电路。传输晶体管可以实施为N型晶体管(例如，N型MOSFET)。在一种配置中，每个传输晶体管和对应的MTJ单元在SRAM的端口与选择线之间彼此串联耦合。在一个示例中，传输晶体管T11的第一电极耦合到SRAM210的端口Q，并且传输晶体管T11的第二电极耦合到MTJ单元M11的第一电极。MTJ单元M11的第二电极耦合到选择线CSL1。传输晶体管T11的栅电极耦合到控制线MWL_11。在这种配置中，根据施加到控制线MWL的电压，传输晶体管允许SRAM的端口电耦合到相应的MTJ单元或与相应的MTJ单元解耦。例如，根据施加到控制线MWL_11的高电压(例如，VDD)，使能得传输晶体管T11将端口Q电耦合到MTJ单元M11。对于另一示例，根据施加到控制线MWL_11的低电压(例如，GND)，传输晶体管T11被禁用以将端口Q与MTJ单元M11电解耦。
MTJ单元是存储数据的位的电路。MTJ单元可以实施为非易失性存储器。在一个方面，根据跨MTJ单元施加的电压来调节或修改MTJ单元的电阻。MTJ单元包括自由层和固定层，其中可以根据跨MTJ单元施加的电压来编程或设置跨自由层和固定层的电阻。例如，如果将高电压(例如，VDD)施加到MTJ单元的自由层并且将低电压(例如，GND)施加到MTJ单元的固定层至少一段时间(例如，30ns)，则可以将MTJ单元编程为具有平行状态(parallelstate)Rp。例如，如果将高电压(例如，VDD)施加到MTJ单元的自由层并且将高电压(例如，VDD)施加到MTJ单元的固定层，则MTJ单元的状态可以不改变。例如，如果将低电压(例如，GND)施加到MTJ单元的自由层并且将高电压(例如，VDD)施加到MTJ单元的固定层至少一段时间(例如，30ns)，则可以将MTJ单元编程为具有反平行状态Rap。例如，如果将低电压(例如，GND)施加到MTJ单元的自由层并且将低电压(例如，GND)施加到MTJ单元的固定层，则MTJ单元的状态可以不改变。
在一些实施例中，第一组MTJ单元M11…M1N中的每个和对应的传输晶体管T11…T1N中的一个彼此串联耦合在端口Q和选择线CSL1之间。类似地，在一些实施例中，第二组MTJ单元M21…M2N中的每个和传输晶体管T21…T2N中的对应一个彼此串联耦合在端口Qb和选择线CSL2之间。在一些实施中，N是任何整数(例如
Figure BDA0002792107880000081
)。参考MTJ单元Mrf1和传输晶体管Trf1可以彼此串联耦合在端口Qb和选择线CSL2之间。类似地，参考MTJ单元Mrf2和传输晶体管Trf2可以彼此串联耦合在端口Q和选择线CSL1之间。传输晶体管Trf1的栅电极可以耦合到控制线RefWL1，并且传输晶体管Trf21的栅电极可以耦合到控制线RefWL2。通过实施参考MTJ单元，第一组MTJ单元M11…M1N和第二组MTJ单元M21…M2N可以以不对称的方式储存数据，如以下关于图3至图7所描述的。因此，与通过耦合到SRAM 210的第一组MTJ单元M11…M1N和第二组MTJ单元M21…M2N以对称方式储存数据相比，储存密度可以增加(例如，2倍)。
图3是根据一些实施例的将数据写入储存电路的方法300的流程图，储存电路包括SRAM和多个MTJ单元的。方法300可以通过图1的存储器控制器105执行。在一些实施例中，方法300通过其他实体执行。在一个方面，在写入阶段期间执行方法300。在一些实施例中，方法300包括比图3所示更多、更少或不同的操作。
在操作310中，存储器控制器105将数据写入SRAM。在一种方法中，存储器控制器105选择MTJ单元以储存位，并确定耦合到所选MTJ单元的SRAM。存储器控制器105可以将与要储存的位相对应的电压或电流施加到与SRAM耦合的位线BL、BLB。例如，为了储存位“0”，存储器控制器105将高电压(例如，VDD)施加到位线BL，并且将低电压(例如，GND)施加到位线BLB。存储器控制器105可以将高电压(例如，VDD)施加到与所确定的SRAM耦合的字线WL，同时将与要存储的位相对应的电压或电流施加到位线BL、BLB。响应于施加到字线WL的高电压，可以使能SRAM的传输晶体管Ts1、Ts2将位线BL、BLB处的电压分别传输到端口Q、Qb。存储器控制器105可以将低电压(例如，GND)施加到与MTJ单元和参考MTJ单元耦合的传输晶体管的控制线以禁用与MTJ单元和参考MTJ单元耦合的传输晶体管，而将高电压施加到字线WL以使能SRAM的传输晶体管Ts1、Ts2。因此，SRAM可以感测并放大端口Q、Qb处的电压差。例如，施加到位线BL的电压可以是0.4V，并且施加到位线BLB的电压可以是0.5V。SRAM可以通过传输晶体管Ts1、Ts2感测位线BL、BLB处的电压并且放大位线BL、BLB处的电压差，从而端口Q处的电压变为低电压(例如，GND)并且端口Qb处的电压变为高电压(例如VDD)。
在操作320中，存储器控制器105将编程电压施加到与所选MTJ单元耦合的选择线。在一种方法中，存储器控制器105可以将高电压(例如，VDD)施加到选择线CSL，以将所选MTJ单元编程或配置为具有平行状态Rp。类似地，存储器控制器105可以将低电压(例如，GND)施加到选择线CSL，以编程或配置所选MTJ单元具有反平行状态Rap。
在操作330中，存储器控制器105使能与所选MTJ单元耦合的传输晶体管以对所选MTJ单元进行编程或写入位。存储器控制器105还可以提供电压以用于对与所选MTJ单元耦合的选择线CSL进行编程。存储器控制器105可以将高电压(例如，VDD)施加到与所选MTJ单元耦合的传输晶体管的控制线，以使能耦合到所选MTJ单元的传输晶体管。在一个示例中，如果将高电压(例如，VDD)施加到MTJ单元的自由层并且将低电压(例如，GND)施加到MTJ单元的固定层至少一段时间(例如，30ns)时，可以编程MTJ单元为具有平行状态Rp。在一个示例中，如果将高电压(例如，VDD)施加到MTJ单元的自由层并且将高电压(例如，VDD)施加到MTJ单元的固定层，则MTJ单元的状态可以不改变。在一个示例中，如果将低电压(例如，GND)施加到MTJ单元的自由层并且将高电压(例如，VDD)施加到MTJ单元的固定层至少一段时间(例如，30ns)，可以编程MTJ单元为具有反平行状态Rap。在一个示例中，如果将低电压(例如，GND)施加到MTJ单元的自由层并且将低电压(例如，GND)施加到MTJ单元的固定层，则MTJ单元的状态可以不改变。在一种方法中，存储器控制器105可以将低电压(例如，GND)施加到与未选择的MTJ单元和参考MTJ单元耦合的传输晶体管的其他控制线，而将高电压(例如，VDD)施加到与所选MTJ单元耦合的传输晶体管的控制线。此外，存储器控制器105可以将低电压(例如，GND)施加到与传输晶体管Ts1、Ts2耦合的字线WL，而将高电压(例如，VDD)施加到与所选MTJ单元耦合的传输晶体管的控制线。因此，可以将耦合到所选MTJ单元的端口Q或端口Qb处的电压施加到所选MTJ单元，而是未选择的MTJ单元。
图4是根据一些实施例的两个储存电路125A、125B的图，每个储存电路包括SRAM和多个MTJ单元。在一个方面，储存电路125A、125B是图1的存储器阵列120的部分。在一种配置中，储存电路125A、125B彼此相邻设置。在一种配置中，可以在储存电路125A、125B之间设置附加的储存电路或其他组件。
在一些实施例中，除了储存电路125A的参考MTJ单元和储存电路125B的参考MTJ单元以不同的配置布置以外，每个储存电路125A、125B具有彼此类似的如上面关于图2所描述的配置。
在一些实施例中，储存电路125A包括具有第一端口Q和第二端口Qb的第一SRAM210A。第一组MTJ单元M11…M1N中的每个和第一组传输晶体管T11…T1N中的对应一个可以彼此串联耦合在第一选择线CSL1和第一SRAM 210A的端口Q之间。类似地，第二组MTJ单元M21…M2N中的每个和第二组传输晶体管T21…T2N中的对应一个可以彼此串联耦合在第二选择线CSL2和第一SRAM 210A的端口Qb之间。此外，参考MTJ单元Mrf2和传输晶体管Trf2可以彼此串联耦合在第一选择线CSL1和第一SRAM 210A的端口Q之间，并且参考MTJ单元Mrf1和传输晶体管Trf1可以彼此串联耦合在第二选择线CSL2与第一SRAM 210A的端口Qb之间。
在一些实施例中，储存电路125B包括具有第一端口Q和第二端口Qb的第二SRAM210B。第三组MTJ单元M31…M3N中的每个和第三组传输晶体管T31…T3N中的对应一个可以彼此串联耦合在第三选择线CSL3和第二SRAM 210B的端口Q之间。类似地，第四组MTJ单元M41…M4N中的每个和第四组传输晶体管T41…T4N中的对应一个可以彼此串联耦合在第四选择线CSL4和第二SRAM 210B的端口Qb之间。此外，参考MTJ单元Mrf4和传输晶体管Trf4可以彼此串联耦合在第三选择线CSL3和第二SRAM 210B的端口Q之间，并且参考MTJ单元Mrf3和传输晶体管Trf3可以彼此串联耦合在第四选择线CSL4和第二SRAM 210B的端口Qb之间。
在一个方面，储存电路125A的参考MTJ单元和储存电路125B的参考MTJ单元以不同的配置布置。在一个示例中，储存电路125A的参考MTJ单元Mrf1的自由层耦合到选择线CSL2，并且储存电路125A的参考MTJ单元Mrf1的固定层耦合到传输晶体管Trf1的电极，其中储存电路125B的参考MTJ单元Mrf3的固定层耦合到选择线CSL4，并且储存电路125B的参考MTJ单元Mrf3的自由层耦合到储存电路125B的晶体管Trf3的电极。在一个方面，参考MTJ单元Mrf1的固定层通过参考线RL1耦合到参考MTJ单元Mrf3的自由层。在该配置中，参考MTJ单元Mrf1和参考MTJ单元Mrf3被编程为具有相反的状态，从而参考线RL1处的电阻变为第一状态(例如，Rp状态)下MTJ单元的电阻和第二状态(例如，Rap状态)下MTJ单元的电阻的平均值。相对于参考MTJ单元Mref1、Mref3和参考线RL1，储存电路125A的参考MTJ单元Mrf2和储存电路125B的参考MTJ单元Mrf4通过参考线RL2彼此连接。在一个方面，可以将参考线RL1处的平均电阻施加到SRAM 210以读取数据，如下面关于图6至图7所描述的。
图5是根据一些实施例的对储存电路125的参考单元进行编程的方法500的流程图。方法500可以由图1的存储器控制器105执行。在一些实施例中，方法500由其他实体执行。在一个方面，方法500在参考设置阶段期间执行。参考设置阶段可以在写入阶段之前、写入阶段之后或周期性地执行。在一些实施例中，方法500包括比图5所示更多、更少或不同的操作。
在操作510中，存储器控制器105将第一储存电路(例如，储存电路125A)的第一参考MTJ单元(例如，Mrf1)设置为第一状态。在操作520中，存储器控制器105将第二储存电路(例如，储存电路125B)的第二参考MTJ单元(例如，Mrf2)设置为第二状态。在一个方面，第一参考MTJ单元通过参考线(例如，RL1)耦合到第二参考MTJ单元。在一些实施例中，同时地或顺序地执行操作510、520。在一个方面，设置或编程参考MTJ单元的过程类似于以上关于图3所描述的设置或编程MTJ单元的过程。有利地，设置或编程参考MTJ单元允许MTJ单元耦合到SRAM的不同端口，以以非对称方式或非差分方式(non-differential)存储数据来提高储存密度。例如，可以根据或相对于耦合到SRAM的第二端口的参考MTJ单元读取由耦合到SRAM的第一端口的第一MTJ单元储存的数据。因此，耦合到SRAM的第二端口的第二MTJ单元可以不储存与由耦合到SRAM的第一端口的第一MTJ单元所储存的数据差分或相对应的数据。相反，耦合到SRAM的第二端口的第二MTJ单元可以存储与耦合到SRAM的第一端口的第一MTJ单元存储的数据不相关的数据。
图6是根据一些实施例的在读取阶段的储存电路125的图，储存电路125包括SRAM210和多个MTJ单元。在一个方面，为了读取由耦合到SRAM 210的第一端口的MTJ单元储存的位，存储器控制器105利用与SRAM 210的第二端口耦合的参考MTJ单元。例如，为了读取由耦合到SRAM 210的第一端口的MTJ单元储存的位，存储器控制器105在耦合到SRAM 210的第二端口的参考线处施加平均电阻。
为了读取由耦合到端口Q的第一组MTJ单元中的MTJ单元储存的位，存储器控制器105可以向控制线RefWL1施加高电压(例如，VDD)，以使能耦合到端口Qb的传输晶体管Trf1。当耦合到端口Qb的传输晶体管Trf1被使能时，可以将参考MTJ单元Mrf1在参考线RL1处的平均电阻提供给端口Qb。为了读取由MTJ单元M1N储存的位，存储器控制器105将高电压(例如，VDD)施加到传输晶体管T1N的控制线MWL_1N以使能传输晶体管T1N。因此，可以将所选MTJ单元的编程电阻提供给端口Q。存储器控制器105可以禁用耦合到未选择的MTJ单元的传输晶体管和SRAM 210的传输晶体管Ts1、Ts2，而使能耦合到所选MTJ单元的传输晶体管(例如，Mrf1、M1N)。
SRAM 210可以根据参考线处的MTJ单元的平均电阻和所选MTJ单元的电阻来放大端口Q和端口Qb处的电压差。在一个示例中，当参考MTJ单元Mrf1在参考线RL1处的平均电阻被施加到端口Qb时，电流610可以根据参考MTJ单元Mrf1在参考线RL1处的平均电阻流过参考MTJ单元Mrf1。类似地，当将所选MTJ单元的电阻施加到端口Q时，电流620可以根据所选MTJ单元的电阻流过所选MTJ单元。因此，可以根据电流610、620的差异分开端口Q、Qb处的电压。SRAM210感测并放大端口Q、Qb处的电压差异。例如，反相器I1、I2感测端口Q处的电压为0.4V以及端口Qb的电压为0.5V，并通过正反馈(或再生反馈)放大端口Q、Qb处的电压，从而端口Q处的电压变为GND以及端口Qb处的电压变为VDD(例如，1V)。
在端口Q、Qb处的电压被放大之后，存储器控制器105可以通过位线BL、BLB接收并且感测端口Q、Qb处的电压。例如，存储器控制器105可以向字线WL施加高电压(例如，VDD)以使能SRAM的传输晶体管Ts1、Ts2，从而可以将端口Q、Qb处的电压分别提供给位线BL、BLB。存储器控制器105可以向耦合到MTJ单元的传输晶体管施加低电压(例如，GND)，以禁用耦合到MTJ单元的传输晶体管，而使能SRAM的传输晶体管Ts1、Ts2。存储器控制器105可以通过位线BL、BLB接收和感测电压，并且根据感测到的电压确定由所选MTJ单元储存的位。通过使用耦合到SRAM 210的第二端口的参考MTJ单元感测由耦合到SRAM 210的第一端口的MTJ单元储存的位，端口Q处的MTJ单元和端口Qb处的MTJ单元可以以非对称方式储存数据来提高储存密度。例如，可以根据或相对于耦合到SRAM的端口Qb的参考MTJ单元读取由耦合到SRAM的端口Q的第一MTJ单元储存的数据。因此，耦合到SRAM的端口Qb的第二MTJ单元可以不存储与由耦合到SRAM的端口Q的第一MTJ单元所储存的数据差分或相对应的数据。而是，耦合到SRAM的端口Qb的第二MTJ单元可以储存与耦合到SRAM的端口Q的第一MTJ单元储存的数据无关的数据。
读取耦合到端口Qb的第二组MTJ单元的MTJ单元储存的位的过程类似于读取耦合到端口Qb的第一组MTJ单元的MTJ单元储存的位的过程，除了使用耦合到端口Q的参考MTJ单元Mrf2代替耦合到端口Qb的参考MTJ单元Mrf1之外。因此，为了简洁起见，在此省略其详细描述。
图7是根据一些实施例的从储存电路读取数据的方法700的流程图，储存电路包括SRAM 210和多个MTJ单元。方法700可以由图1的存储器控制器105执行。在一些实施例中，方法700由其他实体执行。在一个方面，方法700在读取阶段期间执行。在一些实施例中，方法700包括比图7所示更多、更少或不同的操作。
在操作705中，存储器控制器105重置SRAM 210。在一个示例中，存储器控制器105可以关闭SRAM 210的电源，以将端口Q、Qb上的电压重置为低电压(例如，GND)。
在操作710中，存储器控制器105向SRAM 210的一个端口Q、Qb施加连接到SRAM 210的另一个端口Q、Qb的参考线处的参考MTJ单元的参考电阻。参考电阻可以是参考线处的在第一状态(例如，Rp状态)下的参考MTJ单元的电阻和在第二状态(例如，Rap状态)下的参考MTJ单元的电阻的平均电阻。在操作720中，存储器控制器105将所选MTJ单元的电阻施加到SRAM 210的端口Q、Qb中的另一个。操作710、720可以同时执行或以不同顺序执行。在一个示例中，为了读取由耦合到端口Q的第一组MTJ单元的MTJ单元T1N储存的位，存储器控制器105可以使能耦合到端口Qb的传输晶体管Trf1。当耦合到端口Qb的传输晶体管Trf1被使能时，可以将参考线RL1处的参考电阻提供给端口Qb。同时，存储器控制器105可以启用耦合到所选MTJ单元T1N的传输晶体管T1N。因此，可以将所选MTJ单元的编程电阻提供给端口Q。存储器控制器105可以禁用耦合到未选择的MTJ单元的传输晶体管和SRAM 210的传输晶体管Ts1、Ts2，而使能耦合到所选MTJ单元(例如，Mrf1、M1N)的传输晶体管。存储器控制器120还可以在读取阶段向选择线CSL1、CSL2施加低电压(例如，GND)。
存储器控制器105可以根据参考线处的参考电阻和所选MTJ单元的电阻，将SRAM210配置为放大端口Q、Qb处的电压差。存储器控制器105可以向SRAM 210供电，使得端口Q、Qb处的电压可以增加。在一个方面，根据参考线处的参考电阻与所选MTJ单元的电阻的差异，可以分开端口Q、Qb处的电压。此外，SRAM 210可以通过正反馈(或再生反馈)来放大端口Q、Qb处的电压差。例如，反相器I1、I2感测端口Q处的电压为0.4V和端口Qb处的电压为0.5V，并通过正反馈(或再生反馈)来放大端口Q、Qb处的电压差。这样，端口Q的电压变为GND，端口Qb的电压变为VDD(例如，1V)。
在操作730中，存储器控制器105接收并感测SRAM处的电压。例如，存储器控制器105可以向字线WL施加高电压(例如，VDD)以使能SRAM的传输晶体管Ts1、Ts2，从而可以将端口Q、Qb处的电压分别提供给位线BL、BLB。存储器控制器105可以向耦合到MTJ单元的传输晶体管施加低电压(例如，GND)，以禁用耦合到MTJ单元的传输晶体管，而使能SRAM的传输晶体管Ts1、Ts2。
在操作740中，存储器控制器105确定由所选MTJ单元储存的位。存储器控制器105可以比较通过位线BL、BLB接收的SRAM 210的端口Q、Qb处的电压，并且根据比较确定由所选MTJ单元储存的位。例如，响应于端口Q处的电压高于端口Qb处的电压，存储器控制器105可以确定由MTJ单元存储的位为“0”。对于另一示例，响应于端口Qb处的电压高于端口Q处的电压，存储器控制器105可以确定由MTJ单元储存的位为“1”。
图8是根据一些实施例的对每个包括SRAM 210和多个MTJ单元的储存电路进行流水线操作的方法800的流程图。方法800可以由图1的存储器控制器105执行。在一些实施例中，方法800由其他实体执行。在一个方面，方法800在读取阶段、写入阶段和/或参考复位阶段期间执行。在一些实施例中，方法800包括比图8所示更多、更少或不同的操作。
在操作805中，存储器控制器105选择SRAM 210。在一个示例中，存储器控制器105选择MTJ单元以执行操作(例如，读取或写入)，并从多个储存电路确定包括所选MTJ单元的储存电路。存储器控制器105可以选择与所选MTJ单元耦合的所确定的储存电路的SRAM210。
在操作810中，存储器控制器105对所选SRAM 210执行操作(例如，读取或写入)。在操作820中，存储器控制器105对耦合到SRAM 210的一组MTJ单元中的所选MTJ单元执行操作。例如，为了写入数据，存储器控制器105将位写入所选SRAM 210，然后将由SRAM 210储存的位传输到所选MTJ单元。在一个方面，可以在短时间段(例如，1ns)内执行写入数据到SRAM210，而可以在较长时间段(例如，30ns)内写入数据到MTJ单元。
在操作830中，存储器控制器105确定是否存在要执行的附加操作。如果存在要执行的附加操作，则存储器控制器105可以返回到操作805，并且选择另一个SRAM 210以执行该附加操作。例如，如果存在要写入的附加数据，则存储器控制器105可以选择随后的SRAM210。在一个方面，存储器控制器105可以在第一时间段期间对SRAM 210执行操作，并且在第二时间段期间对另一SRAM 210执行附加操作，其中第一时间段和第二时间段在流水线配置中彼此部分地重叠。因此，存储器控制器105可以提高将数据写入MTJ单元的速度。
在操作850中，如果没有要执行的附加操作，则存储器控制器105可以完成方法800，或者等待要执行的附加操作。
图9是存储器器件100的储存电路的流水线操作的时序图。图10是描述根据一些实施例的存储器器件100的流水线操作的表。如以上关于图8所描述的，存储器控制器105可以以流水线配置执行操作。在一个示例中，存储器阵列120包括32个储存电路(例如，阵列1-32)，其中每个储存电路包括SRAM 210和32个MTJ单元。
例如，在时间0ns处，存储器控制器105可以将数据写入储存电路(例如，阵列1)的SRAM 210。在时间1ns与31ns之间，存储器控制器105可以配置储存电路(例如，阵列1)的SRAM 210以将数据传输到阵列1的第一MTJ单元MTJ0，以将位写入到阵列1的第一MTJ单元MTJ0。对于另一示例，在时间1ns处，存储器控制器105可以将数据写入另一储存电路(例如，阵列2)的SRAM 210。在时间2ns与32ns之间，存储器控制器105可以配置储存电路(例如，阵列2)的SRAM 210以将数据传输到阵列2的第一MTJ单元MTJ0，以将位写入到阵列2的第一MTJ单元MTJ0。因此，用于将数据写入第一阵列中的MTJ单元的时间段和用于将数据写入第二阵列中的MTJ单元的时间段可以彼此部分地重叠。在一个实例中，在完成对阵列1的第一MTJ单元MTJ0的写入之后的时间32ns，存储器控制器105可以将数据写入阵列1的SRAM 210。在时间33ns与64ns之间，存储器控制器105可以配置储存电路(例如，阵列1)的SRAM 210为将数据传输到阵列1的第二MTJ单元MTJ1，以将位写入阵列1的第二MTJ单元MTJ1。存储器控制器105可以通过流水线配置以类似方式从MTJ单元读取数据。通过如图9和图10所示的流水线操作，可以提高向MTJ单元写入数据或从MTJ单元读取数据的速度。
现在参考图11，示出了根据本公开的一些实施例的计算系统1100的示例框图。可以通过电路或布局设计器将计算系统1100用于集成电路设计。如本文所使用的“电路”是电组件的互连，诸如电阻器、晶体管、开关、电池、电感器或被配置用于实现期望功能的其他类型的半导体器件。计算系统1100包括与存储器器件1110相关联的主机设备1105。主机设备1105可配置为从一个或多个输入设备1115接收输入并向一个或多个输出设备1120提供输出。主机设备1105可以是配置为分别经由适当的接口1125A、1125B和1125C与存储器器件1110、输入设备1115和输出设备1120通信。可以在诸如计算机(例如，台式机、膝上型计算机、服务器、数据中心等)、平板电脑、个人数字助理、移动设备、其他手持式或便携式设备，或者适用于使用主机设备1105执行示意图设计和/或布局设计的任何其他计算单元。
输入设备1115可以包括各种输入技术中的任何一种，例如键盘、手写笔、触摸屏、鼠标、轨迹球、小键盘、麦克风、语音识别、动作识别、遥控器、输入端口、一个或多个按钮、拨盘、操纵杆以及与主机设备1105相关联的任何其他输入外围设备，并允许诸如用户(例如，电路或布局设计者)的外部源将信息(例如，数据)输入到主机设备中并且发送指令到主机设备。类似地，输出设备1120可以包括各种输出技术，诸如外部存储器、打印机、扬声器、显示器、麦克风、发光二极管、耳机、视频设备以及被配置为接收信息(例如，数据)的任何其他输出外围设备。输入到主机设备1105和/或从主机设备输出的“数据”可以包括多种文本数据、电路数据、信号数据、半导体器件数据、图形数据中的任何一种、其组合或其他适合使用计算系统1100处理的模拟和/或数字数据类型。
主机设备1105包括一个或多个处理单元/处理器或者与一个或多个处理单元/处理器相关联，诸如中央处理单元(“CPU”)内核1130A-1130N。CPU内核1130A-1130N可以被实现为专用集成电路(“ASIC”)、现场可编程门阵列(“FPGA”)或任何其他类型的处理单元。每个CPU内核1130A-1130N可以配置为执行用于运行主机设备1105的一个或多个应用程序的指令。在一些实施例中，用于运行一个或多个应用程序的指令和数据可以存储在存储器器件1110中。主机设备1105还可以配置为将运行一个或多个应用程序的结果存储在存储器器件1110中。因此，主机设备1105可以配置为请求存储器器件1110执行各种操作。例如，主机设备1105可以请求存储器器件1110读取数据、写入数据、更新或删除数据和/或执行管理或其他操作。主机设备1105可以配置为运行的一个这样的应用程序可以是标准单元应用程序1135。标准单元应用程序1135可以是主机用户可以使用的计算机辅助设计或电子设计自动化软件套件的部分。设备1105使用、创建或修改电路的标准单元。在一些实施例中，可以将执行或运行标准单元应用程序1135的指令存储在存储器器件1110内。可以由一个或多个CPU内核1130A-1130N使用与标准单元相关联的指令来执行标准单元应用程序1135。在一个示例中，标准单元应用程序1135允许用户利用存储器器件100或存储器器件100的部分预先生成的示意图和/或布局设计来辅助集成电路设计。在完成集成电路的布局设计之后，可以通过制造设备根据布局设计来制造多个集成电路，例如包括存储器器件100或存储器器件100的部分。
仍然参考图11，存储器器件1110包括存储器控制器1140，其被配置为从存储器阵列1145读取数据或向存储器阵列1145写入数据。存储器阵列1145可以包括各种易失性和/或非易失性存储器。例如，在一些实施例中，存储器阵列1145可以包括NAND闪存内核。在其他实施例中，存储器阵列1145可以包括NOR闪存内核、静态随机存取存储器(SRAM)内核、动态随机存取存储器(DRAM)内核、磁阻随机存取存储器(MRAM)内核、相变存储器(PCM)内核、电阻式随机存取存储器(ReRAM)内核、3D XPoint存储器内核、铁电随机存取存储器(FeRAM)内核以及适用于存储器阵列的其他类型的存储器内核。存储器阵列1145内的存储器可以由存储器控制器1140单独地和独立地控制。换句话说，存储器控制器1140可以被配置为单独地并且独立地与存储器阵列1145内的每个存储器通信。通过与存储器阵列1145通信，存储器控制器1140可以配置为响应从主机设备1105接收的指令从存储器阵列读取数据或向存储器阵列写入数据。在一些实施例中，尽管在一些情况下存储器控制器1140显示为存储器设备1110的部分，存储器控制器1140可以是主机设备1105的部分或计算系统1100的另一组件的部分并且与存储器器件相关联。存储器控制器1140可以被实施为软件、硬件、固件或其组合中的逻辑电路，以执行本文描述的功能。例如，在一些实施例中，存储器控制器1140可以被配置为在从主机设备1105接收到请求之后检索与存储在存储器器件1110的存储器阵列1145中的标准单元应用1135相关联的指令。
应当理解，在图11中仅示出和描述了计算系统1100的一些组件。然而，计算系统1100可以包括其他组件，诸如各种电池和电源、网络接口、路由器、交换机、外部存储器系统、控制器等。通常来说，计算系统1100可以包括执行本文中描述的功能所需或认为合乎需要的多种硬件、软件、和/或固件组件中的任何一种。类似地，主机设备1105、输入设备1115、输出设备1120以及包括存储器控制器1140和存储器阵列1145的存储器器件1110可以包括被认为是在执行本文描述的功能时必要或期望的其他硬件、软件和/或固件组件。
本说明书的在一个方面涉及集成电路。在一些实施例中，集成电路包括具有第一端口和第二端口的第一SRAM。在一些实施例中，集成电路包括耦合到第一SRAM的第一端口的第一组传输晶体管。在一些实施例中，集成电路包括第一组MTJ单元，其中第一组MTJ单元中的每个和第一组传输晶体管中的对应一个彼此串联耦合在第一选择线和第一SRAM的第一端口之间。
在上述集成电路中，还包括：第二组传输晶体管；以及第二组MTJ单元，第二组MTJ单元中的每个与第二组传输晶体管中的对应一个彼此串联耦合在第二选择线和第一SRAM的第二端口之间。
在上述集成电路中，还包括：第二SRAM，具有第三端口和第四端口；第二组传输晶体管；以及第二组MTJ单元，第二组MTJ单元和第二组传输晶体管中的对应一个彼此串联耦合在第二选择线和第二SRAM的第三端口之间。
在上述集成电路中，第一组MTJ单元中的第一参考MTJ单元通过第一参考线耦合到第二组MTJ单元中的第二参考MTJ单元。
在上述集成电路中，第一参考线连接：与第一组传输晶体管中的一个耦合的第一组MTJ单元的第一参考MTJ单元的电极，以及与第二组传输晶体管中的一个耦合的第二组MTJ单元的第二参考MTJ单元的电极。
在上述集成电路中，第一参考线耦合到第一组MTJ单元的第一参考MTJ单元的固定层和第二组MTJ单元的第二参考MTJ单元的自由层。
在上述集成电路中，还包括：第三组传输晶体管；第三组MTJ单元，第三组MTJ单元中的每个和第三组传输晶体管中的对应一个耦合在第三选择线和第一SRAM的第二端口之间；第四组传输晶体管；以及第四组MTJ单元，第四组MTJ单元中的每个和第四组传输晶体管中的对应一个耦合在第四选择线与第二SRAM的第四端口之间。
在上述集成电路中，第三组MTJ单元中的第三参考MTJ单元通过第二参考线耦合到第四组MTJ单元中的第四参考MTJ单元。
在上述集成电路中，第二参考线连接：与第三组传输晶体管中的一个耦合的第三组MTJ单元的第三参考MTJ单元的电极，以及与第四组传输晶体管中的一个耦合的第四组MTJ单元的第四参考MTJ单元的电极。
本说明书的在一个方面涉及一种器件。在一些实施例中，器件包括第一SRAM和第二SRAM。在一些实施例中，器件包括耦合到第一SRAM的第一组MTJ单元和耦合到第二SRAM的第二组MTJ单元。在一些实施例中，器件包括存储器控制器，存储器控制器被配置为在第一时间段期间通过第一SRAM将第一位写入第一组MTJ单元中的一个，并且在第二时间段期间通过第二SRAM将第二位写入第二组MTJ单元中的一个，第一时间段和第二时间段彼此部分地重叠。
在上述器件中，在第一时间段之后的第三时间段期间，存储器控制器通过第一SRAM将第三位写入第一组MTJ单元中的另一个。
在上述器件中，第二时间段和第三时间段彼此部分地重叠。
在上述器件中，存储器控制器通过以下方式通过第一SRAM将第一位写入第一组MTJ单元中的器件一个：通过耦合到器件第一SRAM的位线将器件第一位施加到器件第一SRAM的第一端口，向选择线施加偏置电压，以及使能与第一组MTJ单元中的一个串联耦合在第一SRAM的第一端口和选择线之间的传输晶体管，根据第一SRAM的第一端口处的电压与施加到选择线的偏置电压之间的差异对第一组MTJ单元中的一个进行编程。
在上述器件中，还包括：第一参考MTJ单元，耦合到第一SRAM；以及第二参考MTJ单元，耦合到第二SRAM，其中，第一参考MTJ单元通过参考线耦合到第二参考MTJ单元，其中，存储器控制器对在第一状态下的第一参考MTJ单元和在第二状态下的第二参考MTJ单元进行编程。
在上述器件中，存储器控制器用于：向第一SRAM的第一端口施加与第一参考MTJ单元的第一状态相对应的第一电阻和与第二参考MTJ单元的第二状态相对应的第二电阻的平均电阻；向第一SRAM的第二端口施加第一组MTJ单元中的一个的电阻，第一SRAM用于根据施加到第一端口的平均电阻与施加到第一SRAM的第二端口的第一组MTJ单元中的一个的电阻之间的差异，生成第一SRAM的第一端口或第二端口处的电压，以及根据电压确定由第一组MTJ单元中的一个储存的位。
在上述器件中，通过使能与串联耦合在第一SRAM的第一端口和选择线之间的第一参考MTJ单元耦合的传输晶体管，存储器控制器用于向第一SRAM的第一端口施加平均电阻。
在上述器件中，通过使能与串联耦合在第一SRAM的第二端口和另一选择线之间的第一组MTJ单元中的一个耦合和另一个传输晶体管，存储器控制器向第一SRAM的第二端口施加第一组MTJ单元的一个的电阻。
本描述的一个方面涉及一种操作存储器器件的方法。在一些实施例中，该方法包括向第一SRAM的第一端口施加参考电阻。在一些实施例中，该方法包括向第一SRAM的第二端口施加将第一组磁性隧道结(MTJ)单元中的一个的电阻。根据施加到第一端口的参考电阻与施加到第一SRAM的第二端口的第一组MTJ单元中的一个的电阻之间的差异，第一SRAM用于生成第一SRAM的第一端口或第二端口处的电压。在一些实施例中，方法包括根据电压确定由第一组MTJ单元中的一个储存的位。
在一些实施例中，第一参考MTJ单元耦合到第一SRAM，第二参考MTJ单元耦合到第二SRAM。第一组MTJ单元可以通过参考线耦合到第二参考MTJ单元。在一些实施例中，方法包括对在第一状态下的第一参考MTJ单元进行编程以及对在第二状态下的第二参考MTJ单元进行编程。参考电阻可以是在第一状态下的第一参考MTJ单元的第一电阻和在第二状态下的第二参考MTJ单元的第二电阻的平均值。
上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他过程和结构的基础，以实现相同的目的和/或实现本文介绍的实施例的相同优点。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换和改变。

Claims (10)

1.一种集成电路，包括：
第一静态随机存取存储器，具有第一端口和第二端口；
第一组传输晶体管；以及
第一组磁性隧道结单元，所述第一组磁性隧道结单元中的每个和所述第一组传输晶体管中的对应一个彼此串联耦合在第一选择线和所述第一静态随机存取存储器的所述第一端口之间。
2.根据权利要求1所述的集成电路，还包括：
第二组传输晶体管；以及
第二组磁性隧道结单元，所述第二组磁性隧道结单元中的每个与所述第二组传输晶体管中的对应一个彼此串联耦合在第二选择线和所述第一静态随机存取存储器的所述第二端口之间。
3.根据权利要求1所述的集成电路，还包括：
第二静态随机存取存储器，具有第三端口和第四端口；
第二组传输晶体管；以及
第二组磁性隧道结单元，所述第二组磁性隧道结单元和所述第二组传输晶体管中的对应一个彼此串联耦合在第二选择线和所述第二静态随机存取存储器的所述第三端口之间。
4.根据权利要求3所述的集成电路，其中，所述第一组磁性隧道结单元中的第一参考磁性隧道结单元通过第一参考线耦合到所述第二组磁性隧道结单元中的第二参考磁性隧道结单元。
5.根据权利要求4所述的集成电路，其中，所述第一参考线连接：
与所述第一组传输晶体管中的一个耦合的所述第一组磁性隧道结单元的所述第一参考磁性隧道结单元的电极，以及
与所述第二组传输晶体管中的一个耦合的所述第二组磁性隧道结单元的所述第二参考磁性隧道结单元的电极。
6.根据权利要求4所述的集成电路，其中，所述第一参考线耦合到所述第一组磁性隧道结单元的所述第一参考磁性隧道结单元的固定层和所述第二组磁性隧道结单元的所述第二参考磁性隧道结单元的自由层。
7.根据权利要求4所述的集成电路，还包括：
第三组传输晶体管；
第三组磁性隧道结单元，所述第三组磁性隧道结单元中的每个和所述第三组传输晶体管中的对应一个耦合在第三选择线和所述第一静态随机存取存储器的第二端口之间；
第四组传输晶体管；以及
第四组磁性隧道结单元，所述第四组磁性隧道结单元中的每个和所述第四组传输晶体管中的对应一个耦合在第四选择线与所述第二静态随机存取存储器的所述第四端口之间。
8.根据权利要求7所述的集成电路，其中，所述第三组磁性隧道结单元中的第三参考磁性隧道结单元通过第二参考线耦合到所述第四组磁性隧道结单元中的第四参考磁性隧道结单元。
9.一种存储器器件，包括：
第一静态随机存取存储器；
第二静态随机存取存储器；
第一组磁性隧道结单元，耦合到所述第一静态随机存取存储器；
第二组磁性隧道结单元，耦合到所述第二静态随机存取存储器；以及
存储器控制器，用于：
在第一时间段期间通过所述第一静态随机存取存储器将第一位写入所述第一组磁性隧道结单元中的一个，和
在第二时间段期间通过所述第二静态随机存取存储器将第二位写入所述第二组磁性隧道结单元中的一个，所述第一时间段和所述第二时间段彼此部分地重叠。
10.一种操作存储器器件的方法，包括：
向第一静态随机存取存储器的第一端口施加参考电阻；
向所述第一静态随机存取存储器的第二端口施加第一组磁性隧道结单元中的一个的电阻，根据施加到所述第一端口的所述参考电阻与施加到所述第一静态随机存取存储器的所述第二端口的所述第一组磁性隧道结单元中的所述一个的所述电阻之间的差异，所述第一静态随机存取存储器用于生成所述第一静态随机存取存储器的所述第一端口或所述第二端口处的电压；以及
根据所述电压确定由所述第一组磁性隧道结单元中的所述一个储存的位。
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