TW202221709A - 記憶體陣列 - Google Patents

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黃家恩
世海 楊
奕 王
劉逸青
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Abstract

本文揭露的系統及方法係關於一種記憶體系統。在一態樣中，記憶體系統包含：第一記憶體單元組與第二記憶體單元組；第一開關群，其中的每一開關包含連接至第一記憶體單元子集之第一電極的第一電極，以及第二電極；第二開關群，其中的每一開關包含連接至第二記憶體單元子集之第一電極的第一電極，以及第二電極；以及第三開關群，其中的每一開關包含連接至第一全域位元線的第一電極，以及連接至第一開關群之第二電極與第二開關群之第二電極的第二電極。

Description

使用嵌入式開關降低記憶體系統上的電容負載
無
諸如電腦、可攜式裝置、智慧型電話、物聯網(internet of thing; IoT)裝置等電子裝置的發展促使了對於記憶體裝置的需求增加。大體而言，記憶體裝置可為揮發性記憶體裝置及非揮發性記憶體裝置。揮發性記憶體裝置可在提供電力時儲存資料，但一旦切斷電力則可能丟失所儲存的資料。不同於揮發性記憶體裝置，非揮發性記憶體裝置即使在切斷電力之後亦能保留資料，但速率比揮發性記憶體裝置慢。
無
以下揭露提供用於實現所提供標的物之不同特徵的許多不同的實施例或實例。為簡化本揭露，下文描述元件和佈置的特定實例。當然，此等僅為實例，且不意欲具有限制性。舉例而言，在下文的描述中，在第二特徵上方或其上形成第一特徵可包含第一及第二特徵直接相接觸而形成的實施例，亦可包含第一及第二特徵之間形成額外特徵以使得第一及第二特徵可不直接相接觸的實施例。此外，本揭露可在各個實例中重複元件符號及/或字母。這種重複是出於簡潔和清晰的目的，且本身並未規定所論述的各個實施例及/或構造具有關係。
另外，為便於描述，在本文可使用諸如「在...之下」、「在...下方」、「下部」、「在...上方」、「上部」及類似者的空間相對性術語，以表述如圖中所示的一元件或特徵與另一(或另一些)元件或特徵的關係。除附圖中所描繪的定向外，空間相對性術語意欲涵蓋使用中或操作中裝置的不同定向。設備可以其他方式經定向(旋轉90度或以其他定向)，因此可同樣地解讀本文中使用的空間相對性描述詞。
根據一些實施例，記憶體系統包含一或多個開關(有時稱為「選擇閘極」)以耦接(couple)或去耦接(decouple)區域線與全域線。區域線可為連接至二個或多個記憶體單元的金屬軌道。舉例而言，區域線可為連接至記憶體單元的第一電極(例如：汲極(或源極)電極)的區域選擇線(例如： 圖3A中的LSL[00])。舉例而言，區域線可為連接至記憶體單元的第二電極(例如：源極(或汲極)電極)的區域位元線(例如：圖3A中的LBL[00])。全域線可為金屬軌道，其可藉由開關電性耦接至一或多個所選擇的區域線。舉例而言，全域線可為全域選擇線(例如圖3A中的GSL[0])，其可藉由開關電性耦接至二個或多個區域選擇線。舉例而言，全域線可為全域位元線(例如：圖3A中的GBL[0])，其可藉由開關電性耦接至二個或多個區域位元線。
有利地，採用所揭露之開關的記憶體系統可具有若干益處。在一態樣中，全域線與區域線之間的開關可單獨地配置或操作以電性耦接或去耦接各別的區域線與全域線。藉由耦接所選擇的區域線至全域線，連接至所選擇的區域線之一組記憶體單元的子集可電性耦接至全域線，而連接至未選擇的區域線之此組記憶體單元的另一子集可從全域線電性去耦接。由此，全域線可具有對應至此組記憶體單元之所選擇之子集的電容負載，而非對應至整組記憶體單元的電容負載。據此，具有許多記憶體單元的記憶體單元組可藉由全域線來配置或操作以具有對應至記憶體單元組之子集的低電容負載。
藉由降低電容負載，記憶體系統的運行速率可被提升，同時降低記憶體系統的電力消耗。此外，本揭露的技術及/或特徵亦可提高位元線及/或選擇線之間的屏蔽，並且降低佈線複雜性。
以下針對記憶體架構進行更進一步地敘述。
圖1係根據本揭露之實施例的記憶體系統100的示意圖。在一些實施例中，記憶體系統100係實施為積體電路。在一些實施例中，記憶體系統100包含記憶體控制器105與記憶體陣列120。記憶體陣列120可包含以二維或三維陣列排列的複數個儲存電路或記憶體單元125。每一記憶體單元125可連接至對應的閘極線GL與對應的位元線BL。每一閘極線GL可包含任何導電性材料。記憶體控制器105可藉由閘極線GL與位元線BL並根據電子訊號寫入資料至記憶體陣列120或自記憶體陣列120讀取資料。在其他實施例中，記憶體系統100包含相較圖1中所示的元件較多或較少或相等數量的元件。
記憶體陣列120為儲存資料的硬體元件。在一態樣中，記憶體陣列120係實施為半導體記憶體裝置。記憶體陣列120包含複數個儲存電路或記憶體單元125。在一些實施例中，記憶體陣列120包含閘極線GL0、GL1...GLJ，每一閘極線沿第一方向延伸，以及包含位元線BL0、BL1...BLK，每一位元線沿第二方向延伸。閘極線GL與位元線BL可為導電性金屬或導電性軌道。每一閘極線GL可包含字元線與控制線。在一態樣中，每一記憶體單元125係連接至對應的閘極線GL與對應的位元線BL，且可藉由對應的閘極線GL與對應的位元線BL並根據電壓或電流來操作。在一態樣中，每一記憶體單元125可為非揮發性記憶體單元。在一些實施例中，記憶體陣列120包含額外的線(例如：感測線、參考線、參考控制線、或電力軌道等)。
記憶體控制器105為控制記憶體陣列125之操作的硬體元件。在一些實施例中，記憶體控制器105包含位元線控制器112、閘極線控制器114、以及及時序控制器110。在一配置中，閘極線控制器114係藉由記憶體陣列120的一或多個閘極線GL來提供電壓或電流的電路。在一態樣中，位元線控制器112係藉由記憶體陣列120的一或多個位元線BL來提供電壓或電流的電路，且藉由一或多個感測線感測來自記憶體陣列120的電壓或電流。在一配置中，時序控制器110為一電路，其向閘極線控制器114與位元線控制器112提供控制訊號或時脈訊號，以同步化位元線控制器112與閘極線控制器114的操作。位元線控制器112可連接至記憶體陣列120的位元線BL與感測線，閘極線控制器114可連接至記憶體陣列120的閘極線GL。在一實例中，為將資料寫入至記憶體單元125，閘極線控制器114藉由連接至記憶體單元125的閘極線GL對記憶體單元125施加電壓或電流，且位元線控制器112藉由連接至記憶體單元125的位元線BL對記憶體單元125施加對應於待儲存資料的電壓或電流。在一實例中，為了從記憶體單元125讀取資料，閘極線控制器114藉由連接至記憶體單元125的閘極線GL對記憶體單元125施加電壓或電流，且位元線控制器112藉由連接至記憶體單元125的感測線或位元線感測對應於由記憶體單元125所儲存之資料的電壓或電流。在一些實施例中，記憶體控制器105包含相較圖1中所示的元件較多、較少或不等數量的元件。
圖2係根據一實施例的三維記憶體陣列210A...210N的示意圖。在一些實施例中，記憶體陣列120包含記憶體陣列210A...210N。每一記憶體陣列210包含以三維陣列排列的複數個記憶體單元125。在一些實施例中，每一記憶體陣列210可包含同樣數量的記憶體單元125。在一些實施例中，二個或多個記憶體陣列210可包含不同數量的記憶體單元125。在一配置中，記憶體陣列210A...210N沿著Z方向堆疊。每一記憶體陣列210可具有在記憶體陣列210之一側上的位元線BL以及具有在記憶體陣列210之相對側上的選擇線SL。在一些實施例中，二個相鄰的記憶體陣列210可共用選擇線SL。在一些實施例中，二個相鄰的記憶體陣列210可共用位元線BL。舉例而言，記憶體陣列210N-1、210N共用一組選擇線SL或電性耦接至此組選擇線SL。舉例而言，記憶體陣列210N-2、210N-1共用一組位元線BL或電性耦接至此組位元線BL。藉由共用選擇線SL及/或位元線BL，可減少以藉由選擇線SL及/或位元線BL來施加信號之記憶體控制器105的驅動器的數量，以實現面積效率。在一些實施例中，記憶體陣列120包含額外的記憶體陣列，其可具有與圖2中所示之選擇線SL及/或位元線BL不同的選擇線SL及/或位元線BL。
以下針對具有嵌入式開關的記憶體系統進行更進一步地敘述。
圖3A係根據一實施例的三維記憶體陣列210之部分的示意圖，此三維記憶體陣列210包含耦接至全域位元線GBL與全域選擇線GSL以降低電容負載的開關(有時稱為「選擇器」)。在圖3A中，記憶體陣列可包含(例如：嵌入、植入或內固式)開關SS_L之群組(有時稱為「開關SS_L」)、開關SS_R之群組(有時稱為「開關SS_R」)及/或開關SB之群組(有時稱為「開關SB」)。記憶體陣列210可包含第一記憶體單元組(例如： 圖3A中以「Set_L」所示)以及第二記憶體單元組(例如：圖3A中以「Set_R」所示)。在一配置中，第一記憶體單元組包含記憶體單元的子集310[00]...310[03]，其可經由開關SB之群組電性耦接至沿著Y方向延伸的全域位元線GBL[0]，且經由開關SS_L之群組耦接至亦沿著Y方向延伸的全域選擇線GSL[0]。在一配置中，第二記憶體單元組包含記憶體單元的子集310[04]...310[08]，其可經由開關SB之群組電性耦接至全域位元線GBL[0]，且經由開關SS_R之群組耦接至全域選擇線GSL[0]。
記憶體單元的每一子集310可包含沿Z方向設置之F個數量的記憶體單元M(例如：圖1中的記憶體單元125)，其中F亦對應於記憶體210中平層(floors)或層(layers)的總數。每一組記憶體單元(例如：Set_R、Set_L)可包含比圖3A中沿著Y方向所示之數量更多的記憶體單元子集310。記憶體陣列210可包含比圖3A中沿著X方向堆疊所示之數量更多的記憶體單元組。藉由如圖3A中所示來排列記憶體單元，可增加記憶體陣列210的儲存密度。
在一配置中，開關SS_L之群組(例如：網路、集合、複數個)的一或多個開關可置於開關SS_L之群組的左側，此開關之群組的其他開關可置於開關SS_L之群組的右側。在一配置中，開關SS_L之群組可包含沿著Z方向設置的第一垂直串開關SS_L(圖3A中以「SS1_L」表示)以及沿著Z方向設置的第二垂直串開關SS_L(圖3A中以「SS2_L」表示)。在一配置中，第一垂直串開關SS_L係置於開關SS_L之群組的左側，第二垂直串開關SS_L係置於開關SS_L之群組的右側，使得第一及第二垂直串彼此互相平行(或並排)。
開關SS_L之群組的每一開關SS_L可根據其在開關之群組中的位置以及其在記憶體陣列210中的X-Y-Z位置來識別(例如：索引、參考、或標記等)。舉例而言，如圖3A所示，第一垂直串開關SS_L包含SS1_L [0][0][0]、SS1_L [0][0][1]、SS1_L [0][0][F-2]、以及SS1_L [0][0][F]；第二垂直串開關SS_L包含SS2_L [0][0][0]、SS2_L [0][0][1]、SS2_L [0][0][F-2]、以及SS2_L [0][0][F]。
在一配置中，開關SS_R之群組的一或多個開關可置於開關SS_R之群組的左側，此開關之群組的其他開關可置於開關SS_R之群組的右側。在一配置中，開關SS_R之群組可包含沿著Z方向設置的第一垂直串開關SS_R(圖3A中以「SS1_R」表示)以及沿著Z方向設置的第二垂直串開關SS_R(圖3A中以「SS2_R」表示)。在一配置中，第一垂直串開關SS_R係置於開關SS_R之群組的左側，第二垂直串開關SS_R係置於開關SS_R之群組的右側，使得第一及第二垂直串互相平行(或並排)。
開關SS_R之群組的每一開關SS_R可根據其在開關之群組中的位置以及其在記憶體陣列210中的X-Y-Z位置來識別(例如：索引、參考、或標記等)。舉例而言， 圖3A所示，第一垂直串開關SS_R包含SS1_R [0][0][0]、SS1_R [0][0][1]、SS1_R [0][0][F-2]、以及SS1_R [0][0][F]；第二垂直串開關SS_R包含SS2_R [0][0][0]、SS2_R [0][0][1]、SS2_R [0][0][F-2]、以及SS2_R [0][0][F]。
在一配置中，開關SB之群組的一或多個開關SB可置於開關SB之群組的左側、開關SB之群組的右側、或開關之群組的中央(例如：其他開關位於左側，且其他開關位於右側)。在一配置中，開關SB之群組可包含沿著Z方向設置的第一垂直串開關SB(圖3A中以「SB_L」表示)、沿著Z方向設置的第二垂直串開關SB(圖3A中以「SB_C」表示)以及沿著Z方向設置的第三垂直串開關SB(圖3A中以「SB_R」表示)。在一配置中，第一垂直串開關SB係置於開關SB之群組的左側，第二垂直串開關SB係置於開關SB之群組的中心，第三垂直串開關係置於開關SB之群組的右側，使得第一、第二、以及第三垂直串互相平行(或並排)。
開關SB之群組的每一開關SB可根據其在開關之群組中的位置以及其在記憶體陣列210中的X-Y-Z位置來識別(例如：索引、參考、或標記等)。舉例而言，如圖3A所示，第一垂直串開關SB包含SB_L [0][0][0]、SB_L [0][0][1]、SB_L [0][0][F-2]及SB_L [0][0][F]；第二垂直串開關SB包含SB_C [0][0][0]、SB_C [0][0][1]、SB_C [0][0][F-2]、以及SB_C [0][0][F]；第三垂直串開關SB包含SB_R [0][0][0]、SB_R [0][0][1]、SB_R [0][0][F-2]、以及SB_R [0][0][F]。
每一記憶體單元M可為揮發性記憶體單元、非揮發性記憶體單元、或可儲存資料的任何記憶體單元。每一記憶體單元M可實施為電晶體，諸如：金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field effect transistor; MOSFET)、全環繞式閘極FET(gate-all-around FET; GAAFET)、或鰭式場效電晶體(fin field-effect transistor; FinFET)。每一記憶體單元M可包含耦接至區域選擇線LSL(例如：LSL_L[X]或LSL_R[X])的第一電極(例如：汲極電極)、耦接至區域位元線LBL(例如：LBL_L[X]或LBL_R[X])的第二電極(例如：源極電極)、以及耦接至對應字元線(例如：字元線WL[X][Z])的第三電極(例如：閘極電極)。每一記憶體單元M可根據施加於記憶體單元M之閘極電極的電壓來儲存資料或傳導電流。字元線WL[X][Y]可沿著X方向延伸，以連接在不同組(例如：Set_L、Set_R)中的對應記憶體單元M的閘極電極至記憶體控制器(例如：閘極線控制器114)。
在一配置中，記憶體單元Ｍ的子集310係平行連接在區域選擇線LSL(例如：LSL_L[X]或LSL_R[X])與區域位元線LBL(例如：LBL_L[X]或LBL_R[X])之間。區域選擇線LSL可為金屬軌道，可在此處連接記憶體單元子集310的第一電極(例如：汲極電極)。區域位元線LBL可為金屬軌道，可在此處連接記憶體單元子集310的第二電極(例如：源極電極)。
參考圖3A中的第一記憶體單元組(例如：Set_L)，記憶體單元M的子集310[00]係平行連接在區域選擇線LSL_L[0]與區域位元線LBL_L[0]之間；記憶體單元M的子集310[01]係平行連接在區域選擇線LSL_L[0]與區域位元線LBL_L[0]之間；記憶體單元M的子集310[02]係平行連接在區域選擇線LSL_L[0]與區域位元線LBL_L[0]之間；以及記憶體單元M的子集310[03]係平行連接在區域選擇線LSL_L[0]與區域位元線LBL_L[0]之間。
參考圖3A中的第一記憶體單元組(例如：Set_R)，記憶體單元M的子集310[04]係平行連接在區域選擇線LSL_R[0]與區域位元線LBL_R[0]之間；記憶體單元M的子集310[05]係平行連在區域選擇線LSL_R[0]與區域位元線LBL_R[0]之間接；記憶體單元M的子集310[06]係平行連接在區域選擇線LSL_R[0]與區域位元線LBL_R[0]之間；記憶體單元M的子集310[07]係平行連接在區域選擇線LSL_R[0]與區域位元線LBL_R[0]之間；以及記憶體單元M的子集310[08]係平行連接在區域選擇線LSL_R[0]與區域位元線LBL_R[0]之間。
區域選擇線LSL(例如：LSL_L、LSL_R)可沿著Z方向延伸且連接至開關SS_L的群組或開關SS_R的群組。在一配置中，LSL_L[0]係連接至開關SS_L之群組中的第二垂直串開關SS_L(例如：SS2_L [0][0][0]、SS2_L [0][0][1]、SS2_L [0][0][F-2]、以及SS2_L [0][0][F])。在一配置中，記憶體單元M的子集310[00]...310[03]係經由LSL_L[0]連接至第二垂直串開關SS_L。
在一配置中，LSL_R[0]係連接至開關SS_R之群組中的第一垂直串開關SS_L(例如：SS1_R [0][0][0]、SS1_R [0][0][1]、SS1_R [0][0][F-2]、以及SS1_R [0][0][F])。在一配置中，記憶體單元M的子集310[00]...310[03]係經由LSL_L[0]連接至第二垂直串開關SS_L。
區域位元線LBL可沿著平行於區域位元線LBL的Z方向延伸且連接至開關SB的群組。在一配置中，LBL_L[0]係連接至開關SB之群組中的第一垂直串開關SB(例如：SB_L [0][0][0]、SB_L [0][0][1]、SB_L [0][0][F-2]、以及SB_L [0][0][F])。在一配置中，記憶體單元M的子集310[00]...310[03]係經由LBL_L[0]連接至第一垂直串開關SB。
在一配置中，LSL_R[0]係連接至開關SB之群組中的第三垂直串開關SB(例如：SB_R [0][0][0]、SB_R [0][0][1]、SB_R [0][0][F-2]、以及SB_R [0][0][F])。在一配置中，記憶體單元M的子集310[04]...310[08]係經由LBL_R[0]連接至第三垂直串開關SB。
每一開關SB(例如：SB_L、SB_C、SB_R)可實施為電晶體(例如：MOSFET、GAAFET、FinFET等)。第一垂直串開關SB(例如：SB_L [0][0][0]、SB_L [0][0][1]、SB_L [0][0][F-2]、以及SB_L [0][0][F])的每一開關可包含：第一電極(例如汲極電極)，其連接至區域位元線LBL(例如LBL_L[0])；第二電極(例如：源極電極)，其連接至第二垂直串開關SB(例如：SB_C [0][0][0]、SB_C [0][0][1]、SB_C [0][0][F-2]、以及SB_C [0][0][F])的第二電極(例如源極電極)與第三垂直串開關SB(例如：SB_R [0][0][0]、SB_R [0][0][1]、SB_R [0][0][F-2]、以及SB_R [0][0][F])的第二電極(例如源極電極)；以及第三電極(例如：閘極電極)，其連接至對應的開關控制線SBL。
第二垂直串開關SB(例如：SB_C [0][0][0]、SB_C [0][0][1]、SB_C [0][0][F-2]、以及SB_C [0][0][F])的每一開關可包含：第一電極(例如：汲極電極)，其連接至全域位元線GBL(例如：GBL[0])；第二電極(例如：源極電極)，其連接至第一垂直串開關SB與第三垂直串開關SB的第二電極(例如：源極電極)；以及第三電極(例如：閘極電極)，其連接至對應的開關控制線SBL。
第三垂直串開關SB(例如：SB_R [0][0][0]、SB_R [0][0][1]、SB_R [0][0][F-2]、以及SB_R [0][0][F])的每一開關可包含：第一電極(例如：汲極電極)，其連接至區域位元線LBL(例如：LBL_R[0])；第二電極(例如：源極電極)，其連接至第一垂直串開關SB與第二垂直串開關SB的第二電極(例如：源極電極)；以及第三電極(例如：閘極電極)，其連接至對應的開關控制線SBL。
開關控制線SBL可為沿X方向延伸的金屬軌道，以連接記憶體控制器105(例如：閘極線控制器114)至對應開關SB的閘極電極。根據藉由開關控制線SBL所施加的電壓或訊號，可捺跳(toggle) (例如:啟用或禁用)連接至開關控制線SBL的一或多個開關SB。
在一配置中，為了回應藉由開關控制線SBL所提供之對應於邏輯狀態‘1’的電壓，可啟用第二垂直串開關SB(例如：SB_C [0][0][0]、SB_C [0][0][1]、SB_C [0][0][F-2]、以及SB_C [0][0][F])中的開關SB，以電性耦接(例如：連接、接合等)第一垂直串開關SB及第三垂直串開關SB的第二電極(例如：源極電極)至全域位元線GBL。在一配置中，若需要額外的驅動電流來存取(例如：讀取、寫入、程式化)記憶體陣列的更大區域，可啟用第二垂直串開關SB中一個以上的開關SB。在一配置中，為了回應藉由開關控制線SBL所提供之對應於邏輯狀態‘0’的電壓，可禁用第二垂直串開關SB中的開關SB，以將第一垂直串開關SB及第三垂直串開關SB的第二電極(例如：源極電極) 從全域位元線GBL電性去耦接(例如：斷開、脫離等)。
在一配置中，為了回應藉由開關控制線SBL所提供之對應於邏輯狀態‘1’的電壓，可啟用第一垂直串開關SB(例如：SB_L [0][0][0]、SB_L [0][0][1]、SB_L [0][0][F-2]、以及SB_L [0][0][F])中的開關SB，以電性耦接第二垂直串開關SB及第三垂直串開關SB的第二電極(例如：源極電極)至區域位元線LBL_L(例如：LBL_L[0])。在一配置中，若需要額外的驅動電流來存取(例如：讀取、寫入、程式化)記憶體陣列的更大區域，可啟用第一垂直串開關SB中一個以上的開關SB。在一配置中，為了回應藉由開關控制線SBL所提供之對應於邏輯狀態‘0’的電壓，可禁用第一垂直串開關SB中的開關SB，以將第二垂直串開關SB及第三垂直串開關SB的第二電極從區域位元線LBL_L(例如：LBL_L[0]) 電性去耦接。
在一配置中，為了回應藉由開關控制線SBL所提供之對應於邏輯狀態‘1’的電壓，可啟用第三垂直串開關SB(例如：SB_R [0][0][0]、SB_R [0][0][1]、SB_R [0][0][F-2]、以及SB_R [0][0][F])中的開關SB，以電性耦接第一垂直串開關SB及第二垂直串開關SB的第二電極(例如：源極電極)至區域位元線LBL_R(例如：LBL_R[0])。在一配置中，若需要額外的驅動電流來存取記憶體陣列的更大區域，可啟用第三垂直串開關SB中的一個以上的開關SB。在一配置中，為了回應藉由開關控制線SBL所提供之對應於邏輯狀態‘0’的電壓，可禁用第三垂直串開關SB中的開關SB，以將第一垂直串開關SB及第二垂直串開關SB的第二電極從區域位元線LBL_R(例如：LBL_R[0])電性去耦接。
每一開關SS可實施為電晶體(例如：MOSFET、GAAFET、FinFET等)。第一垂直串開關SS1_L(例如：SS1_L [0][0][0]、SS1_L [0][0][1]、SS1_L [0][0][F-2]、以及SS1_L [0][0][F])的每一開關可包含：第一電極(例如：汲極電極)，其連接至第二垂直串開關SS2_L(例如：SS2_L [0][0][0]、SS2_L [0][0][1]、SS2_L [0][0][F-2]、SS1_L [0][0][F])的第一電極(例如汲極電極)；第二電極(例如：源極電極)，其連接至全域選擇線(例如：GSL[0])；以及第三電極(例如：閘極電極)，其連接至對應的開關控制線SBL。
第二垂直串開關SS2_L(例如：SS2_L [0][0][0]、SS2_L [0][0][1]、SS2_L [0][0][F-2]、以及SS2_L [0][0][F])的每一開關可包含：第一電極(例如：汲極電極)，其連接至第一垂直串開關SS1_L的第一電極(例如：汲極電極)；第二電極(例如：源極電極)，其連接至對應的區域選擇線(例如：LSL_L[0])；以及第三電極(例如：閘極電極)，其連接至對應的開關控制線SBL。
第一垂直串開關SS1_R(例如：SS1_R [0][0][0]、SS1_R [0][0][1]、SS1_R [0][0][F-2]、以及SS1_R [0][0][F])的每一開關可包含：第一電極(例如：汲極電極)，其連接至第二垂直串開關SS2_R(例如：SS2_R [0][0][0]、SS2_R [0][0][1]、SS2_R [0][0][F-2]、SS1_R [0][0][F])的第一電極(例如：汲極電極)；第二電極(例如：源極電極)，其連接至對應的區域選擇線(例如：LSL_R[0])；以及第三電極(例如：閘極電極)，其連接至對應的開關控制線SBL。
第二垂直串開關SS2_R(例如：SS2_R [0][0][0]、SS2_R [0][0][1]、SS2_R [0][0][F-2]、以及SS2_R [0][0][F])的每一開關可包含：第一電極(例如：汲極電極)，其連接至第一垂直串開關SS1_R的第一電極(例如：汲極電極)；第二電極(例如：源極電極)，其連接至對應的全域選擇線(例如：GSL[0])；以及第三電極(例如：閘極電極)，其連接至對應的開關控制線SBL。
開關控制線SBL可為沿X方向延伸的金屬軌道，以連接記憶體控制器105(例如：閘極線控制器114)至對應的開關SS的閘極電極。根據藉由開關控制線SBL所施加的電壓或訊號，可捺跳(例如：啟用或禁用)連接至開關控制線SBL的一或多個開關SS。
在一配置中，為了回應藉由開關控制線SBL所提供之對應於邏輯狀態‘1’的電壓，可啟用垂直串開關SS1_L中的開關，以電性耦接(例如：連接、接合等)垂直串開關SS2_L的第一電極(例如：汲極電極)至全域選擇線GSL(例如：GSL[0])。在一配置中，若需要額外的電流來存取(例如：讀取、寫入、程式化)記憶體陣列的更大區域，可啟用垂直串開關SS1_L中一個以上的開關。在一配置中，為了回應藉由開關控制線SBL所提供之對應於邏輯狀態‘0’的電壓，可禁用垂直串開關SS1_L中的開關，以將垂直串開關SS2_L的第一電極(例如：汲極電極) 從全域選擇線GSL電性去耦接(例如：斷開、脫離等)。
在一配置中，為了回應藉由開關控制線SBL所提供之對應於邏輯狀態‘1’的電壓，可啟用垂直串開關SS2_L中的開關，以電性耦接(例如：連接、接合等)垂直串開關SS1_L的第一電極(例如：汲極電極)至區域選擇線LSL_L(例如LSL_L[0])。在一配置中，若需要額外的電流來存取(例如：讀取、寫入、程式化)記憶體陣列的更大區域，可啟用垂直串開關SS2_L中一個以上的開關。在一配置中，為了回應藉由開關控制線SBL所提供之對應於邏輯狀態‘0’的電壓，可禁用垂直串開關SS2_L中的開關，以將垂直串開關SS1_L的第一電極(例如：汲極電極)從區域選擇線LSL_L電性去耦接(例如：斷開、脫離等)。
在一配置中，為了回應藉由開關控制線SBL所提供之對應於邏輯狀態‘1’的電壓，可啟用垂直串開關SS2_R中的開關，以電性耦接(例如：連接、接合等)垂直串開關SS1_R的第一電極(例如：汲極電極)至全域選擇線GSL(例如GSL[0])。在一配置中，若需要額外的電流來存取(例如：讀取、寫入、程式化)記憶體陣列的更大區域，可啟用垂直串開關SS2_R中一個以上的開關。在一配置中，為了回應藉由開關控制線SBL所提供之對應於邏輯狀態‘0’的電壓，可禁用垂直串開關SS2_R中的開關，以將垂直串開關SS1_R 的第一電極(例如：汲極電極) 從全域選擇線GSL電性去耦接(例如：斷開、脫離等)。
在一配置中，為了回應藉由開關控制線SBL所提供之對應於邏輯狀態‘1’的電壓，可啟用垂直串開關SS1_R中的開關，以電性耦接(例如：連接、接合等)垂直串開關SS2_R的第一電極(例如：汲極電極)至區域選擇線LSL_R(例如：LSL_R[0])。在一配置中，若需要額外的電流來存取(例如：讀取、寫入、程式化)記憶體陣列的更大區域，可啟用垂直串開關SS1_R中一個以上的開關。在一配置中，為了回應藉由開關控制線SBL所提供之對應於邏輯狀態‘0’的電壓，可禁用垂直串開關SS1_R中的開關，以將垂直串開關SS2_R的第一電極(例如：汲極電極) 從區域選擇線LSL_R電性去耦接(例如：斷開、脫離等)。
在一配置中，全域選擇線GSL為金屬軌道，可在此處連接對應的開關SS_L與SS_R。全域選擇線GSL可沿著Y方向延伸。在一實施中，全域選擇線GSL可連接至記憶體控制器105(例如：位元線控制器112)。全域位元線GBL可為金屬軌道，可在此處連接對應的開關SB(例如：SB_C)。全域位元線GBL可平行於全域選擇線GSL沿著Y方向延伸。在一實施中，全域位元線GBL可連接至記憶體控制器105(例如：位元線控制器112)。
因此，根據來自記憶體控制器105(例如：閘極線控制器114)的電壓或訊號，一或多個開關SS_L、一或多個開關SS_R、以及一或多個開關SB可操作或配置以選擇性地電性耦接(有時稱為「耦接方法」) 記憶體單元的子集310至對應的全域線GBL與全域選擇線GSL。舉例而言，可啟用一或多個開關SB_C與一或多個開關SB_L，以電性耦接記憶體單元的子集310[00]...310[03]至GBL[0]；以及可啟用一或多個開關SS1_L與SS2_L，以連接記憶體單元的子集310[00]...310[03]至GSL[0]。同時，可禁用開關SB_R以將記憶體單元的子集310[04]...310[08] 從GBL[0]電性去耦接(有時稱為「去耦接方法」)；以及可禁用開關SS1_R與SS2_R以從GSL[0]斷開記憶體單元的子集310[04]...310[08]。藉由將記憶體單元的所選子集310[XY]透過開關SB、SS_L、以及SS_R電性耦接至全域位元線GBL[X]及全域選擇線GSL[X]，全域位元線GBL[X]與全域選擇線GSL[X]可具有對應於記憶體單元的所選子集310[XY]，而非記憶體單元的子集310[X1]...310[X3](例如:複數個或全部)的電容負載。據此，全域位元線GBL[X]與全域選擇線GSL[X] 可實現不增加電容負載來提供電壓或電流。
在一配置中，記憶體陣列可為非對稱記憶體陣列。舉例而言，如圖3A所示，第一記憶體單元組(例如：Set_L)之子集(例如：310[00]...310[03])的數量少於第二記憶體單元組(例如：Set_R)之子集(例如：310[04]...310[08])的數量。據此，對於使用低密度記憶體單元及/或高速存取記憶體單元的應用，記憶體控制器可選擇第一記憶體單元組。相對地，對於使用高密度記憶體單元的應用及/或不在意低速存取記憶體單元的狀況，記憶體控制器可選擇第二記憶體單元組。
在一配置中，記憶體陣列可為對稱記憶體陣列。舉例而言，第一記憶體單元組之子集(例如：310[00]...310[03])的數量可等於第二記憶體單元組之子集(例如：310[04]...310[07])的數量。對稱記憶體陣列可有助於降低BL負載。
雖然圖3A中所示之開關SB、開關SS_L、以及開關SS_R以特定方式排列，對於BL降低負載(例如：Set_L)或高密度設計(例如：Set_R)，可在記憶體陣列210的任何位置中插入開關。為了提高效率及/或GBL/GSL的負載降低，GBL及/或GSL可置於記憶體陣列210的任何位置(例如左邊、中心、右邊)。
在一些實施例中，記憶體陣列210包含開關SB，但可能缺少開關SS_L及/或開關SS_R。舉例而言，圖3B係根據一實施例的三維記憶體陣列210之部分的示意圖，此三維記憶體陣列210包含耦接至全域位元線GBL用以降低電容負載的開關。如圖所示，記憶體陣列210包含如圖3A所示的開關SB，但省略開關SS_L與SS_R，且區域選擇線LSL_L(例如：LSL_L[0])與LSL_R(例如：LSL_R[0])係連接至記憶體陣列210的各別埠，從而允許記憶體控制器210獨立地驅動區域選擇線。在一配置中，區域選擇線LSL_L(例如：LSL_L[0])與LSL_R(例如：LSL_R[0])可連接至記憶體陣列210的同一埠，由此允許記憶體控制器210使用最少的埠及/或驅動器來驅動區域選擇線。
在一些實施例中，記憶體陣列210包含開關SS_L與SS_R，但可能缺少開關SB。舉例而言， 圖3C係根據一實施例的三維記憶體陣列210之部分的示意圖，此三維記憶體陣列210包含耦接至區域選擇線用以降低電容負載的開關。如圖所示，記憶體陣列210包含如圖3A所示的開關SS_L與SS_R，但省略開關SB，且區域選擇線LBL_L(例如：LBL_L[0])與LBL_R(例如：LBL_R[0])係連接至全域位元線(例如：GBL[0])。在設計中省略開關SS_L與SS_R可有助於降低佈線複雜性及/或在高速(例如：快速存取記憶體陣列210)應用中實現SL負載降低。
在一些實施例中， 圖3A、圖3B、以及圖3C中之任一者所描述之記憶體陣列210中的M單元及/或開關SB、SS_L、以及SS_R可被實施為P型金屬氧化物半導體場效電晶體(PMOS)。在一些實施例中，圖3A、圖3B、以及圖3C中之任一者所描述之記憶體陣列210中的Ｍ單元及/或開關SB、SS_L、以及SS_R可被實施為N型金屬氧化物半導體場效電晶體(NMOS)。
在一些實施例中，為了降低位元線負載(例如：低密度設計及/或高速存取)或高密度設計(例如：低速存取) 之目的， 圖3A、圖3B、以及圖3C中之任一者所描述之記憶體陣列210中的開關SB、SS_L、以及SS_R可插入至記憶體陣列210中的任一位置。在一些實施例中， 圖3A、圖3B、以及圖3C的任一記憶體陣列中的位元線BL(區域或全域)及/或選擇線SL(區域或全域)的尺寸可等同、小於、或大於記憶體位元格的尺寸。在一些實施例中， 圖3A、圖3B、以及圖3C中之任一者所描述之記憶體陣列210的位元線BL(區域或全域)及/或選擇線SL(區域或全域)可為一或多個，以增強驅動電流。在一些實施例中，圖3A、圖3B、以及圖3C中之任一者所描述的記憶體陣列210的位元線BL(區域或全域)及/或選擇線SL(區域或全域)可為獨立的控制器。
圖4係根據一實施例的三維記憶體陣列400之部分的示意圖，此三維記憶體陣列400包含將位元格陣列分成多個位元用以降低電容負載的選擇器。如圖所示，記憶體陣列400包含複數個選擇器輸出(例如：開關SS_L、開關SS_R、開關SB)、複數個選擇器輸入(例如：開關SS_L、開關SS_R、開關SB)、以及複數個位元格陣列(例如：記憶體陣列210)。舉例而言，選擇器輸出402的第一電極係耦接至全域選擇線GSL[0]。選擇器輸出402的第二電極係耦接至選擇器輸入404的第二電極，選擇器輸入404的第一電極係耦接至LSL_L1[0]，LSL_L1[0]係耦接至位元格陣列406的第一電極，位元格陣列406的第二電極係耦接至LBL_L1[0]，LBL_L1[0]係耦接至選擇器輸入408的第二電極，選擇器輸入408的第一電極係耦接至選擇器輸出410與選擇器輸入412的第一電極。選擇器輸出410的第二電極係耦接至GBL[0]，GBL[0]係耦接至選擇器輸出426的第二電極，選擇器輸出426的第一電極係耦接至選擇器輸入424與選擇器輸入428的第一電極。
選擇器輸入412的第二電極係耦接至LBL_L2[0]，LBL_L2[0]係耦接至位元格陣列414的第二電極，位元格陣列414的第一電極耦接至LSL_L2[0]，LSL_L2[0]係耦接至選擇器輸入416的第一電極，選擇器輸入416的第二電極係耦接至選擇器輸出418與選擇器輸入420的第二電極。選擇器輸入412的第一電極係耦接至LSL_R1[0]，LSL_R1[0]係耦接至位元格陣列422的第一電極，位元格陣列422的第二電極係耦接至LBL_R1[0]，LBL_R1[0]係耦接至選擇器輸入424的第二電極，選擇器輸入424的第一電極係耦接至選擇器輸出426與選擇器輸入428的第一電極。選擇器輸入428的第二電極係耦接至LBL_R2[0]，LBL_R2[0]係耦接至位元格陣列430的第二電極，位元格陣列430的第一電極係耦接至LSL_R2[0]，LSL_R2[0]係耦接至選擇器輸入432的第一電極，選擇器輸入432的第二電極係耦接至選擇器輸出434的第二電極，選擇器輸出434的第一電極係耦接至GSL[0]。
藉由將位元格陣列經由多選擇器(例如：開關SB、SS_L及/或SS_R)分成多個單元，BL/SL負載顯著地降低使得極高速記憶體可被實現，且不會有嚴重的佈線損失。BL/SL負載的降低亦實現極高速記憶體。
圖5係根據一實施例的三維記憶體陣列500之部分的示意圖，此三維記憶體陣列500包含為了BL/SL驅動器增強而設計之一或多者的選擇器輸入與選擇器輸出。如圖所示，記憶體陣列500包含複數個選擇器輸出(例如：開關SS_L、開關SS_R、開關SB)、複數個選擇器輸入(例如：開關SS_L、開關SS_R、開關SB)、以及複數個位元格陣列(例如：記憶體陣列210)。舉例而言，選擇器輸出502的第一電極係耦接至全域選擇線GSL[0]。選擇器輸出502的第二電極係耦接至選擇器輸入504的第二電極，選擇器輸入504的第一電極係耦接至LSL_L[0]，LSL_L[0]係耦接至位元格陣列506的第一電極，位元格陣列506的第二電極係耦接至LBL_L[0]，LBL_L[0]係耦接至選擇器輸入508與選擇器輸入510的第二電極。選擇器輸入508與選擇器輸入510的第一電極係耦接至選擇器輸出512、選擇器輸出514、選擇器輸入516、以及選擇器輸入518的第一電極。選擇器輸出512與選擇器輸出514的第二電極係耦接至GBL[0]。選擇器輸入516與選擇器輸入518的第二電極耦接至LBL_R[0]，LBL_R[0]係耦接至位元格陣列520的第二電極，位元格陣列520的第一電極係耦接至LSL_R[0]，LSL_R[0]係耦接至選擇器輸入522的第一電極，選擇器輸入522的第二電極係耦接至選擇器輸出524的第二電極，選擇器輸出524的第一電極係耦接至GSL[0]。
在一配置中，選擇器輸出512、514、以及524中之任一者可合併為單一的選擇器輸出。在一配置中，選擇器輸入516、518、以及522中之任一者可合併為單一的選擇器輸入。在一配置中，任何選擇器輸入516、518、以及522與任何選擇器輸出512、514、以及524可合併為單一的選擇器輸入/選擇器輸出。藉由合併(或共用)選擇器輸入及/或選擇器輸出，增強的BL/SL驅動器可被實現。此外，合併選擇器輸入及/或選擇器輸出可使得面積效率提升。
以下針對說明性實施例的實施方法進行更進一步地敘述。
圖6係根據一些實施例的存取及/或操作記憶體單元(例如：記憶體單元125)及/或記憶體陣列(例如：記憶體陣列210)的方法600的流程圖。可藉由圖1中的記憶體控制器105進行方法600。在一些實施例中，可藉由其他實體進行方法600。在一些實施例中，方法600包含相較於圖6中所示的操作更多、更少、或不同的操作。
在操作602中，記憶體控制器105在第一時間週期期間啟用(例如：選擇)一或多個開關，以將第一記憶體單元子集的第一電極耦接至第一全域選擇線。舉例而言，記憶體控制器可啟用一或多個開關SS2_L，以電性耦接開關SS1_L的第一電極至記憶體單元M的第一子集(例：如310[00]...310[03])的第一電極；及/或啟用對應的一或多個開關SS1_L，以電性耦接SS1_L的第一電極至全域選擇線(例如：GSL[0])。
在操作604中，記憶體控制器105在第一時間週期期間禁用(例如：取消選擇)一或多個開關，以將第二記憶體單元子集的第一電極從第一全域選擇線去耦接。舉例而言，記憶體控制器可禁用一或多個開關SS1_R，以將開關SS2_R的第一電極從記憶體單元M的第二子集(例如：310[04]...310[08])的第一電極電性去耦接(例如：斷開)；及/或禁用對應的一或多個開關SS2_R，以將開關SS2_R的第一電極從全域選擇線(例如：GSL[0])電性去耦接。
在操作606中，記憶體控制器105在第一時間週期期間啟用一或多個開關，以耦接第一記憶體單元組的第二電極至全域位元線。舉例而言，記憶體控制器可啟用一或多個開關SB_C，以電性耦接全域位元線(例如：GBL[0])至開關SB_L的第二電極與開關SB_R的第二電極；及/或啟用一或多個開關SB_L，以電性耦接第一記憶體單元子集的第二電極至全域位元線(例如：GBL[0])。
在操作608中，記憶體控制器105在第一時間週期期間禁用一或多個開關，以將第二記憶體單元組的第二電極從全域位元線去耦接。舉例而言，記憶體控制器可禁用一或多個開關SB_C，以將全域位元線(例如：GBL[0]) 從開關SB_L的第二電極與開關SB_R的第二電極電性去耦接；及/或禁用一或多個開關SB_R，以將第二記憶體單元子集的第二電極從全域位元線(例如：GBL[0])電性去耦接。
在操作610中，記憶體控制器105在第一時間週期期間存取(例如：配置、程式化、讀取、寫入)第一記憶體單元子集的一或多個記憶體單元。舉例而言，記憶體控制器105可藉由其各別字元線(例如：WL[X][Y]或WL[X][Y])對第一記憶體單元子集施加電壓、電流或脈衝，以程式化第一記憶體單元子集，或使第一記憶體單元子集根據程式化資料來傳導電流。由於第二記憶體單元子集未耦接至全域位元線及/或全域選擇線，記憶體控制器105可在不被第二記憶體單元子集的電容施加負載的情況下存取第一記憶體單元子集。
以下針對實施說明性實施例的計算系統進行更進一步的敘述。
圖7係根據本揭露之一些實施例的計算系統700的例示性方塊圖。計算系統700可被電路或佈局設計者使用在積體電路設計。本文使用的「電路」係經配置以實施所要功能性的諸如電阻器、電晶體、開關、電池、電感器或其他類型半導體裝置的電子元件互連。計算系統700包含與記憶體裝置710相關的主機裝置705。主機裝置705係配置以從一或多個輸入裝置715接收輸入，以及提供輸出至一或多個輸出裝置720。主機裝置705係配置以經由適當的介面725A、725B、以及725C各別地與記憶體裝置710、輸入裝置715、以及輸出裝置720溝通。計算系統700可在諸如電腦(例如：桌上型電腦、筆記型電腦、伺服器、資料中心等)、平板電腦、個人數位助理、行動裝置、其他手持式或可攜式裝置、或適合使用主機裝置705來進行示意設計及/或佈局設計的任何其他計算單元的各種計算裝置中實施。
輸入裝置715可包含各種輸入技術中的任一者，諸如鍵盤、電筆、觸控螢幕、滑鼠、軌跡球、小鍵盤、麥克風、語音辨識、動作辨識、遙控器、輸入埠、一或多個按鈕、刻度盤、控制桿、以及與主機裝置705相關的任何其他周邊輸入裝置，並且允許諸如使用者(例如：電路或佈局設計者)的外部來源鍵入資訊(例如：資料)至主機裝置與發送指令至主機裝置。類似地，輸出裝置720可包含各種輸出技術，諸如外部記憶體、印表機、揚聲器、顯示器、麥克風、發光二極體、耳機、視訊裝置、以及配置以接收來自主機裝置705之資訊(例如：資料) 的任何其他周邊輸出裝置。輸入至主機裝置705及/或從主機裝置輸出的「資料」可包含適合使用計算系統700來處理的各種文本資料、電路資料、訊號資料、半導體裝置資料、圖形資料、其組合、或其他類型的類比及/或數位資料中的任一者。
主機裝置705包含諸如中央處理單元(Central Processing Unit；CPU)核心730A-730N的一或多個處理單元/處理器，或與其相關。CPU核心730A-730N可實施為特殊應用積體電路(Application Specific Integrated Circuit；ASIC)、現場可程式邏輯閘陣列(Field Programmable Gate Array；FPGA)、或其他類型的處理單元。CPU核心730A-730N中的任一者係配置以執行運行主機裝置705之一或多個應用的指令。在一些實施例中，用以運行一或多個應用的指令與資料可儲存於主機裝置710內。主機裝置705亦可配置以儲存記憶體裝置710內一或多個應用的運行結果。由此，主機裝置705係配置以請求記憶體裝置710執行各種操作。舉例而言，主機裝置705可請求記憶體裝置710讀取資料、寫入資料、更新或刪除資料、及/或進行管理或其他操作。一個可配置主機裝置705來運行的類似應用為標準單元應用735。標準單元應用735可為電腦輔助設計或電子設計自動化套裝軟體的一部分，其可由主機裝置705的使用者使用以建立或修改電路的標準單元。在一些實施例中，執行或運行標準單元應用的指令可儲存於記憶體裝置710內。標準單元應用735可由一或多個CPU核心730A-730N使用來自記憶體裝置710與標準單元應用相關的指令來執行。在一實例中，標準單元應用735允許使用者使用記憶體系統100或部分記憶體系統100之預生成的示意及/或佈局設計來輔助積體電路設計。在完成積體電路的佈局設計後，多個積體電路(例如：包含記憶體系統100或部分記憶體系統100)可由製造設施根據佈局設計來製造。
仍參考圖7，記憶體裝置710包含記憶體控制器740，記憶體控制器740係配置以從記憶體陣列745讀取資料或寫入資料至記憶體陣列745。記憶體陣列745可包含各種揮發性及/或非揮發性記憶體。舉例而言，在一些實施例中，記憶體陣列745可包含NAND快閃記憶體核心。在其他實施例中，記憶體陣列745可包含NOR快閃記憶體核心、靜態隨機存取記憶體(Static Random Access Memory；SRAM)核心、動態隨機存取記憶體(Dynamic Random Access Memory；DRAM)核心、磁阻式隨機存取記憶體(Magnetoresistive Random Access Memory；MRAM)核心、相變化記憶體(Phase Change Memory；PCM)核心、電阻式隨機存取記憶體(Resistive Random Access Memory；ReRAM)核心、3D XPoint記憶體核心、鐵電式隨機存取記憶體(ferroelectric random-access memory；FeRAM)核心、及其他適合使用於記憶體陣列內之類型的記憶體核心。記憶體陣列745內的記憶體可由記憶體控制器740單獨且獨立地控制。換言之，記憶體控制器740係配置以與記憶體陣列745內的每一記憶體單獨且獨立地溝通。藉由與記憶體陣列745溝通，記憶體控制器740可配置以回應所接收到來自主機裝置705的指令，而從記憶體陣列讀取資料或寫入資料至記憶體陣列。雖然圖示為記憶體裝置710的一部分，但在一些實施例中，記憶體控制器740可為主機裝置705的一部分，或計算系統700中與記憶體裝置有關的另一元件的一部分。記憶體控制器740可實現為軟體、硬體、韌體或其組合中的邏輯電路以執行本文所描述的功能。舉例而言，在一些實施例中，記憶體控制器740係配置以在接收到來自主機裝置705的要求後提取儲存於記憶體裝置710的記憶體陣列745中與標準單元應用735相關的指令。
應理解的是，圖7中僅圖示及描述計算系統700的一些元件。然而，計算系統700可包含其他元件，諸如各種電池及電源、網路介面、路由器、開關、外部記憶體系統、以及控制器等。一般而言，計算系統700可包含執行本文描述的功能時所需要或認為需要的各種硬體、軟體及/或韌體元件中的任一者。類似地，主機裝置705、輸入裝置715、輸出裝置720、以及包含記憶體控制器740與記憶體陣列745的記憶體裝置710，可包含執行本文描述的功能時所需要或理想的其他硬體、軟體及/或韌體部件。
本說明的一態樣係關於一種記憶體陣列。在一些實施例中，記憶體陣列包含第一記憶體單元組與第二記憶體單元組(set)，每一記憶體單元組延伸而越過記憶體陣列的複數個層，每一層包含第一記憶體單元組中的記憶體單元與第二記憶體單元組中的記憶體單元。在一些實施例中，記憶體陣列包含第一開關群(group)，每一開關包含：連接至第一記憶體單元子集(subset)之第一電極的第一電極，以及第二電極。在一些實施例中，記憶體陣列包含第二開關群，每一開關包含：連接至第二記憶體單元子集之第一電極的第一電極，以及第二電極。在一些實施例中，記憶體陣列包含第三開關群，每一開關包含：連接至第一全域位元線的第一電極，以及連接至第一開關群的第二電極與第二開關群的第二電極的第二電極。
本說明的一態樣係關於一種記憶體系統。在一些實施例中，記憶體陣列包含第一記憶體單元組與第二記憶體單元組，每一組記憶體單元延伸而越過記憶體陣列的複數個層，每一層包含第一記憶體單元組中的記憶體單元與第二記憶體單元組中的記憶體單元。在一些實施例中，記憶體陣列包含：第一開關群，每一開關包含第一電極，以及連接至全域選擇線的第二電極；第二開關群，每一開關包含第一電極，以及連接至全域選擇線的第二電極。在一些實施例中，記憶體陣列包含：第三開關群，每一開關包含連接至第一開關群之第一電極的第一電極，以及連接至第一記憶體單元子集之第一電極的第二電極；以及第四開關群，每一開關包含連接至第二開關群之第一電極的第一電極，以及連接至第二記憶體單元子集之第一電極的第二電極。
本說明的一態樣係關於一種記憶體系統。在一些實施例中，記憶體系統包含：第一開關群；第一記憶體單元組，其具有耦接至第一區域選擇線的第一電極以及耦接至第一開關群的第二電極；第二記憶體單元組，其具有耦接至第二區域選擇線的第一電極以及耦接至第一開關群的第二電極。在一些實施例中，記憶體系統包含連接至記憶體陣列的控制器，此控制器捺跳(toggle)第一開關群中的至少一開關，以電性耦接全域位元線至第一記憶體單元組的第二電極。
本說明的一態樣係關於一種記憶體系統的操作方法。在一些實施例中，此方法包含在第一時間週期期間耦接第一記憶體單元組的第一電極至第一全域選擇線。在一些實施例中，此方法包含在第一時間週期期間從第一全域選擇線去耦接第二記憶體單元組的第一電極。在一些實施例中，此方法包含在第一時間週期期間耦接第一記憶體單元組的第二電極至全域位元線。在一些實施例中，此方法包含在第一時間週期期間從全域位元線去耦接第二記憶體單元組的第二電極。在一些實施例中，此方法包含在第一時間週期期間存取第一記憶體單元組的一或多個閘極電極。
上文概述若干實施例的特徵，使得熟習此項技術者可較佳地理解本揭露的態樣。熟習此項技術者應理解他們可容易地以本揭露為基礎來設計或修改其他製程或結構，以達到本文所介紹的實施例的相同目的及/或獲得相同優點。熟習此項技術者亦應認識到，此等等效構造不脫離本揭露的精神及範疇，並且他們可在不脫離本揭露之精神及範疇的情況下作出各種改變、替換及更改。
100:記憶體系統 105:記憶體控制器 110:時序控制器 112:位元線控制器 114:閘極線控制器 120:記憶體陣列 125:記憶體單元 210A、210N-1、210N:記憶體陣列 310[00]、310[01]、310[02]、310[03]、310[04] 、310[05]、310[06]、310[07]、310[08]:記憶體單元的子集 400、500:記憶體陣列 402、410、418、426、434、502、510、516、524:選擇器輸出 404、408、412、416、420、424 、428、432、504、508、512、514、518、522:選擇器輸入 406、414、422、430、506、520:位元格陣列 600:方法 602、604、606、608、610:操作 700:計算系統 705:主機裝置 710:記憶體裝置 715:輸入裝置 720:輸出裝置 725A、725B、725C:介面 730A、730N:中央處理單元核心 735:標準單元應用 740:記憶體控制器 745:記憶體陣列 BL、BL0、BL1、BL2、BLK:位元線 GBL[0]:全域位元線 GL0、GL1、GL2、GLJ:閘極線 GSL[0]:全域選擇線 LBL_L[0]、LBL_R[0]:區域位元線 LSL_L[0]、LSL_R[0]:區域選擇線 M:記憶體單元 Set_L、Set_R:第一記憶體單元組 SS1_L、SS1_R:第一垂直串開關 SS2_L、SS2_R:第二垂直串開關 SB_L、SB_C、SB_R:開關 SL:選擇線 WL:字元線
下文參考以下附圖或示圖詳細地描述本解決方案的各個示例性實施例。僅出於圖示的目的提供示圖，且示圖僅描繪本解決方案的示例性實施例，以便於讀者理解本解決方案。因此，示圖不應限制本解決方案的廣度、範疇或適用性。應指出，出於清晰及易於圖示的目的，此等示圖未按比例繪製。 圖1係根據本揭露之一實施例的記憶體系統的示意圖。 圖2係根據本揭露之一實施例的三維記憶體陣列的示意圖。 圖3A係根據一實施例的三維記憶體陣列210之部分的示意圖，此三維記憶體陣列210包含耦接至全域位元線(global bit line; GBL)及全域選擇線(global select line; GSL)以降低電容負載的開關。 圖3B係根據一實施例的三維記憶體陣列210之部分的示意圖，此三維記憶體陣列210包含耦接至全域位元線GBL以降低電容負載的開關。 圖3C係根據一實施例的三維記憶體陣列210之部分的示意圖，此三維記憶體陣列210包含耦接至區域選擇線LSL以降低電容負載的開關。 圖4係根據一實施例的三維記憶體陣列400之部分的示意圖，此三維記憶體陣列400包含將位元格陣列分成多個單元以降低電容負載的開關。 圖5係根據一實施例的三維記憶體陣列500之部分的示意圖，此三維記憶體陣列500包含設計為用於BL/SL驅動器增強的一或多者的選擇器輸入及選擇器輸出。 圖6係根據一些實施例的存取及/或操作記憶體單元及/或記憶體陣列之方法的流程圖。 圖7係根據本揭露之一些實施例的計算系統700的例示性方塊圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:記憶體系統
105:記憶體控制器
110:時序控制器
112:位元線控制器
114:閘極線控制器
120:記憶體陣列
125:記憶體單元
BL0:位元線
BL1:位元線
BL2:位元線
BLK:位元線
GL0:閘極線
GL1:閘極線
GL2:閘極線
GLJ:閘極線

Claims (20)

  1. 一種記憶體陣列，包含： 一第一記憶體單元組(set)及一第二記憶體單元組，每一該些記憶體單元組延伸而越過該記憶體陣列的複數個層，每一該些層包含該第一記憶體單元組的一記憶體單元及該第二記憶體單元組的一記憶體單元； 一第一開關群(group)，包含複數個開關，每一該些開關包含： 一第一電極，連接至一第一記憶體單元子集(subset)之複數個第一電極；以及 一第二電極； 一第二開關群，包含複數個開關，每一該些開關包含： 一第一電極，連接至一第二記憶體單元子集之複數個第一電極；以及 一第二電極；以及 一第三開關群，包含複數個開關，每一該些開關包含： 一第一電極，連接至一第一全域位元線；以及 一第二電極，連接至該第一開關群之該些第二電極以及該第二開關群之該些第二電極。
  2. 如請求項1所述之記憶體陣列，更包含： 一第四開關群，包含複數個開關，每一該些開關包含： 一第一電極；以及 一第二電極，連接至一第一全域選擇線；以及 一第五開關群，包含複數個開關，每一該些開關包含： 一第一電極，連接至該第四開關群之該些開關之該些第一電極；以及 一第二電極，連接至該第一記憶體單元子集之複數個第二電極。
  3. 如請求項2所述之記憶體陣列，更包含： 一第六開關群，包含複數個開關，每一該些開關包含： 一第一電極；以及 一第二電極，連接至該第一全域選擇線；以及 一第七開關群，包含複數個開關，每一該些開關包含： 一第一電極，連接至該第六開關群之該些開關之該些第一電極；以及 一第二電極，連接至該第二記憶體單元子集之複數個第二電極。
  4. 如請求項1所述之記憶體陣列， 其中該第一記憶體單元子集的該些第二電極係連接至一第一區域選擇線；以及 其中該第二記憶體單元子集的該些第二電極係連接至一第二區域選擇線。
  5. 如請求項1所述之記憶體陣列， 其中該第一記憶體單元組的一數量不同於該第二記憶體單元組的一數量。
  6. 如請求項1所述之記憶體陣列， 其中該第一開關群之每一該些開關的每一閘極電極係連接至複數個開關控制線中的一各別開關控制線； 其中該第二開關群之每一該些開關的每一閘極電極係連接至該些開關控制線中的一各別開關控制線；以及 其中該第三開關群之每一該些開關的每一閘極電極係連接至該些開關控制線中的一各別開關控制線。
  7. 如請求項1所述之記憶體陣列， 其中該第一開關群之該些開關的閘極電極係連接至一第一開關控制線； 其中該第二開關群之該些開關的閘極電極係連接至一第二開關控制線；以及 其中該第三開關群之該些開關的閘極電極係連接至一第三開關控制線。
  8. 如請求項1所述之記憶體陣列，其中該第一記憶體單元組及該第一開關對應至類型匹配的電晶體，其中電晶體的類型包含N型金屬氧化物半導體場效電晶體(NMOS)或P型金屬氧化物半導體場效電晶體(PMOS)。
  9. 一種記憶體陣列，包含： 一第一記憶體單元組(set)及一第二記憶體單元組，每一該些記憶體單元組延伸而越過該記憶體陣列的複數個層，每一該些層包含該第一記憶體單元組的一記憶體單元及該第二記憶體單元組的一記憶體單元； 一第一開關群(group)，包含複數個開關，每一該些開關包含： 一第一電極；以及 一第二電極，連接至一全域選擇線； 一第二開關群，包含複數個開關，每一該些開關包含： 一第一電極；以及 一第二電極，連接至該全域選擇線； 一第三開關群，包含複數個開關，每一該些開關包含： 一第一電極，連接至該第一開關群之該第一電極；以及 一第二電極，連接至一第一記憶體單元子集(subset)之複數個第一電極；以及 一第四開關群，包含複數個開關，每一該些開關包含： 一第一電極，連接至該第二開關群之該第一電極；以及 一第二電極，連接至一第二記憶體單元子集之複數個第一電極。
  10. 如請求項9所述之記憶體陣列， 其中該第一記憶體單元子集的複數個第二電極係連接至一全域位元線；以及 其中該第二記憶體單元子集的複數個第二電極係連接至該全域位元線。
  11. 如請求項9所述之記憶體陣列， 其中該第一開關群之每一該些開關的每一閘極電極係連接至複數個開關控制線中的一各別開關控制線； 其中該第二開關群之每一該些開關的每一閘極電極係連接至該些開關控制線中的一各別開關控制線； 其中該第三開關群之每一該些開關的每一閘極電極係連接至該些開關控制線中的一各別開關控制線；以及 其中該第四開關群之每一該些開關的每一閘極電極係連接至該些開關控制線中的一各別開關控制線。
  12. 如請求項9所述之記憶體陣列， 其中該第一開關群的該些閘極電極係連接至一第一開關控制線； 其中該第二開關群的該些閘極電極係連接至一第二開關控制線； 其中該第三開關群的該些閘極電極係連接至一第三開關控制線；以及 其中該第四開關群的該些閘極電極係連接至一第四開關控制線。
  13. 一種記憶體系統，包含： 一記憶體陣列，包含： 一第一開關群(group)，包含複數個開關； 一第一記憶體單元組(set)，具有耦接(couple)至一第一區域選擇線的複數個第一電極及耦接至該第一開關群之該些開關的複數個第二電極；以及 一第二記憶體單元組，具有耦接至一第二區域選擇線的複數個第一電極及耦接至該第一開關群之該些開關的複數個第二電極；以及 一控制器，連接至該記憶體陣列，該控制器係用以： 捺跳(toggle)該第一開關群之該些開關中的至少一開關，以電性耦接一全域位元線至該第一記憶體單元組的該些第二電極。
  14. 如請求項13所述之記憶體系統，更包含一第二開關群，該第二開關群更具有複數個開關，且其中該控制器更用以： 捺跳該第二開關群之該些開關中的至少一開關，以將該全域位元線從該第二記憶體單元組的該些第二電極電性去耦接(decouple)。
  15. 如請求項14所述之記憶體系統，更包含一第三開關群，該第三開關群更具有複數個開關，且其中該控制器更用以： 捺跳該第三開關群之該些開關中的至少一開關，以將該全域位元線從該第一記憶體單元組的該些第二電極電性去耦接。
  16. 如請求項13所述之記憶體系統，更包含一第二開關群，該第二開關群更具有複數個開關，且其中該控制器更用以： 捺跳該第二開關群之該些開關中的至少一開關，以電性耦接該第一區域選擇線至一全域選擇線。
  17. 如請求項16所述之記憶體系統，更包含一第三開關群，該第三開關群更具有複數個開關，且其中該控制器更用以： 捺跳該第三開關群之該些開關中的至少一開關，以將該第一區域選擇線從該全域選擇線電性去耦接。
  18. 如請求項16所述之記憶體系統，更包含一第三開關群，該第三開關群具有複數個開關，且其中該控制器更用以： 捺跳該第三開關群之該些開關中的至少一開關，以將該第二區域選擇線從該全域選擇線電性去耦接。
  19. 如請求項18所述之記憶體系統，更包含一第四開關群，該第四開關群更具有複數個開關，且其中該控制器更用以： 捺跳該第四開關群之該些開關中的至少一開關，以電性耦接該第三開關群之該些開關中的至少一開關至該全域選擇線。
  20. 如請求項13所述之記憶體系統，其中該第一記憶體單元組及該第一開關對應至類型匹配的電晶體，其中電晶體的類型包含N型金屬氧化物半導體場效電晶體(NMOS)或P型金屬氧化物半導體場效電晶體(PMOS)。
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