CN103140895A - 用于共享感测mram的系统和方法 - Google Patents

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Abstract

将MRAM阵列的电阻存储器单元指定为参考单元且编程到二进制0和二进制1状态，同时存取来自一个MRAM阵列的处于二进制0及处于二进制1的参考单元以获得参考电压来读取另一MRAM阵列的电阻存储器单元，同时存取来自另一MRAM阵列的处于二进制0及处于二进制1的参考单元以获得参考电压来读取所述一个MRAM阵列的电阻存储器单元。

Description

用于共享感测MRAM的系统和方法
根据35U.S.C.§119主张优先权
本专利申请案主张2010年9月8日申请的标题为“使用正常读取路径的MRAM读取参考产生方案(MRAM Read Reference Generation Scheme Using Normal Read Path)”的第61/380,832号临时申请案的优先权，且所述临时申请案转让给本案受让人并在此明确以引用的方式并入本文中。
技术领域
本申请案涉及非易失性电阻性存储器，且更特定来说，涉及用于存取非易失性电阻存储器的参考电压的产生和分布。
背景技术
例如便携式无线电话和个人数字助理(PDA)等个人计算装置正需要不断增长的数据存储容量来执行范围不断扩大的应用。举例来说，无线电话可包含数字视频相机、视频和音频文件播放器、便携式游戏播放器，和因特网接入/网络浏览器。在需要处置范围扩大的应用的同时，电池使用有时间被高度重视，且因此优选将数据存储的电力消耗保持在最小范围。
将数据存储为可切换电阻的电阻存储器显示出满足例如个人计算装置等应用中的预期存储需要的前景。一种类型的电阻存储器——自旋转移力矩(STT)磁性隧穿结(MTJ)或STT-MTJ显示出特别的前景。STT-MTJ具有较高的读取/写入速度，与MOS处理相容，且具有非常高的循环耐久性。简要来说，STT-MTJ单元包含固定磁性层和自由磁性层，各自具有若干磁域。自由磁性层与固定磁性层的对准可被切换到两个稳定状态(并行(P)和反平行(AP))中的一者中。P和AP状态中的一者可表示二进制“0”，且另一者表示二进制“1”。P状态中的STT-MTJ的电阻比AP状态中的其电阻低。STT-MTJ单元可因此通过检测其电阻来读取。
用于读取STT-MTJ单元的常规手段是通过使读取电流通过所述单元且通过读出放大器将所得的“读取”电压与参考电压进行比较。为了读取准确性，参考电压理想上处于“0”电压与“1”电压之间的一半处。为了在此所要的半途点处提供参考电压，理想上具有与读取电流相同的量值的参考电流通过在“0”状态下编程的参考STT-MTJ与在“1”状态下编程的参考STT-MTJ的平行布置。理想上，参考STT-MTJ具有与实际存储STT-MTJ的P和AP状态电阻相同的P和AP状态电阻。因此，假设参考电流和读取电流具有相同的量值，则此在“0”电压与“1”电压之间的一半处的理想点处产生参考电压。
在形成为m列乘n行的STT-MTJ单元的阵列的常规磁性随机存取存储器(MRAM)中，可为每L列(例如，四个、六个、八个)中的每一者提供一个读出放大器，且可提供参考电路以用于馈送连接到读出放大器的输入中的一者的参考电压线。
为了读取准确性和存取速度，一般的设计目标是使参考电压和读取电压两者在读出放大器的输入处尽可能快地达到可接收地稳定的状态。然而，在由STT-MTJ单元形成的常规磁性随机存取存储器(MRAM)中，参考电流所流过的路径与读取电流流过的路径相比具有显著不同的结构和布置，以及不同的电特性。电特性上的差异可包含其相应负载中的显著差异。此外，用于参考电流的路径以及用于读取电流的路径可具有实质上不同的结构，且因此其归因于制造容限的相应物理参数上的变化可导致其电特性之间的差异上的对应大的变化，且因此导致其不同的延迟。结果可为读取存取时序上的对应显著的变化。
因此在MRAM领域中需要在读取读出放大器的输入处快速地达到稳定、准确的读取电压和参考电压，以及其它性能和增产改进。
发明内容
示范性实施例包含实质上不管芯片间制造变化如何均提供益处和优点，提供读取电流路径与参考电流路径上的负载之间的固有紧密匹配以及其它特征的电阻性存储器装置和方法。根据示范性实施例的电阻性存储器装置和方法进一步提供通过由与位存储STT-MTJ单元等同且一起布置的STT-MTJ单元产生参考电压，以及其它特征和益处。在一个方面中，参考STT-MTJ单元与数据存储STT-MTJ单元之间的唯一差异可为其指定。根据示范性实施例的电阻性存储器装置和方法可进一步提供不需要特殊参考电压电路而是使用电阻性存储器存储单元来用于参考电压的电阻性存储器阵列，以及其它特征和益处。
在一个实施例中，磁性随机存取存储器(MRAM)包括：具有多个电阻性存储器单元的电阻性存储器；参考节点；以及读取模式切换电路，其经配置以在将电阻性存储器单元中的第一两者或两者以上耦合到参考节点的第一读取模式与将电阻性存储器单元中的第二两者或两者以上耦合到参考节点的第二读取模式之间选择性地切换。
在一个方面中，参考电流源可耦合到参考节点，且参考电流源可经配置以产生穿过电阻性存储器单元中的第一两者或两者以上的第一参考电流以在参考节点处产生参考电压。
在另一方面中，读取模式切换电路可经配置以在第一读取模式中形成多个第一参考电流路径，各自从参考节点延伸穿过电阻性存储器单元中的第一两者或两者以上中的对应一者，且在第二读取模式中形成多个第二参考电流路径，各自从参考节点延伸穿过电阻性存储器单元中的第二两者或两者以上中的对应一者。
在一个实施例中，这一方面中，MRAM可包含多个行解码器以及用于所述多个行解码器的共享电荷双电压行驱动器。在进一步的方面中，共享电荷双电压行驱动器可包含将馈给多个行解码器的共用字线可切换地耦合到第一电压轨的第一切换驱动器晶体管，以及将所述共用字线可切换地耦合到第二电压轨的第二切换驱动器晶体管。
根据一个实施例，提供一种用于磁性随机存取存储器(MRAM)存储的方法，且方法可包含：将第一MRAM组的一电阻性存储器单元编程为第一组二进制0参考单元，且将第一MRAM存储器组的一电阻性存储器单元编程为第一组二进制1参考单元；将第二MRAM组的一电阻性存储器单元编程为第二组二进制0参考单元，且将第二MRAM存储器组的一电阻性存储器单元编程为第二组二进制1参考单元；基于第一组二进制0参考和第一组二进制1参考而产生参考电压；以及基于所述参考电压而读取第二MRAM组的电阻存储器单元。
在一个方面中，用于MRAM存储的一个实例性方法可包含基于第二组二进制0参考单元和第二组二进制1参考单元而产生参考电压，且可包含基于所述参考电压而读取第一MRAM组的电阻存储器单元。在一个进一步的方面中，读取第二MRAM组的电阻存储器单元可包含与产生穿过第一组二进制0参考电压以及第一组二进制1参考单元的参考电流同时地产生穿过第二MRAM组的电阻存储器单元的读取电流。
在一个方面中，在一个实例中，用于MRAM存储的一个实例性方法可包含通过在一个进一步的方面中将第一组二进制0参考单元和第一组二进制1参考单元与参考节点解耦，且将第二组二进制0参考单元和第二组二进制1参考单元同时耦合到参考节点而基于第二组二进制0参考单元和第二组二进制1参考单元产生参考电压，来改变读取模式。
根据一个实施例，一种磁性随机存取存储器(MRAM)存储装置包含：用于将第一MRAM组的一电阻性存储器单元编程为第一组二进制0参考单元且将第一MRAM存储器组的一电阻性存储器单元编程为第一组二进制1参考单元的装置；以及用于将第二MRAM组的一电阻性存储器单元编程为第二组二进制0参考单元且将第二MRAM存储器组的一电阻性存储器单元编程为第二组二进制1参考单元；用于基于第一组二进制0参考和第一组二进制1参考而产生参考电压的装置；以及用于基于所述参考电压而读取第二MRAM组的电阻存储器单元的装置。
在一个方面中，一种实例性MRAM存储装置可包含用于编程二进制0参考单元以及第二组二进制1参考单元的装置，以及用于基于所述参考电压而读取第一MRAM组的电阻存储器单元的装置。
根据一个实施例，一种具有计算机可读媒体的计算机产品可包括在由处理器读取和执行时致使所述处理器进行以下操作的指令：将第一磁性随机存取存储器(MRAM)组的一电阻性存储器单元编程为第一组二进制0参考单元，且将第一MRAM存储器组的一电阻性存储器单元编程为第一组二进制1参考单元；将第二MRAM组的一电阻性存储器单元编程为第二组二进制0参考单元，且将第二MRAM存储器组的一电阻性存储器单元编程为第二组二进制1参考单元；控制基于第一组二进制0参考单元和第一组二进制1参考单元而产生参考电压；以及控制基于所述参考电压而读取第二MRAM组的电阻存储器单元。
附图说明
呈现附图来辅助对本发明的实施例的描述，且仅出于说明而非限制所述实施例的目的来提供附图。
图1是一个MRAM单元行、相关联的参考电路和读出放大器的简化示意图。
图2是根据一个示范性实施例的一个共享感测MRAM装置的简化示意图，其在一个实例性组读取模式中说明读取和参考电流路径。
图3是根据一个示范性实施例的一个共享感测MRAM装置的简化示意图，其在另一实例性组读取共享模式中说明读取和参考电流路径。
图4是根据一个示范性实施例的共享感测MRAM装置中的一个实例性参考行名称的简化示意图。
图5展示一个实例性双电压行驱动器的示意图。
图6是在根据一个示范性实施例的一方面的一个布置中的一个共享电荷双电压行解码器的简化示意图。
图7展示根据一个方面相对于施加到根据一个示范性实施例的一个共享电荷双电压行解码器的一个读取控制信号序列的一个实例性字线电压的一个时序图。
图8是根据一个或一个以上示范性实施例的一个实例性计算装置的功能框图。
图9是根据一个或一个以上示范性实施例的在制造共享读出放大器MRAM装置中的一个工艺的功能流程图。
图10说明其中可有利地采用本发明的一个或一个以上实施例的示范性无线通信系统。
具体实施方式
在以下针对本发明的特定实施例的描述和有关图式中揭示本发明的若干方面。可在不脱离本发明的范围的情况下设计替代实施例。此外，将不会详细描述本发明的众所周知的元件，或将省略所述元件，以免混淆本发明的相关细节。
词语“示范性”在本文中用于表示“充当实例、例子或说明”。本文中被描述为“示范性的”任何实施例不必被理解为比其它实施例优选或有利。同样，术语“本发明的实施例”并非要求本发明的所有实施例均包含所论述的特征、优点或操作模式。
本文中所使用的术语仅出于描述特定实施例的目的且并不希望限制本发明的实施例。如在本文中所使用，除非上下文另外清楚地指示，否则希望单数形式“一”和“所述”也包含复数形式。将进一步理解，术语“包括”和/或“包含”在本文使用中时指定所陈述的特征、整体、步骤、操作、元件和/或组件的存在，但不排除一个或一个以上其它特征、整体、步骤、操作、元件、组件和/或其群组的存在或添加。
此外，依据将由(例如)计算装置的元件执行的动作序列来描述许多实施例。将认识到，可由特定电路(例如，专用集成电路(ASIC))、由正由一个或一个以上处理器执行的程序指令或由两者的组合来执行本文中所述的各种动作。另外，本文所描述的动作的这些序列可被视为完全体现于任何形式的计算机可读存储媒体内，所述计算机可读存储媒体在其中存储有对应的一组计算机指令，所述组计算机指令在执行后将即刻致使相关联的处理器执行本文所描述的功能性。因此，本发明的各种方面可以许多不同形式来体现，所有所述形式均被涵盖在所主张的标的物的范围内。此外，对于本文中所述的实施例的每一者来说，任何所述实施例的对应形式可在本文中被描述为(例如)“经配置以(执行所描述的动作)的逻辑”。
图1是常规的MRAM STT-MTJ单元行102、具有拥有两个STT-MTJ参考单元、R0和R1的常规参考STT-MTJ装置106的相关联的常规参考电路104的简化图。图1还展示例如一般在读取例如STT-MTJ单元108等STT-MTJ单元期间使用的读取电流RCL和参考电流RFC。可包含常规vclamp晶体管(有展示但未单独编号)。作为每个常规的MRAM读取装置，读取电流RCL流从电力轨vdd_io穿过读取电流PMOS晶体管P1，且穿过STT-MTJ单元108，从而在读出放大器110的输入110A处建立电压。所述电压指示STT-MTJ单元108的STT-MTJ元件1082的磁化状态。除了P1之外的晶体管也在RCL路径中，且将在下文更详细地论述。进一步根据常规的MRAM读取装置，参考电流RFC是从电力轨vdd_io穿过参考电流PMOS晶体管P2和P3且穿过STT-MTJ常规参考单元106的R0和R1参考单元的并联布置的流。
作为每个常规的MRAM读取装置，参考STT-MTJ R0和R1中的一者被编程到“0”状态(即，P或AP状态中的一者)，且参考STT-MTJ R0和R1中的另一者被编程到“1”状态(即，P或AP状态中的另一者)。耦合到读出放大器110的另一输入110B的参考电压线112处的电压将因此具有大致在表示“0”与表示“1”的电压的一半处的稳定状态值。
起始所描绘的RCL流包含启用STT-MTJ单元108的读取选择NMOS晶体管N1和N2以及STT-MTJ单元108的字启用NMOS晶体管N3。在一定时间延迟之后，在参考电压线112上的参考电压是充分稳定状态的情况下，耦合到读出放大器的输入110A的位线参考114处的电压对于读出放大器110读取STT-MTJ单元108也是充分稳定状态。参看参考电流RFC的起始，根据常规的MRAM阵列设计，这是通过启用“dWL”字启用NMOS晶体管N4和ref_rdsel读取启用NMOS晶体管N5和N6来进行。在时间延迟之后，参考电压线112处的电压处于足以为读出放大器110提供参考的稳定状态。
如果用于RCL和RFC的电流源具有实质上相同的能力，且RCL和RFC路径上的负载实质上相同，那么读出放大器110的输入110A和110B处的电压的用以获得用于取样的充分稳定状态的相应时间延迟将大致相同。然而，常规MRAM阵列的架构在RLC流过的路径以及RFC通过的路径中具有固有的差异。这些差异包含结构上(包含长度)以及其相应负载上的显著差异。将描述此些差异的实例。在此描述之前，将识别用于简化并集中于所述描述的某些假设。一个假设是沿着RCL和RFC的串联电阻负载可不予考虑，因为这些负载对负载差异可具有较低的影响。可省略选定的STT-MTJ单元108位的字线启用NMOS晶体管N3的结负载，以及STT-MTJ参考单元106的dWL启用NMOS晶体管N4的对应结负载。
现在转向所描绘的常规读取电流路径RCP上的负载，此负载包含由八个上部读取选择NMOS晶体管N1呈现的八个NMOS结负载，由八个下部读取选择NMOS晶体管N2呈现的另外八个NMOS结负载，且可将这些结负载假设为由读出放大器的输入110A呈现的NMOS栅极负载。换句话说，读取电流路径RCP上的负载是一个典型读取选择NMOS乘以位线数(在图1的实例中为8)的两倍的结负载，加上一个NMOS栅极负载，或16个NMOS结加上1个NMOS栅极。现在参看RFC，其负载是由由两个上部ref_rdselNMOS晶体管N5呈现的NMOS结负载、PMOS晶体管P1、P2和P3的栅极，以及读出放大器或SA110的输入110B处的NMOS栅极组成。
因此，在STT-MTJ阵列的常规读取行的图1描绘中，RCL路径上的负载包含RCL_LD，总共16个读取选择晶体管结和1个NMOS栅极，而RFC路径上的负载包含较小的RCL_LD，总共2个读取选择NMOS晶体管结，3个PMOS晶体管栅极和由读出放大器呈现的1个NMOS栅极输入。这构成相应负载上的显著差异，其可导致在位线参考电压与参考电压之间的稳定时间上的显著差异。所属领域的技术人员在查看图1后还可即刻了解，常规的MRAM阵列需要布置参考STT-MTJ单元R0和R1，且需要与行102内的常规存储STT-MTJ单元分开且不同的支持电路。
本发明的一个实施例包含(除了其它特征之外)一种共享感测MRAM，所述共享感测MRAM在读取操作期间提供读取电流路径上的负载与参考电流路径上的负载之间的几乎匹配，具体来说是实质上相等的电容，且进一步在不需要特殊参考电路的情况下提供用于读取STT-MTJ单元的参考电压。
根据一个示范性实施例的一个实例性共享感测MRAM可包括第一组电阻性存储器单元和第二组电阻性存储器单元。在一个方面中，第一组电阻性存储器单元和第二组电阻性存储器单元可各自包含STT-MTJ单元的多个n×m阵列。出于简明起见，下文可将短语“STT-MTJ单元的n×m阵列”简写为“I/O”。因此将理解，第一组电阻性存储器单元可包括第一多个I/O，且第二组电阻性存储器单元可包括第二多个I/O。为了便于描述实例，可分别将第一组和第二组称作“组0”和“组1”。将理解，“第一组”、“第二组”、“组0”和“组1”仅为名称，且未对结构或布置赋予限制，且无意参考在本发明之外的具有相同名称的任何结构、功能或其它标的物。还将理解，“m”和“n”分别是对列和行的一般性参考，且可为任何值。
在一个方面中，可将MRAM组0的至少两个I/O中的每一者的STT-MTJ单元的n行中的一个行以及MRAM组1的至少两个I/O中的每一者的STT-MTJ单元的一个行指定为参考行。所述一个方面进一步地，“参考行”可为逻辑指定，其不要求所指定的参考行具有与n行中的任何其它者不同的任何结构性特征。而且，如所属领域的技术人员通过本发明将了解，形成MRAM组0和MRAM组1的I/O的哪一行的指定不一定固定。
在一个方面中，对于MRAM组0和MRAM组1两者，其I/O中的一者的所指定的参考行的所有STT-MTJ单元可被编程到逻辑“0”状态(例如，P状态)，且其I/O中的另一者的所指定的参考行的所有STT-MTJ单元可被编程到逻辑“1”状态(例如，AP状态)。这一个方面进一步地，为了从MRAM组0对STT-MTJ单元进行读取，所描述的电路可使用在逻辑“1”下编程的MRAM组1I/O参考行中的逻辑“1”STT-MTJ单元，以及在逻辑“0”下编程的MRAM组1I/O参考行中的逻辑“0”STT-MTJ单元来产生参考电压。作为一个特定实例，可启用在逻辑“1”下编程的MRAM组1I/O参考行中的STT-MTJ单元中的任一者，同时启用在逻辑“0”下编程的MRAM组1I/O参考行中的STT-MTJ单元中的任一者。同时被启用的参考STT-MTJ单元随后耦合到读出放大器到接地的参考输入，进而形成从参考输入到接地的并联路径。换句话说，根据此方面，提供了用于将第一组二进制0参考单元和第一组二进制1参考单元同时耦合到读出放大器的参考输入的手段。将通过本发明了解，“参考STT-MTJ单元”可在结构上等同于存储STT-MTJ单元，可处于与存储STT-MTJ单元相同的阵列中，且可使用实质上相同的用于寻址和启用存储STT-MTJ单元的寻址和启用电路进行寻址和启用。此实例进一步地，可将具有与用于读取MRAM组0中的STT-MTJ单元的读取电流实质上相同的量值的参考电流注入到所述并联路径中，因此通过MRAM组1中的两个常规结构STT-MTJ单元产生用于读取组1中的STT-MTJ单元的目标(中点)参考电压。
在根据上文所描述的方面的另一实例中，为了从MRAM组1对STT-MTJ单元进行读取，所描述的电路使用在逻辑“1”下编程的MRAM组0I/O参考行中的STT-MTJ单元，以及在逻辑“0”下编程的MRAM组1I/O参考行中的STT-MTJ单元来产生参考电压。实质上与上文所描述的使用MRAM组1参考行中的STT-MTJ单元来用于从MRAM组0对STT-MTJ单元进行读取相同。可启用在逻辑“1”下编程的MRAM组0I/O参考行中的STT-MTJ单元中的任一者，同时启用在逻辑“0”下编程的MRAM组0I/O参考行中的STT-MTJ单元中的任一者，从而将这两个被启用的参考STT-MTJ单元作为并联路径从读出放大器的参考输入耦合到接地。随后，通过MRAM组0参考电压将具有与用于读取MRAM组1中的STT-MTJ单元的读取电流实质上相同的量值的参考电流注入到这些并联路径中再次使用MRAM组1中的两个常规结构STT-MTJ单元产生用于读取MRAM组0中的STT-MTJ单元的目标(中点)参考电压。
在另一方面中，对于MRAM组0和MRAM组1中的每一者，假设各自具有跨越两个I/O的“参考行”，所述“参考行”可仅具有两个STT-MTJ单元，一个STT-MTJ单元在逻辑“0”下编程，且另一个STT-MTJ单元在逻辑“1”下编程。在根据此方面的一个实例中，仅两个固定参考单元需要被指派于每一MRAM组中，一个为“0”且另一个为“1”。在另一方面中，可在逻辑“0”和逻辑“1”值下编程每一参考行中的两个、四个或更多STT-MTJ单元。此方面进一步地，可包含额外的选择逻辑以在参考STT-MTJ单元的不同组合之间进行选择(所属领域的技术人员通过本发明可理解)，其可提供可调整的读取参考电压。
在根据一个示范性实施例的一个实例性共享感测MRAM存储器中，提供共享读出放大器电路，且其可包含共享模式开关、形成一对共享读出放大器的第一读出放大器和第二读出放大器，以及参考模式。在一个方面中，所述参考模式可耦合到第一和第二读出放大器两者的参考电压输入。在另一方面中，参考电流源可耦合到所述参考模式。
在根据一个示范性实施例的一个实例性共享感测MRAM中，共享读出放大器电路可经配置以可在可被称为“组0读取模式”与“组1读取模式”的模式之间切换。将理解，“组0读取模式”与“组1读取模式”仅为用于便于对概念进行参考说明所使用的名称，且不具有结构方面的固有含义。除了其它特征之外，且如在稍后的区段更详细地描述，在组0读取模式中，读出放大器电路可使用MRAM组1的参考行中的STT-MTJ单元中的两者来用于参考电压，而提供对MRAM组0的两个I/O中的每一者的一行中的一个STT-MTJ单元的同时读取。进一步除了其它特征之外，在组1读取模式中，共享读出放大器电路可使用MRAM组0的参考行中的STT-MTJ单元中的两者来用于参考电压，而提供对MRAM组1的两个I/O中的每一者的一行中的一个STT-MTJ单元的同时读取。
在根据一个示范性实施例的一个实例性共享感测MRAM的一个方面中，共享读出放大器电路或其它电路可经配置以在组0读取模式期间启用MRAM组1的两个I/O内的所指定的STT-MTJ参考单元，且在组1读取模式期间启用MRAM组0的两个I/O的STT-MTJ单元内的所指定的STT-MTJ参考单元。在组0读取模式和组1读取模式两者中，被启用的STT-MTJ参考单元中的一者将处于“0”或“1”状态中的一者中，且另一者将处于这两个状态中的另一者中。在一个方面中，由于所指定的STT-MTJ参考单元是在一般的STT-MTJ单元中，所以实现启用这些STT-MTJ单元可为(例如)添加到用于存取非指定的STT-MTJ单元的相同行和列解码器的特定控制或逻辑。
在根据一个示范性实施例的一个方面的一个实例性共享感测MRAM中，读取模式开关可经配置以与组0读取模式启用组1的两个I/O中的每一者中的一个所指定的参考STT-MTJ单元同时地建立从这些被启用的所指定的参考STT-MTJ单元到共享读出放大器的参考节点的耦合。如先前所描述，这些被启用的所设计的参考STT-MTJ参考单元中的一者将处于“0”或“1”状态中的一者中，且另一者将处于“0”或“1”状态中的另一者中。参考节点处的参考电流源因此将导致流过处于“0”状态中的STT-MTJ单元和处于“1”状态中的STT-MTJ单元的并联布置的参考电流。因此在共享读出放大器电路的参考节点上建立参考电压。
所属领域的技术人员通过本发明将了解，在上文所描述的组0读取模式中，用于流过两个指定的参考STT-MTJ单元的参考电流的电流路径可实质上等同于从读出放大器到MRAM组0中正被读取的STT-MTJ单元的路径。
在一个方面中，根据一个示范性实施例的一个实例性共享感测MRAM可包含共享读出放大器电路，所述共享读出放大器电路经配置以在组1读取模式期间与上文所描述的利用MRAM组0的I/O中的两个STT-MTJ单元(一个处于“0”状态，且另一个处于“1”状态)在共享读出放大器处建立参考电压同时地提供对来自MRAM组1的两个I/O中的每一者的一个STT-MTJ单元的同时读取。
将在各种替代性布置中描述体现上文所描述的概念中的各种概念的特定实例。将理解，这些仅为进一步辅助所属领域的技术人员理解所述概念的实例，且无意限制可借以实践根据示范性实施例的MRAM系统和方法的结构或布置。
图2是根据一个实施例具有MRAM组0202和MRAM组1204的一个实例性共享感测MRAM存储器200的简化示意图。MRAM组0202和MRAM组1204两者均可由两个m位×n行STT-MTJ阵列(在本文中还被称作I/O)形成。“m”的值可为(例如)16。将理解，m为16位仅为一实例，且无意限制示范性实施例中的任一者的范围。在一个方面中，MRAM组0202和MRAM组1204中的每一者的所有n个STT-MTJ单元行可充当读取/写入存储装置，且所述组中的每一者可具有被指定为“参考行”的STT-MTJ单元的一个或一个以上额外行。或者，MRAM组0202和MRAM组1204中的每一者可仅具有n行的STT-MTJ单元，其中所述n行中的一者被指定为参考行。MRAM组0202和MRAM组1204中的每一者的实际容量因此将为n-1行。
如将参考图2的实例更详细地描述，MRAM组0202的STT-MTJ“参考行”具有在逻辑“0”值下编程的一个或一个以上STT-MTJ单元以及在逻辑“1”值下编程的一个或一个以上STT-MTJ单元。如还将描述，当读取MRAM组1204内的STT-MTJ单元时，图2中所示的电路将启用MRAM组0202逻辑“0”STT-MTJ单元中的至少一者以及MRAM组0204逻辑“1”参考单元中的至少一者。图2中所示以及在下文更详细地描述的额外电路将并联地耦合被启用的MRAM组0202逻辑“0”以及逻辑“1”参考STT-MTJ单元，且通过这些并联的被启用的STT-MTJ单元注入参考电流以产生参考电压来执行对MRAM组1204的读取。参看图2，实例性共享感测MRAM存储器200可进一步包含具有第一读出放大器(SA)2066和第二读出放大器(SA)2068的共享读出放大器电路206，以及读取电流源PMOS晶体管P20、P22、读取启用PMOS晶体管P24、P26，以及参考电流源PMOS晶体管P28、P30。
如电阻性存储器领域的技术人员通过本发明将理解，P24和P26可进一步实现每一SA2066、2068的节点“A”在开始感测时达到与参考电平的稳定状态相同的电平。举例来说，当激活rdsel时，P24和P26可仍接通，且此可为RCL和RFC两者提供等同路径。随后，在一个实例性操作中，在一个所预期的实例性操作速率下，在接通rdsel之后(例如)大约1到2纳秒时，P24和P26可关断且节点“A”可随后开始感测。所属领域的技术人员将理解，这些仅为实例性时序，从而相对于特定实例性操作来展示与P24和P26相关的概念。此外，所属领域的技术人员将理解，使用根据示范性实施例实践的其它操作速率或其它电路布置，P24和P26或等效物的其它接通和关断时序可反映或证明这些相同概念。
仍参看图2，可包含vclamp NMOS晶体管(有展示但未编号)，其执行与常规的MRAM电路中的vclamp晶体管相同的限压功能。参考节点2070与参考电流晶体管P28和P30的栅极被连接一起使点VA和VB处的电压相等，如下文更详细地描述。
为了避免图中的不必要的复杂性以及更好地集中于展示实施例所独具的概念，图2省略了对用于设定所描绘的电阻性存储器单元的磁化状态的写入电路的明确描绘。将理解，此类写入电路可根据常规手段，其可由MRAM领域中的技术人员鉴于本发明容易地被选择和调适来根据示范性实施例进行实践。
如将在后面的段落中更详细地描述，在实例性共享感测MRAM存储器200中，读取模式切换区段2062A、2062B、2064A、2064B可经控制以通过在读取模式控制2084的控制下相应地切换共享读出放大器电路206与特定STT-MTJ单元与MRAM组0202和MRAM组1204内的行之间的连接以在图2中所描绘的“组0读取模式”与参考图3所描述的“组1读取模式”中操作，而作为读取模式切换电路来执行。
总的来说，在图2所描绘的组0读取模式中，STT-MTJ行204A和STT-MTJ行204B表示MRAM组1204中的为了从MRAM组0202第一I/O STT-MTJ行202A读取一个STT-MTJ单元以及从MRAM组202第二I/O STT-MTJ行202B读取一个STT-MTJ单元而启用的指定的参考STT-MTJ行。在特定的图2实例中，STT-MTJ行204A内的仅被启用的参考STT-MTJ单元是其BL7STT-MTJ单元，且同样，STT-MTJ行204B内的仅被启用的参考STT-MTJ单元是其BL7STT-MTJ单元。字启用线B0_WL耦合到STT-MTJ行202A和202B的每一STT-MTJ单元中的字启用NMOS晶体管(有展示但未编号)，且同样，字启用线B1_WL耦合到STT-MTJ行202A和202B的每一STT-MTJ单元中的字启用NMOS晶体管(有展示但未编号)。将在所描述的实例性操作中假设，除非另有规定，否则字启用线B0_WL和B1_WL被启用。
仍参看图2，在一个方面中，这两个BL7STT-MTJ参考单元中的一者(例如，STT-MTJ行204A的BL7STT-MTJ参考单元)先前在逻辑“0”下被编程，且另一者(例如，STT-MTJ行204B的BL7STT-MTJ参考单元)先前在逻辑“1”下被编程。分别与切换区段2064A和2064B内的开关2080和2082的所描绘的接通和关断状态一起，结果是一对并联的参考电流路径RFC1和RFC2。在所描绘的实例中，电力供应器vdd_sa和参考电流晶体管P28充当用于参考电流路径RFC1的参考电流源，其在通过P28之后通过邻近的vclamp晶体管，随后通过切换区段2064A的开关2080，且随后通过STT-MTJ行204A的BL7。同样，电力供应器vdd_sa和参考电流晶体管P30充当用于参考电流路径RFC2的参考电流源，其在通过P30之后通过邻近的vclamp晶体管，随后通过切换区段2064B的开关2080，且随后通过STT-MTJ行204B的BL7。
如上文所描述，在图2的实例中，将假设STT-MTJ行204A的BL7STT-MTJ参考单元先前在逻辑“0”下被编程，且STT-MTJ行204B的BL7STT-MTJ参考单元先前在逻辑“1”下被编程。因此，假设P28和P30已通过所属领域的技术人员通过本发明可容易确定的方式被适当地建构，穿过参考电流路径RFC1和RFC2的电流在第一读出放大器2066的参考输入“B”和第二读出放大器2068的参考输入“B”处建立目标中点参考。结果是两个另外常规的STT-MTJ单元(即，指定的STT-MTJ行204A的指定的BL7STT-MTJ参考单元以及指定的STT-MTJ行204B的指定的BL7STT-MTJ参考单元)提供参考电压来用于从组0读取STT-MTJ单元。
仍参看图2，在所描绘的组0读取模式中，读取模式切换区段2062A将第一读出放大器2066的读取输入“A”耦合到STT-MTJ行204A中的被启用的STT-MTJ单元，且读取模式切换区段2062B将第二读出放大器2068的读取输入“A”耦合到STT-MTJ行202B中的被启用的STT-MTJ单元。因此可读取这些组0STT-MTJ单元的状态。
仍参看图2，将理解，控制读取模式开关2062A、2062B、2064A、2064B(每一者包括晶体管2080、2082)的组读取模式控制器2084仅是来自建立所描绘的参考电流路径RFC1和RFC2的一个实例实施方案，且无意作为对任何实施例的范围或任何实施例的任何方面的任何限制。相对于组读取模式控制器2084的结构，这可为经配置以(例如)产生用于致使实例性晶体管开关2080和2082如上文所描述进行开关的bsel0和bsel1控制信号的状态机。所属领域的技术人员通过组合一般工程设计知识(所属领域的技术人员如何通过本发明而拥有)可容易地配置状态机来产生bsel0和bsel1信号(或用于不同开关拓扑的等效信号)以实施组读取模式控制器2084。
如所属领域的技术人员通过本发明将了解，图2的实例性共享感测MRAM200在不具有例如图1处所描绘的常规参考电路104等特殊参考电路的情况下在第一SA2066和第二SA2068中的每一者的参考输入“B”处提供参考电压。还将了解，指定的参考STT-MTJ单元(例如，STT-MTJ行204A的STT-MTJ单元BL7和STT-MTJ行204B的STT-MTJ单元BL7)可等同于常规位存储STT-MTJ单元。将进一步了解，可使用用于常规位存储STT-MTJ单元的相同存取电路来存取这些指定的参考STT-MTJ单元。
仍参看图2，将理解，STT-MTJ行204A中的被指定为组1参考STT-MTJ单元中的一者的BL7STT-MTJ单元不一定位于与STT-MTJ行204B中的被指定为组1参考STT-MTJ单元中的另一者的BL7STT-MTJ单元相同的位置中。举例来说，即使STT-MTJ行204A的STT-MTJ单元BL7被指定为一个组1参考STT-MTJ单元，STT-MTJ行204B的不同于其BL7的STT-MTJ单元可被选择为另一组1参考STT-MTJ单元。在另一方面中，组1STT-MTJ参考行204A的所有STT-MTJ单元可已被预先编程到0状态或1状态中的一者，且组1STT-MTJ参考行204B的所有STT-MTJ单元可已被预先编程到0状态或1状态中的另一者。在另一方面中，可将来自所描绘的行204A的任何一个STT-MTJ单元以及来自所描绘的行204B的任何一个STT-MTJ单元选择为组1参考STT-MTJ单元。
现在将把参考电流路径RFC1和RFC2上的负载与读取电流路径RDC1上的负载进行比较。首先参看参考电流路径RFC1，其负载包含PMOS栅极P28和P30、组1STT-MTJ参考行204A的顶部(意味着最靠近位参考线220)读取选择NMOS晶体管N20处的16个NMOS结，以及组1STT-MTJ参考行204A的底部读取选择NMOS晶体管N22处的16个NMOS结。因此，参考电流路径RFC1上的总负载是2个PMOS栅极、1个NMOS栅极以及32个NMOS结。从图2的检查可看到，参考电流路径RFC2上的负载与参考电流路径RFC1上的上述负载相同。现在参看读取电流路径RDC1上的负载，通过检查，可将所述负载视为组0STT-MTJ行202A的顶部读取选择NMOS晶体管N20处的16个NMOS结，以及组0STT-MTJ行202A的底部读取选择NMOS晶体管N22处的16个NMOS结。因此，读取电流路径RDC1上的负载实质上与参考电流路径RFC1上的负载相同。
因此，如所属领域的技术人员将容易了解，根据示范性实施例的MRAM(例如，图2的实例性共享感测MRAM200)提供读取路径(例如，读取路径RDC1和RDC2)与参考路径(例如，RFC1和RFC2)之间的平衡负载。因此看到，根据本实施例的MRAM可提供改进的读取速度以及其它益处。此外，所属领域的技术人员将了解，根据本实施例的共享感测MRAM可提供改进的良率(归因于参考电压时间延迟与读取电压时间延迟之间的固有较紧密的变化)以及其它益处。
图3展示在切换到实例性组1读取模式300中之后的根据一个或一个以上示范性实施例的上述实例性共享感测MRAM存储器。由图3描绘的一般结构等同于在图2处所描绘的结构。但是，一个显著差异是，不是启用MRAM组1204的STT-MTJ参考行204A和204B来产生用于读取MRAM组0的行202A和202B内的STT-MTJ单元，而是启用MRAM组0202内的参考行302A和302B。如上文所描述，随后可使用这些来用于产生参考电压以读取MRAM组1204的STT-MTJ行304A和304B内的STT-MTJ单元。与此模式差异相关的是，开关晶体管2080和2082的接通/关断状态形成读取电流路径RDC3和RDC4(而不是图2的读取电流路径RDC1和RDC2)且形成图3的参考电流路径RFC3和RFC4(而不是图2的参考电流路径RFC1和RFC2)。另外，通过第一读出放大器2066的读取输入“A”(与参考输入“B”处的RFC3电压相比)，可读取STT-MTJ行304A的实例性被启用的STT-MTJ单元BL7。此外，通过第二读出放大器2068的读取输入“A”(与参考输入“B”处的RFC4电压相比)，STT-MTJ行304B的实例性被启用的STT-MTJ单元BL7。因此，如从图3可看到，在实例性组1读取模式300中，读出放大器2066和2068提供对STT-MTJ行304A的STT-MTJ单元BL7以及STT-MTJ行304B的STT-MTJ单元BL7的读取。
图4展示根据一个示范性实施例的实例性共享感测MRAM400中的一个实例性参考行指定的简化示意图。参看图4，共享感测MRAM400可包含包括第一组第一I/O402A和第一组第二I/O402B的第一组STT-MTJ单元，以及包括第二组第一I/O404A和第二组第二I/O404B的第二组STT-MTJ单元。将I/O402A、402B、404A和404B中的每一者展示为16位乘n行阵列(加上一行或一行以上参考STT-MTJ单元)。图4的实例性共享感测MRAM存储器400可包含共享读出放大器电路406，共享读出放大器电路406可例如由根据一个示范性实施例的图2的实例性共享感测MRAM200的共享读出放大器电路206实施。
继续参考图4，第一组读取模式字线RWL_B0沿着第二组第一I/O404A中的16个STT-MTJ单元的n行中的一者以及第二组第二I/O404B中的16个STT-MTJ单元的n行中的一者延伸。如可看到，将沿着第一组读取模式字线RWL_B0的所有STT-MTJ单元指定为第二组参考STT-MTJ单元，其中第二组第一I/O404A中的参考STT-MTJ单元在“0”状态(例如，P状态)下被编程(其被标记为442)，且第二组第二I/O404B中的所有参考STT-MTJ单元在“1”状态(例如，AP状态)下被编程(其被标记为440)。第二组第一I/O404A和第二组第二I/O404B的所有其它STT-MTJ单元被指定为常规STT-MTJ单元，且被标记为444。
以相同的方式，沿着RWL_B1线穿过第一组第一I/O402A的所有第一组参考STT-MTJ单元在“0”状态下被编程(如先前所描述被标记为442)，且沿着RWL_B1线穿过第一组第二I/O402B的所有第一组参考STT-MTJ单元在“1”状态下被编程(如先前所描述被标记为440)。第一组第一I/O402A和第一组第二I/O402B的所有其它STT-MTJ单元被指定为常规STT-MTJ单元，被标记为444。
仍参看图4，将理解将所有指定的STT-MTJ参考单元描绘为处于同一行中仅为一实例，且所有指定的STT-MTJ参考单元并不一定位于同一行上。如所属领域的技术人员将了解，如果参考STT-MTJ单元可处于不同行中，那么配置图4中的控制器(未图示)以始终选择在“0”状态下编程的一个STT-MTJ单元以及在“1”状态下编程的一个STT-MTJ单元来用于建立一半点处的参考电压可更加困难。
在图4的一个实例性操作中，实例性共享感测MRAM400可经配置以在一个方面中具有第一组读取模式，其中RWL_B0线被启用且RWL_B1线未被启用。第一组读取模式进一步地，在一个方面中，图4的实例性共享感测MRAM400可经配置以启用第二组第一I/O404A中的一个STT-MTJ单元442以及第二组第二I/O404B中的一个STT-MTJ单元440，使得这些STT-MTJ单元从内部参考节点(例如，图2的实例性共享感测MRAM200的参考节点2070)形成并联路径。同时，可启用第一组第一I/O402A内的一个STT-MTJ单元444以及第一组第二I/O402B内的一个STT-MTJ单元444。此外，两个被启用的STT-MTJ单元444可由(例如)读出放大器(例如，如参考图2所描述的第一读出放大器2066和第二读出放大器2068)读取。
在一个方面中，图4的实例性共享感测MRAM400可进一步经配置以具有第二组读取模式，其中RWL_B1线被启用且RWL_B0线未被启用。第二组读取模式进一步地，图4的实例性共享感测MRAM400可经配置以启用第一组第一I/O402A中的一个STT-MTJ单元442以及第一组第二I/O402B中的一个STT-MTJ单元440，使得这些STT-MTJ单元从内部参考节点(例如，图2的实例性MRAM200的参考节点2070)形成并联路径。同时，可启用第二组第一I/O404A内的一个STT-MTJ单元444以及第二组第二I/O404B内的一个STT-MTJ单元444。这两个被启用的STT-MTJ单元444可由(例如)读出放大器(例如，如参考图2所描述的读出放大器2066和2068)读取。
图5展示一个实例性双电压行解码器500的示意图，其具有与耦合到VCORE电力轨的PMOS驱动晶体管504并联的耦合到字线电力轨VWL的PMOS驱动晶体管502。组合逻辑505可控制PMOS驱动晶体管502和504，且另一组合逻辑506可控制NMOS字线晶体管507以用于驱动耦合到STT-MTJ单元508的字线510。STT-MTJ单元508可根据放大区5080中所展示的简化示意图。图5的实例性双电压行解码器500可采用两个电力供应器：VIO和VCORE。一个实例性VIO可为1.8V，且一个实例性VCORE可为VIO1.1VVCORE。可通过内部调节器(未图示)使用VIO来产生1.5V的VWL。在一个实例中，可在1.5V(VWL)下执行写入操作，而在接近1.1V(VCORE)下执行读取操作。较低的读取电压可提供干扰减少的读取，且可在STT-MTJ单元的预计使用时间内增加读取可靠性。然而，例如图5的实例500的双电压行解码器可需要增加的芯片大小，且可归因于较低的VCORE而减小读取速度。
图6是在根据一个示范性实施例的一方面的一个布置中的一个共享电荷双电压行解码器600的简化示意图。图6的共享电荷双电压行解码器600提供用于m位乘n行STT-MTJ阵列的所有n行解码器(统一由框606表示)的共用双电压驱动器602。在一个方面中，PMOS驱动器6020的源节点耦合到共用双电压驱动器(VCOM)的输出6022，与仅耦合到一个字线510的图5的双电压行解码器500的PMOS驱动晶体管502形成对比。VCOM具有n个输出，统一标记为604，每一输出馈给字线解码器，所述字线解码器可在拓扑上等同于控制驱动字线608的字线驱动器6060和6062的所描绘的组合逻辑6064。STT-MTJ单元(例如，所描绘的实例508)可耦合到字线608。仍参看图6，剩余的n-1个字线被统一标记为6082，且STT-MTJ单元(未图示)(例如，所描绘的实例508)可耦合到字线6082中的每一者。
除其它特征之外，共享电荷双电压行解码器(例如，实例600)可使双电压行解码器可另外需要的芯片大小的增加最小化。此外，在一个方面中，使用RD信号控制耦合到VWL(其可例如处于1.5V)的PMOS驱动器6020，且使用bRD_d信号控制耦合到VCORE(其可例如处于1.1V)的PMOS驱动器6022，使用例如稍后参考图7所描述的内容可改进读取性能。
图7展示根据一个方面相对于施加到根据一个示范性实施例的一个共享电荷双电压行解码器的一个读取控制信号序列的一个实例性字线电压的一个时序图。时间线702和704展示用于控制图6的共享双电压行解码器602的PMOS驱动晶体管6020和6022的RD信号和bRD_d信号的实例性时间对电压。时间线706展示字线608(或相关联的组合逻辑6064对其进行接通6062和关断6060的字线6082中的任何其它者)上的字线电压。间隔708表示一个实例性读取周期，且间隔710表示一个实例性写入周期。
参看图7，在一个方面中，在以时间间隔T1进行的读取操作期间，被预充电到VWL的VCOM节点可在PMOS驱动晶体管6020和6022被关断时浮动。当字线驱动PMOS晶体管6060由到组合逻辑6064的输入地址选择时，电荷共享可随后发生在VCOM节点的寄生电容(描绘为集总参数6082)与n个字线6082中的每一者的相关联的字线寄生电容(描绘为集总参数CWL)之间。根据一个方面，归因于驱动PMOS晶体管6060的较高的VGS，驱动PMOS晶体管6060电荷共享操作的VGS快速地将字线608上的WL电压升高到接近VCORE电平。当bRD_d信号在此电荷共享之后变低时，VCOM节点通过PMOS驱动晶体管6022稳定到VCORE电平。对于写入操作，当PMOS驱动晶体管6022被关断时，PMOS驱动晶体管6020可将VWL(例如，1.5V)供应给字线6082。
图8是根据一个或一个以上示范性实施例的电子装置800(例如，无线电话)的功能框图。装置800可包含耦合到处理器(例如，数字信号处理器(DSP)804)的共享感测MRAM电路802，所述处理器可耦合到另一存储器806(例如，DRAM)。在一个说明性实例中，共享感测MRAM电路802可包含一设备，例如参考图2到4所描述的共享感测MRAM，或(作为一个替代方案)参考图6所描述的共享电荷双电压MRAM600，或(作为另一实例性替代方案)其任何组合。
仍参看图8，电子装置800可具有耦合到DSP804和显示器810的显示器控制器808。另外，译码器/解码器(CODEC)812可耦合到DSP804，且耦合到扬声器836和麦克风838。无线控制器818可耦合到数字信号处理器804和无线天线820。在一特定实施例中，DSP804、显示器控制器808、参考图2到4所描述的共享感测MRAM，或(作为一个替代方案)参考图6所描述的共享电荷双电压MRAM600，以及CODEC812和无线控制器818可包含于系统级封装或系统芯片(SOC)822上。在一特定实施例中，输入装置830(例如，触摸板、小键盘、其它人命令接口)和电力供应器844耦合到SOC822。另外，如图8中所说明，在一个方面中，显示器810、输入装置830、扬声器836、麦克风838、无线天线820和电力供应器844可位于SOC822外部。然而，每一者均可(例如)经由接口或控制器而耦合到SOC822的一个或一个以上组件。
前述所揭示装置及功能性可经设计且配置成存储于计算机可读媒体上的计算机文件(例如RTL、GDSII、GERBER等)。一些或所有这些文件可被提供到基于此些文件制造装置的制造处置机。所得产品包含半导体晶片，其随后被切成半导体裸片且封装成半导体芯片。所述半导体芯片随后用于上文所描述的装置中。
图9描绘电子装置制造工艺900的特定说明性实施例。可在制造工艺900中(例如在研究计算机906处)接收物理装置信息902。物理装置信息902可包含表示参考图2到4所描述的共享感测MRAM，或(作为一个实例性替代方案)参考图6所描述的共享电荷双电压MRAM600，或(作为另一实例性替代方案)其任何组合的至少一个物理性质的设计信息。举例来说，物理装置信息902可包含可经由耦合到研究计算机906的用户接口904输入的物理参数、材料特性和结构信息。研究计算机906可包含耦合到计算机可读媒体(例如，存储器910)的处理器908(例如，一个或一个以上处理核心)。存储器910可存储计算机可读指令，所述计算机可读指令可被执行以致使处理器908转换物理装置信息902以符合文件格式且产生库文件912。
在一特定实施例中，库文件912可包含至少一个数据文件，所述至少一个数据文件包含经转换的设计信息。举例来说，库文件912可包含经提供以用于与电子设计自动化(EDA)工具920一起使用的半导体装置的库，所述半导体装置包含参考图2到4所描述的共享感测MRAM，或(作为一个实例性替代方案)参考图6所描述的共享电荷双电压MRAM600，或(作为另一实例性替代方案)其任何组合的任何装置。
库文件912可在包含耦合到存储器918的处理器916(例如一个或一个以上处理核心)的设计计算机914处结合EDA工具920而使用。EDA工具920可作为处理器可执行指令而存储在存储器918处，以使得设计计算机914的用户能够通过库文件912设计包含参考图2到4所描述的共享感测MRAM，或(作为一个实例性替代方案)参考图6所描述的共享电荷双电压MRAM600，或(作为另一实例性替代方案)其任何组合的电路。举例来说，设计计算机914的用户可经由耦合到设计计算机914的用户接口924输入电路设计信息922。电路设计信息922可包含表示参考图2到4所描述的共享感测MRAM，或(作为一个实例性替代方案)参考图6所描述的共享电荷双电压MRAM600，或(作为另一实例性替代方案)其任何组合的至少一个物理性质的设计信息。为了说明，电路设计性质可包含电路设计中特定电路的标识及与其它元件的关系、定位信息、特征大小信息、互连信息或表示半导体装置的物理性质的其它信息。
设计计算机914可经配置以转换设计信息(包含电路设计信息922)以遵守文件格式。为了说明，文件构成可包括以分层格式(例如图形数据系统(GDSII)文件格式)表示平面几何形状、文本标记及关于电路布局的其它信息的数据库二进制文件格式。设计计算机914可经配置以产生包含经转换的设计信息的数据文件，例如包含描述参考图2到4所描述的共享感测MRAM，或(作为一个实例性替代方案)参考图6所描述的共享电荷双电压MRAM600，或(作为另一实例性替代方案)其任何组合的信息的GDSII文件926。
GDSII文件926可被接收于制造工艺928处以根据GDSII文件926中的经转换的信息来制造参考图2到4所描述的共享感测MRAM，或(作为一个实例性替代方案)参考图6所描述的共享电荷双电压MRAM600，或(作为另一实例性替代方案)其任何组合。举例来说，装置制造工艺可包含将GDSII文件926提供给掩模制造商930以产生一个或一个以上掩模，例如待用于光刻处理的掩模，其被说明为代表性掩模932。掩模932可在制造工艺期间用于产生一个或一个以上晶片934，其可经测试且被分离为若干裸片，例如代表性裸片936。裸片936可包含具有参考图2到4所描述的共享感测MRAM，或(作为一个实例性替代方案)参考图6所描述的共享电荷双电压MRAM600，或(作为另一实例性替代方案)其任何组合的一个或一个以上装置的电路。
裸片936可被提供到封装工艺938，其中裸片936被并入到代表性封装940中。举例来说，封装940可包含至少一个半导体裸片，例如单一裸片936或多个裸片，例如系统级封装(SiP)布置。封装940可经配置以符合一种或一种以上标准或规范，例如联合电子装置工程协会(JEDEC)标准。
关于封装940的信息可例如经由存储于计算机946处的组件库而分布到各个产品设计者。计算机946可包含耦合到存储器950的处理器948(例如一个或一个以上处理核心)。印刷电路板(PCB)工具可作为处理器可执行指令而存储于存储器950处以处理经由用户接口944从计算机946的用户接收的PCB设计信息942。PCB设计信息942可包含电路板上的经封装的半导体装置的物理定位信息，所述经封装的半导体装置对应于封装940、参考图2到4所描述的共享感测MRAM，或(作为一个实例性替代方案)参考图6所描述的共享电荷双电压MRAM600，或(作为另一实例性替代方案)其任何组合。
计算机946可经配置以转换PCB设计信息942以产生数据文件(例如，GERBER文件952)，其具有包含电路板上的经封装的半导体装置的物理定位信息以及例如迹线或通路等电气连接的布局的数据，其中所述经封装的半导体装置对应于封装940，封装940包含将用于参考图2到4所描述的共享感测MRAM，或(作为一个实例性替代方案)参考图6所描述的共享电荷双电压MRAM600，或(作为另一实例性替代方案)其任何组合中的装置组件。在其它实施例中，由经转换的PCB设计信息产生的数据文件可具有不同于GERBER格式的格式。
GERBER文件952可在板组装工艺954处被接收且用于产生PCB，例如根据存储于GERBER文件952内的设计信息而制造的代表性PCB956。举例来说，GERBER文件952可被上载到一个或一个以上机器以执行PCB生产工艺的各个步骤。PCB956可被包含封装940的电子组件填充以形成所代表的印刷电路组合件(PCA)958。
PCA958可被接收于产品制造工艺960处且被集成到一个或一个以上电子装置中，例如第一代表性电子装置962和第二代表性电子装置964。作为说明性、非限制性实例，第一代表性电子装置962、第二代表性电子装置964或两者可选自机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理(PDA)、固定位置数据单元及计算机的群组。作为另一说明性、非限制性实例，电子装置962及964中的一者或一者以上可为远程单元，例如移动电话、手持式个人通信系统(PCS)单元、便携式数据单元(例如个人数据助理)、具备全球定位系统(GPS)功能的装置、导航装置、固定位置数据单元(例如仪表读取设备)，或存储或检索数据或计算机指令的任何其它装置，或其任何组合。虽然所描述的一个或一个以上特定实例可说明根据本发明的教示的远程单元，但本发明不限于这些示范性所说明单元。本发明的实施例可适合地用于包含包含存储器的有效集成电路及用于测试及特征化的芯片上电路的任何装置中。
关于图2到4和/或图6所揭示的实施例的一个或一个以上方面可包含于各个处理阶段处，例如包含于库文件912、GDSII文件926和GERBER文件952内，以及存储于研究计算机906的存储器910、设计计算机914的存储器918、计算机946的存储器950、用于各个阶段处(例如，板组装工艺954处)的一个或一个以上其它计算机或处理器(未图示)的存储器处，且还并入到一个或一个以上其它物理实施例中，例如掩模932、裸片936、封装940、PCA958、例如原型电路或装置(未图示)等其它产品，或其任何组合。尽管描绘了从物理装置设计到最终产品的各个代表性生产阶段，但在其它实施例中可使用更少的阶段或可包含额外的阶段。类似地，工艺900可由单一实体执行，或由执行工艺900的各个阶段的一个或一个以上实体执行。
图10说明其中可有利地采用本发明的一个或一个以上实施例的示范性无线通信系统1000。出于说明的目的，图10展示三个远程单元1020、1030和1050以及两个基站1040。将认识到，常规无线通信系统可具有更多的远程单元及基站。远程单元1020、1030和1050包含半导体装置1025、1035和1055(包含芯片上电压调节器，如本文中所揭示)，其在如下文进一步论述的本发明的若干实施例中。图10展示从基站1040到远程单元1020、1030和1050的前向链路信号1080，以及从远程单元1020、1030和1050到基站1040的反向链路信号1090。
在图10中，将远程单元1020展示为移动电话，将远程单元1030展示为便携式计算机，且将远程单元1050展示为无线本地环路系统中的固定位置远程单元。举例来说，远程单元可为移动电话、手持式个人通信系统(PCS)单元、例如个人数据助理等便携式数据单元，导航装置(具备GPS功能的装置)、机顶盒、音乐播放器、视频播放器和娱乐单元、例如仪表读取装备等固定位置数据单元，或存储或检索数据或计算机指令的任何其它装置，或其任何组合。尽管图10说明根据本发明的教示的远程单元，但本发明不限于这些示范性所说明单元。所揭示的装置可合适地用于包含具有芯片上电压调节器的半导体装置的任何装置中。
所属领域的技术人员将了解，可使用多种不同技术和技艺中的任一者来表示信息和信号。举例来说，可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示贯穿以上描述所参考的数据、指令、命令、信息、信号、位、符号及码片。
此外，所属领域的技术人员将了解，结合本文所揭示的实施例而描述的各种说明性逻辑块、模块、电路和算法步骤可实施为电子硬件、计算机软件或两者的组合。为清楚地说明硬件与软件的此互换性，上文已大体上在其功能性方面描述了各种说明性组件、块、模块、电路及步骤。所述功能性是实施为硬件还是软件取决于特定应用及强加于整个系统的设计约束。所属领域的技术人员可针对每一特定应用以不同方式来实施所描述的功能性，但所述实施方案决策决定不应被解释为会导致脱离本发明的范围。
结合本文所揭示的实施例而描述的方法、序列和/或算法可直接以硬件、以由处理器执行的软件模块或以两者的组合来体现。软件模块可驻留在RAM存储器、闪存存储器、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可装卸磁盘、CD-ROM，或此项技术中已知的任一其它形式的存储媒体中。示范性存储媒体耦合到处理器，使得处理器可从存储媒体读取信息并将信息写入到存储媒体。在替代方案中，存储媒体可与处理器成一体式。
虽然前述揭示内容展示本发明的说明性实施例，但应注意，可在不脱离如所附权利要求书界定的本发明的范围的情况下，在本文中做出各种改变和修改。无需以任何特定次序来执行根据本文中所描述的本发明的实施例的方法权利要求项的功能、步骤及/或动作。此外，尽管可能以单数形式描述或主张本发明的元件，但除非明确规定限于单数形式，否则还涵盖复数形式。

Claims (45)

1.一种磁性随机存取存储器MRAM，其包括：
具有多个电阻性存储器单元的电阻性存储器；
参考节点；及
读取模式切换电路，其经配置以在将所述电阻性存储器单元中的第一两者或两者以上耦合到所述参考节点的第一读取模式与将所述电阻性存储器单元中的第二两者或两者以上耦合到所述参考节点的第二读取模式之间选择性地切换。
2.根据权利要求1所述的MRAM，其进一步包括参考电流源，所述参考电流源耦合到所述参考节点，其中所述参考电流源经配置以产生穿过所述电阻性存储器单元中的所述第一两者或两者以上的第一参考电流，以在所述参考节点处产生参考电压。
3.根据权利要求2所述的MRAM，其中所述读取模式切换电路经配置以在所述第一读取模式中形成多个第一参考电流路径，所述第一参考电流路径中的每一者从所述参考节点延伸穿过所述第一两个或两个以上电阻性存储器单元中的对应一者，且在所述第二读取模式中形成多个第二参考电流路径，所述第二参考电流路径中的每一者从所述参考节点延伸穿过所述第二两个或两个以上电阻性存储器单元中的对应一者。
4.根据权利要求3所述的MRAM，其进一步包括读出放大器，所述读出放大器具有耦合到所述参考节点的参考输入且具有读取输入，其中所述读取模式切换电路进一步经配置以在所述第一读取模式中形成从所述读取输入穿过所述电阻性存储器单元中的另一者的第一读取模式读取电流路径。
5.根据权利要求4所述的MRAM，其中所述电阻性存储器单元包含：具有第一多个I/O的第一组电阻性存储器单元，其中每一I/O是电阻性存储器单元的阵列(I/O)；以及具有第二多个I/O的第二组电阻性存储器单元，其中所述电阻性存储器单元中的所述第一两者或两者以上中的一者处于所述第二多个I/O中的第一I/O中，且所述电阻性存储器单元中的所述第一两者或两者以上中的另一者处于所述第二多个I/O中的第二I/O中。
6.根据权利要求5所述的MRAM，其中所述读取模式切换电路经配置以在所述第一读取模式中形成从读出放大器的所述读取输入穿过所述第一多个I/O中的所述第一I/O中的电阻性存储器单元的读取电流路径，其中所述读取电流路径和所述第一参考电流路径具有大体上相等的电容。
7.根据权利要求5所述的MRAM，其中所述读出放大器包括第一读出放大器和第二读出放大器，所述第一读出放大器具有耦合到所述参考节点的参考输入且具有读取输入，所述第二读出放大器具有读取输入和耦合到所述参考节点的参考输入，所述第一读出放大器具有读取输出，且所述第二读出放大器具有读取输出。
8.根据权利要求7所述的MRAM，其中所述读取模式切换电路经配置以在所述第一读取模式中形成从所述第一读出放大器的所述读取输入穿过所述第一多个I/O中的所述第一I/O中的电阻性存储器单元的读取电流路径，同时形成从所述第二读出放大器的所述读取输入穿过所述第一多个I/O中的所述第二I/O中的电阻性存储器单元的读取电流路径。
9.根据权利要求8所述的MRAM，其中从所述第二读出放大器的所述读取输入穿过所述第一多个I/O中的所述第一I/O中的电阻性存储器单元的所述读取电流路径、从所述第二读出放大器的所述读取输入穿过所述第一多个I/O中的所述第二I/O中的电阻性存储器单元的所述读取电流路径，以及所述第一参考电流路径具有大体上相等的电容。
10.根据权利要求5所述的MRAM，其中所述第二多个I/O中的所述第一I/O中的所述电阻性存储器单元中的所述第一两者或两者以上中的所述一者是被编程到表示二进制0的状态的二进制0参考单元，且所述第二多个I/O中的所述第二I/O中的所述电阻性存储器单元中的所述第一两者或两者以上中的所述一者是被编程到表示二进制1的状态的二进制1参考单元。
11.根据权利要求10所述的MRAM，其中所述参考电流源经配置以产生所述第一参考电流，从而在流动到所述第二多个I/O中的所述第一I/O中的所述二进制0参考单元同时流动到所述第二多个I/O中的所述第二I/O中的所述二进制1参考单元时，在所述参考节点处产生大致处于表示二机制0的电压与表示二进制1的电压之间的一半的电压。
12.根据权利要求11所述的MRAM，其中所述读取模式切换电路进一步经配置以在所述第二读取模式中形成从所述第一读出放大器的所述读取输入穿过所述第二多个I/O中的所述第一I/O中的电阻性存储器单元的读取电流路径，同时形成从所述第二读出放大器的所述读取输入穿过所述第二多个I/O中的所述第二I/O中的电阻性存储器单元的读取电流路径。
13.根据权利要求12所述的MRAM，其中所述电阻性存储器单元中的所述第二两者或两者以上中的一者处于所述第一多个I/O中的第一I/O中，且所述电阻性存储器单元中的所述第二两者或两者以上中的另一者处于所述第一多个I/O中的第二I/O中。
14.根据权利要求13所述的MRAM，其中所述第一多个I/O中的所述第一I/O中的所述电阻性存储器单元中的所述第二两者或两者以上中的所述一者是被编程到表示二进制0的状态的二进制0参考单元，且所述第一多个I/O中的所述第二I/O中的所述电阻性存储器单元中的所述第二两者或两者以上中的所述一者是被编程到表示二进制1的状态的二进制1参考单元。
15.根据权利要求14所述的MRAM，其中所述第二多个I/O中的所述第一I/O中的所述电阻性存储器单元中的所述第一两者或两者以上中的所述一者是被编程到表示二进制0的状态的二进制0参考单元，且所述第二多个I/O中的所述第二I/O中的所述电阻性存储器单元中的所述第一两者或两者以上中的所述一者是被编程到表示二进制1的状态的二进制1参考单元。
16.根据权利要求15所述的MRAM，其中所述参考电流源经配置以在所述读取模式切换电路处于所述第一读取模式中且所述第一参考电流流动到所述第二多个I/O中的所述第一I/O中的所述二进制0参考单元同时流动到所述第二多个I/O中的所述第二I/O中的所述二进制1参考单元时，在所述参考节点处产生大致处于表示二机制0的电压与表示二进制1的电压之间的一半的电压。
17.根据权利要求16所述的MRAM，其中所述参考电流源进一步经配置以在所述读取模式切换电路处于所述第二读取模式中且所述第二参考电流流动到所述第一多个I/O中的所述第一I/O中的所述二进制0参考单元同时流动到所述第一多个I/O中的所述第二I/O中的所述二进制1参考单元时，在所述参考节点处产生大致处于表示二机制0的电压与表示二进制1的电压之间的一半的电压。
18.根据权利要求1所述的MRAM，其进一步包含多个行解码器和用于所述多个行解码器的共享电荷双电压行驱动器，所述共享电荷双电压行驱动器包括：
第一切换驱动器晶体管，其将馈给所述多个行解码器的共用字线可切换地耦合到第一电压轨；以及
第二切换驱动器晶体管，其将所述共用字线可切换地耦合到第二电压轨。
19.根据权利要求18所述的MRAM，其进一步包括耦合到所述多个行解码器中的每一者的字线，其中每一字线具有相关联的字线寄生电容，且其中所述共用字线包含共用字线寄生电容。
20.根据权利要求1所述的MRAM，其中所述MRAM被集成在至少一个半导体裸片中。
21.根据权利要求1所述的MRAM，其进一步包括选自由以下各者组成的群组的装置：机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元和计算机，所述MRAM被集成到所述装置中。
22.一种用于磁性随机存取存储器MRAM存储装置的方法，其包括：
将第一MRAM组的一电阻性存储器单元编程为第一组二进制0参考单元，且将所述第一MRAM组的一电阻性存储器单元编程为第一组二进制1参考单元；
将第二MRAM组的一电阻性存储器单元编程为第二组二进制0参考单元，且将所述第二MRAM组的一电阻性存储器单元编程为第二组二进制1参考单元；
基于所述第一组二进制0参考单元和所述第一组二进制1参考单元而产生参考电压；以及
基于所述参考电压而读取所述第二MRAM组的电阻存储器单元。
23.根据权利要求22所述的方法，其进一步包括基于所述第二组二进制0参考单元和所述第二组二进制1参考单元而产生参考电压；以及
基于所述参考电压而读取所述第一MRAM组的电阻存储器单元。
24.根据权利要求22所述的方法，其中产生参考电压包含将所述第一组二进制0参考单元和所述第一组二进制1参考单元同时耦合到参考节点。
25.根据权利要求24所述的方法，其中产生所述参考电压进一步包含产生同时穿过所述第一组二进制0参考单元和所述第一组二进制1参考单元到所述参考节点的参考电流。
26.根据权利要求25所述的方法，其中读取所述第二MRAM组的所述电阻存储器单元包含与产生所述参考电流同时地产生穿过所述电阻存储器单元的读取电流。
27.根据权利要求26所述的方法，其进一步包括基于所述第二组二进制0参考单元和所述第二组二进制1参考单元而产生参考电压，其中所述产生包含将所述第一组二进制0参考单元和所述第一组二进制1参考单元与所述参考节点解耦，且将所述第二组二进制0参考单元和所述第二组二进制1参考单元同时耦合到所述参考节点。
28.一种磁性随机存取存储器MRAM存储装置，其包括：
用于将第一MRAM组的一电阻性存储器单元编程为第一组二进制0参考单元且将所述第一MRAM存储器组的一电阻性存储器单元编程为第一组二进制1参考单元的装置；
用于将第二MRAM组的一电阻性存储器单元编程为第二组二进制0参考单元且将所述第二MRAM存储器组的一电阻性存储器单元编程为第二组二进制1参考单元的装置；
用于基于所述第一组二进制0参考单元和所述第一组二进制1参考单元而产生参考电压的装置；以及
用于基于所述参考电压而读取所述第二MRAM组的电阻存储器单元的装置。
29.根据权利要求28所述的MRAM存储装置，其进一步包括：
用于基于所述第二组二进制0参考单元和所述第二组二进制1参考单元而产生参考电压的装置；以及
用于基于所述参考电压而读取所述第一MRAM组的电阻存储器单元的装置。
30.根据权利要求29所述的MRAM存储装置，其中所述用于产生参考电压的装置包含用于将所述第一组二进制0参考单元和所述第一组二进制1参考单元同时耦合到参考节点的装置。
31.根据权利要求30所述的MRAM存储装置，其中产生所述参考电压进一步包含产生同时穿过所述第一组二进制0参考单元和所述第一组二进制1参考单元到所述参考节点的参考电流。
32.根据权利要求31所述的MRAM存储装置，其中用于读取所述第二MRAM组的所述电阻存储器单元的装置包含用于与产生所述参考电流同时地产生穿过所述电阻存储器单元的读取电流的装置。
33.根据权利要求31所述的MRAM存储装置，其中产生参考电压是基于所述第二组二进制0参考单元和所述第二组二进制1参考单元，其中所述产生包含将所述第一组二进制0参考单元和所述第一组二进制1参考单元与所述参考节点解耦，且将所述第二组二进制0参考单元和所述第二组二进制1参考单元同时耦合到所述参考节点。
34.一种用于磁性随机存取存储器MRAM存储装置的方法，其包括：
将第一MRAM组的一电阻性存储器单元编程为第一组二进制0参考单元且将所述第一MRAM组的一电阻性存储器单元编程为第一组二进制1参考单元的步骤；
将第二MRAM组的一电阻性存储器单元编程为第二组二进制0参考单元且将所述第二MRAM组的一电阻性存储器单元编程为第二组二进制1参考单元的步骤；
基于所述第一组二进制0参考单元和所述第一组二进制1参考单元而产生参考电压的步骤；以及
基于所述参考电压而读取所述第二MRAM组的电阻存储器单元的步骤。
35.根据权利要求34所述的方法，其进一步包括：
基于所述第二组二进制0参考单元和所述第二组二进制1参考单元而产生参考电压的步骤；以及
基于所述参考电压而读取所述第一MRAM组的电阻存储器单元的步骤。
36.根据权利要求34所述的方法，其中产生参考电压的步骤包含将所述第一组二进制0参考单元和所述第一组二进制1参考单元同时耦合到参考节点的步骤。
37.根据权利要求36所述的方法，其中产生所述参考电压的步骤进一步包含产生同时穿过所述第一组二进制0参考单元和所述第一组二进制1参考单元到所述参考节点的参考电流的步骤。
38.根据权利要求37所述的方法，其中读取所述第二MRAM组的所述电阻存储器单元的步骤包含与产生所述参考电流同时地产生穿过所述电阻存储器单元的读取电流的步骤。
39.根据权利要求38所述的方法，其进一步包括基于所述第二组二进制0参考单元和所述第二组二进制1参考单元而产生参考电压的步骤，其中所述产生步骤包含将所述第一组二进制0参考单元和所述第一组二进制1参考单元与所述参考节点解耦的步骤，以及将所述第二组二进制0参考单元和所述第二组二进制1参考单元同时耦合到所述参考节点的步骤。
40.一种具有计算机可读媒体的计算机产品，所述计算机可读媒体包括在由处理器读取和执行时致使所述处理器进行以下操作的指令：
将第一磁性随机存取存储器MRAM组的一电阻性存储器单元编程为第一组二进制0参考单元，且将所述第一MRAM组的一电阻性存储器单元编程为第一组二进制1参考单元；
将第二MRAM组的一电阻性存储器单元编程为第二组二进制0参考单元，且将所述第二MRAM组的一电阻性存储器单元编程为第二组二进制1参考单元；
控制基于所述第一组二进制0参考单元和所述第一组二进制1参考单元而产生参考电压；以及
控制基于所述参考电压而读取所述第二MRAM组的电阻存储器单元。
41.根据权利要求40所述的计算机产品，其中所述计算机可读媒体进一步包括在由处理器读取和执行时致使所述处理器进行以下操作的指令：
控制基于所述第二组二进制0参考单元和所述第二组二进制1参考单元而产生参考电压；以及
控制基于所述参考电压而读取所述第一MRAM组的电阻存储器单元。
42.根据权利要求40所述的计算机产品，其中所述在由处理器读取和执行时致使所述处理器控制基于所述第一组二进制0参考单元和所述第一组二进制1参考单元而产生参考电压的指令包含在由处理器读取和执行时致使所述处理器控制将所述第一组二进制0参考单元和所述第一组二进制1参考单元同时耦合到参考节点的指令。
43.根据权利要求42所述的计算机产品，其中所述在由处理器读取和执行时致使所述处理器控制基于所述第一组二进制0参考单元和所述第一组二进制1参考单元而产生参考电压的指令包含在由处理器读取和执行时致使所述处理器控制产生同时穿过所述第一组二进制0参考单元和所述第一组二进制1参考单元到所述参考节点的参考电流的指令。
44.根据权利要求43所述的计算机产品，其中所述在由处理器读取和执行时致使所述处理器控制基于所述参考电压而读取所述第一MRAM组的电阻存储器单元的指令进一步致使处理器控制与产生所述参考电流同时地产生穿过所述电阻存储器单元的读取电流。
45.根据权利要求44所述的计算机产品，其中所述计算机可读媒体进一步包括在由处理器读取和执行时致使所述处理器控制基于所述第二组二进制0参考单元和所述第二组二进制1参考单元而产生参考电压的指令，其中所述产生控制包含控制将所述第一组二进制0参考单元和所述第一组二进制1参考单元与所述参考节点解耦，以及控制将所述第二组二进制0参考单元和所述第二组二进制1参考单元同时耦合到所述参考节点。
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