JP5672514B2

JP5672514B2 - 抵抗性記憶素子を含むマルチポート不揮発性メモリ

Info

Publication number: JP5672514B2
Application number: JP2013501415A
Authority: JP
Inventors: ハリ・エム・ラオ; ジュン・ピル・キム
Original assignee: クアルコム，インコーポレイテッド
Priority date: 2010-03-22
Filing date: 2011-03-22
Publication date: 2015-02-18
Anticipated expiration: 2031-03-22
Also published as: JP2013528887A; KR20130009815A; US20130163319A1; US8400822B2; CN105185406A; US9135974B2; JP2015057752A; TW201203251A; KR101531242B1; JP5863209B2; KR20140012213A; KR101492109B1; CN105185406B; CN102812517A; WO2011119647A1; EP2550658A1; US20110228594A1; CN102812517B

Description

本開示は全般に、マルチポートメモリに関する。

技術の進歩により、より小型で強力なコンピューティングデバイスが生まれてきた。たとえば、現在、小型で軽量な、ユーザが容易に持ち運べるワイヤレス電話、携帯情報端末(PDA)、およびページングデバイスなどのワイヤレスコンピューティングデバイスを含む様々なポータブルパーソナルコンピューティングデバイスが存在する。より具体的には、セルラー電話やインターネットプロトコル(IP)電話などのワイヤレス電話は、音声およびデータパケットをワイヤレスネットワークを介して通信することができる。さらに、多くのそのようなワイヤレス電話には、他の種類のデバイスが組み込まれている。たとえば、ワイヤレス電話は、デジタルスチルカメラ、デジタルビデオカメラ、デジタルレコーダー、およびオーディオファイルプレーヤも含み得る。また、そのようなワイヤレス電話は、インターネットにアクセスするのに用いられ得るウェブブラウザアプリケーションのようなソフトウェアアプリケーションを含む、実行可能命令を処理することができる。したがって、これらのワイヤレス電話は、高いコンピューティング能力を含み得る。

プロセッサのコンピューティング能力は、ランダムアクセスメモリ(RAM)セルにおいて複数のポートを用いることで、向上させることができる。複数のポートにより、メモリへの複数の読取りおよび書込みのアクセス機構が提供されることで、複数のエージェントが同時に読取りおよび書込みを行えるようになる。たとえば、中央処理装置(CPU)システムでは、複数のエージェントが、同じプロセッサクロックサイクルにおいて、レジスタファイルのビットにアクセスしようとすることがある。複数のポートにより、第1のエージェントは、読取り動作を行えるようになる前に、第2のエージェントが読取り動作を完了するのを待つ必要がなくなる。両方のエージェントが異なるポートを介してメモリにアクセスできるようにすることで、マルチポートRAMが、より高速なアクセス時間を実現し、メモリのレイテンシを低減できるようになる。

RAMデバイスの各メモリセルに複数のポートを追加すると、デバイスが大きくなりより複雑になる。さらなるポートを加えることによるサイズの増大は、記憶デバイスの種類により決まり得る。たとえば、さらなる書込みポートを、シングルポートのスタティックランダムアクセスメモリ(SRAM)セルに加えて、デュアルポートSRAMセルを形成するには、通常は追加の回路を必要とする。大きなメモリセルを動作させると、さらに電力が消費され、さらなる熱が発生する。さらなる電力消費は、多くの電子デバイスにおいて不利である。

ある特定の実施形態では、標準的なマルチポートSRAMデバイスよりもサイズが小さい、マルチポート磁気抵抗ランダムアクセスメモリ(MRAM)デバイスが開示される。小型のマルチポートセルであるという利点に加えて、マルチポートMRAMデバイスは、インスタントオンのアーキテクチャを使用できるようにする、不揮発性メモリを含む。

ある特定の実施形態では、抵抗性メモリセルおよび抵抗性メモリセルに結合される複数のポートを含む、マルチポート不揮発性記憶デバイスが開示される。

別の特定の実施形態では、第2のメモリセルに関する第2のメモリ動作を実行している間に、第1のメモリセルに関する第1のメモリ動作を実行するステップを含む、方法が開示される。第1のメモリ動作は第1のポートを介し、第2のメモリ動作は第2のポートを介する。第1のメモリセルは第1の抵抗性メモリ構造を含み、第2のメモリセルは第2の抵抗性メモリ構造を含む。第1のメモリセルおよび第2のメモリセルは、第1のポートおよび第2のポートを介して各々アクセス可能である。

別の特定の実施形態では、複数のメモリセルを含むメモリアレイを含む、マルチポート不揮発性メモリが開示される。マルチポート不揮発性メモリは、メモリアレイに結合される複数のポートも含む。複数のメモリセルの少なくとも1つは、抵抗性記憶素子を含む。複数のポートの各々は、メモリセルのいずれにもアクセスするように動作可能である。複数のポートの少なくとも2つは、メモリ動作を同時に行うために用いられ得る。

別の特定の実施形態では、マルチポート不揮発性メモリは、複数のメモリセルを含むメモリアレイを含む。マルチポート不揮発性メモリは、メモリアレイに結合される複数のポートも含む。複数のポートの各々は、メモリセルのいずれにもアクセスするように動作可能である。複数のポートの少なくとも2つは、メモリ動作を同時に行うために用いられ得る。ポートの少なくとも1つは、書込みポートである。

開示される実施形態の少なくとも1つにより提供される1つの具体的な利点は、インスタントオンのアーキテクチャを使用できるようにする、小型のマルチポートセルである。本開示の他の態様、利点、および特徴は、以下のセクション、すなわち、図面の簡単な説明、発明を実施するための形態、および特許請求の範囲を含む、本出願全体の検討後に明らかになろう。

複数のポートによりアクセス可能な抵抗性記憶素子を含むメモリセルを備える記憶デバイスを含む、システムのある特定の例示的な実施形態のブロック図である。複数のポートによりアクセス可能な抵抗性記憶素子を含むメモリセルを備えるシステムの、ある例示的な実施形態の図である。複数のポートによりアクセス可能な抵抗性記憶素子を含むメモリセルを動作させる方法の、ある特定の例示的な実施形態の流れ図である。複数のポートによりアクセス可能な抵抗性記憶素子を備えるメモリセルを含む、ワイヤレス通信デバイスのある特定の実施形態のブロック図である。複数のポートによりアクセス可能な抵抗性記憶素子を備えるメモリセルを含むデバイスとともに用いる、製造プロセスを示すデータ流れ図である。

図1は、複数のポートによりアクセス可能な抵抗性記憶素子を含むメモリセルを備える記憶デバイスを含む、システムの第1の実施形態の図であり、全体的に100と表される。システム100は、第1のポート116および第2のポート118を介して複数のメモリセル104に結合される、記憶デバイス101およびポートデータセレクタ130を含む。ある特定の実施形態では、記憶デバイス101はメモリアレイであってよい。複数のメモリセル104は、第1のメモリセル106および第2のメモリセル112を含む。第1のメモリセル106は第1の抵抗性記憶素子110を含み、第2のメモリセル112は第2の抵抗性記憶素子114を含む。

ある特定の実施形態では、ポートデータセレクタ130は、第1のポート116および第2のポート118を介して、記憶デバイス101のメモリセル106、112に対してメモリ動作を実行するように構成される。たとえば、ポートデータセレクタ130は、第1のポート116を介して、第1のメモリセル106に対して第1のメモリ動作119を実行するように、構成され得る。別の例として、ポートデータセレクタ130は、第2のポート118を介して、第2のメモリセル112に対して第2のメモリ動作120を実行するように、構成され得る。ある特定の実施形態では、複数のポート116、118の少なくとも1つは読取りポートである。複数のポート116、118の少なくとも1つは、書込みポートであってよい。

ある特定の実施形態では、複数のメモリセル104は、第1のポート116および第2のポート118を介して実行される動作に応答する。たとえば、複数のメモリセル104は、データ書込み動作およびデータ読取り動作を実行することができる。各ポート116、118は、動作を実行するために同時に用いられ得る。ある特定の実施形態では、複数のポート116、118の少なくとも2つは、メモリ動作を同時に実行するように用いられることが可能である。たとえば、第1のメモリセル106は、第2のメモリセル112が第2のポート118を介して第2のメモリ動作120を実行している間に、第1のポート116を介して第1のメモリ動作119を実行することができる。ある特定の実施形態では、複数のメモリセル104の少なくとも1つのセル106、112は、第1のポート116および第2のポート118を介して同時にアクセスされるように構成される。あるいは、各メモリセル106、112は、一度に1つのポート116、118のみへのアクセスを可能にするように構成されてもよい。ポート制御アクセスが、制御信号を介して決定され得る。たとえば、第1の制御信号160に応答して、第1のメモリセル106は、第1のポート116を介した第1の抵抗性記憶素子110へのアクセスを可能にすることができ、第2のポート118を介した第1の抵抗性記憶素子110へのアクセスを不可能にすることができる。別の例として、第2のメモリセル112は、第2の制御信号161に応答して、第2のポート118を介した第2の抵抗性記憶素子114へのアクセスを可能にすることができ、第1のポート116を介した第2の抵抗性記憶素子114へのアクセスを不可能にすることができる。

ある特定の実施形態では、複数のメモリセル104は同時に使用されて、異なる動作を実行することができる。たとえば、第1のメモリセル106は、第2のメモリセル112がデータ読取り動作を実行している間に、データ書込み動作を実行することができる。複数のメモリセル104は、同じ種類の動作を実行するために用いられてもよい。たとえば、第1のメモリセル106、第2のメモリセル112がデータ読取り動作を実行している間に、データ読取り動作を実行することができる。別の例として、第1のメモリセル106と第2のメモリセル112の両方が、データ書込み動作を実行してもよい。同じメモリでの複数の動作の実行は、阻止され得る。たとえば、第1のメモリセル106における第2のデータ書込み動作は、第1のメモリセル106における第1のデータ書込み動作の間、阻止され得る。

データ書込み動作の一部として、複数のメモリセル104は、ポートデータセレクタ130から受け取られたデータを記憶するように構成され得る。たとえば、第1のメモリセル106は、第1の抵抗性記憶素子110の第1の抵抗値を設定することによって、論理値「0」または論理値「1」に対応するように第1のデータを記憶することができ、第2のメモリセル112は、第2の抵抗性記憶素子114の第2の抵抗値を設定することによって、第2のデータを記憶することができる。

ある特定の実施形態では、第1のメモリセル106は、データ読取り動作に応答して、出力データ122を生成する。出力データ122は、複数のメモリセル104の特定の抵抗性素子110、114に対応してもよい。たとえば、出力データ122は、第1の抵抗性記憶素子110の第1の抵抗値に基づいてもよい。別の例として、出力データ122は、第2の抵抗性記憶素子114の第2の抵抗値に基づいてもよい。

ある特定の実施形態では、記憶デバイス101は、スピントルク注入を用いてデータを書き込むように構成される、磁気抵抗ランダムアクセスメモリ(STT-MRAM)である。記憶デバイス101は単一のレジスタファイルであってよく、第1のメモリセル106および第2のメモリセル112は、単一のレジスタファイルの中のビットに各々対応し得る。たとえば、第1のメモリセル108は、第1の状態情報を記憶するように構成されてよく、第2のメモリセル112は、第2の状態情報を記憶するように構成されてよい。

動作中、複数のメモリセル104は、読取り動作および書込み動作に応答する。たとえば、第1のメモリセル106は、第1の抵抗性記憶素子110に記憶されるべき第1のデータを、ポートデータセレクタ130から受け取ることができる。第1のデータを受け取ったことに応答して、第1のメモリセル106は、第1の抵抗性記憶素子110の第1の抵抗値を設定することによって、第1のデータを記憶することができる。第1のメモリセル106のデータ読取り動作の間、第1のメモリセル106は、第1の抵抗性記憶素子110の第1の抵抗値に基づいて、出力データ122を生成することができる。

ある特定の実施形態では、第2のメモリセル112は、第2のメモリセル112に記憶されるべき第2のデータを、ポートデータセレクタ130から受け取ることができる。第2のデータを受け取ったことに応答して、第2のメモリセル112は、第2の抵抗性記憶素子114の第2の抵抗値として、第2のデータを記憶することができる。第2のメモリセル112のデータ読取り動作の間、第2のメモリセル112は、第2の抵抗性記憶素子114の第2の抵抗値に基づいて、出力データ122を生成することができる。

ある特定の実施形態では、記憶デバイス101は、プロセッサのためのRAMとして利用される。記憶デバイス101の抵抗性記憶素子110、114に状態情報を記憶することで、プロセッサがインスタントオンのアーキテクチャを実装できるようになる。インスタントオンのアーキテクチャでは、プロセッサは、RAMに状態情報をロードする必要なく、RAMの中の状態情報に直ちにアクセスできる。第1のメモリセル106および第2のメモリセル112のような不揮発性メモリは、記憶デバイス101の電源を、記憶された状態情報を失うことなく切れるようにする。インスタントオンのアーキテクチャで記憶デバイス101の電源を入れることで、プロセッサは、不揮発性メモリとして機能する外部デバイスから状態情報をロードする必要なく、記憶された状態情報にアクセスできるので、プロセッサおよび記憶デバイス101を利用するシステムの起動時間が短くなる。

図2を参照すると、複数のポートによりアクセス可能な抵抗性記憶素子を含むセルを備えるシステムの、ある特定の実施形態の図であり、全体的に200と表される。システム200は、デコーダ202およびポートデータセレクタ230に結合された、メモリセル206を含む。メモリセル206は、図1の複数のメモリセル104の1つ(たとえば、第1のメモリセル106または第2のメモリセル112)であってよく、ポートデータセレクタ230は、図1のポートデータセレクタ130であってよい。

メモリセル206は、抵抗性記憶素子210を含む。たとえば、メモリセル206は、MRAMまたはSTT-MRAMのような、抵抗性メモリであってよい。メモリセル206の抵抗性記憶素子210は、複数のポートによりアクセス可能であり得る。複数のポートにより、複数のエージェントが、同じ抵抗性記憶素子(たとえば、抵抗性記憶素子210)にアクセスできるようになる。たとえば、データ値は、第1のポート211を介して抵抗性記憶素子210に記憶されてよく、第2のポート213を介して抵抗性記憶素子210に記憶されてよい。

ある特定の実施形態では、デコーダ202は、第1のワード線242および第2のワード線244のようなワード線を介して、制御信号(たとえば、図1の第1の制御信号160または第2の制御信号161)を提供し、メモリセル206からのデータの読取りおよび書込みを可能にするように構成される。デコーダ202は、メモリセル206の特定のポートに宛てられた入力アドレスを受け取るように構成され得る。たとえば、入力アドレスは、メモリセル206の第2のポート213に宛てられた、wp2_アドレス信号240であってよい。別の例として、入力アドレスは、メモリセル206の第1のポート211に宛てられた、wp1_アドレス信号241であってよい。

ある特定の実施形態では、デコーダ202は、入力アドレスに対応するポートに基づいて入力アドレスを処理するように構成される、回路を含む。たとえば、第2のポート213に対応するwp2_アドレス信号240は、デコーダ202により受け取られ得る。wp2_アドレス信号240は、P2デコーダ258に結合された、P2アドレスフロップ252において受け取られ得る。ある特定の実施形態では、P2デコーダ258は、P2アドレスフロップ252から入力として2つのハイの信号を受け取ったことに応答して、ハイの信号を出力するように構成される、ANDゲートである。P2デコーダ258は、ワード線(たとえば第2のワード線244)でハイの信号を出力するように構成され得る。

別の例として、デコーダ202は、第1のポート211に対応するwp1_アドレス信号241を受け取ることができる。wp1_アドレス信号241は、P1デコーダ260に結合された、P1アドレスフロップ256において受け取られ得る。ある特定の実施形態では、P1デコーダ260は、P1アドレスフロップ256から入力として2つのハイの信号を受け取ったことに応答して、ハイの信号を出力するように構成される、ANDゲートである。P1デコーダ260は、ワード線(たとえば第1のワード線242)で信号を出力するように構成され得る。

ある特定の実施形態では、ポートデータセレクタ230は、読取り/書込み(r/w)制御信号236を受け取るように構成される。r/w制御信号236は、メモリセル206が特定のポートに対して読取り動作を実行すべきか書込み動作を実行すべきかを、示すことができる。たとえば、r/w制御信号236は、読取り動作がメモリセル206の第1のポート211で実行されるべきであると、示すことができる。別の例として、r/w制御信号236は、書込み動作がメモリセル206の第2のポート213で実行されるべきであると、示すことができる。ポートデータセレクタ230は、書込み動作の間に、メモリセル206のポートを介してデータを書き込むための、入力データを受け取るように構成され得る。ある特定の実施形態では、入力データは、記憶されるべき値も示す。たとえば、入力データは、論理値1を表すデータ値を書き込むために第1のポート211が用いられるということを示す、wData_P1信号238であってよい。別の例として、入力データは、論理値0を表すデータ値を書き込むために第2のポート213が用いられるということを示す、wData_P2信号239であってよい。

ある特定の実施形態では、ポートデータセレクタ230は、読取り/書込み制御信号236を処理して、書込み動作の間に、入力データ(たとえば、wData_P1信号238およびwData_P2信号239)を処理するように構成される、回路を含む。ポートデータセレクタ230の回路は、ビット線(BL)マルチプレクサ290、センス線(SL)マルチプレクサ291、BL書込み電圧マルチプレクサ293、およびSL書込み電圧マルチプレクサ294を含み得る。図2は、説明を簡単にするために、メモリセル206の第1のポート211を処理するための回路を示すが、ポートデータセレクタ230は、メモリセル206の各ポートに対して、対応するBLマルチプレクサ、SLマルチプレクサ、BL書込み電圧マルチプレクサ、およびSL書込み電圧マルチプレクサを含む。

BLマルチプレクサ290とSLマルチプレクサ291の両方が、読取り/書込み制御信号236を受け取るように構成され得る。読取り/書込み制御信号236は、BLマルチプレクサ290およびSLマルチプレクサ291が、読取り動作に用いられるか書込み動作に用いられるかを、決定することができる。BLマルチプレクサ290の出力は、第1のポート211に対応するビット線(たとえば、第1のビット線270)に接続され、SLマルチプレクサ291の出力は、第1のポート211に対応するセンス線(たとえば、第1のセンス線276)に接続される。

読取り動作を示す読取り/書込み制御信号236を受け取ったことに応答して、BLマルチプレクサ290は、第1のビット線270に0.2Vの電圧を出力するように構成されてよく、SLマルチプレクサ291は、第1のセンス線276に0Vの電圧を出力するように構成されてよい(たとえば、第1のセンス線276は、グラウンドに結合され得る)。書込み動作を示す読取り/書込み制御信号236に応答して、BLマルチプレクサ290は、BL書込み電圧マルチプレクサ293に基づいて、第1のビット線270に電圧を出力するように構成され得る。ある特定の実施形態では、BL書込み電圧マルチプレクサ293の出力は、ポートデータセレクタ230の入力データに基づく。たとえば、wData_P1信号238は、論理値「1」のデータ値が、第1のポート211を介してメモリセル206に記憶されるべきであることを、示すことができる。この場合、BL書込み電圧マルチプレクサ293は、BLマルチプレクサ290に1.2Vを出力するように構成されてよく、SL書込み電圧マルチプレクサ294は、SLマルチプレクサ291に0Vを出力するように構成されてよい。ある特定の実施形態では、第1のビット線270に1.2Vを出力し、第1のセンス線276に0Vを出力することで、メモリセル206の抵抗性素子210に、論理値「1」を表すものが記憶されるようになる。

あるいは、wData_P1信号238は、論理値「0」のデータ値が、第1のポート211を介してメモリセル206に記憶されるべきであることを、示すことができる。この場合、BL書込み電圧マルチプレクサ293は、BLマルチプレクサ290に0Vを出力するように構成されてよく、SL書込み電圧マルチプレクサ294は、SLマルチプレクサ291に1.2Vを出力するように構成されてよい。ある特定の実施形態では、第1のビット線270に0Vを出力し、第1のセンス線276に1.2Vを出力することで、メモリセル206の抵抗性素子210に、論理値「0」を表すものが記憶されるようになる。

ある特定の実施形態では、メモリセル206は、第1のデータの表現を記憶するように構成される、抵抗性素子210を含み得る。メモリセル206は、第1のデータの表現を、抵抗性素子210から読み取れるようにするように構成され得る。

ある特定の実施形態では、メモリセル206は、抵抗性素子210に記憶されたデータを記憶して読み取るための回路を含む。メモリセル206は、抵抗性素子210へのアクセスを制御する、アクセストランジスタを含み得る。たとえば、アクセストランジスタは、バイポーラトランジスタまたは電界効果トランジスタであってよく、n型またはp型として構成され得る。抵抗性素子210は、第1のポート211または第2のポート213を介してアクセス可能であってよい。第1のポート211を介した抵抗性素子210へのアクセスは、アクセストランジスタ298の第1のセットにより制御される。アクセストランジスタ298の第1のセットは、BL_P1アクセストランジスタ280およびSL_P1アクセストランジスタ282を含む。第2のポート213を通じた抵抗性素子210のアクセスは、アクセストランジスタ299の第2のセットにより制御される。アクセストランジスタ299の第2のセットは、BL_P2アクセストランジスタ281およびSL_P2アクセストランジスタ283を含む。

メモリセル206のアクセストランジスタ280〜283は、デコーダ202からのワード線(たとえば、第1のワード線242および第2のワード線244)、ビット線(たとえば、第1のビット線270および第2のビット線272)、およびセンス線(たとえば、第2のセンス線274および第1のセンス線276)に接続される。たとえば、BL_P1アクセストランジスタ280は、第1のワード線242および第1のビット線270から、信号を受け取ることができる。ある特定の実施形態では、BL_P1アクセストランジスタ280は、ソース、ゲート、およびドレインを含む、n型JFETであってよい。この場合、BL_P1アクセストランジスタ280は、ゲートにおいて第1のワード線242からの信号を受け取り、ソースにおいて第1のビット線270からの信号を受け取ることができる。BL_P1_T0アクセストランジスタ280のドレインは、抵抗性素子210に結合され得る。

ある特定の実施形態では、SL_P1アクセストランジスタ282のソースは、抵抗性素子210に接続され、ゲートは第1のワード線242に接続され、ドレインは第1のセンス線276に接続される。BL_P2アクセストランジスタ281のソースは、第2のビット線272に接続され、ゲートは第2のワード線244に接続され、ドレインは抵抗性素子210に接続される。SL_P2アクセストランジスタ283のソースは、抵抗性素子210に接続され、ゲートは第2のワード線244に接続され、ドレインは第2のセンス線274に接続される。

ある特定の実施形態では、アクセストランジスタ280〜283は、メモリセル206の抵抗性素子210へのアクセスを制御する。たとえば、第1のポート211を介した抵抗性素子210へのアクセスは、BL_P1アクセストランジスタ280とSL_P1アクセストランジスタ282の両方をオンにすることにより、可能になる。BL_P1アクセストランジスタ280は、第1のワード線242を介してデコーダ202から信号を受け取ることによってオンにされるように構成される。SL_P1アクセストランジスタ282は、第1のワード線242を介して信号を受け取ることによってオンにされるように構成される。BL_P1アクセストランジスタ280およびSL_P1アクセストランジスタ282をオンにすることで、電流が、抵抗性素子210を通って、メモリセル206の第1のポート211を介し、第1のビット線270から第1のセンス線276に流れることができるようになり得る。

別の例として、第2のポート213を介した抵抗性素子210へのアクセスは、BL_P2アクセストランジスタ281とSL_P2アクセストランジスタ283をオンにすることにより、可能になる。BL_P2アクセストランジスタ281は、第2のワード線244を介してデコーダ202から信号を受け取ることによってオンにされるように構成される。SL_P2アクセストランジスタ283は、第2のワード線244を介して信号を受け取ることによってオンにされるように構成される。BL_P2アクセストランジスタ281およびSL_P2アクセストランジスタ283をオンにすることで、電流が、抵抗性素子210を通って、メモリセル206の第2のポート213を介し、第2のビット線272から第2のセンス線274に流れることができるようになり得る。

書込み動作の間、デコーダ202は、入力アドレスを受け取ったことに応答して、出力信号を生成することができる。出力信号は、入力アドレスにより示される特定のポートに基づいて、特定のワード線に向けられ得る。たとえば、デコーダ202は、第1のポート211を示すP1アドレスフロップ256において、wp1_アドレス信号241を受け取ることができる。

ある特定の実施形態では、P1アドレスフロップ256の出力が、P1デコーダ260において出力を生成する。P1アドレスフロップ256の出力からハイの信号を受け取ったことに応答して、P1デコーダ260は、第1のワード線242上にハイの信号を生成することができる。第1のワード線242上のハイの信号は、BL_P1アクセストランジスタ280およびSL_P1アクセストランジスタ282により受け取られ得る。

ある特定の実施形態では、ポートデータセレクタ230により受け取られる読取り/書込み制御信号236は、書込み動作がメモリセル206により実行されるべきであることを示す。ポートデータセレクタ230は、書込み動作の間に書き込まれるべき入力データを受け取ることができる。書込み動作を示す読取り/書込み制御信号236に応答して、BLマルチプレクサ290は、BL書込み電圧マルチプレクサ293に基づいて、第1のビット線270に電圧を出力するように構成され得る。ある特定の実施形態では、BL書込み電圧マルチプレクサ293の出力は、ポートデータセレクタ230の入力データに基づく。たとえば、wData_P1信号238は、論理値「1」のデータ値が、第1のポート211を介してメモリセル206に記憶されるべきであることを、示すことができる。この場合、BL書込み電圧マルチプレクサ293は、BLマルチプレクサ290に1.2Vを出力することができ、SL書込み電圧マルチプレクサ294は、SLマルチプレクサ291に0Vを出力することができる。

ある特定の実施形態では、第1のビット線270に1.2Vを出力し、第1のセンス線276に0Vを出力することで、メモリセル206の抵抗性素子210に、論理値「1」を表すものが記憶されるようになる。あるいは、wData_P1信号238は、0Vを表すものが、第1のポート211を介してメモリセル206に記憶されるべきであることを、示すことができる。この場合、BL書込み電圧マルチプレクサ293は、BLマルチプレクサ290に0Vを出力するように構成されてよく、SL書込み電圧マルチプレクサ294は、SLマルチプレクサ291に1.2Vを出力するように構成されてよい。第1のビット線270に0Vを出力し、第1のセンス線276に1.2Vを出力することで、メモリセル206の抵抗性素子210に、論理値「0」を表すものが記憶されるようになる。

ある特定の実施形態では、抵抗性素子210の抵抗値は、メモリセル206により記憶されるべき、データの表現を示す。たとえば、抵抗性素子210は、特定の帯磁方向に揃えられた層を含む、磁気トンネル接合(MTJ)であってよい。電流がその層を通ると、1つまたは複数の層の磁気モーメントの方向を変えることができ、MTJの抵抗は上がり、または下がる。

ある特定の実施形態では、第1のポート211での書込み動作の間、第1のビット線270は第1の電圧を有し、第1のセンス線276は第2の電圧を有する。第1の電圧が第2の電圧よりも大きいかどうかは、抵抗性素子210へ書き込まれるべき抵抗値に基づき得る。たとえば、ポートデータセレクタ230は、1.2Vの電圧を第1のビット線270に与え、0Vの電圧を第1のセンス線276に与えることができる。この場合、電流は、抵抗性素子210を通って、第1のビット線270から第1のセンス線276に流れ、MTJの層の少なくとも2つの磁気モーメントを、平行の方向に揃える。あるいは、第1のビット線270の電圧が0Vで、第1のセンス線276の電圧が1.2Vである場合、電流は、抵抗性素子210を通って、第1のセンス線276から第1のビット線270に流れることができ、抵抗性素子210の層の少なくとも2つの磁気モーメントを、反平行の方向に揃える。MTJの層の磁気モーメントが平行の方向にある場合、MTJの抵抗値は、磁気モーメントが反平行の方向にある場合よりも小さい。MTJ(たとえば第1の抵抗性素子210)の抵抗値が小さいことは、第1のデータの表現に対応し、抵抗値が大きいことは、第2のデータの表現に対応し得る。

読取り動作の間、デコーダ202は、入力アドレスを受け取ったことに応答して、出力信号を生成することができる。出力信号は、入力アドレスにより示される特定のポートに基づいて、特定のワード線に向けられ得る。たとえば、デコーダ202は、P1アドレスフロップ256において、wp1_アドレス信号241を受け取ることができる。P1アドレスフロップ256の出力が、P1デコーダ260において出力を生成することができる。P1アドレスフロップ256の出力からハイの信号を受け取ったことに応答して、P1でコーダ260は、第1のワード線242上にハイの信号を生成することができる。第1のワード線242上のハイの信号は、BL_P1アクセストランジスタ280およびSL_P1アクセストランジスタ282により受け取られ得る。

ある特定の実施形態では、ポートデータセレクタ230により受け取られる読取り/書込み制御信号236は、読取り動作がメモリセル206により実行されるべきであることを示す。読取り動作を示す読取り/書込み制御信号236に応答して、BLマルチプレクサ290は、第1のビット線270に0.2Vの電圧を出力するように構成されてよく、SLマルチプレクサ291は、第1のセンス線276に0Vの電圧を出力するように構成されてよい。ある特定の実施形態では、第1のビット線270は、BL_P1アクセストランジスタ280に0.2Vを与え、第1のセンス線276は、SL_P1アクセストランジスタ282に0Vを与える。この場合、読取り電流は、抵抗性素子210を通って、第1のビット線270から第1のセンス線276に流れる。

ある特定の実施形態では、第1のセンス線276に接続されたセンサ回路が、第1のセンス線276上の電流と参照電流とを比較して、抵抗性素子210の抵抗値を求める。たとえば、大きな電流は抵抗値が小さいことを示し、小さな電流は抵抗値が大きいことを示し得る。この場合、抵抗性素子210の抵抗値は、抵抗性素子210の記憶素子の論理値を示すものとして機能し得る。MTJ(たとえば抵抗性素子210)の層の磁気モーメントが平行の方向にある場合、検出される抵抗は、磁気モーメントが反平行の方向にある場合よりも小さい。たとえば、大きな抵抗値は論理値が0であることを表し、小さな抵抗値は論理値が1であることを表し得る。

ある特定の実施形態では、メモリセル206は、プロセッサのためのRAMとして利用される。状態情報(たとえば、wData_P1信号238およびwData_P2信号239)を、メモリセル206の抵抗性記憶素子210に抵抗値として記憶することで、プロセッサは、インスタントオンのアーキテクチャを実装できるようになる。インスタントオンのアーキテクチャでは、プロセッサは、RAMに状態情報をロードする必要なく、RAMの中の状態情報に直ちにアクセスできる。抵抗性記憶素子により、状態情報を表す抵抗値を失うことなく、メモリセル206の電源を切れるようになる。メモリセル206の電源を入れることで、プロセッサは、不揮発性メモリとして機能する外部デバイスから状態情報をRAMにロードする必要なく、記憶された状態情報にアクセスできるので、メモリセル206を利用するシステムの起動時間が短くなる。

図3は、複数のポートによりアクセス可能な抵抗性記憶素子を含むメモリセルを動作させる方法300の、第1の実施形態の流れ図である。ある特定の実施形態では、方法300は、図1および2、またはこれらの任意の組合せのシステムのいずれによっても実行される。方法300は、302において、第2のメモリセルに関する第2のメモリ動作を実行している間に、第1のメモリセルに関する第1のメモリ動作を実行するステップを含む。たとえば、図1のメモリセル106は、第2のメモリセル112に関する第2のメモリ動作120を実行している間に、第1のメモリセル106に関する第1のメモリ動作119を実行することができる。方法300において、第1のメモリ動作は第1のポートを介し、第2のメモリ動作は第2のポートを介する。たとえば、図1の第1の動作119は第1のポート116を介してよく、第2のメモリ動作120は第2のポート118を介してよい。

第1のメモリセルは第1の抵抗性メモリ構造を含み、第2のメモリセルは第2の抵抗性メモリ構造を含む。たとえば、図1の第1のメモリセル106は第1の抵抗性記憶素子110を含み、第2のメモリセル112は第2の抵抗性記憶素子114を含む。第1のメモリセルおよび第2のメモリセルは、第1のポートおよび第2のポートを介して各々アクセス可能である。

方法300は、304において、第1の制御信号に応答して、第1のポートを介した第1の抵抗性メモリ構造へのアクセスを可能にして、第2のポートを介した第1の抵抗性メモリ構造へのアクセスを不可能にするステップを、任意選択で含む。たとえば、図1の第1のメモリセル106は、第1の制御信号160に応答して、第1のポート116を介した第1の抵抗性記憶素子110へのアクセスを可能にすることができ、第2のポート118を介した第1の抵抗性記憶素子110へのアクセスを不可能にすることができる。方法300はまた、306において、第2の制御信号に応答して、第2のポートを介した第2の抵抗性メモリ構造へのアクセスを可能にして、第1のポートを介した抵抗性メモリ構造へのアクセスを不可能にするステップを、含み得る。たとえば、図1の第2のメモリセル112は、第2の制御信号161に応答して、第2のポート118を介した第2の抵抗性記憶素子114へのアクセスを可能にすることができ、第1のポート116を介した第2の抵抗性記憶素子114へのアクセスを不可能にすることができる。

図4は、複数のポート464によりアクセス可能な抵抗性記憶素子を備えるメモリセルを有する、ワイヤレス通信デバイス400のある実施形態のブロック図である。ワイヤレス通信デバイス400は、メモリ432に結合された、デジタルシグナルプロセッサ(DSP)のようなプロセッサ410を含む、携帯式のワイヤレス電子デバイスとして、実装され得る。たとえば、メモリ432は、コンピュータ(たとえばプロセッサ410)により実行可能な命令(たとえばソフトウェア433)を記憶する、コンピュータ可読有形媒体を含んでもよく、その命令は、図3の方法300を実行するようにコンピュータにより実行可能な命令を含む。ある説明のための例では、複数のポート464によりアクセス可能な抵抗性記憶素子を有するメモリセルは、図1〜2のコンポーネントの1つまたは複数を含み、図3の方法に従って動作し、またはこれらのことの任意の組合せが成り立つ。複数のポート464によりアクセス可能な抵抗性記憶素子を有するメモリセルは、プロセッサ410に存在してもよく、または別個のデバイスであってもよい。

一実施形態では、ディスプレイコントローラ426が、プロセッサ410およびディスプレイデバイス428に結合される。コーダ/デコーダ(コーデック)434も、プロセッサ410に結合され得る。スピーカー436およびマイクロフォン438がコーデック434に結合され得る。ワイヤレスコントローラ440が、プロセッサ410およびワイヤレスアンテナ442に結合され得る。複数のポート464によりアクセス可能な抵抗性記憶素子を有するメモリセルは、ワイヤレスコントローラ440、コーデック434、およびディスプレイコントローラ426に結合される。ある特定の実施形態では、複数のポート464によりアクセス可能な抵抗性記憶素子を有するメモリセルは、ディスプレイコントローラ426、コーデック434、およびワイヤレスコントローラ440の少なくとも1つに関連するデータを記憶するように構成される。複数のポート464によりアクセス可能な抵抗性記憶素子を有するメモリセルは、プロセッサ410とともに、インスタントオンのアーキテクチャで動作するように構成され得る。

ある特定の実施形態では、シグナルプロセッサ410、ディスプレイコントローラ426、メモリ432、コーデック434、およびワイヤレスコントローラ440は、システムインパッケージデバイスまたはシステムオンチップデバイス422に含まれる。ある特定の実施形態では、入力デバイス430および電源444が、システムオンチップデバイス422に結合される。さらに、ある特定の実施形態では、図4に示されるように、ディスプレイデバイス428、入力デバイス430、スピーカー436、マイクロフォン438、ワイヤレスアンテナ442、および電源444は、システムオンチップデバイス422の外部にある。しかし、ディスプレイデバイス428、入力デバイス430、スピーカー436、マイクロフォン438、ワイヤレスアンテナ442、および電源444の各々は、インターフェースまたはコントローラのような、システムオンチップデバイス422のコンポーネントに結合され得る。

別の特定の実施形態では、図4のシステム400は、1つまたは複数の電子デバイスに統合され得る。例示的かつ非限定的な例として、1つまたは複数の電子デバイスは、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータという群から選択され得る。別の例示的かつ非限定的な例として、1つまたは複数の電子デバイスは、携帯電話、携帯用パーソナル通信システム(PCS)ユニット、携帯情報端末(PDA)のような持ち運び可能なデータユニット、全地球測位システム(GPS)対応デバイス、ナビゲーションデバイス、計測装置のような固定位置データユニット、任意の他の電子デバイス、またはこれらの任意の組合せのような、遠隔ユニットであってよい。本開示は、これらの例示的なユニットに限定されない。本開示の実施形態は、メモリおよび回路を含む能動的な集積回路を含む、任意のデバイスにおいて適切に利用され得る。

前述の開示されたデバイスおよび機能は、コンピュータ可読媒体に記憶されるコンピュータファイル(たとえば、RTL、GDSII、GERBERなど)になるように、設計かつ構成され得る。そのようなファイルの一部またはすべてが、そのようなファイルに基づいてデバイスを製造する製造担当者に与えられ得る。得られた製品は、次いで半導体ダイに切断され半導体チップにパッケージされる、半導体ウエハを含む。そして、このチップが、上で説明されたデバイスで利用される。図5は、電子デバイス製造プロセス500の、ある特定の例示的な実施形態を示す。

物理的なデバイス情報502が、製造プロセス500において、たとえば研究用コンピュータ506において受け取られる。物理的なデバイス情報502は、図1のシステム100、図2のシステム200、またはこれらの任意の組合せのような、半導体デバイスの少なくとも1つの物理的な特性を表す設計情報を含み得る。たとえば、物理的なデバイス情報502は、研究用コンピュータ506に結合されるユーザインターフェース504を介して入力される、物理的なパラメータ、材料の特性、および構造情報を含み得る。研究用コンピュータ506は、メモリ510のようなコンピュータ可読媒体に結合される、1つまたは複数のプロセシングコアのようなプロセッサ508を含む。メモリ510は、プロセッサ508に、ファイルフォーマットに適合するように物理的なデバイス情報502を変換させ、ライブラリファイル512を生成させるように実行可能な、コンピュータ可読命令を記憶することができる。

ある特定の実施形態では、ライブラリファイル512は、変換された設計情報を含む少なくとも1つのデータファイルを含む。たとえば、ライブラリファイル512は、図1のメモリセル106を含むデバイス(たとえば図1のシステム100)、図2のメモリセル206を含むデバイス(たとえば図2のシステム200)、またはこれらの任意の組合せを含む、半導体デバイスのライブラリを含んでもよく、このライブラリは、電子設計自動化(EDA)ツール520とともに用いるために提供される。

ライブラリファイル512は、メモリ518に結合される1つまたは複数のプロセシングコアのようなプロセッサ516を含む、設計用コンピュータ514において、EDAツール520とともに用いられ得る。EDAツール520は、メモリ518においてプロセッサ実行可能命令として記憶され、設計用コンピュータ514のユーザが、ライブラリファイル512から、図1のメモリセル106を含むデバイス(たとえば図1のシステム100)、図2のメモリセル206を含むデバイス(たとえば図2のシステム200)、またはこれらの任意の組合せを含む、回路を設計できるようにし得る。たとえば、設計用コンピュータ514のユーザは、設計用コンピュータ514と結合されるユーザインターフェース524を介して、回路設計情報522を入力することができる。回路設計情報522は、図1のメモリセル106を含むデバイス(たとえば図1のシステム100)、図2のメモリセル206を含むデバイス(たとえば図2のシステム200)、またはこれらの任意の組合せのような、半導体デバイスの少なくとも1つの物理的な特性を表す設計情報を含み得る。例示すると、回路設計の特性は、回路設計における特定の回路の識別および他の要素との関係、位置情報、形状サイズ情報、相互接続情報、または、半導体デバイスの物理的な特性を表す他の情報を含み得る。

設計用コンピュータ514は、回路設計情報522を含む設計情報を、ファイルフォーマットと適合するように変換するように構成され得る。例示すると、ファイル形式は、平面的な幾何形状、文字列の標識、および、Graphic Data System (GDSII)ファイルフォーマットのような階層的なフォーマットでの回路レイアウトについての他の情報を表す、データベースのバイナリファイルのフォーマットを含み得る。設計用コンピュータ514は、図1のメモリセル106、図2のメモリセル206、またはこれらの任意の組合せを表す情報を、他の回路または情報に加えて含む、GDSIIファイル526のような変換された設計情報を含むデータファイルを、生成するように構成され得る。例示すると、データファイルは、内部にさらなる電子回路および電子部品も含む、図1のメモリセル106を含むシステムオンチップ(SOC)に対応する情報を含んでもよい。

GDSIIファイル526は、図1のメモリセル106、図2のメモリセル206、またはこれらの任意の組合せを、GDSIIファイル526の中の変換された情報に従って製造するために、製造プロセス528において受け取られ得る。たとえば、デバイス製造プロセスは、GDSIIファイル526をマスク製造業者530に提供して、代表的なマスク532として示される、フォトリソグラフィプロセスで用いられるマスクのような、1つまたは複数のマスクを作成するステップを含み得る。マスク532は、製造プロセスの間に用いられ、1つまたは複数のウエハ534を生成することができ、ウエハ534は検査されて、代表的なダイ536のようなダイに分割され得る。ダイ536は、図1のメモリセル106を含むデバイス(たとえば図1のシステム100)、図2のメモリセル206を含むデバイス(たとえば図2のシステム200)、またはこれらの任意の組合せを含むデバイスを含む、回路を含む。

ダイ536を、パッケージングプロセス538に提供することができ、パッケージングプロセス538において、ダイ536は代表的なパッケージ540に組み込まれる。たとえば、パッケージ540は、システムインパッケージ(SiP)構成のような、単一のダイ536または複数のダイを含み得る。パッケージ540は、電子機器技術評議会(JEDEC)規格のような、1つまたは複数の規格または仕様を遵守するように構成され得る。

パッケージ540に関する情報は、たとえばコンピュータ546に記憶されるコンポーネントライブラリを介して、様々な製品設計者に配布され得る。コンピュータ546は、メモリ550に結合される、1つまたは複数のプロセシングコアのようなプロセッサ548を含み得る。ユーザインターフェース544を介してコンピュータ546のユーザから受け取られたPCB設計情報542を処理するために、プリント回路基板(PCB)ツールが、メモリ550にプロセッサ実行可能命令として記憶され得る。PCB設計情報542は、図1のメモリセル106、図2のメモリセル206、またはこれらの任意の組合せを含む、パッケージ540に対応するパッケージングされた半導体デバイスの、回路基板上での物理的な位置情報を含み得る。

コンピュータ546は、PCB設計情報542を変換して、パッケージングされた半導体デバイスの回路基板上での物理的な位置情報とともに、配線およびビアのような電気的な接続のレイアウトを含む、GERBERファイル552のようなデータファイルを生成するように構成されてもよく、パッケージングされた半導体デバイスは、図1のメモリセル106、図2のメモリセル206、またはこれらの任意の組合せを含む、パッケージ540に対応する。他の実施形態では、変換されたPCB設計情報により生成されたデータファイルは、GERBERフォーマット以外のフォーマットを有してもよい。

GERBERファイル552は、基板組立プロセス554において受け取られ、GERBERファイル552内に記憶される設計情報に従って製造される、代表的なPCB556のようなPCBを作成するために、用いられ得る。たとえば、GERBERファイル552は、PCB製造プロセスの様々なステップを実行するために、1つまたは複数の機械にアップロードされ得る。PCB556は、パッケージ540を含む電子部品を装着されて、代表的なプリント回路アセンブリ(PCA)558を形成することができる。

PCA558は、製品製造プロセス560において受け取られ、第1の代表的な電子デバイス562および第2の代表的な電子デバイス564のような、1つまたは複数の電子デバイスとなるように統合され得る。例示的かつ非限定的な例として、第1の代表的な電子デバイス562、第2の代表的な電子デバイス564、またはこれら両方は、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、コンピュータという群から選択されてもよく、その中に、少なくとも1つの制御可能なエネルギーを消費するモジュールが組み込まれる。別の例示的かつ非限定的な例として、電子デバイス562および564の1つまたは複数は、携帯電話、携帯用パーソナル通信システム(PCS)ユニット、携帯情報端末のような持ち運び可能なデータユニット、全地球測位システム(GPS)対応デバイス、ナビゲーションデバイス、計測装置のような固定位置データユニット、または、データもしくはコンピュータ命令を記憶もしくは取り出す任意の他のデバイス、またはこれらの任意の組合せのような、遠隔ユニットであってよい。図5は、本開示の教示に従った遠隔ユニットを示すが、本開示は、これらの例示的な示されたユニットには限定されない。本開示の実施形態は、メモリおよびオンチップ回路を含む能動的な集積回路を含む、任意のデバイスにおいて適切に利用され得る。

図1のメモリセル106を含むデバイス(たとえば図1のシステム100)、図2のメモリセル206を含むデバイス(たとえば図2のシステム200)、またはこれらの任意の組合せは、例示的なプロセス500で説明されるように、製造され、プロセスされ、電子デバイスに組み込まれ得る。図1〜2に関して開示される実施形態の1つまたは複数の態様は、ライブラリファイル512、GDSIIファイル526、GERBERファイル552内などに、様々なプロセスの段階で含まれてもよく、また、研究用コンピュータ506のメモリ510、設計用コンピュータ514のメモリ518、コンピュータ546のメモリ550、基板組立プロセス554のような様々な段階で用いられる1つまたは複数の他のコンピュータまたはプロセッサ(図示せず)のメモリに記憶されてもよく、また、マスク532、ダイ536、パッケージ540、PCA558、プロトタイプ回路もしくはデバイスのような他の製品(図示せず)、またはこれらの任意の組合せなどの1つまたは複数の他の物理的実施形態に組み込まれてもよい。物理的なデバイス設計から最終製品までの製造の様々な代表的な段階が示されるが、他の実施形態では、より少数の段階が用いられてもよく、または追加の段階が含まれてもよい。同様に、プロセス500は、プロセス500の様々な段階を実行する、単一のエンティティまたは1つもしくは複数のエンティティにより実行され得る。

本明細書で開示される実施形態とともに説明される様々な例示的な論理ブロック、構成、モジュール、回路、および方法のステップは、電子的なハードウェア、処理ユニットにより実行されるコンピュータソフトウェア、またはこれら両方の組合せとして実装され得ることが、当業者にはさらに理解されよう。様々な例示的なコンポーネント、ブロック、構成、モジュール、回路、およびステップが、全般にそれらの機能に関して、上で説明されてきた。そのような機能がハードウェアとして実装されるか、実行可能な処理命令として実装されるかは、具体的な用途およびシステム全体に課された設計制約により決まる。当業者は、各々の具体的な用途について、様々な方法で説明された機能を実装することができるが、そのような実装についての決定は、本開示の範囲からの逸脱を引き起こすものと解釈されるべきではない。

ソフトウェアモジュールは、ランダムアクセスメモリ(RAM)、磁気抵抗ランダムアクセスメモリ(MRAM)、スピントルク注入MRAM(STTMRAM)、フラッシュメモリ、読取り専用メモリ(ROM)、プログラム可能読取り専用メモリ(PROM)、消去可能なプログラム可能読取り専用メモリ(EPROM)、電気的に消去可能なプログラム可能読取り専用メモリ(EEPROM)、レジスタ、ハードディスク、取り外し可能ディスク、コンパクトディスク読取り専用メモリ(CD-ROM)、または当技術分野で知られる任意の他の形態の記憶媒体に、存在し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサと一体であり得る。プロセッサおよび記憶媒体は、特定用途向け集積回路(ASIC)に存在し得る。ASICは、コンピューティングデバイスまたはユーザ端末に存在し得る。代替的には、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末の中に、個別のコンポーネントとして存在し得る。

開示される実施形態の上記の説明は、当業者が、開示された実施形態を実現または利用できるようにするために、提供される。これらの実施形態への様々な修正が、当業者には容易に明らかであり、本明細書で定義される原理は、本開示の範囲から逸脱することなく、他の実施形態に適用され得る。したがって、本開示は、本明細書で示される実施形態に限定されることは意図されず、以下の特許請求の範囲で定義されるような原理および新規の特徴と矛盾しない、可能な最大の範囲を認められるべきである。

101 記憶デバイス
104 複数のメモリセル
106 第1のメモリセル
110 第1の抵抗性記憶素子
112 第2のメモリセル
114 第2の抵抗性記憶素子
116 第1のポート
118 第2のポート
119 第1のメモリ動作
120 第2のメモリ動作
122 出力データ
130 ポートデータセレクタ
160 第1の制御信号
161 第2の制御信号

Claims

第1のビット線および第1のセンス線を含む、抵抗性メモリセルと、
前記抵抗性メモリセルに結合される複数のポートであって、第1のポートが前記第1のビット線を含み、かつ前記第1のセンス線に対応する、複数のポートと、
前記複数のポートの各々に結合され、かつ、前記複数のポートの各々を介して、前記抵抗性メモリセルに対して読取り動作および書込み動作を実行するように構成され、ビット線マルチプレクサとセンス線マルチプレクサを含む、ポートデータセレクタと
を含み、
前記ポートデータセレクタは、読取り／書込み制御信号および書込みデータを受信し、当該制御信号と当該書込みデータに基づいて前記第1のビット線および前記第1のセンス線を制御するように構成され、
読取り動作を示す前記読取り／書込み制御信号に基づいて、前記ビット線マルチプレクサは前記第1のビット線に第1の電圧を出力するように構成され、前記センス線マルチプレクサは前記第1のセンス線に第2の電圧を出力するように構成される、
マルチポート不揮発性記憶デバイス。
前記複数のポートの少なくとも1つが読取りポートであり、前記抵抗性メモリセルが複数のビット線および複数のセンス線を含む、請求項1に記載のマルチポート不揮発性記憶デバイス。
書込み信号を示す前記読取り／書込み制御信号に基づいて、前記ビット線マルチプレクサが前記第1のビット線に第3の電圧と前記第2の電圧のうち1つを出力するように構成され、前記センス線マルチプレクサが前記第1のセンス線に前記第2の電圧と前記第3の電圧のうち1つを出力するように構成され、
前記複数のポートの少なくとも1つが書込みポートである、請求項1に記載のマルチポート不揮発性記憶デバイス。
前記ポートデータセレクタがさらに、ビット線書込み電圧、前記ビット線マルチプレクサに結合されたマルチプレクサ、センス線書込み電圧、および前記センス線マルチプレクサに接続されたマルチプレクサを含み、
第1の値を有する前記書込みデータに基づいて、前記ビット線書込み電圧マルチプレクサが前記第3の電圧を出力するように構成され、前記センス線書込み電圧マルチプレクサが前記第2の電圧を出力するように構成され、
第2の値を有する前記書込みデータに基づいて、前記ビット線書込み電圧マルチプレクサが前記第2の電圧を出力するように構成され、前記センス線書込み電圧マルチプレクサが前記第3の電圧を出力するように構成され、
前記マルチポート不揮発性記憶デバイスが、磁気記憶素子を含む、請求項3に記載のマルチポート不揮発性記憶デバイス。
前記抵抗性メモリセルが、
抵抗性記憶素子と、
前記第1のポートを介した前記抵抗性記憶素子へのアクセスを選択的に可能にするように構成される、アクセストランジスタの第1のセットと、
第2のポートを介した前記抵抗性記憶素子へのアクセスを選択的に可能にするように構成される、アクセストランジスタの第2のセットと
を含む、請求項1に記載のマルチポート不揮発性記憶デバイス。
前記アクセストランジスタの第1のセットが、前記第1のポートに対応する第1のワード線に応答し、前記アクセストランジスタの第2のセットが、前記第2のポートに対応する第2のワード線に応答する、請求項5に記載のマルチポート不揮発性記憶デバイス。
前記アクセストランジスタの第1のセットが、前記第1のポートに対応する、前記第1のビット線と前記第1のセンス線との間に、前記抵抗性記憶素子を選択的に結合するように構成され、前記アクセストランジスタの第2のセットが、前記第2のポートに対応する、第2のビット線と第2のセンス線との間に、前記抵抗性記憶素子を選択的に結合するように構成される、請求項5に記載のマルチポート不揮発性記憶デバイス。
前記抵抗性メモリセルが少なくとも1つの半導体ダイに組み込まれる、請求項1に記載のマルチポート不揮発性記憶デバイス。
セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定式の位置データユニット、およびコンピュータからなる群から選択されるデバイスをさらに含み、前記デバイスに抵抗性メモリセル、前記複数のポート、および前記ポートデータセレクタが組み込まれる、請求項1に記載のマルチポート不揮発性記憶デバイス。
中央処理装置(CPU)と、
前記CPUに結合され、前記CPUのインスタントオンの能力を可能にする、マルチポートメモリと
を含み、前記マルチポートメモリが、
ビット線およびセンス線を含む、抵抗性メモリセルと、
前記抵抗性メモリセルに結合される複数のポートであって、第1のポートが前記ビット線を含み、かつ前記センス線に対応する、複数のポートと、
前記複数のポートの各々に結合され、かつ、前記複数のポートの各々を介して、前記抵抗性メモリセルに対して読取り動作および書込み動作を実行するように構成され、ビット線マルチプレクサとセンス線マルチプレクサを含む、ポートデータセレクタとを含み、
前記ポートデータセレクタは、読取り／書込み制御信号および書込みデータを受信し、当該制御信号と当該書込みデータに基づいて前記ビット線および前記センス線を制御するように構成され、
読取り動作を示す前記読取り／書込み制御信号に基づいて、前記ビット線マルチプレクサは前記ビット線に第1の電圧を出力するように構成され、前記センス線マルチプレクサは前記センス線に第2の電圧を出力するように構成される、
システム。
前記マルチポートメモリが、複数の不揮発性メモリセルを含む、請求項10に記載のシステム。
前記複数の不揮発性メモリセルの少なくとも1つのセルが、前記第1のポートを介して、かつ第2のポートを介して、同時にアクセスされるように構成される、請求項11に記載のシステム。
前記マルチポートメモリが、磁気記憶素子を含むマルチポートのセルを備えるレジスタファイルである、請求項10に記載のシステム。
前記マルチポートメモリが少なくとも1つの半導体ダイに組み込まれる、請求項10に記載のシステム。
セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定式の位置データユニット、およびコンピュータからなる群から選択されるデバイスをさらに含み、前記デバイスに前記マルチポートメモリが組み込まれる、請求項10に記載のシステム。
マルチポート不揮発性記憶デバイスにアクセスする方法であって、
第2のメモリセルに関する第2のメモリ動作を実行している間に、第1のメモリセルに関する第1のメモリ動作を実行するステップであって、前記第1のメモリセルが第1のビット線および第1のセンス線を含む、ステップを含み、
前記第1のメモリ動作が第1のポートを介し、前記第2のメモリ動作が第2のポートを介し、
前記第1のメモリセルが、前記第1のビット線と前記第1のセンス線との間に直列に結合された、抵抗性記憶素子、第1のトランジスタ、および第2のトランジスタを備える、第1の抵抗性メモリ構造を含む、第1の不揮発性メモリを含み、
前記第2のメモリセルが、第2の抵抗性メモリ構造を含み、前記第1のメモリセルおよび前記第2のメモリセルが、前記第1のポートおよび前記第2のポートを介して、読取り動作および書込み動作のために各々アクセス可能であり、
読取り／書込み制御信号および書込みデータを受信し、当該制御信号と当該書込みデータに基づいて前記第1のビット線および前記第1のセンス線を制御するように構成されたポートデータセレクタによって前記第1のビット線と前記第1のセンス線が制御され、前記ポートデータセレクタはビット線マルチプレクサとセンス線マルチプレクサを含み、
読取り動作を示す前記読取り／書込み制御信号に基づいて、前記ビット線マルチプレクサは前記第1のビット線に第1の電圧を出力するように構成され、前記センス線マルチプレクサは前記第1のセンス線に第2の電圧を出力するように構成される、
方法。
第1の制御信号に応答して、前記第1のポートを介した前記第1の抵抗性メモリ構造へのアクセスを可能にして、前記第2のポートを介した前記第1の抵抗性メモリ構造へのアクセスを不可能にするステップと、
第2の制御信号に応答して、前記第2のポートを介した前記第2の抵抗性メモリ構造へのアクセスを可能にして、前記第1のポートを介した前記第1の抵抗性メモリ構造へのアクセスを不可能にするステップと
をさらに含む、請求項16に記載の方法。
前記第1のメモリ動作がデータ書込み動作であり、前記第2のメモリ動作がデータ読取り動作である、請求項16に記載の方法。
前記第1のメモリ動作および前記第2のメモリ動作がデータ読取り動作である、請求項16に記載の方法。
前記第1のメモリセルにおける第2のデータ書込み動作が、前記第1のメモリセルにおける第1のデータ書込み動作の間、阻止される、請求項16に記載の方法。
前記抵抗性記憶素子がさらに、第3のアクセストランジスタを介して第2のビット線に結合され、第4のアクセストランジスタを介して第2のソース線に結合される、請求項16に記載の方法。
前記抵抗性記憶素子が磁気トンネル接合(MTJ)を含む、請求項16に記載の方法。
前記第1のメモリ動作を実行するステップが、電子デバイスに組み込まれるプロセッサにおいて実行される、請求項16に記載の方法。
複数のメモリセルを含むメモリアレイと、
前記メモリアレイに結合された複数のポートと、
前記複数のポートの各々に結合され、かつ、前記複数のポートの各々を介して、前記複数のメモリセルのメモリセルに対して読取り動作および書込み動作を実行するように構成され、ビット線マルチプレクサとセンス線マルチプレクサを含む、ポートデータセレクタと、
を含み、
前記複数のメモリセルの少なくとも1つが、抵抗性記憶素子、ビット線、およびセンス線を含み、
前記抵抗性記憶素子が、前記ビット線と前記センス線の間に、第1のアクセストランジスタおよび第2のアクセストランジスタと直列に結合され、
前記複数のポートの各々が、読取り動作および書込み動作を実行するために、前記複数のメモリセルのいずれにもアクセスするように動作可能であり、
前記複数のポートの少なくとも2つを、メモリ動作を同時に行うために用いることができ、
前記ポートデータセレクタは、読取り／書込み制御信号および書込みデータを受信し、前記読取り／書込み制御信号と前記書込みデータに基づいて前記ビット線および前記センス線を制御するように構成され、
読取り動作を示す前記読取り／書込み制御信号に基づいて、前記ビット線マルチプレクサは前記ビット線に第1の電圧を出力するように構成され、前記センス線マルチプレクサは前記センス線に第2の電圧を出力するように構成される、
マルチポート不揮発性記憶デバイス。
複数のメモリセルを含むメモリアレイであって、前記複数のメモリセルの少なくとも1つが、ビット線およびセンス線を含み、
前記複数のメモリセルの前記少なくとも1つが、前記ビット線と前記センス線の間に、第1のアクセストランジスタおよび第2のアクセストランジスタと直列に結合された抵抗性記憶素子をさらに含む、メモリアレイと、
前記メモリアレイに結合された複数のポートと、
前記複数のポートの各々に結合され、かつ、前記複数のポートの各々を介して、前記複数のメモリセルのメモリセルに対して読取り動作および書込み動作を実行するように構成され、ビット線マルチプレクサとセンス線マルチプレクサを含む、ポートデータセレクタと、
を含み、
前記複数のポートの各々が、読取り動作および書込み動作を実行するために、前記メモリセルのいずれにもアクセスするように動作可能であり、
前記複数のポートの少なくとも2つを、メモリ動作を同時に実行するために用いることができ、前記複数のポートの少なくとも1つが書込みポートであり、
前記ポートデータセレクタは、読取り／書込み制御信号および書込みデータを受信し、前記読取り／書込み制御信号と前記書込みデータに基づいて前記ビット線および前記のセンス線を制御するように構成され、
読取り動作を示す前記読取り／書込み制御信号に基づいて、前記ビット線マルチプレクサは前記ビット線に第1の電圧を出力するように構成され、前記センス線マルチプレクサは前記センス線に第2の電圧を出力するように構成される、
マルチポート不揮発性記憶デバイス。
データ値を記憶するための手段であって、第1のアクセストランジスタを介してビット線に結合され第2のアクセストランジスタを介してセンス線に結合されたデータ値を記憶するための手段と、
前記記憶するための手段にアクセスするための第1の手段と、
前記記憶するための手段にアクセスするための第2の手段と、
前記第1の手段および前記第2の手段の各々に結合され、かつ、前記第1の手段および前記第2の手段の各々を介して、前記記憶するための手段に対して読取り動作および書込み動作を実行するように構成され、ビット線電圧を選択するための手段とセンス線電圧を選択するための手段を含む、ポートデータ選択手段と、
を含み、
アクセスするための前記第1の手段およびアクセスするための前記第2の手段が、読取り動作および書込み動作の実行を可能とし、
前記ポートデータ選択手段は、読取り／書込み制御信号および書込みデータを受信し、前記読取り／書込み制御信号と前記書込みデータに基づいて前記ビット線および前記センス線を制御するように構成され、
読取り動作を示す前記読取り／書込み制御信号に基づいて、前記ビット線電圧を選択するための手段は前記ビット線に第1の電圧を出力するように構成され、前記センス線を選択するための手段は前記センス線に第2の電圧を出力するように構成される、
装置。
前記記憶するための手段が少なくとも1つの半導体ダイに組み込まれる、請求項26に記載の装置。
セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定式の位置データユニット、およびコンピュータからなる群から選択されるデバイスをさらに含み、前記デバイスに前記記憶するための手段が組み込まれる、請求項26に記載の装置。
第2のメモリセルに関する第2のメモリ動作を実行している間に、第1のメモリセルに関する第1のメモリ動作を実行するための第1のステップであって、前記第1のメモリセルがビット線およびセンス線を含み、
前記第1のメモリ動作が第1のポートを介して実行され、前記第2のメモリ動作が第2のポートを介して実行され、
前記第1のメモリセルが、前記ビット線と前記センス線との間に直列に結合された、抵抗性記憶素子、第1のトランジスタ、および第2のトランジスタを備える、第1の抵抗性メモリ構造を含む、第1の不揮発性メモリを含み、
前記第2のメモリセルが、第2の抵抗性メモリ構造を含む第2の不揮発性メモリを含み、前記第1のメモリセルおよび前記第2のメモリセルが、前記第1のポートおよび前記第2のポートを介して、読取り動作および書込み動作のために各々アクセス可能である、ステップと、
第1の制御信号に応答して、前記第1のポートを介した前記第1の抵抗性メモリ構造へのアクセスを可能にして、前記第2のポートを介した前記第1の抵抗性メモリ構造へのアクセスを不可能にするための第2のステップと、
第2の制御信号に応答して、前記第2のポートを介した前記第2の抵抗性メモリ構造へのアクセスを可能にして、前記第1のポートを介した前記第1の抵抗性メモリ構造へのアクセスを不可能にするための第3のステップと、
を含み、
前記ビット線および前記センス線は、前記第1のポートおよび前記第2のポートの各々に結合され、かつ、前記第1のポートおよび前記第2のポートの各々を介して、前記第１のメモリセルに対して読取り動作および書込み動作を実行するように構成されるポートデータセレクタにより、読取り／書込み制御信号と書込みデータに基づいて制御され、前記ポートデータセレクタはビット線マルチプレクサとセンス線マルチプレクサを含み、
読取り動作を示す前記読取り／書込み制御信号に基づいて、前記ビット線マルチプレクサは前記ビット線に第1の電圧を出力するように構成され、前記センス線マルチプレクサは前記センス線に第2の電圧を出力するように構成される
、方法。
前記第1のステップ、前記第2のステップ、および前記第3のステップが、電子デバイスに組み込まれるプロセッサによって実行される請求項29に記載の方法。
コンピュータにより実行可能な命令を記憶するコンピュータ可読媒体であって、前記命令が、
第2のメモリセルに関する第2のメモリ動作を実行している間に、第1のメモリセルに関する第1のメモリ動作を実行するように、前記コンピュータにより実行可能な命令であって、前記第1のメモリセルがビット線およびセンス線を含み、
前記第1のメモリ動作が第1のポートを介して実行され、前記第2のメモリ動作が第2のポートを介して実行され、
前記第1のメモリセルが、前記ビット線と前記センス線との間に直列に結合された、抵抗性記憶素子、第1のトランジスタ、および第2のトランジスタを備える、第1の抵抗性メモリ構造を含む、第1の不揮発性メモリを含み、
前記第2のメモリセルが、第2の抵抗性メモリ構造を含む第2の不揮発性メモリを含み、前記第1のメモリセルおよび前記第2のメモリセルが、前記第1のポートおよび前記第2のポートを介して、読取り動作および書込み動作のために各々アクセス可能である、命令と、
第1の制御信号に応答して、前記第1のポートを介した前記第1の抵抗性メモリ構造へのアクセスを可能にして、前記第2のポートを介した前記第1の抵抗性メモリ構造へのアクセスを不可能にするように、前記コンピュータにより実行可能な命令と、
第2の制御信号に応答して、前記第2のポートを介した前記第2の抵抗性メモリ構造へのアクセスを可能にして、前記第1のポートを介した前記第1の抵抗性メモリ構造へのアクセスを不可能にするように、前記コンピュータにより実行可能な命令と
を含み、
前記ビット線および前記センス線は、前記第1のポートおよび前記第2のポートの各々に結合され、かつ、前記第1のポートおよび前記第2のポートの各々を介して、前記第1のメモリセルに対して読取り動作および書込み動作を実行するように構成されるポートデータセレクタにより、読取り／書込み制御信号と書込みデータに基づいて制御され、前記ポートデータセレクタはビット線マルチプレクサとセンス線マルチプレクサを含み、
読取り動作を示す前記読取り／書込み制御信号に基づいて、前記ビット線マルチプレクサは前記ビット線に第1の電圧を出力するように構成され、前記センス線マルチプレクサは前記センス線に第2の電圧を出力するように構成される、
、コンピュータ可読媒体。
前記命令が、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定式の位置データユニット、およびコンピュータからなる群から選択されるデバイスに組み込まれるプロセッサにより実行可能な、請求項31に記載のコンピュータ可読媒体。
半導体デバイスの少なくとも1つの物理的な特性を表す設計情報を受け取るステップであって、前記半導体デバイスが、
ビット線およびセンス線を含み、かつ、前記ビット線と前記センス線の間に直列に結合された、第1のアクセストランジスタ、抵抗性記憶素子、および第2のアクセストランジスタを含む、抵抗性メモリセルと、
前記抵抗性メモリセルに結合される複数のポートであって、前記複数のポートの各々が、前記抵抗性メモリセルに対して読取り動作および書込み動作を行うように構成される、複数のポートと、
前記複数のポートの第1のポートに結合されたポートデータセレクタと、
を含み、
前記ポートデータセレクタが、読取り／書込み制御信号および書込みデータを受信し、前記読取り／書込み制御信号と前記書込みデータに基づいて前記ビット線および前記センス線を制御するように構成され、ビット線マルチプレクサとセンス線マルチプレクサを含み、読取り動作を示す前記読取り／書込み制御信号に基づいて、前記ビット線マルチプレクサが前記ビット線に第1の電圧を出力するように構成され、前記センス線マルチプレクサは前記センス線に第2の電圧を出力するように構成される、
ステップと、
前記設計情報を変換してファイルフォーマットに適合させるステップと、
前記変換された設計情報を含むデータファイルを生成するステップと
を含む、
方法。
前記データファイルがGDSIIフォーマットを含む、請求項33に記載の方法。
半導体デバイスに対応する設計情報を含むデータファイルを受け取るステップと、
前記設計情報に従って、前記半導体デバイスを製造するステップであって、前記半導体デバイスが、
ビット線およびセンス線を含み、かつ、前記ビット線と前記センス線の間に直列に結合された、第1のアクセストランジスタ、抵抗性記憶素子、および第2のアクセストランジスタを含む、抵抗性メモリセルと、
前記抵抗性メモリセルに結合される複数のポートであって、前記複数のポートの各々が、前記抵抗性メモリセルに対して読取り動作および書込み動作を行うように構成される、複数のポートと、
前記複数のポートの各々に結合され、読取り／書込み制御信号および書込みデータを受信し、前記読取り／書込み制御信号と前記書込みデータに基づいて前記ビット線および前記センス線を制御するように構成され、ビット線マルチプレクサとセンス線マルチプレクサを含む、ポートデータセレクタと、
を含み、
読取り動作を示す前記読取り／書込み制御信号に基づいて、前記ビット線マルチプレクサは前記ビット線に第1の電圧を出力するように構成され、前記センス線マルチプレクサは前記センス線に第2の電圧を出力するように構成される、
ステップとを含む、方法。
前記データファイルがGDSIIフォーマットを有する、請求項35に記載の方法。
パッケージングされた半導体デバイスの回路基板上での物理的な位置情報を含む設計情報を受け取るステップであって、前記パッケージングされた半導体デバイスが半導体構造を含み、前記半導体構造が、
ビット線およびセンス線を含み、かつ、前記ビット線と前記センス線の間に直列に結合された、第1のアクセストランジスタ、抵抗性記憶素子、および第2のアクセストランジスタを含む、抵抗性メモリセルと、
前記抵抗性メモリセルに結合される複数のポートであって、前記複数のポートの各々が、前記抵抗性メモリセルに対して読取り動作および書込み動作を行うように構成される、複数のポートと、
前記複数のポートの各々に結合され、読取り／書込み制御信号および書込みデータを受信し、前記読取り／書込み制御信号と前記書込みデータに従って前記ビット線および前記センス線を制御するように構成され、ビット線マルチプレクサとセンス線マルチプレクサを含む、ポートデータセレクタと、
を含み、
読取り動作を示す前記読取り／書込み制御信号に基づいて、前記ビット線マルチプレクサは前記ビット線に第1の電圧を出力するように構成され、前記センス線マルチプレクサは前記センス線に第2の電圧を出力するように構成される、
ステップと、
前記設計情報を変換して、データファイルを生成するステップと
を含む、方法。
前記データファイルがGERBERフォーマットを有する、請求項37に記載の方法。
パッケージングされた半導体デバイスの回路基板での物理的な位置情報を含む設計情報を含むデータファイルを受け取るステップと、
前記設計情報に従って、前記パッケージングされた半導体デバイスを受け取るように構成された前記回路基板を製造するステップであって、前記パッケージングされた半導体デバイスが、
ビット線およびセンス線を含み、かつ、前記ビット線と前記センス線の間に直列に結合された、第1のアクセストランジスタ、抵抗性記憶素子、および第2のアクセストランジスタを含む、抵抗性メモリセルと、
前記抵抗性メモリセルに結合される複数のポートであって、前記複数のポートの各々が、前記抵抗性メモリセルに対して読取り動作および書込み動作を行うように構成される、複数のポートと、
前記複数のポートの各々に結合され、読取り／書込み制御信号および書込みデータを受信し、前記読取り／書込み制御信号と前記書込みデータに従って前記ビット線および前記センス線を制御するように構成され、ビット線マルチプレクサとセンス線マルチプレクサを含む、ポートデータセレクタと、
を含み、
読取り動作を示す前記読取り／書込み制御信号に基づいて、前記ビット線マルチプレクサは前記ビット線に第1の電圧を出力するように構成され、前記センス線マルチプレクサは前記センス線に第2の電圧を出力するように構成される、
ステップとを含む、方法。
前記データファイルがGERBERフォーマットを有する、請求項39に記載の方法。
前記回路基板を、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定式の位置データユニット、およびコンピュータからなる群から選択されるデバイスに組み込むステップをさらに含む、請求項39に記載の方法。