KR20140044121A - 멀티 인터페이스를 갖는 멀티포트 반도체 메모리 장치 - Google Patents

멀티 인터페이스를 갖는 멀티포트 반도체 메모리 장치 Download PDF

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KR20140044121A
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Abstract

멀티 인터페이스를 갖는 멀티 포트 반도체 메모리 장치가 개시된다. 본 발명에 따른 반도체 메모리 장치는, 제1 프로세서와 연결되며 휘발성 메모리 장치의 인터페이스를 가지는 제1 포트와, 제2 프로세서와 연결되며 불휘발성 메모리 장치의 인터페이스를 가지는 제2 포트를 구비한다. 또한, 반도체 메모리 장치는 상기 제1,2 포트를 통해 억세스되며, 메모리 사이즈가 가변되는 공유 영역을 구비하는 자기저항 랜덤 억세스 타입의 메모리 셀 어레이를 포함한다.

Description

멀티 인터페이스를 갖는 멀티포트 반도체 메모리 장치{Multi-port semiconductor memory device with multi interface}
본 발명은 반도체 메모리 분야에 관한 것으로, 보다 구체적으로 멀티포트 반도체 메모리 장치에 관한 것이다.
통상적으로, 다이나믹 랜덤 억세스 메모리(이하 DRAM)등과 같은 휘발성 반도체 메모리 장치는 모바일 기기나 컴퓨터 등의 전자기기에 메인 메모리로서 폭넓게 사용되고 있다.
그러한 휘발성 반도체 메모리 장치와 메모리 콘트롤 장치를 포함하는 메모리 시스템은 마이크로프로세서 등과 같은 호스트 장치에 내장되거나 흔히 연결될 수 있다.
한편, 플래시 메모리 등과 같은 불휘발성 반도체 메모리 장치는 메인 메모리의 데이터를 백업하거나 프로그램 데이터를 저장하기 위해 메모리 시스템에 사용될 수 있다.
모바일 기기의 경우에 퓨전 메모리의 일종으로서 멀티포트를 갖는 휘발성 반도체 메모리 장치가 사용될 수 있다. 그러한 멀티포트 DRAM의 인터페이스는 동일한 인터페이스이다.
본 발명이 해결하고자 하는 기술적 과제는, 서로 다른 인터페이스를 갖는 반도체 메모리 장치를 제공함에 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 휘발성 반도체 메모리와 불휘발성 반도체 메모리를 겸용할 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 스토리지 메모리와 메인 메모리 간의 데이터 이동 시간을 최소화 또는 줄일 수 있는 반도체 메모리 장치를 제공함에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 일 양상(an aspect)에 따른 반도체 메모리 장치는,
제1 프로세서와 연결되며 휘발성 메모리 장치의 인터페이스를 가지는 제1 포트;
제2 프로세서와 연결되며 불휘발성 메모리 장치의 인터페이스를 가지는 제2 포트; 및
상기 제1,2 포트를 통해 억세스되며, 메모리 사이즈가 가변되는 공유 영역을 구비하는 자기저항 랜덤 억세스 타입의 메모리 셀 어레이를 포함한다.
본 발명의 개념에 따른 실시 예에 따라, 상기 자기저항 랜덤 억세스 타입의 메모리 셀 어레이는 스핀 전달 토크 자기저항 랜덤 억세스 메모리(STT-MRAM) 셀들을 포함할 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 제1 포트가 DRAM 인터페이스인 경우에 상기 제2 포트는 플래시 메모리 인터페이스일 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 제1 포트가 DRAM 인터페이스인 경우에 상기 제2 포트는 낸드 플래시 메모리 인터페이스 또는 노어 플래시 메모리 인터페이스일 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 자기저항 랜덤 억세스 타입의 메모리 셀 어레이는 상기 제1 프로세서에 의해 전용으로 억세스되는 제1 전용 메모리 영역을 더 구비할 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 자기저항 랜덤 억세스 타입의 메모리 셀 어레이는 상기 제2 프로세서에 의해 전용으로 억세스되는 제2 전용 메모리 영역을 더 구비할 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 제1 프로세서는 베이스 밴드 프로세서일 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 제2 프로세서는 어플리케이션 프로세서일 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 다른 양상에 따라, 반도체 메모리 장치는,
제1 프로세서와 연결되며 휘발성 메모리 장치의 제1 인터페이스를 가지는 제1 포트;
제2 프로세서와 연결되며 불휘발성 메모리 장치의 인터페이스를 가지는 제2 포트;
상기 제2 프로세서와 연결되며 휘발성 메모리 장치의 제2 인터페이스를 가지는 제3 포트;
상기 제1,2,및 제3포트를 통해 억세스되며, 메모리 사이즈가 가변되는 공유 영역을 구비하는 자기저항 랜덤 억세스 타입의 메모리 셀 어레이; 및
상기 제1,2 프로세서로부터 인가되는 사이즈 제어신호에 응답하여 상기 공유영역의 메모리 사이즈를 제어하는 제어 회로를 포함한다.
본 발명의 개념에 따른 실시 예에 따라, 상기 자기저항 랜덤 억세스 타입의 메모리 셀 어레이는 스핀 전달 토크 자기저항 랜덤 억세스 메모리(STT-MRAM) 셀들을 행과 열의 매트릭스 형태로 포함할 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 제1 포트가 DRAM 인터페이스인 경우에 상기 제2 포트는 플래시 메모리 인터페이스일 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 제3 포트는 DRAM 인터페이스일 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 자기저항 랜덤 억세스 타입의 메모리 셀 어레이는 상기 제1 프로세서에 의해 전용으로 억세스되는 제1 전용 메모리 영역과, 상기 제2 프로세서에 의해 전용으로 억세스되는 제2 전용 메모리 영역을 더 구비할 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 제1 프로세서는 멀티미디어 장치용 베이스 밴드 프로세서일 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 제2 프로세서는 멀티미디어 장치용 어플리케이션 프로세서일 수 있다.
본 발명의 실시 예적인 구성에 따르면, 하나의 메모리가 휘발성 메모리와 불휘발성 메모리를 겸하므로 데이터 이동 타임이 최소화된다.
도 1은 본 발명의 개념적 실시 예에 따른 반도체 메모리 장치의 개략적 블록도,
도 2는 도 1의 반도체 메모리 장치를 포함하는 데이터 처리 시스템의 블록도,
도 3은 도 1의 반도체 메모리 장치를 포함하는 멀티 프로세서 시스템의 블록도,
도 4는 도 1의 반도체 메모리 장치에 인가되는 코멘드들의 타이밍 예시도,
도 5는 본 발명의 개념적 확장 실시 예에 따른 반도체 메모리 장치의 개략적 블록도,
도 6은 본 발명에 적용되는 메모리 셀의 동작 원리를 보여주기 위한 도면,
도 7은 도 6의 메모리 셀의 평면 형상도,
도 8은 도 6의 메모리 셀의 또 다른 평면 형상도,
도 9는 도 6의 메모리 셀의 등가 회로도,
도 10은 모바일 기기에 적용된 본 발명의 응용 예를 도시한 개략적 회로 블록도,
도 11은 셀룰러 폰에 적용된 본 발명의 응용 예를 도시한 도면,
도 12는 태블릿 피씨에 적용된 본 발명의 응용 예를 도시한 도면, 및
도 13은 노트북 컴퓨터에 적용된 본 발명의 응용 예를 도시한 도면.
위와 같은 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은, 이해의 편의를 제공할 의도 이외에는 다른 의도 없이, 개시된 내용이 보다 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 소자 또는 라인들이 대상 소자 블록에 연결된다 라고 언급된 경우에 그것은 직접적인 연결뿐만 아니라 어떤 다른 소자를 통해 대상 소자 블록에 간접적으로 연결된 의미까지도 포함한다.
또한, 각 도면에서 제시된 동일 또는 유사한 참조 부호는 동일 또는 유사한 구성 요소를 가급적 나타내고 있다. 일부 도면들에 있어서, 소자 및 라인들의 연결관계는 기술적 내용의 효과적인 설명을 위해 나타나 있을 뿐, 타의 소자나 회로블록들이 더 구비될 수 있다.
여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함될 수 있으며, DRAM,NAND 플래시 메모리, 및 MRAM에 대한 기본적 데이터 억세스 동작과 내부 기능회로에 관한 세부는 본 발명의 요지를 모호하지 않도록 하기 위해 상세히 설명되지 않음을 유의(note)하라.
도 1은 본 발명의 개념적 실시 예에 따른 반도체 메모리 장치의 개략적 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 제1 포트(102), 제2 포트(104), 공유 영역(106)을 포함하는 MRAM 어레이(110), 및 제어 회로(112)를 포함한다.
상기 제1 포트(102)는 제1 인터페이스(FINTF)를 가지며, 상기 제2 포트(104)는 상기 제1 인터페이스와는 다른 종류의 제2 인터페이스(SINTF)를 가진다. 예를 들어, 상기 제1 포트(102)는 제1 프로세서와 연결되며 DRAM 등과 같은 휘발성 메모리 장치의 인터페이스를 가질 수 있다. 또한, 상기 제2 포트(104)는 제2 프로세서와 연결되며 NAND 플래시 메모리 등과 같은 불휘발성 메모리 장치의 인터페이스를 가질 수 있다.
자기저항 랜덤 억세스 메모리(MRAM)타입의 어레이(110)는 상기 제1,2 포트들(102,104)을 통해 상기 제1,2 프로세서들에 의해 억세스된다. 상기 MRAM 어레이(110)는 메모리 사이즈가 가변될 수 있는 공유 영역(106)을 포함한다.
도 1의 MRAM 타입의 반도체 메모리 장치(100)는 멀티포트를 구비하고 서로 다른 인터페이스를 가짐에 의해 DRAM과 플래시 메모리의 역할을 함께 수행한다.
상기 공유 영역(106)은 제어 회로(112)의 제어에 의해, 라인(L30)을 통해 제1 포트(102)에 동작적으로 연결되거나 라인(L40)을 통해 제2 포트(104)에 동작적으로 연결될 수 있다. 상기 공유 영역(106)의 데이터 저장 용량의 확장이나 감소가 라인들(L10,L20)을 통해 요구되는 경우에 상기 제어 회로(112)는 라인(L50)을 통해 사이즈 제어신호(SCON)를 상기 MRAM 어레이(110)로 인가할 수 있다.
상기 MRAM 어레이(110)내에 전용 메모리 영역들이 설치되는 경우에, 제1 전용 메모리 영역은 상기 제1 포트(102)에 연결되고, 상기 제1 포트(102)는 제1 버스(B10)를 통해 제1 프로세서와 연결될 수 있다. 한편, 제2 전용 메모리 영역은 상기 제2 포트(104)에 연결되고, 상기 제2 포트(104)는 제2 버스(B20)를 통해 제2 프로세서와 연결될 수 있다.
결국, 상기 MRAM 타입의 반도체 메모리 장치(100)는 서로 다른 인터페이스를 통해 프로세서들에 의해 억세스될 수 있으므로, 메인 메모리에서 스토리지 메모리로의 데이터 이동 시 데이터 이동 타임이 최소화 또는 줄어든다. 예를 들어, 상기 공유 영역(106)에 저장된 데이터가 상기 MRAM 어레이(110)내의 제2 전용 메모리 영역에 내부적으로 이동될 경우에 통상적인 메인 메모리의 데이터가 플래시 메모리에 백업되는 경우에 비해 데이터 이동 타임이나 경로가 단축된다. 그러므로 레이턴시 타임이 줄어든다.
또한, 하나의 메모리 장치가 DRAM과 플래시 메모리를 겸하게 되므로, 시스템의 사이즈가 축소되고, 시스템 구현 비용이 저렴해질 수 있다. 더구나, 기존의 프로세서나 CPU를 변경함이 없이 그대로 채용할 수 있으므로 호환성이 개선된다.
도 2는 도 1의 반도체 메모리 장치를 포함하는 데이터 처리 시스템의 블록도이다.
도 2를 참조하면, 데이터 처리 시스템은 도 1의 반도체 메모리 장치(100), CPU(201), 칩셋(204), 및 대용량 스토리지(206)를 포함할 수 있다.
상기 반도체 메모리 장치(100)의 제1 전용 메모리 영역(107)은 제1 버스(B10)를 통해 상기 CPU(201)와 연결된다. 이 경우에 상기 제1 전용 메모리 영역(107)은 상기 CPU(201)의 메인 메모리로서 기능한다.
상기 반도체 메모리 장치(100)의 제2 전용 메모리 영역(108)은 제2 버스(B20)를 통해 상기 칩셋(204)와 연결된다. 이 경우에 상기 제2 전용 메모리 영역(108)은 낸드 플래시 메모리와 같은 스몰 스토리지로서 기능한다.
상기 반도체 메모리 장치(100)의 공유 영역(106)은 라인(L50)을 통해 상기 칩셋(204)와 연결될 수 있다. 그러나 이와 같은 연결은 예시에 불과하며, 상기 공유 영역(106)은 상기 CPU(201)에 연결될 수도 있다.
버스(B30)를 통해 상기 CPU(201)에 연결되고 버스(B40)를 통해 상기 대용량 스토리지(206)에 연결된 상기 칩셋(204)은 메모리 콘트롤러로서 기능한다.
도 2의 경우에도 MRAM 타입의 반도체 메모리 장치(100)는 멀티포트를 구비하고 서로 다른 인터페이스를 가짐에 의해 DRAM과 플래시 메모리의 역할을 함께 수행한다.
상기 공유 영역(106)의 데이터 저장 용량의 확장이나 감소가 요구되는 경우에 상기 칩셋(204)은 라인(L50)을 통해 사이즈 제어신호(SCON)를 반도체 메모리 장치(100)로 인가할 수 있다.
상기 MRAM 어레이(110)내의 제1 전용 메모리 영역(107)은 상기 CPU(201)에 연결되고, 상기 제2 전용 메모리 영역(108)은 상기 칩셋(204)에 연결될 수 있다.
결국, 상기 반도체 메모리 장치(100)는 서로 다른 인터페이스를 통해 상기 CPU(201) 및 칩셋(204)에 의해 억세스될 수 있으므로, 메인 메모리에서 스몰 메모리로의 데이터 이동 시 데이터 이동 타임이나 경로가 최소화 또는 줄어든다. 그러므로 레이턴시 타임이 줄어든다.
또한, 하나의 메모리 장치가 DRAM과 플래시 메모리를 겸하게 되므로, 데이터 처리 시스템의 사이즈가 축소되고, 데이터 처리 시스템의 구현 비용이 저렴해질 수 있다. 더구나, 기존의 CPU나 칩셋을 변경함이 없이 그대로 채용할 수 있으므로 호환성도 개선된다.
도 3은 도 1의 반도체 메모리 장치를 포함하는 멀티 프로세서 시스템의 블록도이다.
도 3을 참조하면, 멀티 프로세서 시스템은 반도체 메모리 장치(100), 제1 프로세서(200), 제2 프로세서(300)를 포함한다.
상기 반도체 메모리 장치(100)는 A 포트(102), B 포트(104), 공유 영역(106), 제1 전용 메모리 영역(107), 제2 전용 메모리 영역들(108,109)을 포함한다.
상기 제1 프로세서(200)는 제1 버스(B10)를 통해 상기 A 포트(102)와 연결된다. 상기 제2 프로세서(300)는 제2 버스(B20)를 통해 상기 B 포트(104)와 연결된다.
상기 제1 프로세서(200)와 상기 A 포트(102)간에는 DRAM 인터페이스(DRAM-INTF)가 제공된다.
상기 제2 프로세서(300)와 상기 B 포트(104)간에는 NAND 인터페이스(NAND-INTF)가 제공된다.
도 3의 경우에도, MRAM 타입의 반도체 메모리 장치(100)는 멀티포트를 구비하고 서로 다른 인터페이스를 가짐에 의해 DRAM과 플래시 메모리의 역할을 함께 수행한다.
상기 공유 영역(106)은 A 포트(102)를 통해 상기 제1 프로세서(200)에 의해 억세스되거나, B 포트(104)를 통해 상기 제2 프로세서(300)에 의해 억세스될 수 있다.
상기 MRAM 어레이(110)내의 제1 전용 메모리 영역(107)은 상기 A 포트(102)를 통해 상기 제1 프로세서(200)에 의해 전용으로 억세스된다.
상기 제2 전용 메모리 영역들(108,109)은 상기 B 포트(104)를 통해 상기 제2 프로세서(300)에 의해 전용으로 억세스된다.
결국, 상기 MRAM 타입의 반도체 메모리 장치(100)는 서로 다른 인터페이스를 통해 프로세서들에 의해 억세스될 수 있다. 따라서, 프로세서들 간의 데이터 이동 시 데이터 이동 타임이나 경로가 최소화 또는 줄어든다. 그러므로 시스템의 레이턴시 타임이 줄어든다.
또한, 하나의 메모리 장치가 DRAM과 플래시 메모리를 겸하게 되므로, 시스템의 사이즈가 축소되고, 시스템 구현 비용이 저렴해질 수 있다. 더구나, 기존의 프로세서들의 연결구성을 변경함이 없이 그대로 채용할 수 있으므로 호환성이 개선된다.
도 4는 도 1의 반도체 메모리 장치에 인가되는 코멘드들의 타이밍 예시도이다.
도 4를 참조하면, 제1 인터페이스의 코멘드들과 제2 인터페이스의 코멘드들이 예시적으로 나타나 있다.
도 4에서 C1과 C2는 NAND 인터페이스(NAND-INTF)와 같은 제2 인터페이스의 코멘드들을 나타내고, C10과 C20은 DRAM 인터페이스(DRAM-INTF)와 같은 제1 인터페이스의 코멘드들을 나타낸다.
먼저, C1에서 보여지는 RD, ER, WR, 및 CHK는 리드, 소거, 라이트, 및 체크를 각기 차례로 가리키는 코멘드들이다.
C2에서 보여지는 Area Select는 상기 MRAM 어레이(110)내의 공유 영역(106), 제1 전용 메모리 영역(107), 및 제2 전용 메모리 영역들(108,109)을 스토리지 메모리로서 선택하기 위한 코멘드이다.
한편, C10에서 보여지는 Act, WR/RD, PRE는 액티브, 라이트/리드, 및 프리차아지를 각기 차례로 가리키는 코멘드들이다.
C20에서 보여지는 Area Select는 상기 MRAM 어레이(110)내의 공유 영역(106), 제1 전용 메모리 영역(107), 및 제2 전용 메모리 영역들(108,109)을 메이니 메모리로서 선택하기 위한 코멘드이다.
도 5는 본 발명의 개념적 확장 실시 예에 따른 반도체 메모리 장치의 개략적 블록도이다.
도 5를 참조하면, 3개의 포트들을 가지는 멀티포트 반도체 메모리장치(100)가 베이스 밴드 프로세서(200)와 어플리케이션 프로세서(300)에 공유적으로 연결된 것이 보여진다.
상기 베이스 밴드 프로세서(200)는 통신용 프로세서로서 도 3의 제1 프로세서에 대응될 수 있다.
상기 어플리케이션 프로세서(300)는 연산 및 응용 데이터 처리용 프로세서로서 도 3의 제2 프로세서에 대응될 수 있다.
도 5의 멀티 프로세서 시스템은 반도체 메모리 장치(100), 베이스 밴드 프로세서(200), 및 어플리케이션 프로세서(300)를 포함한다.
상기 반도체 메모리 장치(100)는 A 포트(102), B 포트(104), C 포트(105), 공유 영역(106), 및 제어 회로(112)를 포함한다.
상기 베이스 밴드 프로세서(200)는 제1 버스(B10)를 통해 상기 A 포트(102)와 연결된다. 상기 어플리케이션 프로세서(300)는 제2 버스(B20)를 통해 상기 B 포트(104)와 연결된다. 상기 어플리케이션 프로세서(300)는 제3 버스(B22)를 통해 상기 C 포트(105)와 연결된다.
상기 A 포트(102)에는 DRAM 제1 인터페이스(MDDR1)가 제공된다.
상기 B 포트(104)에는 NAND 인터페이스(NAND)가 제공된다.
또한, 상기 C 포트(105)에는 DRAM 제2 인터페이스(MDDR2)가 제공된다.
상기 베이스 밴드 프로세서(200)는 UART와 같은 인터페이스 라인(S1)을 통해 상기 어플리케이션 프로세서(300)와 데이터 통신을 수행할 수 있다.
상기 베이스 밴드 프로세서(200)는 제1 제어라인(SCON1)을 통해 상기 제어 회로(112)와 연결될 수 있다. 또한, 상기 어플리케이션 프로세서(300)는 제2 제어라인(SCON2)을 통해 상기 제어 회로(112)와 연결될 수 있다.
도 5의 경우에도, MRAM 타입의 반도체 메모리 장치(100)는 3개의 포트를 구비하고 서로 다른 인터페이스를 가짐에 의해 DRAM과 플래시 메모리의 역할을 함께 수행한다.
결국, 상기 MRAM 타입의 반도체 메모리 장치(100)는 서로 다른 인터페이스를 통해 프로세서들에 의해 억세스될 수 있다. 따라서, 프로세서들 간의 데이터 이동 시 데이터 이동 경로나 타임이 최소화 또는 줄어든다. 그러므로 시스템의 레이턴시 타임이 줄어든다.
또한, 하나의 메모리 장치가 2개의 DRAM과 하나의 플래시 메모리를 겸하게 되므로, 시스템의 사이즈가 축소되고, 시스템 구현 비용이 저렴해질 수 있다. 더구나, 기존의 프로세서들의 연결구성을 변경함이 없이 그대로 채용할 수 있으므로 컴패티블 이펙트가 있다.
도 6은 본 발명에 적용되는 메모리 셀의 동작 원리를 보여주기 위한 도면이다.
도 6을 참조하면, STT-MRAM 셀은 자기 터널 접합(MTJ)저장요소(105), 트랜지스터(110), 비트 라인(120), 및 워드 라인(130)을 포함한다. 예를 들어, MTJ 저장 요소(105)는 예시된 것처럼, 절연(터널 배리어)층에 의해 분리되는 핀드층(pinned layer) 및 프리층(free layer)으로 형성되며, 이들 각각은 자기장을 보유할 수 있다. 소스 라인(140)은 라인(114)을 통해 상기 트랜지스터(110)에 연결된다.
감지 증폭기(150)는 비트 라인 레퍼런스(170)의 신호레벨과 비트 라인(120)의 신호레벨을 비교하고 그 비교된 차이를 증폭한다. 리드/라이트 회로(160)는 상기 비트 라인(120)과 상기 소스 라인(140) 사이에 연결된다.
자기 터널 접합(MTJ) 저장요소(105)는 바닥 전극(BE) 플레이트(180)로서 알려진 금속층 상에서 성장될 수 있으며, 상기 바닥 전극(BE) 플레이트(180)는 시드(미도시)를 통해 트랜지스터(110)의 상부 부분(112)에 접속된다. 상기 BE 플레이트(180)의 기계적 표면 특성들, 이를 테면 표면 평탄도(flatness)또는 조도(roughness)는 MTJ 저장요소(105)의 성능에 영향을 미친다. 일반적으로, BE 플레이트(180)는 강성의 연마된 금속 이를 테면 MTJ 저장요소(105)상에 형성하기에 적합한 기계적 특성들을 갖는 티타늄 합금 또는 이와 유사한 금속으로 형성된다.
도 7은 도 6의 메모리 셀의 평면 형상도이고, 도 8은 도 6의 메모리 셀의 또 다른 평면 형상도이다.
도 7을 참조하면, STT-MRAM 셀은 8각형의 바닥 전극(BE) 플레이트(180)상에 형성되는 자기 터널 접합(MTJ) 저장 요소(105)를 포함한다. 또한, STT-MRAM 셀은 트랜지스터(110)의 상부 부분(112)에 BE 플레이트(180)를 접속하는 시드(190)를 포함한다.
도 7에 도시된 것처럼, 전형적인 비대칭 STT-MRAM 셀 어레이 설계들에서, 바닥 전극(BE) 플레이트(180)의 코너들은 STT-MRAM 셀 어레이에서 인접한 BE 플레이트들 간의 공간 요구조건들을 감소시키기 위해 8각형을 형성하도록 제거 또는 에칭된다. 8각형 바닥 전극(BE) 플레이트(180)는 폭 XO과 길이 YO를 갖는다. 통상의 STT-MRAM 셀들에서, BE 플레이트 폭 XO, 활성층 폭, 및 금속 폭들은 도 7에서 볼 수 있듯이 실질적으로 상이하다.
한편, 도 8을 참조하면, 사각형의 바닥 전극(BE)(210), 시드(220), 및 자기 터널 접합(MTJ) 저장 요소(230)를 갖는 STT-MRAM 셀에 대한 또 다른 예시가 보여진다. 도 7의 STT-MRAM 셀에 도시된 바와 같이 8각형 BE 플레이트 대신에, 바닥 전극(BE) 플레이트(210)는 직사각형 형상을 갖는다. 직사각형 BE 플레이트(210)는 폭 X1 및 길이 Y1을 가지며, STT-MRAM 셀의 이러한 폭 X1 및/또는 길이 Y1은 가감될 수 있다. MTJ 저장 요소(230)의 에지와 BE 플레이트(210)의 에지 간의 최소 공간 요구조건들은 S1 및 S2로 도시된다.
도 8에 도시된 것처럼, MTJ 저장 요소(230)의 직사각형 형상에 보다 근접하게 대응하는 직사각형(이를 테면, 정사각형) 바닥 전극(BE) 플레이트(210)를 제공할 경우에, STT-MRAM 셀의 면적 효율성이 개선될 수 있다. 이런 방식으로, 도 8에 도시된 직사각형 BE 플레이트의 폭 X1은 도 7에 도시된 8각형 BE 플레이트의 폭 X0 보다 작을 수 있어, STT-MRAM 셀 면적이 감소될 수 있다. 또한, 도 8에 도시된 직사각형 BE 플레이트의 길이 Y1 또한 도 7에 도시된 8각형 BE 플레이트의 길이 Y0 보다 작을 수 있어, STT-MRAM 셀 면적이 감소될 수 있다.
직사각형 바닥 전극(BE) 플레이트(210), 및 직사각형 바닥 전극(BE) 플레이트(210)상의 저장 요소(230)를 포함하는 MRAM 셀은 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM)의 비트 셀일 수 있다.
MRAM은 자성의 성질 중에서 스핀이 업(Up)과 다운(Down)으로 나뉘어지는 것을 이용하는 메모리이다. 즉, MRAM은 자성 요소들을 이용하는 비휘발성 메모리 기술인 것이다. 예를 들어, 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM)는 전자들이 박막(스핀 필터)을 통과함에 따라 스핀-편광되는 전자들을 이용한다. 또한, STT-MRAM은 스핀 전달 토크 RAM(STT-RAM), 스핀 토크 전달 자화 스위칭 RAM(Spin-RAM), 및 스핀 모멘텀 전달 RAM(SMT-RAM)으로 나뉠 수 있다.
자기장을 이용하여 도전성 물질의 저항을 변화시키는 이른바 자기 저항 효과(magneto-resistance effect)를 이용하는 전형적인 MRAM은 MTJ(Magnetic Tunnel Junction)로 형성된 다수의 저항 메모리 셀을 포함한다.
강자성체의 자화 상태에 따라 MTJ를 통과하여 흐르는 터널링 전류(또는 터널링 저항)가 변화된다. MTJ가 중간에 개재된 강자성체는 자유층(free layer) 및 고정층(pinned layer)를 포함하며, 자유층과 고정층에서 자화 방향이 서로 평행할 경우 터널링 저항은 최소이며, 자유층과 고정층에서의 자화 방향이 서로 반평행할 경우 터널링 저항은 최대일 수 있다. 고정층에 피닝층(pinning layer)으로 지칭되는 반강자성층(anti-ferromagnetic layer)이 부가될 경우 고정층의 자화 방향은 고정되어, 터널링 저항은 자유층의 자화 방향에 따라 변할 수 있다. 여기서 자유층의 자화 방향은 비트 라인 및 워드 라인을 따라 흐르는 전류에 의해 형성되는 자기장을 이용하여 스위치할 수 있다. 그런데, 상기와 같은 방법은 저항 메모리 장치가 고집적화될수록 자유층의 보자력(coercivity)이 증가하여 원하지 않는 자유층이 스위치될 수 있다. 따라서, 스핀 전달 토크(STT; Spin Transfer Torque) 방식을 이용하는 자기 메모리 장치나 토글 스위칭(toggle switching) 라이팅 방식을 이용하는 자기 메모리 장치에 대한 관심이 높아지고 있다.
스핀 전달 토크 방식을 이용한 자기 메모리 장치는 자기 메모리 장치에서 스핀이 분극화되는 방향으로 전류를 제공함으로써 전자의 스핀 전달(spin transfer of electron)을 이용하여 자유층을 원하는 방향으로 스위치할 수 있다. 이는 셀 사이즈가 감소함에 따라 요구되는 전류의 양이 상대적으로 감소하므로, 저항 메모리 장치를 고집적화시킬 수 있다.
워드 라인 및 비트 라인은 교차점에서 45°방향만큼 비스듬하게 배치되며, MTJ는 순차적으로 적층된 제2 마그네틱 영역, 터널링 배리어 및 제1 마그네틱 영역을 포함할 수 있다. 여기서, 제1 및 제2 마그네틱 영역은 상부 강자성층, 하부 강자성층 및 이들 사이에 삽입된 반자성 커플링 스페이서층을 포함하는 SAF(Synthetic Anti-Ferromagnetic) 구조체를 포함할 수 있다.
도 9는 도 6의 메모리 셀의 등가 회로도이다.
도 9를 참조하면, STT-MRAM 셀은 억세스 트랜지스터(510)에 연결된 워드라인(WL)을 포함한다. 저장 요소(520)(예를 들어, MTJ)는 단순한 저항으로 표현된다. 억세스 트랜지스터(510) 및 저장 요소(520)는 비트 라인(BL)과 소스 라인(SL) 사이에 배치된다. 기록 동작 동안 상태 "0"에 대해서 WL=H, BL=H 그리고 SL=L이고 상태 "1"에 대해서 WL=H, BL=L 그리고 SL=H이다. 본 발명의 실시예에서 사용될 때, H는 높은 전압/로직 레벨이고 L은 낮은 전압/로직 레벨이다. 전압 레벨들은 공급 전압 레벨들(예를 들어, Vdd 및 0)일수 있거나 공급 전압 레벨들보다 높거나 이보다 낮을 수 있다. 상기 배열 및 상태 조건들은 단지 본 발명의 실시예의 논의를 위해 제공된 것이며, 논의된 상태나 조건들에 제한되지 않음을 인식하여야 할 것이다.
도 10은 모바일 기기에 적용된 본 발명의 응용 예를 도시한 개략적 회로 블록도이다.
도 10을 참조하면, 모바일 기기는 멀티 포트 MRAM(100), 제1 프로세서(200), 제2 프로세서(300), 디스플레이부(400), 유우저 인터페이스(500), 카메라 유닛(600), 및 모뎀(700)을 포함할 수 있다.
상기 멀티 포트 MRAM(100), 제1 프로세서(200), 및 제2 프로세서(300)는 도 5를 통해 설명된 바와 같은 연결 구성을 이루고 있다. 따라서, 하나의 멀티 포트 MRAM(100)은 하나의 스토리지 메모리와 두개의 DRAM을 대체하는 메모리 소자이다.
결국, 도 10의 멀티포트 MRAM(100)은 3개의 포트를 구비하고 서로 다른 인터페이스를 가짐에 의해 DRAM과 플래시 메모리의 역할을 함께 수행한다. 따라서, 프로세서들 간의 데이터 이동 시 데이터 이동 경로나 타임이 최소화 또는 줄어들기 때문에, 모바일 기기의 레이턴시 타임이 단축된다. 레이턴시 타임의 단축은 상기 모바일 기기의 고속 응답성을 높인다. 또한, 하나의 메모리 장치가 2개의 DRAM과 하나의 플래시 메모리를 겸하게 되므로, 시스템의 사이즈가 축소되고, 시스템 구현 비용이 저렴해질 수 있다. 더구나, 기존의 프로세서들의 연결구성을 변경함이 없이 그대로 채용할 수 있으므로 호환성이 개선된다.
멀티포트 MRAM(100)의 제1 포트는 제1 버스(B10)를 통해 베이스밴드 프로세서인 제1 프로세서(200)에 연결되고, 멀티포트 MRAM(100)의 제2 포트는 제2 버스(B20)를 통해 응용 프로세서인 제2 프로세서(300)에 연결된다. 또한, 멀티포트 MRAM(100)의 제3 포트는 제3 버스(B22)를 통해 상기 제2 프로세서(300)에 연결된다.
상기 제1 버스(B10)의 인터페이스는 DRAM 인터페이스일 수 있으며, 상기 제1 포트는 상기 제1 프로세서(200)로부터 발생된 제1 패킷 데이터(DQ1/ADDR1/CMD1)를 수신하여 멀티포트 MRAM(100)의 내부 회로블록으로 전달한다. 또한, 상기 제1 포트는 상기 멀티포트 MRAM(100)의 제1 데이터를 상기 제1 프로세서(200)로 제공한다. 이 경우에 상기 제1 데이터는 병렬 데이터일 수 있다.
상기 제3 버스(B22)의 인터페이스도 DRAM 인터페이스일 수 있으며, 상기 제3 포트는 상기 제2 프로세서(200)로부터 발생된 제3 패킷 데이터(DQ3/ADDR3/CMD3)를 수신하여 멀티포트 MRAM(100)의 내부 회로블록으로 전달한다. 또한, 상기 제3 포트는 상기 멀티포트 MRAM(100)의 제3 데이터를 상기 제2 프로세서(300)로 제공한다. 이 경우에 상기 제2 데이터는 직렬 또는 병렬 데이터일 수 있다. 미도시된 클럭 발생기는 외부 클럭신호(CLK)에 기초하여 제1 내부 클럭신호(ICLK1) 및 제3 내부 클럭신호(ICLK3)를 발생할 수 있다. 이 경우에 제1 내부 클럭신호(ICLK1)와 제3 내부 클럭신호(ICLK3)는 주파수가 서로 다를 수 있다.
상기 제1,2 프로세서들(200,300)과 상기 MRAM(100)은 경우에 따라 하나의 칩으로 제조 또는 패키징될 수 있다. 결국, 상기 MRAM(100)은 상기 모바일 기기에 임베디드될 수도 있다.
상기 모바일 기기가 휴대용 통신 디바이스인 경우에, 상기 제1 프로세서(200)에는 통신 데이터의 송수신 및 데이터 변복조 기능을 수행하는 모뎀(700)이 연결될 수 있다.
대용량의 정보 저장을 위해 상기 제1 프로세서(200) 또는 제2 프로세서(300)에는 노어 타입 혹은 낸드 타입 플래시 메모리가 추가로 연결될 수 있다.
상기 디스플레이 부(400)는 백라이트를 갖는 액정이나 LED 광원을 갖는 액정 또는 OLED 등의 소자로서 터치 스크린을 가질 수 있다. 상기 디스플레이 부(400)는 문자,숫자,그림 등의 이미지를 컬러로 표시하는 출력 소자로서 기능한다.
상기 모바일 기기는 모바일 통신 장치의 위주로 설명되었으나, 필요한 경우에 구성 요소를 가감하여 스마트 카드로서 기능할 수 있다.
상기 모바일 기기는 별도의 인터페이스를 외부의 통신 장치와 연결될 수 있다. 상기 통신 장치는 DVD(digital versatile disc) 플레이어, 컴퓨터, 셋 탑 박스(set top box, STB), 게임기, 디지털 캠코더 등일 수 있다.
카메라 유닛(600)은 카메라 이미지 프로세서(Camera Image Processor: CIS)를 포함하며 상기 제2 프로세서(300)와 연결된다.
비록 도면에는 도시되지 않았지만, 상기 모바일 기기에는 응용 칩셋(Application chipset)이나 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 가진 자에게 자명하다.
상기 MRAM(100)칩이나 상기 플래시 메모리의 칩은 각기 혹은 함께 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 칩은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 패키지로서 패키지화될 수 있다.
비록, 도 10에서 MRAM 이 설치된 것을 예로 들었으나, 다양한 종류의 불휘발성 메모리가 사용될 수 있다.
상기 불휘발성 메모리는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태들을 갖는 데이터 정보를 저장할 수 있다.
상기 불휘발성 메모리는, 예를 들면, EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), Conductive bridging RAM(CBRAM), FeRAM (Ferroelectric RAM), OUM(Ovonic Unified Memory)라고도 불리는 PRAM(Phase change RAM), 저항성 메모리 (Resistive RAM: RRAM 또는 ReRAM), 나노튜브 RRAM (Nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory: NFGM), 홀로그래픽 메모리 (holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)로 구현될 수 있다.
도 1의 반도체 메모리 장치(100)는 셀룰러 폰, 태플릿 피씨, 또는 노트북 컴퓨터에 DRAM과 소용량 플래시 메모리를 대체하는 메모리로서 적용될 수 있다.
도 11은 셀룰러 폰에 적용된 본 발명의 응용 예를 도시한 도면이다.
도 11을 참조하면, 셀룰러 폰(2000)은 도 1의 반도체 메모리 장치(100)를 구비함에 의해, DRAM과 소용량 플래시 메모리의 설치를 생략할 수 있다. 따라서, 셀룰러 폰(2000)의 경우에도 데이터 이동 경로나 타임이 최소화 또는 줄어들기 때문에, 레이턴시 타임이 단축된다. 레이턴시 타임의 단축은 상기 셀룰러 폰의 고속 응답성을 높인다. 또한, 하나의 메모리 장치가 DRAM과 플래시 메모리를 겸하게 되므로, 폰 사이즈가 축소되고, 셀룰러 폰의 구현 비용이 저렴해질 수 있다.
도 12는 태블릿 피씨에 적용된 본 발명의 응용 예를 도시한 도면이다.
도 12를 참조하면, 태블릿 피씨(3000)은 도 1의 반도체 메모리 장치(100)를 구비함에 의해, DRAM과 소용량 플래시 메모리의 설치를 생략할 수 있다. 따라서, 태블릿 피씨(3000)의 경우에도 데이터 이동 경로나 타임이 최소화 또는 줄어들기 때문에, 레이턴시 타임이 단축된다. 레이턴시 타임의 단축은 상기 태블릿 피씨의 고속 응답성을 높인다. 또한, 하나의 메모리 장치가 DRAM과 플래시 메모리를 겸하게 되므로, 피씨 사이즈가 축소되고, 태블릿 피씨의 구현 비용이 저렴해질 수 있다.
도 13은 노트북 컴퓨터에 적용된 본 발명의 응용 예를 도시한 도면이다.
도 13을 참조하면, 노트북 컴퓨터(4000)은 도 1의 반도체 메모리 장치(100)를 구비함에 의해, DRAM과 소용량 플래시 메모리의 설치를 생략할 수 있다. 따라서, 노트북 컴퓨터(4000)의 경우에도 데이터 이동 경로나 타임이 최소화 또는 줄어들기 때문에, 레이턴시 타임이 단축된다. 레이턴시 타임의 단축은 상기 노트북 컴퓨터의 고속 응답성을 높인다. 또한, 하나의 메모리 장치가 DRAM과 플래시 메모리를 겸하게 되므로, 노트북 컴퓨터의 사이즈가 축소되고, 노트북 컴퓨터의 구현 비용이 저렴해질 수 있다.
이상에서와 같이 도면과 명세서를 통해 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예를 들어, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이, 서로 다른 인터페이스의 구현 방식을 다양하게 변경 및 변형할 수 있을 것이다.
*도면의 주요 부분에 대한 부호의 설명*
102: 제1 포트
104: 제2 포트
106: 공유 영역
110: MRAM 어레이

Claims (10)

  1. 제1 프로세서와 연결되며 휘발성 메모리 장치의 인터페이스를 가지는 제1 포트;
    제2 프로세서와 연결되며 불휘발성 메모리 장치의 인터페이스를 가지는 제2 포트; 및
    상기 제1,2 포트를 통해 억세스되며, 메모리 사이즈가 가변되는 공유 영역을 구비하는 자기저항 랜덤 억세스 타입의 메모리 셀 어레이를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 자기저항 랜덤 억세스 타입의 메모리 셀 어레이는 스핀 전달 토크 자기저항 랜덤 억세스 메모리(STT-MRAM) 셀들을 포함하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 제1 포트가 DRAM 인터페이스인 경우에 상기 제2 포트는 플래시 메모리 인터페이스인 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 제1 포트가 DRAM 인터페이스인 경우에 상기 제2 포트는 낸드 플래시 메모리 인터페이스 또는 노어 플래시 메모리 인터페이스인 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 자기저항 랜덤 억세스 타입의 메모리 셀 어레이는 상기 제1 프로세서에 의해 전용으로 억세스되는 제1 전용 메모리 영역을 더 구비하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 자기저항 랜덤 억세스 타입의 메모리 셀 어레이는 상기 제2 프로세서에 의해 전용으로 억세스되는 제2 전용 메모리 영역을 더 구비하는 반도체 메모리 장치.
  7. 제1항에 있어서, 상기 제1 프로세서는 베이스 밴드 프로세서인 반도체 메모리 장치.
  8. 제1 프로세서와 연결되며 휘발성 메모리 장치의 제1 인터페이스를 가지는 제1 포트;
    제2 프로세서와 연결되며 불휘발성 메모리 장치의 인터페이스를 가지는 제2 포트;
    상기 제2 프로세서와 연결되며 휘발성 메모리 장치의 제2 인터페이스를 가지는 제3 포트;
    상기 제1,2,및 제3포트를 통해 억세스되며, 메모리 사이즈가 가변되는 공유 영역을 구비하는 자기저항 랜덤 억세스 타입의 메모리 셀 어레이; 및
    상기 제1,2 프로세서로부터 인가되는 사이즈 제어신호에 응답하여 상기 공유영역의 메모리 사이즈를 제어하는 제어 회로를 포함하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 제1 포트가 DRAM 인터페이스인 경우에 상기 제2 포트는 플래시 메모리 인터페이스인 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 제3 포트는 DRAM 인터페이스인 반도체 메모리 장치.
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