JPH08249887A - マルチポートメモリ - Google Patents

Abstract

(57)【要約】 【目的】 読み出しアクセスタイムの短縮を図る。 【構成】 同一アドレスに対して同時に、例えばＡポー
トの書き込みデータＤＩＡの書き込みアクセスを行いな
がら、Ｂポートの読み出しデータＤＯＢの読み出しを行
う際、読み出しデータ設定部ＲＳＡにて前記読み出しデ
ータＤＯＢの強制設定を行う。読み出しデータ設定部Ｒ
ＳＡでは、２つのアクセスのアドレスの一致、又Ａポー
トの書き込みアクセスの判定を行っている。又このよう
な読み出しデータＤＯＢの強制設定で、メモリセルＭＣ
の反転時間を待つ必要がないため、読み出しアクセスタ
イムが短縮される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マトリックス状に配置
されたメモリセルに対して、Ｎ組のワード線及びＮ組の
ビット線を備え、Ｎ個の各ポートから独立してアドレス
指定し、アクセスできるようにしたマルチポートメモリ
に係り、特に、同一アドレスに対して同時に、一方のポ
ートから書き込みアクセスがなされ、他方のポートから
読み出しアクセスがなされる際に、後者の読み出しアク
セスタイムを短縮することで、結果として、平均読み出
しアクセスタイム、更には書き込みアクセスをも含めた
平均アクセスタイムを短縮することができるマルチポー
トメモリに関する。

【０００２】

【従来の技術】従来から、複数のＣＰＵ（central proc
essing unit ）を備え、記憶装置や入出力装置、あるい
はデータ等の資源をＣＰＵ間で共用し、更に、これらＣ
ＰＵ間で何等かの手段によりデータの受け渡しや処理実
行の同期を行いながら、与えられた１つ又は複数の処理
を並行実行するマルチＣＰＵコンピュータシステムが実
現されている。このようなマルチＣＰＵコンピュータシ
ステムにおいては、ＣＰＵ間の結合が疎結合のものと、
密結合のものとがある。この密結合のもので、又場合に
よっては疎結合のもので、ＣＰＵ間でのデータの受け渡
しや処理実行の同期を行うために、ＣＰＵ間にデュアル
ポートメモリが用いられているものがある。又、マルチ
ＣＰＵコンピュータシステム以外にも、２つのシステム
間でデータの受け渡しや処理実行の同期を行うために、
このようなデュアルポートメモリを用いることがある。

【０００３】このようなデュアルポートメモリ等、複数
のポートを備えたマルチポートメモリは、マトリックス
状に配置されたメモリセルに対して、複数（Ｎ組）のワ
ード線及び複数（Ｎ組）のビット線を備え、複数（Ｎ
個）の各ポートから独立してアドレス指定し、アクセス
できるようにされている。更に、一般的なマルチポート
メモリは、共通のメモリセルマトリックスに対して各ポ
ート毎に独立して、アドレスデコーダや、書き込み回路
やセンスアンプ、又入出力バッファ等が設けられてい
る。

【０００４】図４は、従来から用いられているマルチポ
ートメモリの主要部のブロック図である。

【０００５】このマルチポートメモリは、デュアルポー
トメモリであり、書き込みアクセス及び読み出しアクセ
スのいずれもそれぞれ可能とされるＡポート及びＢポー
トを備える。又、該デュアルポートメモリは、（１２８
×８＝１０２４）のメモリセルＭＣを１ビットずつアド
レス指定し、各ポートからアクセスするものである。

【０００６】該マルチポートメモリは、１２８行８列の
マトリックス状に配置された合計１０２４個のメモリセ
ルＭＣと、Ａポート用のワード線ＷＡ０〜ＷＡ１２７及
びＢポート用のワード線ＷＢ０〜ＷＢ１２７と、Ａポー
ト用のビット線ＢＡ０〜ＢＡ７及びＢＡＮ０〜ＢＡＮ７
と、Ｂポート用のビット線ＢＢ０〜ＢＢ７及びＢＢＮ０
〜ＢＢＮ７と、メモリマトリックスの各列毎に設けられ
た列選択回路ＣＳ０〜ＣＳ７と、Ａポート用の書き込み
回路ＷＣＡ及びセンスアンプＳＡと、Ｂポート用の書き
込み回路ＢＣＢ及びセンスアンプＳＢと、バッファＢ１
１〜Ｂ１４とを備える。

【０００７】なお、前記ビット線ＢＡ０〜ＢＡ７とＢＡ
Ｎ０〜ＢＡＮ７とは対応する番号のもの同士で対とさ
れ、ビット線対として構成される。前記ビット線ＢＢ０
〜ＢＢ７とＢＢＮ０〜ＢＢＮ７とは対応する番号のもの
同士で対とされ、ビット線対とされる。又、該マルチポ
ートメモリでは、各ポート毎に外部からアクセスするた
め、図示されないＡポート用のアドレス線ＡＡ０〜ＡＡ
９及びＢポート用のアドレス線ＡＢ０〜ＡＢ９を備え
る。

【０００８】ＡポートのＭＳＢ（most significant bi
t）側のアドレス線ＡＡ３〜ＡＡ９の信号は図示されな
いデコーダでデコードされ、この結果に基づき前記ワー
ド線ＷＡ０〜ＷＡ１２７のいずれか１本がＨ状態とな
る。又、同じくＡポート用のＬＳＢ（least significan
t bit ）側の前記アドレス線ＡＡ０〜ＡＡ２の信号は図
示されないデコーダでデコードされ、この結果に基づき
Ａポート用の列選択信号ＣＳＡ０〜ＣＳＡ７のいずれか
１本がＨ状態となる。

【０００９】一方、Ｂポート用のＭＳＢ側の前記アドレ
ス線ＡＢ３〜ＡＢ９の信号は図示されないデコーダにて
デコードされ、この結果に基づき前記ワード線ＷＢ０〜
ＷＢ１２７のいずれか１本がＨ状態となる。又、同じく
Ｂポート用のＬＳＢ側の前記アドレス線ＡＢ０〜ＡＢ２
は図示されないデコーダにてデコードされ、この結果に
基づきポート用の列選択信号ＣＳＢ０〜ＣＳＢ７のいず
れか１本がＨ状態となる。

【００１０】図５は、前記マルチポートメモリに用いら
れる前記メモリセルの回路図である。

【００１１】この図５では、１０２４個のうちの第ｉ
（ｉ＝０〜１２７）行で第ｊ（ｊ＝０〜７）列の１つの
メモリセルの内部回路が示される。該メモリセルは、Ｐ
チャネルＭＯＳトランジスタＴＰ１１及びＴＰ１２と、
ＮチャネルＭＯＳトランジスタＴＮ１１〜ＴＮ１６とに
より構成される。

【００１２】まず、前記ＰチャネルＭＯＳトランジスタ
ＴＰ１１及び前記ＮチャネルＭＯＳトランジスタＴＮ１
５で構成されるインバータゲートと、前記ＰチャネルＭ
ＯＳトランジスタＴＰ１２及び前記ＮチャネルＭＯＳト
ランジスタＴＮ１６で構成されるインバータゲートと
は、互いに入力と出力とが接続され、フリップフロップ
が構成される。該フリップフロップの正論理入出力は、
前記ＮチャネルＭＯＳトランジスタＴＮ１１を介してビ
ット線ＢＡｊに接続され、前記ＮチャネルＭＯＳトラン
ジスタＴＮ１３を介してビット線ＢＢｊに接続される。
一方、該フリップフロップの負論理入出力は、前記Ｎチ
ャネルＭＯＳトランジスタＴＮ１２を介してビット線Ｂ
ＡＮｊに接続され、前記ＮチャネルＭＯＳトランジスタ
ＴＮ１４を介してビット線ＢＢＮｊに接続される。これ
らビット線ＢＡｊ、ＢＡＮｊ、ＢＢｊ及びＢＢＮｊは、
いずれも、第ｊ列のものである。又、前記ＮチャネルＭ
ＯＳトランジスタＴＮ１１及びＴＮ１２のゲートは、Ａ
ポートの第ｉ行のワード線ＷＡｉに接続される。又、前
記ＮチャネルＭＯＳトランジスタＴＮ１３及びＴＮ１４
のゲートは、いずれも、Ｂポートの第ｉ行のワード線Ｗ
Ｂｉに接続される。

【００１３】このようなメモリセルでは、前記ワード線
ＷＡｉがＨ状態となると、前記ＮチャネルＭＯＳトラン
ジスタＴＮ１１及びＴＮ１２がオンとなって、前記正論
理入出力及び負論理入出力がそれぞれ前記ビット線ＢＡ
ｊ及びＢＡＮｊに接続され、Ａポートの書き込みアクセ
スや読み出しアクセスが可能となる。又、前記ワード線
ＷＢｉがＨ状態となると、前記ＮチャネルＭＯＳトラン
ジスタＴＮ１３及びＴＮ１４がオンとなって、前記正論
理入出力及び負論理入出力がそれぞれ前記ビット線ＢＢ
ｊ及びＢＢＮｊに接続され、Ｂポートの書き込みアクセ
スや読み出しアクセスが可能となる。

【００１４】図６は、前記マルチポートメモリに用いら
れる前記列選択回路の回路図である。

【００１５】この図６に示される如く、それぞれの前記
選択回路ＣＳ０〜ＣＳ７は、いずれもＮチャネルＭＯＳ
トランジスタＴＮ２１〜ＴＮ２４によって構成される。
又、第ｊ列の前記列選択回路ＣＳｊについては、これら
ＮチャネルＭＯＳトランジスタＴＮ２１〜ＴＮ２４のそ
れぞれのソース及びドレインは、順に、前記ビット線Ｂ
Ａｊ及びデータ線ＢＡ、前記ビット線ＢＢｊ及びデータ
線ＢＢ、前記ビット線ＢＡＮｊ及びデータ線ＢＡＮ、前
記ビット線ＢＢＮｊ及びデータ線ＢＢＮに接続される。
又、前記ＮチャネルＭＯＳトランジスタＴＮ２１及びＴ
Ｎ２３のゲートは、Ａポートの前記列選択信号ＣＳＡｊ
が接続される。前記ＮチャネルＭＯＳトランジスタＴＮ
２２及びＴＮ２４のゲートは、Ｂポートの前記列選択信
号ＣＳＢｊが接続される。

【００１６】図７は、前記マルチポートメモリに用いら
れる前記書き込み回路の回路図である。

【００１７】この図７では、前記書き込み回路ＷＣＡ及
びＷＣＢのいずれか１つが示される。該書き込み回路Ｗ
ＣＡ、ＷＣＢは、それぞれ、ＮチャネルＭＯＳトランジ
スタＴＮ２７及びＴＮ２８と、インバータゲートＧ４及
びＧ５とによって構成されている。

【００１８】まず、前記インバータゲートＧ４には、書
き込みデータ線ＤＩｘ２（ＡポートであればＤＩＡ２、
ＢポートであればＤＩＢ２）が接続されている。又、直
列接続される前記インバータゲートＧ４及びＧ５にあっ
て、前記ＮチャネルＭＯＳトランジスタＴＮ２７を経て
データ線Ｂｘ（ＡポートであればＢＡ、Ｂポートであれ
ばＢＢ）が前記インバータゲートＧ５の出力に接続さ
れ、前記ＮチャネルＭＯＳトランジスタＴＮ２８を経て
データ線ＢｘＮ（ＡポートであればＢＡＮ、Ｂポートで
あればＢＢＮ）が前記インバータゲートＧ４の出力に接
続されている。又、前記ＮチャネルＭＯＳトランジスタ
ＴＮ２７及びＴＮ２８のゲートには、書き込み信号Ｗｘ
（ＡポートであればＷＡ、ＢポートであればＷＢ）が接
続されている。

【００１９】従って、このような書き込み回路ＷＣＡ、
ＷＣＢにあっては、書き込みアクセスを行うためにマル
チポートメモリの外部からＨ状態の前記書き込み信号Ｗ
ｘが入力されると、前記書き込みデータ線ＤＩｘ２から
入力された書き込みビットデータは前記データ線Ｂｘに
出力され、該ビットデータを反転させたものは前記デー
タ線ＢｘＮに出力される。

【００２０】以下、このような従来のマルチポートメモ
リの作用を、Ａポートを例として説明する。

【００２１】まず、Ａポートから書き込みアクセスを行
う場合を説明する。

【００２２】該書き込みアクセスの場合、当該マルチポ
ートメモリの外部からアドレス信号ＡＤＡ及びＨ状態の
書き込み信号ＷＡを入力する。すると、前記アドレス信
号ＡＤＡの上位７ビットの値に従って前記ワード線ＷＡ
０〜ＷＡ１２７のいずれか１本がＨ状態となり、該７ビ
ットの値に対応する１行分の合計８個の前記メモリセル
ＭＣが、それぞれの前記ＮチャネルＭＯＳトランジスタ
ＴＮ１１及びＴＮ１２がオンとなることで、対応する前
記ビット線ＢＡ０〜ＢＡ７又ＢＡＮ０〜ＢＡＮ７に接続
される。又、前記アドレス信号ＡＤＡの下位３ビットの
値に従って前記列選択信号ＣＳＡ０〜ＣＳＡ７のいずれ
か１本がＨ状態となり、これによって前記列選択回路Ｃ
Ｓ０〜ＣＳ７のいずれか１つの前記ＮチャネルＭＯＳト
ランジスタＴＮ２１及びＴＮ２３がオンとなり、該下位
３ビットの値に対応する前記ビット線ＢＡ０〜ＢＡ７の
いずれか１本が前記データ線ＢＡに接続され、前記ビッ
ト線ＢＡＮ０〜ＢＡＮ７のいずれか１本が前記データ線
ＢＡＮに接続される。

【００２３】すると、前記バッファＢ１１と、Ｈ状態の
前記書き込み信号ＷＡにより書き込み状態にある前記書
き込み回路ＷＣＡとを経て、更に、選択状態にある前記
列選択回路ＣＳ０〜ＣＳ７のいずれか１つを経て、書き
込みデータＤＩＡが合計１０２４個のうちの前記アドレ
ス信号ＡＤＡの値に対応するいずれか１つの前記メモリ
セルＭＣに書き込まれる。

【００２４】次に、Ａポートの読み出しアクセスを行う
場合を説明する。

【００２５】該読み出しアクセスの場合に際しては、当
該マルチポートメモリの外部から前記アドレス信号ＡＤ
Ａ及びＬ状態の前記書き込み信号ＷＡが入力される。こ
の読み出しアクセスにあっても、入力された前記アドレ
ス信号ＡＤＡに従い、前記ワード線ＷＡ０〜ＷＡ１２
７、前記ビット線ＢＡ０〜ＢＡ７及びＢＡＮ０〜ＢＡＮ
７、前記列選択回路ＣＳ０〜ＣＳ７を用い、いずれか１
つの前記メモリセルＭＣを選択し、これを前記データ線
ＢＡ及びＢＡＮに接続する作用については、前述した書
き込みアクセスの場合と同様である。又、このように１
つのメモリセルＭＣが前記データ線ＢＡ及びＢＡＮに接
続されると、前記アドレス信号ＡＤＡの値に従って選択
されたメモリセルＭＣに記憶されるビットデータは、こ
れらデータ線ＢＡ及びＢＡＮを経て前記センスアンプＳ
Ａにて読み出され、読み出しデータＤＯＡとして出力さ
れる。

【００２６】なお、以上、Ａポートの書き込みアクセス
及び読み出しアクセスの作用について説明したが、Ｂポ
ートについても同様に書き込みアクセス及び読み出しア
クセスを行うことができる。これは、Ｂポートについて
も、Ａポートと同一で別系統の回路が設けられているた
めである。又、このようにＡポートとＢポートとで独立
した書き込みアクセス及び読み出しアクセスのための回
路が設けられているため、各ポートから独立してアドレ
ス指定し、書き込みアクセスでも、読み出しアクセスで
も並行して行うことができる。

【００２７】

【発明が解決しようとする課題】しかしながら、従来の
マルチポートメモリにあっては、異なるポートから、マ
トリックス状に配置されたメモリセルの同一アドレスに
対してアクセスする場合がある。このように同一アドレ
スに対して同時にアクセスする場合、一方のポートから
書き込みアクセスがなされ、他方のポートから読み出し
アクセスがなされる際には、後者の読み出しアクセスタ
イムが延長されてしまうという問題がある。

【００２８】ここで、図５に示すように、第ｉ行で第ｊ
列の前記メモリセルＭＣにあって、“０”のビットデー
タが記憶され、当該メモリセルＭＣのフリップフロップ
の正論理出力がＬ状態であり、負論理出力がＨ状態であ
るとする。又、このようなメモリセルＭＣに対してＡポ
ートから“１”（Ｈ状態）のビットデータの書き込みを
行い、同時にＢポートから当該メモリセルＭＣの読み出
しアクセスを行うものとする。このような場合の動作
は、図８のタイムチャートに示されるとおりである。

【００２９】このタイムチャートにおいて、まず時刻ｔ
１では、第ｉ行目の該当する前記メモリセルＭＣに対し
て書き込みアクセスするため、前記ワード線ＷＡｉがＨ
状態となる。又、入力された“１”の前記書き込みデー
タＤＩＡに従って、前記バッファＢ１１の出力の前記書
き込みデータ線ＤＩＡ２は、時刻ｔ２にＨ状態となる。
すると、前記書き込み回路ＷＣＡはＨ状態のビットデー
タの書き込みを開始し、時刻ｔ４では前記データ線ＢＡ
の論理状態が立ち上がり始め、時刻ｔ５では前記ビット
線ＢＡｊの論理状態が立ち上がり始める。

【００３０】ここで、“０”のビットデータを記憶する
前記メモリセルＭＣに対して当該書き込み回路ＷＣＡが
“１”のビットデータを書き込む場合、前記図５に示す
前記ＰチャネルＭＯＳトランジスタＴＰ１２及び前記Ｎ
チャネルＭＯＳトランジスタＴＮ１６のインバータゲー
トがＬ状態を出力するのに対して、前記図７の前記イン
バータゲートＧ５が強制的にＨ状態を書き込む。更に
は、前記ＰチャネルＭＯＳトランジスタＴＰ１１及び前
記ＮチャネルＮＯＳトランジスタＰＮ１５のインバータ
ゲートがＨ状態を出力するのに対して前記インバータゲ
ートＧ４が強制的にＬ状態を書き込む。このようにフリ
ップフロップの前記正論理入出力及び負論理入出力にお
いて異なる論理状態の出力同士が衝突するため、前記図
８のタイムチャートに示される如く、前記データ線ＢＡ
及び前記ビット線ＢＡｊの論理状態の立ち上がりは緩や
かになってしまい、該ビット線ＢＡｊが完全にＨ状態と
なるのは、時刻ｔ７となっている。

【００３１】従って、このような書き込みアクセス中の
メモリセルに対して、同時にＢポートから読み出しアク
セスを行っている場合、Ｂポートの前記ビット線ＢＢｊ
の論理状態も、この図８の時刻ｔ６からｔ８に示される
如く、緩やかに論理状態が立ち上がる。又、Ｂポートの
前記読み出しデータ線ＤＯＢ２がＨ状態となるのは、更
に後の時刻ｔ９となっている。

【００３２】このように、同一アドレスに対して同時
に、一方のポートから書き込みアクセスがなされ、他方
のポートから読み出しアクセスがなされる際には、後者
の読み出しアクセスで読み出そうとするメモリセルのビ
ットデータは、前者の書き込みアクセスによって論理状
態が変化の過渡状態にある。従って、このような同一ア
ドレス同時アクセスの場合、前者の書き込みアクセスの
後のデータを正確に読み出そうとした場合には、アクセ
ス中のメモリセルでの論理状態反転に要する時間分だ
け、後者の読み出しアクセスを延長しなければならな
い。

【００３３】従って、このような同一アドレス同時アク
セスの際には、他ポートが書き込みアクセスを行ってい
ないアドレスのメモリセルを読み出す際に比べ、読み出
しアクセスタイムが延長されてしまう。従って、同一ア
ドレスに対して同時に異なるポートから書き込みアクセ
ス及び読み出しアクセスを行う、このようなワーストケ
ースにおいても正しいデータの読み出しを保障するとす
れば、当然ながら、要求される読み出しアクセスタイム
はこのワーストケースに応じて延長されてしまう。

【００３４】本発明は、前記従来の問題点を解決するべ
くなされたもので、同一アドレスに対して同時に、一方
のポートから書き込みアクセスがなされ、他方のポート
から読み出しアクセスがなされる際に、後者の読み出し
アクセスタイムを短縮することで、結果として平均読み
出しアクセスタイムを短縮することができるマルチポー
トメモリを提供することを目的とする。

【００３５】

【問題点を解決するための手段】本発明は、マトリック
ス状に配置されたメモリセルに対して、Ｎ組のワード線
及びＮ組のビット線を備え、Ｎ個の各ポートから独立し
てアドレス指定し、アクセスできるようにしたマルチポ
ートメモリにおいて、少なくとも書き込みアクセスが可
能なＡポートと、少なくとも読み出しアクセスが可能な
Ｂポートとにあって、前記Ａポートの入力アドレス及び
前記Ｂポートの入力アドレスが同一であることを判定す
るアドレス比較器と、該判定結果がアドレス同一であ
り、且つ、前記Ａポートへのアクセスが書き込みアクセ
スであることにより、読み出しアクセス短縮が可能であ
ることを判定するアクセス短縮判定手段と、該判定結果
が読み出しアクセス短縮可能の場合、書き込みアクセス
にある前記Ａポートのビット線より入力側の信号を、読
み出しアクセスにある前記Ｂポートのビット線より出力
側へ出力する読み出しデータ設定回路を備えたことによ
り、前記課題を達成したものである。

【００３６】

【作用】本発明は、マルチポートメモリの読み出しアク
セスについて考えた場合、同一アドレスに対して同時
に、一方のポートから書き込みアクセスがなされ、他方
のポートから読み出しアクセスがなされる場合が、アク
セスタイムのワーストケースの１つとなることを見出し
なされたものである。このような場合には、前述したよ
うに、アクセス中のメモリセルのフリップフロップの論
理状態が反転するための時間を要するためである。

【００３７】このため、本発明にあっては、このような
同一アドレス同時アクセスの場合、書き込みアクセス中
の一方のポートに入力される書き込みデータによって、
読み出しアクセス中の他方のポートから出力される読み
出しデータを、より直接的に設定している。例えば前記
図４のマルチポートメモリにおいては、前記書き込みデ
ータ線ＤＩＡ２等、書き込みアクセスにあるポートのビ
ット線より入力側の配線の信号にて、前記読み出しデー
タ線ＤＯＢ２等、読み出しアクセスにあるポートのビッ
ト線より出力側の配線へ出力する。従って、書き込みア
クセスの対象となるメモリセルＭＣのフリップフロップ
の論理状態の反転とは無関係に、書き込みデータと同一
のものを、より直接読み出しデータとすることができ
る。

【００３８】このため、本発明のマルチポートメモリに
あっては、同一アドレスに対して同時に、一方のポート
から書き込みアクセスがなされ、他方のポートから読み
出しアクセスがなされる際には、アクセス中のメモリセ
ルのフリップフロップの、比較的時間のかかる論理状態
の反転を待つ必要がない。このため、このような同一ア
ドレス同時アクセスの後者の読み出しアクセスタイムを
従来に比べ短縮することができる。従って、平均読み出
しアクセスタイムを短縮することができ、更には書き込
みアクセスをも含めた平均アクセスタイムをも短縮する
ことができる。

【００３９】

【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。

【００４０】図１は、本発明が適用されたマルチポート
メモリの実施例の主要部のブロック図である。

【００４１】本実施例のマルチポートメモリは、前述し
た図４のマルチポートメモリに対して、更に、本発明が
適用される読み出しデータ設定部ＲＳＡ及びＲＳＢを備
えたものである。その他の構成は同一であり、その作用
も同様である。

【００４２】図２は、本実施例の読み出しデータ設定部
の回路図である。

【００４３】この図２に示されるように、前記読み出し
データ設定部ＲＳＡ及びＲＳＢは、いずれも、コンパレ
ータＧ１と、ＡＮＤ論理ゲートＧ２と、インバータゲー
トＧ３と、ＮチャネルＭＯＳトランジスタＴＮ１及びＰ
チャネルＭＯＳトランジスタＴＰ１で構成されるトラン
スファゲートを備える。ここで、この図２が前記読み出
しデータ設定部ＲＳＡであれば、該図２の符号Ｗｘ、Ｄ
Ｉｘ２及びＤＯｙ２は、順に、前記書き込み信号ＷＡ、
前記書き込みデータ線（データ信号）ＤＩＡ２及び前記
読み出しデータ線（データ信号）ＤＯＡ２を示す。一
方、この図２が前記読み出しデータ設定部ＲＳＢとすれ
ば、符号Ｗｘ、ＤＩｘ２及びＤＯｙ２は、順に、前記書
き込み信号ＷＢ、前記書き込みデータ線（データ信号）
ＤＩＢ２及び前記読み出しデータ線（データ信号）ＤＯ
Ａ２となる。

【００４４】まず、前記コンパレータＧ１は、Ａポート
の前記アドレス信号ＡＤＡの値と、Ｂポートの前記アド
レス信号ＡＤＢの値とを比較し、これらが同一である場
合出力ＵからＨ状態を出力する。該コンパレータＧ１
は、本発明のアドレス比較器に相当する。

【００４５】次に前記ＡＮＤ論理ゲートＧ２は、前記書
き込み信号ＷｘがＨ状態であって書き込みアクセス中に
あり、且つ、前記コンパレータＧ１の出力ＵがＨ状態で
アドレス同一の場合、Ｈ状態を出力する。該ＡＮＤ論理
ゲートＧ２は、本発明のアクセス短縮判定手段に相当
し、前記アドレス比較器の判定結果がアドレス同一であ
り、且つ、前記書き込みデータ線ＤＩｘ２のポートへの
アクセスが書き込みアクセスであることにより、読み出
しアクセス短縮が可能であることを判定する。

【００４６】前記インバータゲートＧ３と共に前記トラ
ンスファゲートは、前記ＡＮＤ論理ゲートＧ２の出力が
Ｈ状態の場合、前記書き込みデータ線ＤＩｘ２と前記読
み出しデータ線ＤＯｙ２を接続状態とする。前記書き込
みデータ線ＤＩｘ２は、ビット線ＢＸ０〜７よりも入力
側である。又、前記読み出しデータ線ＤＯｙ２は前記ビ
ット線ＢＹ０〜ＢＹ７よりも出力側である。従って、前
記ＡＮＤ論理ゲートＧ２の出力がＨ状態で読み出しアク
セス短縮可能と判定される場合、これらインバータゲー
トＧ３及びトランスファゲートによって、前記読み出し
データ線ＤＯｙ２へ前記書き込みデータ線ＤＩｘ２から
読み出そうとするデータを速やかに設定することがで
き、同一アドレスに対して同時に、Ｘポート（Ａポート
又はＢポート）から書き込みアクセスがなされ、Ｙポー
ト（Ｂポート又はＡポート）から読み出しアクセスがな
される際に、Ｙポートの読み出しアクセスタイムを短縮
することができる。ここで、前記インバータゲートＧ３
及び前記トランスファゲートによって、本発明の読み出
しデータ設定回路が構成されている。

【００４７】なお、本実施例にあって、前記読み出しデ
ータ設定部ＲＳＡ及びＲＳＢの間で、前記コンパレータ
Ｇ１は同様のものである。従って、これら読み出しデー
タ設定部ＲＳＡ及びＲＳＢ間で、該コンパレータＧ１を
共有してもよい。

【００４８】図３は、本実施例の動作を示すタイムチャ
ートである。この図３と、前述した従来の図８のタイム
チャートとを比較して明らかなとおり、前記読み出しデ
ータ線ＤＯＢ２からの“１”（Ｈ状態）の出力タイミン
グが早くされている。即ち、前記図８では時刻ｔ８の後
の時刻ｔ９にて前記読み出しデータ線ＤＯＢ２がＨ状態
となっていたのに対し、本実施例ではこの図３に示され
る如く、時刻ｔ４より前の時刻ｔ３から前記読み出しデ
ータ線ＤＯＢ２が立ち上がり始めている。

【００４９】なお、本実施例の前記読み出しデータ線Ｄ
ＯＢ２の立ち上がり速度が緩やかにされているのは、Ｂ
ポートの前記センスアンプ部ＳＢがＬ状態を出力中に、
前記読み出しデータ設定部ＲＳＡがＨ状態を出力するた
めである。

【００５０】ここで、前記センスアンプ部ＳＢの出力と
前記書き込みデータ線ＤＩＡ２の信号との、いずれか一
方を選択し、前記バッファゲートＢ１４へ出力するマル
チプレクサを用い、前記読み出しデータ設定部ＲＳＡの
前記ＡＮＤ論理ゲートＧ２の出力がＨ状態の場合、前記
書き込みデータ線ＤＩＡ２の信号を選択し、これ以外の
場合には前記センスアンプＳＢの出力を選択するように
することも考えられる。この場合、前記図３のタイムチ
ャートの前記読み出しデータ線ＤＯＢ２の時刻ｔ３での
立ち上がりをより急峻にすることができる。

【００５１】

【発明の効果】以上説明したとおり、本発明によれば、
同一アドレスに対して同時に、一方のポートから書き込
みアクセスがなされ、他方のポートから読み出しアクセ
スがなされる際に、後者の読み出しアクセスタイムを短
縮することで、結果として、平均読み出しアクセスタイ
ム、更には書き込みアクセスをも含めた平均アクセスタ
イムを短縮することができるという優れた効果を得るこ
とができる。

【図面の簡単な説明】

【図１】本発明が適用されたマルチポートメモリの実施
例の主要部のブロック図

【図２】前記実施例に用いられる読み出しデータ設定部
の回路図

【図３】前記実施例の動作を示すタイムチャート

【図４】従来のマルチポートメモリの一例の主要部のブ
ロック図

【図５】前記従来のマルチポートメモリに用いられるメ
モリセルの回路図

【図６】前記従来のマルチポートメモリに用いられる列
選択回路の回路図

【図７】前記従来のマルチポートメモリに用いられる書
き込み回路の回路図

【図８】前記従来のマルチポートメモリの動作を示すタ
イムチャート

【符号の説明】

ＡＤＡ、ＡＤＢ…アドレス信号 ＡＡ０〜ＡＡ９、ＡＢ０〜ＡＢ９…アドレス線 ＷＡ０〜ＷＡ１２７、ＷＢ０〜ＷＢ１２７…ワード線 ＢＡ０〜ＢＡ７、ＢＡＮ０〜ＢＡＮ７、ＢＢ０〜ＢＢ
７、 ＢＢＮ０〜ＢＢＮ７…ビット線 ＢＡ、ＢＡＮ、ＢＢ、ＢＢＮ…データ線 ＤＩＡ２、ＤＩＢ２、ＤＩｘ２…書き込みデータ線 ＤＯＡ２、ＤＯＢ２、ＤＯｙ２…読み出しデータ線 ＷＡ、ＷＢ、Ｗｘ…書き込み信号 ＣＳＡ０〜ＣＳＡ７、ＣＳＢ０〜ＣＳＢ７…列選択信号 ＤＩＡ、ＤＩＢ…書き込みデータ ＤＯＡ、ＤＯＢ…読み出しデータ ＭＣ…メモリセル ＣＳ０〜ＣＳ７…列選択回路 ＳＡ、ＳＢ…センスアンプ ＷＣＡ、ＷＣＢ…書き込み回路 Ｂ１１〜Ｂ１４…バッファ ＲＳＡ、ＲＳＢ…読み出しデータ設定部 Ｇ１…コンパレータ Ｇ２…ＡＮＤ論理ゲート Ｇ３、Ｇ４、Ｇ５…インバータゲート ＴＰ１、ＴＰ１１、ＴＰ１２…ＰチャネルＭＯＳトラン
ジスタ ＴＮ１、ＴＮ１１〜ＴＮ１６、ＴＮ２１〜２４、ＴＮ２
７、ＴＮ２８…ＮチャネルＭＯＳトランジスタ ＶＤＤ…電源 Ｇ…グランド

Claims (1)

【特許請求の範囲】
1. 【請求項１】マトリックス状に配置されたメモリセルに
   対して、Ｎ組のワード線及びＮ組のビット線を備え、Ｎ
   個の各ポートから独立してアドレス指定し、アクセスで
   きるようにしたマルチポートメモリにおいて、 少なくとも書き込みアクセスが可能なＡポートと、少な
   くとも読み出しアクセスが可能なＢポートとにあって、 前記Ａポートの入力アドレス及び前記Ｂポートの入力ア
   ドレスが同一であることを判定するアドレス比較器と、 該判定結果がアドレス同一であり、且つ、前記Ａポート
   へのアクセスが書き込みアクセスであることにより、読
   み出しアクセス短縮が可能であることを判定するアクセ
   ス短縮判定手段と、 該判定結果が読み出しアクセス短縮可能の場合、書き込
   みアクセスにある前記Ａポートのビット線より入力側の
   信号を、読み出しアクセスにある前記Ｂポートのビット
   線より出力側へ出力する読み出しデータ設定回路とを備
   えたことを特徴とするマルチポートメモリ。