CN106601291A - 闪存的参考电流产生电路和方法 - Google Patents

闪存的参考电流产生电路和方法 Download PDF

Info

Publication number
CN106601291A
CN106601291A CN201611025167.9A CN201611025167A CN106601291A CN 106601291 A CN106601291 A CN 106601291A CN 201611025167 A CN201611025167 A CN 201611025167A CN 106601291 A CN106601291 A CN 106601291A
Authority
CN
China
Prior art keywords
storage array
flash memory
reference current
row
current
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201611025167.9A
Other languages
English (en)
Other versions
CN106601291B (zh
Inventor
杨光军
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN201611025167.9A priority Critical patent/CN106601291B/zh
Publication of CN106601291A publication Critical patent/CN106601291A/zh
Priority to US15/609,414 priority patent/US10319448B2/en
Application granted granted Critical
Publication of CN106601291B publication Critical patent/CN106601291B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

本发明公开了一种闪存的参考电流产生电路，闪存至少包括两个由字线切换电路隔开的第一和二存储阵列；参考电流产生电路由参考单元形成的行组成，第一和二参考单元行分别和第一和二存储阵列的各行平行且列数相同；第一和第二参考单元行的参考字线之间断开连接；编程后的第一参考单元行使第一存储阵列的各位线形成第一参考电流，编程后的第二参考单元行使第二存储阵列的各位线形成第二参考电流；第一参考电流作为对第二存储阵列进行读取时的参考电流，第二参考电流作为对第一存储阵列进行读取时的参考电流。本发明还公开了一种闪存的参考电流产生方法。本发明能提高灵敏放大器的速度和精度，提高整个闪存的良率和性能。

Description

闪存的参考电流产生电路和方法
技术领域
本发明涉及半导体集成电路领域，特别是涉及一种闪存(Flash)的参考电流产生电路。本发明还涉及一种闪存的参考电流产生方法。
背景技术
闪存中主要采用浮栅晶体管来存储信息，浮栅晶体管和常规MOSFET相比，其栅极结构中多了一个浮栅，浮栅中存储电荷和未存储电荷时器件的阈值电压不同，从而使得浮栅晶体管的状态不同，对于N型器件，当浮栅中写入电子即编程后，器件的阈值电压会增加，在控制栅不加电压时沟道截止；当浮栅中的电子被擦除后，器件的阈值电压会降低，在控制栅不加电压时沟道就能导通。
通常一个浮栅晶体管组成一个存储单元(flash cell)，由多个存储单元按照行列方式排列成阵列结构从而组成存储阵列。存储单元在存储阵列中会连接到对应的字线和位线以及源线，根据地址信号在相应的字线和位线上加相应的信号能够选定相应的存储单元，从而对选定的存储单元进行读取(Read)、擦除(Erase)和编程(Program)的操作。
而在读取存储单元时，需要从相应的位线中提取电流，将位线的电流和参考电流进行比较来判断存储单元的状态，如：存储单元处于擦除状态时，存储单元的沟道导通，这样能够在对应的位线上提取比参考电流大的电流；存储单元处于编程状态时，存储单元的沟道截止，这样在对应的位线上提取的电流比参考电流小。
所以参考电流在存储单元的读取过程中起到一个参考标准的作用，参考电流需要准确反映出存储单元的状态。如图1所示，是现有闪存的参考电流产生电路图；图1中参考电流产生电路和存储阵列是互相独立的，故图1中未显示存储阵列的结构，参考电流产生电路101由多个参考单元102进行行列排列形成的阵列组成，通常参考单元102的结构和存储单元的结构相同，二者采用相同的工艺同时形成。图1中参考电流产生电路101的阵列共包括m行n列，同一行的参考单元102都连接到相同的字线，字线分别用WL0、WL1、WL2直至WLm表示，其中WL表示字线，后面的数字表示行数；同一列的参考单元102都连接到相同位线，为了区别于存储单元中的位线，这里的位线都是为存储单元中的位线提供参考的位线故也称参考位线，故图1中分别用标记RefBL0、RefBL1直至RefBLn表示相应的参考位线，其中RefB表示参考位线，后面的数字表示列数。由图1所示可知，参考电流是通过各列的参考位线提供，图1中分别用Iref0、Iref1直至Irefn表示对应列的参考位线的电流。
图1中参考单元102都采用擦除状态，即各参考单元102不会被编程，最后提供的参考电流为各参考位线的电流的平均值再乘以相应的比例系数，可以用公式(1)表示为：
其中，Iref表示参考电流产生电路101最后提供的参考电流，n表示列数的最大值，i表示各累加项对应的列数，Irefi表示第i列的参考位线的电流。
通常参考单元102和存储单元相同，而参考单元102都采用擦除状态，也即参考电流用饱和擦除的flash cell获得，这样的一个缺点是，由于参考单元102都保持为擦除状态，而在存储阵列中的存储单元却会在使用过程中不断被擦写，所以存储阵列中的存储单元会随工艺、电压和温度等变化，而参考单元102显然不能最存储阵列的存储单元的这些变化进行追踪，故参考单元102具有I_V及温度特性不能追踪存储单元的变化即track tailbit的特性，从而会影响灵敏放大器的速度和精度，从而影响整个Flash的良率和性能。
发明内容
本发明所要解决的技术问题是提供一种闪存的参考电流产生电路，能提高灵敏放大器的速度和精度，提高整个闪存的良率和性能。为此，本发明还提供一种闪存的参考电流产生方法。
为解决上述技术问题，本发明提供的闪存的参考电流产生电路的闪存至少包括两个行数相同的且都由存储单元排列而成的第一存储阵列和第二存储阵列。
参考电流产生电路包括第一参考单元行和第二参考单元行，所述第一参考单元行和所述第二参考单元行都由参考单元排列而成，所述第一参考单元行和所述第一存储阵列的各行平行且列数相同，所述第二参考单元行和所述第二存储阵列的各行平行且列数相同。
字线切换电路设置在所述第一存储阵列和所述第二存储阵列之间并延伸到所述第一参考单元行和所述第二参考单元行之间，所述闪存在读操作模式时所述字线切换电路使所述第一存储阵列的各行字线和所述第二存储阵列的各行字线断开连接以及使所述第一参考单元行的第一参考字线和所述第二参考单元行的第二参考字线断开连接。
编程后的所述第一参考单元行使所述第一存储阵列的各位线形成第一参考电流，编程后的所述第二参考单元行使所述第二存储阵列的各位线形成第二参考电流；所述第一参考电流作为对所述第二存储阵列进行读取时的参考电流，所述第二参考电流作为对所述第一存储阵列进行读取时的参考电流。
进一步的改进是，所述第一存储阵列的列数和所述第二存储阵列的列数相同。
进一步的改进是，所述闪存在编程操作模式时所述字线切换电路使所述第一存储阵列的各行字线和对应行的所述第二存储阵列的字线相连接。
进一步的改进是，所述闪存在编程操作模式时所述字线切换电路使所述第一参考单元行的第一参考字线和所述第二参考单元行的第二参考字线相连接。
进一步的改进是，所述闪存在擦除操作模式时所述字线切换电路使所述第一存储阵列的各行字线和对应行的所述第二存储阵列的字线相连接。
进一步的改进是，所述闪存在擦除操作模式时所述字线切换电路使所述第一参考单元行的第一参考字线和所述第二参考单元行的第二参考字线相连接。
进一步的改进是，所述第一参考电流和所述闪存的存储单元的平均电流成比例，所述第二参考电流和所述闪存的存储单元的平均电流成比例。
进一步的改进是，所述第一参考电流为所述闪存的存储单元的平均电流的15％、30％或55％；所述第二参考电流为所述闪存的存储单元的平均电流的15％、30％或55％。
进一步的改进是，所述参考单元的结构和所述存储单元的结构相同。
进一步的改进是，所述存储单元为浮栅晶体管。
进一步的改进是，所述闪存为NAND闪存或NOR闪存。
为解决上述技术问题，本发明提供的闪存的参考电流产生方法包括步骤：
进行参考电流的编程：对所述第一参考单元行进行编程，编程后的所述第一参考单元行使所述第一存储阵列的各位线形成第一参考电流；对对所述第二参考单元行进行编程，编程后的所述第二参考单元行使所述第二存储阵列的各位线形成第二参考电流。
对所述闪存进行读操作：
对所述字线切换电路进行切换使所述第一存储阵列的各行字线和所述第二存储阵列的各行字线断开连接以及使所述第一参考单元行的第一参考字线和所述第二参考单元行的第二参考字线断开连接。
对所述第一存储阵列的存储单元进行读取，读取的参考电流采用所示第二参考电流。
对所述第二存储阵列的存储单元进行读取，读取的参考电流采用所示第一参考电流。
进一步的改进是，所述第一参考电流和所述闪存的存储单元的平均电流成比例，所述第二参考电流和所述闪存的存储单元的平均电流成比例。
进一步的改进是，所述第一参考电流为所述闪存的存储单元的平均电流的15％、30％或55％；所述第二参考电流为所述闪存的存储单元的平均电流的15％、30％或55％。
相对于现有技术中参考电流产生电路的电流由各列参考单元提供，本发明的的参考单元的排列由列方向移至行方向，同时将存储单元阵列分成至少两个由字线切换电路分开的第一存储阵列和第二存储阵列，各参考单元设置在对应的存储单元的列上，这样能够通过对各参考单元进行编程就能利用存储阵列的各位线电流来提供参考电流，而在对存储单元进行读取时，字线切换电路能将第一存储阵列和第二存储阵列分开，使得在对其中一个存储阵列进行读取时能利用另一个存储阵列的位线电流来提供参考电流，由于本发明的参考电流最后也是由存储阵列的位线电流提供，故在存储阵列随的性能随工艺、电压和温度而变化时，参考电流也同样能跟随这些变化，所以本发明能提高灵敏放大器的速度和精度，提高整个闪存的良率和性能。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有闪存的参考电流产生电路图；
图2是本发明实施例闪存的参考电流产生电路图。
具体实施方式
如图2所示，是本发明实施例闪存的参考电流产生电路图，本发明实施例中，闪存至少包括两个行数相同的且都由存储单元4排列而成的第一存储阵列1a和第二存储阵列1b；较佳为，所述第一存储阵列1a的列数和所述第二存储阵列1b的列数也相同。
图2中，第一存储阵列1a和第二存储阵列1b的行数为m，所述第一存储阵列1a的列数和所述第二存储阵列1b的列数都分别为k。
所述第一存储阵列1a中同一行的存储单元4连接到相同的字线，字线分别用WLa0、WLa1直至WLam表示，后面的数字表示对应的行数，WL表示字线，a和所述第一存储阵列1a相对应；所述第二存储阵列1b中同一行的存储单元4连接到相同的字线，字线分别用WLb0、WLb1直至WLbm表示，后面的数字表示对应的行数，WL表示字线，b和所述第二存储阵列1b相对应。
所述第一存储阵列1a中同一列的存储单元4连接到相同的位线，位线分别用BLa0、BLa1直至BLak表示，后面的数字表示对应的列数，BL表示位线，a和所述第一存储阵列1a相对应；所述第二存储阵列1b中同一列的存储单元4连接到相同的位线，位线分别用BLb0、BLb1直至BLbk表示，后面的数字表示对应的列数，BL表示位线，b和所述第二存储阵列1b相对应。
所述第一存储阵列1a和所述第二存储阵列1b之间设置有字线切换电路2，
所述闪存在读操作模式时所述字线切换电路2使所述第一存储阵列1a的各行字线和所述第二存储阵列1b的各行字线断开连接。较佳为，在其它操作模式如擦除模式和编程模式下，所述字线切换电路2使所述第一存储阵列1a的各行字线和所述第二存储阵列1b的各行字线连接。
参考电流产生电路包括第一参考单元行3a和第二参考单元行3b，所述第一参考单元行3a和所述第一存储阵列1a的各行平行且列数相同，所述第二参考单元行3b和所述第二存储阵列1b的各行平行且列数相同。图2中，所述第一参考单元行3a和所述第二参考单元行3b分别位于对应的所述第一存储阵列1a和所述第二存储阵列1b的底部。
所述第一参考单元行3a和所述第二参考单元行3b都由参考单元5排列而成，各所述参考单元5分别连接和存储阵列中相同列的位线上。所述字线切换电路2还延伸到所述第一参考单元行3a和所述第二参考单元行3b之间，所述闪存在读操作模式时所述字线切换电路2使所述第一参考单元行3a的第一参考字线RefWLa0和所述第二参考单元行3b的第二参考字线RefWLb0断开连接。较佳为，在其它操作模式如擦除模式和编程模式下，所述字线切换电路2使所述第一参考单元行3a的第一参考字线RefWLa0和所述第二参考单元行3b的第二参考字线RefWLb0相连接。
本发明实施例中，各所述参考单元5能够编程，通过编程来形成对应的参考电流。编程后的所述第一参考单元行3a使所述第一存储阵列1a的各位线形成第一参考电流，编程后的所述第二参考单元行3b使所述第二存储阵列1b的各位线形成第二参考电流；所述第一参考电流作为对所述第二存储阵列1b进行读取时的参考电流，所述第二参考电流作为对所述第一存储阵列1a进行读取时的参考电流。
较佳为，所述第一参考电流和所述闪存的存储单元4的平均电流成比例，所述第二参考电流和所述闪存的存储单元4的平均电流成比例。所述第一参考电流为所述闪存的存储单元4的平均电流的15％、30％或55％；所述第二参考电流为所述闪存的存储单元4的平均电流的15％、30％或55％。其中比例系数即15％、30％或55％是根据实际应用来选取的。参考电流设定后，在进行所述闪存的存储单元4的读取时，通过比较所读取的存储单元4的位线的电流和参考电流的大小即可判断所读取的存储单元4的状态。
所述参考单元5的结构和所述存储单元4的结构相同且都为浮栅晶体管。所述闪存为NAND闪存或NOR闪存。
由图2所示可知，当对所述第一存储阵列1a中的存储单元进行读取时，参考电流将会从所述第二存储阵列1b中提取即提取所述第二参考电流；而且此时，所述第一存储阵列1a和所述第二存储阵列1b之间会通过所述字线切换电路2相隔开。反之，当对所述第二存储阵列1b中的存储单元进行读取时，参考电流将会从所述第一存储阵列1a中提取即提取所述第一参考电流；而且此时，所述第一存储阵列1a和所述第二存储阵列1b之间会通过所述字线切换电路2相隔开。
另外，所述第一参考电流和所述第二参考电流的大小能够通过对现有的参考电压5进行编程时，所以能够对参考电流实现独立自由的调整。
本发明实施例闪存的参考电流产生方法包括步骤：
进行参考电流的编程：对所述第一参考单元行3a进行编程，编程后的所述第一参考单元行3a使所述第一存储阵列1a的各位线形成第一参考电流；对对所述第二参考单元行3b进行编程，编程后的所述第二参考单元行3b使所述第二存储阵列1b的各位线形成第二参考电流；较佳为，所述第一参考电流和所述闪存的存储单元4的平均电流成比例，所述第二参考电流和所述闪存的存储单元4的平均电流成比例。所述第一参考电流为所述闪存的存储单元4的平均电流的15％、30％或55％；所述第二参考电流为所述闪存的存储单元4的平均电流的15％、30％或55％。
本发明实施例方法中，参考电流可以通过在测试阶段对参考单元编程来取得，也即通过对参考单元进行编程形成不同的电流并和主阵列的存储单元的平均电流进行比较来取得。
对所述闪存进行读操作：
对所述字线切换电路2进行切换使所述第一存储阵列1a的各行字线和所述第二存储阵列1b的各行字线断开连接以及使所述第一参考单元行3a的第一参考字线RefWLa0和所述第二参考单元行3b的第二参考字线RefWLb0断开连接。
对所述第一存储阵列1a的存储单元4进行读取，读取的参考电流采用所示第二参考电流；
对所述第二存储阵列1b的存储单元4进行读取，读取的参考电流采用所示第一参考电流。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (14)

1.一种闪存的参考电流产生电路，其特征在于：闪存至少包括两个行数相同的且都由存储单元排列而成的第一存储阵列和第二存储阵列；
参考电流产生电路包括第一参考单元行和第二参考单元行，所述第一参考单元行和所述第二参考单元行都由参考单元排列而成，所述第一参考单元行和所述第一存储阵列的各行平行且列数相同，所述第二参考单元行和所述第二存储阵列的各行平行且列数相同；
字线切换电路设置在所述第一存储阵列和所述第二存储阵列之间并延伸到所述第一参考单元行和所述第二参考单元行之间，所述闪存在读操作模式时所述字线切换电路使所述第一存储阵列的各行字线和所述第二存储阵列的各行字线断开连接以及使所述第一参考单元行的第一参考字线和所述第二参考单元行的第二参考字线断开连接；
编程后的所述第一参考单元行使所述第一存储阵列的各位线形成第一参考电流，编程后的所述第二参考单元行使所述第二存储阵列的各位线形成第二参考电流；所述第一参考电流作为对所述第二存储阵列进行读取时的参考电流，所述第二参考电流作为对所述第一存储阵列进行读取时的参考电流。
2.如权利要求1所述的闪存的参考电流产生电路，其特征在于：所述第一存储阵列的列数和所述第二存储阵列的列数相同。
3.如权利要求1所述的闪存的参考电流产生电路，其特征在于：所述闪存在编程操作模式时所述字线切换电路使所述第一存储阵列的各行字线和对应行的所述第二存储阵列的字线相连接。
4.如权利要求1所述的闪存的参考电流产生电路，其特征在于：所述闪存在编程操作模式时所述字线切换电路使所述第一参考单元行的第一参考字线和所述第二参考单元行的第二参考字线相连接。
5.如权利要求1所述的闪存的参考电流产生电路，其特征在于：所述闪存在擦除操作模式时所述字线切换电路使所述第一存储阵列的各行字线和对应行的所述第二存储阵列的字线相连接。
6.如权利要求1所述的闪存的参考电流产生电路，其特征在于：所述闪存在擦除操作模式时所述字线切换电路使所述第一参考单元行的第一参考字线和所述第二参考单元行的第二参考字线相连接。
7.如权利要求1所述的闪存的参考电流产生电路，其特征在于：所述第一参考电流和所述闪存的存储单元的平均电流成比例，所述第二参考电流和所述闪存的存储单元的平均电流成比例。
8.如权利要求7所述的闪存的参考电流产生电路，其特征在于：所述第一参考电流为所述闪存的存储单元的平均电流的15％、30％或55％；所述第二参考电流为所述闪存的存储单元的平均电流的15％、30％或55％。
9.如权利要求1所述的闪存的参考电流产生电路，其特征在于：所述参考单元的结构和所述存储单元的结构相同。
10.如权利要求9所述的闪存的参考电流产生电路，其特征在于：所述存储单元为浮栅晶体管。
11.如权利要求1或10所述的闪存的参考电流产生电路，其特征在于：所述闪存为NAND闪存或NOR闪存。
12.使用如权利要求1所述的闪存的参考电流产生电路产生参考电流的方法，其特征在于，包括步骤：
进行参考电流的编程：对所述第一参考单元行进行编程，编程后的所述第一参考单元行使所述第一存储阵列的各位线形成第一参考电流；对对所述第二参考单元行进行编程，编程后的所述第二参考单元行使所述第二存储阵列的各位线形成第二参考电流；
对所述闪存进行读操作：
对所述字线切换电路进行切换使所述第一存储阵列的各行字线和所述第二存储阵列的各行字线断开连接以及使所述第一参考单元行的第一参考字线和所述第二参考单元行的第二参考字线断开连接；
对所述第一存储阵列的存储单元进行读取，读取的参考电流采用所示第二参考电流；
对所述第二存储阵列的存储单元进行读取，读取的参考电流采用所示第一参考电流。
13.如权利要求12所述的闪存的参考电流产生方法，其特征在于：所述第一参考电流和所述闪存的存储单元的平均电流成比例，所述第二参考电流和所述闪存的存储单元的平均电流成比例。
14.如权利要求13所述的闪存的参考电流产生方法，其特征在于：所述第一参考电流为所述闪存的存储单元的平均电流的15％、30％或55％；所述第二参考电流为所述闪存的存储单元的平均电流的15％、30％或55％。
CN201611025167.9A 2016-11-15 2016-11-15 闪存的参考电流产生电路和方法 Active CN106601291B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201611025167.9A CN106601291B (zh) 2016-11-15 2016-11-15 闪存的参考电流产生电路和方法
US15/609,414 US10319448B2 (en) 2016-11-15 2017-05-31 Circuits and methods of reference-current generation for flash

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201611025167.9A CN106601291B (zh) 2016-11-15 2016-11-15 闪存的参考电流产生电路和方法

Publications (2)

Publication Number Publication Date
CN106601291A true CN106601291A (zh) 2017-04-26
CN106601291B CN106601291B (zh) 2020-04-14

Family

ID=58592382

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201611025167.9A Active CN106601291B (zh) 2016-11-15 2016-11-15 闪存的参考电流产生电路和方法

Country Status (2)

Country Link
US (1) US10319448B2 (zh)
CN (1) CN106601291B (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107591181A (zh) * 2017-09-26 2018-01-16 上海华虹宏力半导体制造有限公司 一种存储器阵列结构及其参考电流产生方法
CN108346439A (zh) * 2018-03-14 2018-07-31 上海华虹宏力半导体制造有限公司 一种闪存阵列及其参考电流产生方法
CN109346120A (zh) * 2018-10-09 2019-02-15 成都丰采电子科技有限责任公司 测试、调节存储器参考电流的方法、装置及系统
CN110070899A (zh) * 2018-01-24 2019-07-30 上海磁宇信息科技有限公司 使用多重对称阵列参考单元的mram芯片及检测方法
CN114664355A (zh) * 2022-03-16 2022-06-24 珠海博雅科技股份有限公司 非易失性存储器的参考电流产生模块和参考电流设置方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5946238A (en) * 1996-06-18 1999-08-31 Stmicroelectronics, S.R.L. Single-cell reference signal generating circuit for reading nonvolatile memory
US20050157541A1 (en) * 2004-01-20 2005-07-21 Yoshihisa Iwata Magnetic random access memory
US20100277972A1 (en) * 2009-04-30 2010-11-04 Kabushiki Kaisha Toshiba Semiconductor memory device including a plurality of memory cell arrays
CN103140895A (zh) * 2010-09-08 2013-06-05 高通股份有限公司 用于共享感测mram的系统和方法
CN103426478A (zh) * 2012-05-18 2013-12-04 北京兆易创新科技股份有限公司 一种快闪存储器的读电路

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6215697B1 (en) * 1999-01-14 2001-04-10 Macronix International Co., Ltd. Multi-level memory cell device and method for self-converged programming
JP2010039568A (ja) * 2008-07-31 2010-02-18 Toshiba Corp 再生装置およびコンテンツ／コンテンツ鍵管理方法
US9747965B2 (en) * 2015-12-28 2017-08-29 Headway Technologies, Inc. Adaptive reference scheme for magnetic memory applications
US9659624B1 (en) * 2016-03-15 2017-05-23 Avago Technologies General Ip (Singapore) Pte. Ltd. Method for sense reference generation for MTJ based memories

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5946238A (en) * 1996-06-18 1999-08-31 Stmicroelectronics, S.R.L. Single-cell reference signal generating circuit for reading nonvolatile memory
US20050157541A1 (en) * 2004-01-20 2005-07-21 Yoshihisa Iwata Magnetic random access memory
US20100277972A1 (en) * 2009-04-30 2010-11-04 Kabushiki Kaisha Toshiba Semiconductor memory device including a plurality of memory cell arrays
CN103140895A (zh) * 2010-09-08 2013-06-05 高通股份有限公司 用于共享感测mram的系统和方法
CN103426478A (zh) * 2012-05-18 2013-12-04 北京兆易创新科技股份有限公司 一种快闪存储器的读电路

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107591181A (zh) * 2017-09-26 2018-01-16 上海华虹宏力半导体制造有限公司 一种存储器阵列结构及其参考电流产生方法
CN110070899A (zh) * 2018-01-24 2019-07-30 上海磁宇信息科技有限公司 使用多重对称阵列参考单元的mram芯片及检测方法
CN108346439A (zh) * 2018-03-14 2018-07-31 上海华虹宏力半导体制造有限公司 一种闪存阵列及其参考电流产生方法
CN108346439B (zh) * 2018-03-14 2020-12-18 上海华虹宏力半导体制造有限公司 一种闪存阵列及其参考电流产生方法
CN109346120A (zh) * 2018-10-09 2019-02-15 成都丰采电子科技有限责任公司 测试、调节存储器参考电流的方法、装置及系统
CN114664355A (zh) * 2022-03-16 2022-06-24 珠海博雅科技股份有限公司 非易失性存储器的参考电流产生模块和参考电流设置方法
CN114664355B (zh) * 2022-03-16 2022-11-25 珠海博雅科技股份有限公司 非易失性存储器的参考电流产生模块和参考电流设置方法

Also Published As

Publication number Publication date
US20180137923A1 (en) 2018-05-17
US10319448B2 (en) 2019-06-11
CN106601291B (zh) 2020-04-14

Similar Documents

Publication Publication Date Title
CN111048136B (zh) Nand闪存操作技术
US10090053B2 (en) Apparatus, systems, and methods to operate a memory
US10176878B2 (en) Sense amplifier and memory device using the same
CN106601291A (zh) 闪存的参考电流产生电路和方法
CN105378850B (zh) 感测放大器局部反馈以控制位线电压
CN102160119B (zh) 非易失性存储器中感测期间的基于数据状态的温度补偿
US20140056069A1 (en) Nonvolatile memory device having near/far memory cell groupings and data processing method
CN102272850B (zh) 对空间和温度变化的敏感性减少的感测电路和方法
KR102681806B1 (ko) 반도체 메모리 장치 및 그것의 동작 방법
US10854303B2 (en) Apparatus and methods for determining data states of memory cells
JP2016062623A (ja) 半導体記憶装置
US10839908B2 (en) Semiconductor memory device applying different voltages to respective select gate lines
CN106504791A (zh) 存储装置、存储系统、操作存储装置以及存储系统的方法
US20140043907A1 (en) Nonvolatile memory device and method for voltage trimming thereof
CN105304669A (zh) 一种非挥发性阻变式储存电路及其控制方法
JP2021007143A (ja) ３ｄ不揮発性メモリのサブブロックサイズ低減
CN107430878A (zh) 非易失性存储系统和方法
TW202113828A (zh) 半導體記憶裝置
US10832786B2 (en) Semiconductor storage device
TWI752861B (zh) 記憶裝置與操作其之方法
US10546645B1 (en) Non-volatile memory with single ended read scheme using distributed common mode feedback
US9003105B2 (en) Semiconductor memory device and method for writing therein
US20230282290A1 (en) Semiconductor storage device
TW202429297A (zh) 記憶體裝置、頁緩衝器電路及積體電路
JP2023035085A (ja) 抵抗変化型不揮発性メモリ

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant