JP2023035085A - 抵抗変化型不揮発性メモリ - Google Patents

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Abstract

【課題】選択メモリセルのワード線の位置に依らず、ピーク温度を保持することができ、選択メモリセル依存性を解消する。【解決手段】実施の形態に係る抵抗変化型不揮発性メモリは、第１のメモリセルと、第２のメモリセルとを備える。第１のメモリセルは、半導体基板に直交する第１方向に延伸する抵抗変化層と、第１方向に延伸し、抵抗変化層に接する半導体層と、第１方向に延伸し、半導体層に接する第１絶縁体層と、第１方向に直交する第２方向に延伸し、第１絶縁体層に接する第１電位印加電極とを備える。第２のメモリセルは、第１電位印加電極の上層側に配置され、第２方向に延伸し、絶縁体層に接する第２電位印加電極、を備える。第１のメモリセルに対して書き込み動作をするときに、第２電位印加電極に第１電圧を印加し、第２のメモリセルに対して書き込み動作をするときに、第１電位印加電極に第２電圧を印加する。第１電圧は、第２電圧よりも大きい。【選択図】図１９

Description

本発明の実施の形態は、抵抗変化型不揮発性メモリに関する。
半導体基板上にＲｅＲＡＭ(Resistive Random Access Memory）素子、合金型ＰＣＭ(Phase Change Memory）素子、ｉＰＣＭ(Interfacial Phase Change Memory）素子等の抵抗変化型記憶素子が集積化された抵抗変化型不揮発性メモリが提案されている。
特開２０２１－２６２９号公報
実施の形態が解決しようとする課題は、選択メモリセルのワード線の位置に依らず、ピーク温度を保持することができ、選択メモリセル依存性を解消する抵抗変化型不揮発性メモリを提供することにある。
実施の形態に係る抵抗変化型不揮発性メモリは、第１のメモリセルと、第２のメモリセルとを備える。第１のメモリセルは、半導体基板に直交する第１方向に延伸する抵抗変化層と、第１方向に延伸し、抵抗変化層に接する半導体層と、第１方向に延伸し、半導体層に接する第１絶縁体層と、第１方向に直交する第２方向に延伸し、第１絶縁体層に接する第１電位印加電極とを備える。第２のメモリセルは、第１電位印加電極の上層側に配置され、第２方向に延伸し、絶縁体層に接する第２電位印加電極を備える。第１のメモリセルに対して書き込み動作をするときに、第２電位印加電極に第１電圧を印加し、第２のメモリセルに対して書き込み動作をするときに、第１電位印加電極に第２電圧を印加する。第１電圧は、第２電圧よりも大きい。
第１の実施の形態に係る抵抗変化型不揮発性メモリを適用したメモリシステムのブロック構成図。 図１のメモリセルアレイの等価回路構成図。 第１の実施の形態に係る抵抗変化型不揮発性メモリにおいて、セレクタＳＷがオン状態である場合のメモリセル内を流れる電流経路を示す図。 第１の実施の形態に係る抵抗変化型不揮発性メモリにおいて、セレクタＳＷがオフ状態である場合のメモリセル内を流れる電流経路を示す図。 第１の実施の形態に係る抵抗変化型不揮発性メモリのメモリピラーＭＰの断面図。 第１の実施の形態に係る抵抗変化型不揮発性メモリのメモリセルアレイの断面図。 図６のＡ１－Ａ１線に沿って切断した断面図。 図６のＢ１－Ｂ１線に沿って切断した断面図。 図６のＣ１－Ｃ１線に沿って切断した断面図。 第１の実施の形態に係る抵抗変化型不揮発性メモリのメモリセルＭＣを抽出した平面図。 図６のＤ１－Ｄ１線に沿って切断した断面図。 図６と直交する方向であって、図６のＥ１－Ｅ１線に沿って切断した断面図。 第１の実施の形態に係る抵抗変化型不揮発性メモリにおいて、一つのメモリセルストリングＭＳを抜き出した回路図。 第１の実施の形態に係る抵抗変化型不揮発性メモリにおいて、一つのメモリセルストリングＭＳに対応するメモリピラーＭＰを抜き出した断面図。 第１の実施の形態に係る抵抗変化型不揮発性メモリの動作波形のタイミングチャート。 第１の実施の形態に係る抵抗変化型不揮発性メモリにおいて、（ａ）ワード線ＷＬ１に接続されたメモリセルＭＣ１を選択時にビット線ＢＬ、ソース線ＳＬ間のメモリセルストリングを導通する電流経路図、（ｂ）ワード線ＷＬ７に接続されたメモリセルＭＣ７を選択時にビット線ＢＬ、ソース線ＳＬ間のメモリセルストリングを導通する電流経路図、（ｃ）ワード線ＷＬ１４に接続されたメモリセルＭＣ１４を選択時にビット線ＢＬ、ソース線ＳＬ間のメモリセルストリングを導通する電流経路図。 第１の実施の形態に係る抵抗変化型不揮発性メモリにおいて、メモリセルストリング内電位（Ｖ）とワード線ＷＬの位置（連続値）との関係を示す図。 第１の実施の形態に係る抵抗変化型不揮発性メモリにおいて、選択されたメモリセルのピーク温度ＰＴと選択ワード線ＷＬの番号との関係、及び隣接するメモリセルの温度ＮＣＴと選択ワード線ＷＬの番号との関係を示す図。 第１の実施の形態に係る抵抗変化型不揮発性メモリにおいて、ビット線電圧ＶＢＬを一定に保持した状態で、非選択ワード線電圧ＶＮＳを選択ワード線ＷＬの位置に応じて変化させる動作を行う場合の電圧（Ｖ）と選択ワード線ＷＬの番号との関係、及び隣接するメモリセルの温度ＮＣＴと選択ワード線ＷＬの番号との関係を示す図。 第１の実施の形態に係る抵抗変化型不揮発性メモリの配置構成図。 第１の実施の形態に係る抵抗変化型不揮発性メモリの周辺回路の回路構成図。 第１の実施の形態に係る抵抗変化型不揮発性メモリにおいて、選択ワード線ＷＬの位置に依存して非選択ワード線電圧ＶＮＳを変化させる場合のプログラム動作波形図。 第２の実施の形態に係る抵抗変化型不揮発性メモリにおいて、ワード線電圧ＶＮＳを一定に保持した状態で、ビット線電圧ＶＢＬを選択ワード線ＷＬの位置に応じて変化させる動作を行う場合の電圧（Ｖ）と選択ワード線ＷＬの番号との関係、及び隣接するメモリセルの温度ＮＣＴと選択ワード線ＷＬの番号との関係を示す図。 第２の実施の形態に係る抵抗変化型不揮発性メモリの周辺回路の回路構成図。 第２の実施の形態に係る抵抗変化型不揮発性メモリにおいて、選択ワード線ＷＬの位置に依存してビット線電圧ＶＢＬを変化させる場合のプログラム動作波形図。
（第１の実施の形態）
以下、図面を参照して実施の形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。
（メモリシステム）
まず、第１の実施の形態に係る抵抗変化型不揮発性メモリを適用したメモリシステム１のブロック構成について、図１を用いて説明する。図１に示すようにメモリシステム１は、メモリチップ１００とコントローラ２００とを備えている。メモリチップ１００とコントローラ２００とは、例えば組み合わせにより一つの半導体装置を構成しても良く、その例としてはメモリカードや、ＳＳＤ等が挙げられる。
メモリチップ１００は複数のメモリセルを備え、データを不揮発に記憶する。コントローラ２００は、メモリバスによってメモリチップ１００に接続され、ホストバスによってホスト３００に接続される。そしてコントローラ２００は、メモリチップ１００を制御し、またホスト３００から受信したホストコマンドに応答して、メモリチップ１００にアクセスする。ホスト３００は、例えばデジタルカメラやパーソナルコンピュータ等であり、ホストバスは、例えばメモリインターフェースに従ったバスである。メモリバスは、メモリインターフェースに従った信号の送受信を行う。
（コントローラ２００の構成）
引き続き図１を用いて、コントローラ２００の構成の詳細について説明する。図１に示すようにコントローラ２００は、ホストインターフェース回路（ホストＩ／Ｆ）２１０、内蔵メモリ（ＲＡＭ：Random Access Memory）２２０、プロセッサ（ＣＰＵ：Central Processing Unit）２３０、バッファメモリ２４０、メモリインターフェース回路（メモリＩ／Ｆ）２５０、及びＥＣＣ（Error Checking and Correcting）回路２６０を備えている。
ホストインターフェース回路２１０は、ホストバスを介してホスト３００と接続され、ホスト３００から受信したホストコマンド及びデータを、それぞれプロセッサ２３０及びバッファメモリ２４０に転送する。またホストインターフェース回路２１０は、プロセッサ２３０の命令に応答して、バッファメモリ２４０内のデータをホスト３００へ転送する。
プロセッサ２３０は、コントローラ２００全体の動作を制御する。例えばプロセッサ２３０は、ホスト３００から読み出しに関するホストコマンドを受信した際には、それに応答して、メモリインターフェース回路２５０にメモリチップ１００への読み出しコマンド（メモリコマンド）を発行させる。プロセッサ２３０は、ホスト３００から書き込みに関するホストコマンドを受信した際も、同様の動作を行う。またプロセッサ２３０は、メモリチップ１００を管理するための様々な処理（ウェアレベリング等）を実行する。
メモリインターフェース回路２５０は、メモリバスを介してメモリチップ１００と接続され、メモリチップ１００との通信を管理する。そしてメモリインターフェース回路２５０は、プロセッサ２３０から受信した命令に基づき、種々の信号をメモリチップ１００へ送信し、またメモリチップ１００から種々の信号を受信する。
バッファメモリ２４０は、メモリチップ１００への書き込みデータやメモリチップ１００からの読み出しデータを一時的に保持する。
内蔵メモリ２２０は、例えばＤＲＡＭやＳＲＡＭ等の半導体メモリであり、プロセッサ２３０の作業領域として使用される。そして内蔵メモリ２２０は、メモリチップ１００を管理するためのファームウェアや、後述するシフトテーブル、履歴テーブル、フラグテーブル等の、各種の管理テーブル等を保持する。
ＥＣＣ回路２６０は、メモリチップ１００に記憶されるデータに関する誤り検出及び誤り訂正処理を行う。すなわちＥＣＣ回路２６０は、データの書き込み時には誤り訂正符号を生成して、これを書き込みデータに付与し、データの読み出し時にはこれを復号する。
（メモリチップ１００の構成）
次に、メモリチップ１００の構成について説明する。図１に示すようにメモリチップ１００は、メモリセルアレイ１１０、ロウデコーダ１２０、ドライバ回路１３０、センスアンプ１４０、アドレスレジスタ１５０、コマンドレジスタ１６０、シーケンサ１７０、第１電源回路１８０、及び第２電源回路１９０を備える。
メモリセルアレイ１１０は、ロウ（ワード線）及びカラム（ビット線）に対応付けられた複数の不揮発性のメモリセルを含む複数のブロックＢＬＫを備えている。図１では一例として４つのブロックＢＬＫ０～ＢＬＫ３が図示されている。そしてメモリセルアレイ１１０は、コントローラ２００から与えられたデータを記憶する。
ロウデコーダ１２０は、アドレスレジスタ１５０内のブロックアドレスＢＡに基づいてブロックＢＬＫ０～ＢＬＫ３のいずれかを選択し、更に選択したブロックＢＬＫにおけるワード線方向を選択する。
ドライバ回路１３０は、アドレスレジスタ１５０内のページアドレスＰＡに基づいて、選択されたブロックＢＬＫに対して、ロウデコーダ１２０を介して電圧を供給する。ドライバ回路１３０は、例えばソース線ドライバ等も含む。
センスアンプ１４０は、ビット線ＢＬ毎に設けられるセンスアンプモジュールＳＡを備え、データの読み出し時には、メモリセルアレイ１１０から読み出されたデータをセンスし、必要な演算を行う。そして、このデータＤＡＴをコントローラ２００に出力する。データの書き込み時には、コントローラ２００から受信した書き込みデータＤＡＴを、メモリセルアレイ１１０に転送する。
アドレスレジスタ１５０は、コントローラ２００から受信したアドレスＡＤＤを保持する。このアドレスＡＤＤには、前述のブロックアドレスＢＡとページアドレスＰＡとが含まれる。コマンドレジスタ１６０は、コントローラ２００から受信したコマンドＣＭＤを保持する。
シーケンサ１７０は、コマンドレジスタ１６０に保持されたコマンドＣＭＤに基づき、メモリチップ１００全体の動作を制御する。第１電源回路１８０は、ドライバ回路１３０に電源電圧を供給する回路である。第２電源回路１９０は、センスアンプ１４０に電源電圧を供給する回路である。第１電源回路１８０及び第２電源回路１９０については、第１の実施の形態に係る抵抗変化型不揮発性メモリの回路構成（図２１）において、説明する。
（メモリセルアレイ１１０の回路構成）
次に、メモリセルアレイ１１０の等価回路構成について図２を用いて説明する。図２に示すように、メモリセルアレイ１１０のブロックＢＬＫは例えば４つのストリングユニットＳＵ（ＳＵ０～ＳＵ３）を含む。なお、ブロックＢＬＫ内のストリングユニットＳＵの個数は任意である。また各々のストリングユニットＳＵは、複数のメモリセルストリングＭＳを含む。
メモリセルストリングＭＳの各々は、例えば１６個のメモリセルＭＣ（ＭＣ０～ＭＣ１５）、及び選択トランジスタＳＴ１を含んでいる。以下、メモリセルＭＣ０～ＭＣ１５のそれぞれを限定しない場合は、メモリセルＭＣと表記する。更に、メモリセルストリングＭＳの各々に含まれる選択トランジスタＳＴ１の個数は任意であり、少なくとも１個以上あればよい。
メモリセルＭＣは、記憶素子（抵抗変化記憶領域／抵抗変化層／抵抗変化素子）ＭＲ、及びセレクタＳＷを含む。記憶素子ＭＲの一例としては、合金型相転移素子(ＧＳＴ：Ｇｅ2Ｓｂ2Ｔｅ5)が挙げられる。第１の実施の形態の記憶素子ＭＲは、結晶状態が変化することにより、低抵抗または高抵抗の状態になる。以下では、記憶素子ＭＲの結晶状態が変化することを「相変化」と呼び、記憶素子ＭＲが低抵抗状態（ＬＲＳ）にある場合を「セット状態」と記載、高抵抗状態（ＨＲＳ）にある場合を「リセット状態」と記載する。例えば、結晶状態が変化してアモルファスになると、高抵抗状態になる。結晶状態が変化して結晶化すると低抵抗状態となる。選択したメモリセルＭＣが、高抵抗状態（リセット）の時は、ビット線ＢＬの電位がゆっくり立ち下がり、低抵抗状態（セット）の時はビット線ＢＬの電位が急速に立ち下がる。また、第１の実施の形態でのセレクタＳＷは、例えばトランジスタであり、半導体層、ゲート絶縁膜、及びゲート電極を含んでいる。メモリセルＭＣにおいて、記憶素子ＭＲ、及びセレクタＳＷは並列に接続されている。また、メモリセルストリングＭＳの各々に含まれるメモリセルＭＣの個数は、８個、３２個、４８個、６４個、９６個、または１２８個等であってもよく、その数は限定されるものではない。
（メモリセルＭＣが非選択である場合）
メモリセルＭＣが非選択である場合は、セレクタＳＷをオン状態（導通状態）にする。図３は、第１の実施の形態に係る抵抗変化型不揮発性メモリにおいて、セレクタＳＷがオン状態である場合にメモリセル内を流れる電流経路を示す回路図である。
図３に示すように、セレクタＳＷがオン状態である場合、セレクタＳＷの半導体層に反転層が出来るため、電流は反転層を流れる。なお、記憶素子ＭＲの低抵抗状態における抵抗値は、セレクタＳＷのオン状態における半導体層の抵抗値よりも１０倍（一桁）以上高い。そのため、並列に接続された記憶素子ＭＲには電流が流れない。ところで、メモリセルＭＣにデータを記憶するのは、記憶素子ＭＲである。そのため、記憶素子ＭＲに電流が流れないということは、メモリセルは選択されないことを意味する。
（メモリセルＭＣが選択である場合）
また、メモリセルＭＣが選択である場合は、セレクタＳＷをオフ状態（非導通状態）にする。図４は、第１の実施の形態に係る抵抗変化型不揮発性メモリにおいて、セレクタＳＷがオフ状態である場合にメモリセル内を流れる電流経路を示す回路図である。
図４に示すように、セレクタＳＷがオフ状態である場合、セレクタＳＷの半導体層に反転層ができない。また、記憶素子ＭＲの高抵抗状態における抵抗値は、セレクタＳＷのオフ状態における半導体層の抵抗値よりも１０倍（一桁）以上低い。そのため、電流は半導体層を殆んど流れず、主として並列に接続された記憶素子ＭＲに電流が流れる。尚、メモリセルが選択されていない場合も記憶素子ＭＲに電流が流れることがあるが、通常の動作時においては、メモリセルＭＣが選択される場合、記憶素子ＭＲに電流が流れるとしてよい。
図２に戻って、メモリセルアレイ１１０の説明を続ける。各メモリセルストリングＭＳに含まれたメモリセルＭＣ０～ＭＣ１５は、選択トランジスタＳＴ１とソース線ＳＬとの間に直列接続されている。同一のブロックＢＬＫに含まれた各メモリセルストリングＭＳのメモリセルＭＣ０の制御ゲート（複数の制御ゲート）は、ワード線ＷＬ０に共通に接続されている。同様に、同一のブロックＢＬＫに含まれた複数のメモリセルストリングＭＳのメモリセルＭＣ０～ＭＣ１５の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ１５に共通に接続されている。以下、ワード線ＷＬ０～ＷＬ１５のそれぞれを限定しない場合は、ワード線ＷＬと表記する。
尚、以下の説明では、それぞれのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルＭＣをメモリセルユニット（ＣＵ）とする。そして、メモリセルユニットが記憶する１ビットデータの集合のことを「ページ」と称する。従って、１つのメモリセルＭＣに２ビットデータが記憶される場合、メモリセルユニットは、２ページ分のデータを記憶する。
ストリングユニットＳＵ内の複数の選択トランジスタＳＴ１のゲートは選択ゲート線ＳＧＤに共通に接続される。より具体的には、ストリングユニットＳＵ０内の複数の選択トランジスタＳＴ１のゲートは選択ゲート線ＳＧＤ０に共通に接続される。同様に、ストリングユニットＳＵ１内の複数の選択トランジスタＳＴ１のゲートは選択ゲート線ＳＧＤ１に共通に接続される。ストリングユニットＳＵ２、ＳＵ３においても同様である。以下、選択ゲート線ＳＧＤ（ＳＧＤ０、ＳＧＤ１、…）のそれぞれを限定しない場合は、選択ゲート線ＳＧＤと表記する。選択ゲート線ＳＧＤ、並びにワード線ＷＬの各々は、ロウデコーダ１２０によって独立に制御される。
また、メモリセルアレイ１１０内において同一列にあるメモリセルストリングＭＳの選択トランジスタＳＴ１のドレインは、ビット線ＢＬ（ＢＬ０～ＢＬｍ）（但しｍは１以上の自然数）に共通接続される。すなわちビット線ＢＬは、複数のブロックＢＬＫ間でメモリセルストリングＭＳを共通に接続する。更に、複数のメモリセルＭＣ０のソースは、ソース線ＳＬに共通に接続されている。
つまりストリングユニットＳＵは、異なるビット線ＢＬに接続され、且つ同一の選択ゲート線ＳＧＤに接続されたメモリセルストリングＭＳを複数含む。またブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵを複数含む。そしてメモリセルアレイ１１０は、ビット線ＢＬを共通にする複数のブロックＢＬＫを複数含む。
（メモリセルの構造）
第１の実施の形態に係る抵抗変化型不揮発性メモリのメモリピラーＭＰの断面構造の一例について説明する。図５は、第１の実施の形態に係る抵抗変化型不揮発性メモリにおいて、３次元に積層されたメモリピラーＭＰの断面構造の一例を示している。図５に示すように、メモリピラーＭＰは、例えば導電体層２２を含んでいる。
絶縁体層３５と導電体層（電位印加電極）２２とが交互に積層される。導電体層２２は、例えばＸーＹ平面に沿って広がった板状に形成される。例えば、積層された複数の導電体層２２は、それぞれワード線ＷＬ１５～ＷＬ０として使用される。導電体層２２は、例えばタングステン（Ｗ）を含んでいる。
メモリピラーＭＰは、Ｚ方向に沿って延伸する円柱形状であり、導電体層２２を貫通している。また、メモリピラーＭＰは、例えばコア部３０、抵抗変化層３１、半導体層３２、及び絶縁体層３３を含んでいる。具体的には、導電体層２２及び絶縁体層３５の積層構造を貫通したメモリホールＭＨが設けられる。メモリホールＭＨは、例えばＺ方向に延伸する円筒形状である。メモリホールＭＨの内部（内壁）に絶縁体層３３、半導体層３２、抵抗変化層３１、コア部３０、が順に設けられることにより、メモリピラーＭＰが構成される。具体的には、メモリピラーＭＰは、メモリホールＭＨの内壁を覆い、Ｚ方向に延伸する円筒形状の絶縁体層３３、絶縁体層３３の内壁を覆い、Ｚ方向に延伸する円筒形状の半導体層３２、並びに半導体層３２の内壁を覆い、Ｚ方向に延伸する円筒形状の抵抗変化層３１を備える。メモリホールＭＨの直径ＤMHは、図５に示すように表される。
ここで、コア部３０は、例えばＺ方向に延伸する円柱形状を有する。コア部３０には、例えば、ＳｉＯ2やＳｉＯ2に比べて熱抵抗の高い材料を適応可能である。また、コア部３０には、真空若しくは不活性ガスを適用しても良い。
コア部３０を真空とする場合の真空度は、低真空（low vacuum）では、１０5Ｐａ～１０2Ｐａ、中真空（medium vacuum）では、１０2Ｐａ～１０-1Ｐａ、高真空（high vacuum）では、１０-1Ｐａ～１０-5Ｐａ、超高真空（ultra high vacuum）では、１０-5Ｐａ～１０-8Ｐａの範囲とすれば良い。コア部３０を不活性ガスとする場合は、例えばヘリウム、ネオン、アルゴン、クリプトン、キセノン、ラドン、オガネソン等の希ガスや、窒素ガスを適用可能である。
抵抗変化層３１は、コア部３０の側面（外周）を覆っている（コア部３０に接している）。抵抗変化層３１は、例えばＺ方向に延伸し、円筒形状に設けられる。コア部３０に、ＳｉＯ2に比べて熱抵抗の高い材料や、真空若しくは不活性ガスを適用することで、メモリ素子の抵抗変化層３１での発熱温度を上昇させることができる。
メモリピラーＭＰにおける半導体層３２は、抵抗変化層３１の側面（外周）を覆っている（抵抗変化層３１に接している）。メモリピラーＭＰにおける半導体層３２は、例えばＺ方向に延伸し、円筒形状に設けられる。抵抗変化層３１の厚さは、例えば、２０ｎｍ以下である。コア部３０の直径は、抵抗変化層３１の厚さに比べて大きく、例えば、数１０ｎｍ以上である。
メモリセルＭＣが選択された場合は、当該メモリセルＭＣを流れる電流（セル電流）は、半導体層３２に接する抵抗変化層３１の薄い領域を導通する。このため、抵抗変化層３１の厚さをコア部３０の直径に比べて十分に薄くしても良い。抵抗変化層３１の厚さをコア部３０の直径に比べて充分に薄くすることで、抵抗変化層３１を導通する電流密度を高く設定することができる。結果として、メモリ素子での発熱温度を上昇させることができ、発熱箇所の局在性を向上させ、隣接メモリセルへのディスターブ(データ破壊)を低減することも可能である。
絶縁体層３３は、半導体層３２の側面を覆っている。絶縁体層３３は、例えば円筒形状に設けられた部分を含んでいる。絶縁体層３３は、例えば酸化シリコン（ＳｉＯ2）等の絶縁体を含んでいる。また、導電体層２２は、メモリピラーＭＰにおける絶縁体層３３の側面の一部を覆う（絶縁体層３３に接する）。
（メモリセルアレイ１１０の構造）
以下に、第１の実施の形態に係る抵抗変化型不揮発性メモリのメモリセルアレイ１１０の断面構造の一例について説明する。尚、以下で参照される図面において、Ｘ方向はビット線ＢＬの延伸方向に対応し、Ｙ方向はワード線ＷＬの延伸方向に対応し、Ｚ方向はメモリセルアレイ１１０が形成される半導体基板２０の表面に対する鉛直方向に対応している。
図６は、第１の実施の形態に係る抵抗変化型不揮発性メモリにおいて、メモリセルアレイ１１０の断面構造の一例を示している。図６に示すように、メモリセルアレイ１１０は、例えば導電体層２１～２４を含んでいる。導電体層２１～２４は、半導体基板２０の上方に設けられる。
具体的には、半導体基板２０のＺ方向における上方に、絶縁体層を介して導電体層（電位印加電極）２１が設けられる。例えば半導体基板２０と導電体層２１との間の絶縁体層には、センスアンプ１４０等の回路が設けられても良い。導電体層２１は、例えばＸ―Ｙ平面に沿って広がった板状に形成され、ソース線ＳＬとして使用される。導電体層２１は、例えばシリコン（Ｓｉ）を含んでいる。
導電体層２１のＺ方向における上方に、絶縁体層３５と導電体層（電位印加電極）２２とが交互に積層される。導電体層２２は、例えばＸーＹ平面に沿って広がった板状に形成される。例えば、積層された複数の導電体層２２は、半導体基板２０側から順に、それぞれワード線ＷＬｎ～ＷＬ０として使用される。導電体層２２は、例えばタングステン（Ｗ）を含んでいる。
Ｚ方向における最上層の導電体層２２（ＷＬ１５）の上方に、絶縁体層を介して例えば導電体層（電位印加電極）２３が積層される。導電体層２３は、Ｙ方向に延伸し、Ｘ方向において、後述するセレクトピラーＳＰごとに分断されている。分断された導電体層２３は、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３として使用される。導電体層２３は、例えばタングステンＷを含んでいる。
導電体層２３のＺ方向における上方に、導電体層（電位印加電極）２４が設けられる。例えば導電体層２４は、Ｘ方向に沿って延伸したライン状に形成され、ビット線ＢＬとして使用される。導電体層２４は、例えば銅（Ｃｕ）を含んでいる。
メモリピラーＭＰ上には、導電体層２３を貫通する円柱形状のセレクトピラーＳＰが設けられる。また、セレクトピラーＳＰは、例えば半導体層３２、及び絶縁体層３３を含んでいる。具体的には、セレクトピラーＳＰは、導電体層２３を貫通し、底部がメモリピラーＭＰに達するＳＧＤホールＳＨが設けられ、ＳＧＤホールＳＨの内部に絶縁体層３３、半導体層３２が順に設けられる。なお、メモリホールＭＨとＳＧＤホールＳＨとの境界を含む層は、最上層の導電体層２２と導電体層２３との間の層に含まれている。
メモリピラーＭＰのコア部３０、抵抗変化層３１、半導体層３２、及び絶縁体層３３の底部は、導電体層２１に接触している。セレクトピラーＳＰにおける半導体層３２は、例えば円柱形状である。セレクトピラーＳＰの半導体層３２の底辺は、メモリピラーＭＰの半導体層３２、抵抗変化層３１、コア部３０に接触している。また、導電体層２３は、セレクトピラーＳＰにおける絶縁体層３３の側面の一部を覆う（絶縁体層３３に接する）。
次に、図７を用いて、導電体層２３の平面パターン構成について説明する。図７は、図６のＡ１－Ａ１線に沿って切断した断面図である。図７に示すように、導電体層２３を貫通するＳＧＤホールＳＨ内に、絶縁体層３３と、半導体層３２と、が設けられている。そして、導電体層２３は、選択トランジスタＳＴ１の選択ゲート線ＳＧＤ０～ＳＧＤ３として機能し、絶縁体層３３は、選択トランジスタＳＴ１のゲート絶縁膜として機能し、半導体層３２は、選択トランジスタＳＴ１の半導体層として機能する。この選択トランジスタＳＴ１を用いることで、１本のワード線毎にメモリピラーＭＰを選択することができる。選択トランジスタＳＴ１をオン状態にすることで、メモリピラーＭＰの抵抗変化層３１に接する半導体層３２に反転層が形成され、反転層を介して電流を流すことにより、メモリピラーＭＰを選択することができる。
次に、図８を用いて、Ｚ方向におけるメモリセルＭＣ間の平面パターン構成について説明する。図８は、図６のＢ１－Ｂ１線に沿って切断した断面図である。図８に示すコア部３０、抵抗変化層３１、半導体層３２、及び絶縁体層３３は、Ｚ方向におけるメモリセルＭＣ間に相当し、電流は半導体層３２の中を流れる。
次に、図９及び図１０を用いて、導電体層２２の平面パターン構成について説明する。図９は、図６のＣ１－Ｃ１線に沿って切断した断面図である。図１０は、一つのメモリセルＭＣを抽出した平面図である。図１０に示すように、メモリセルＭＣは、板状のワード線ＷＬと、メモリピラーＭＰの交点に設けられる。具体的には図１０に示すように、導電体層２２を貫通し、直径ＤMHを有するメモリホールＭＨ内に、絶縁体層３３と、半導体層３２、抵抗変化層３１、コア部３０と、が設けられている。そして、導電体層２２は、メモリセルＭＣのセレクタＳＷのワード線ＷＬとして機能し、絶縁体層３３は、メモリセルＭＣのセレクタＳＷのゲート絶縁膜として機能し、半導体層３２は、メモリセルＭＣのセレクタＳＷの半導体層として機能する。抵抗変化層３１は、メモリセルＭＣの記憶素子ＭＲとして機能する。
次に、図１１を用いて、導電体層２１の平面パターン構成について説明する。図１１は、図６のＤ１－Ｄ１線に沿って切断した断面図である。導電体層２１は、板状であり、ビット線ＢＬから電流を流し込むために、一定の低電位に設定される。図１１に示すように導電体層２１（ソース線）は、導電体層２２（ワード線）と同様に板状である。
次に、図１２を用いて、メモリセルアレイ１１０の断面構造の一例について説明する。図１２は、図６のＥ１－Ｅ１線に沿って切断した断面図である。図１２は、図６と直交する方向の断面である。図６及び図１２を併せて参照すると、メモリピラーＭＰは、コア部３０を中心に同心円状の形状をしていることが分かる。
（動作の概要）
続いて、第１の実施の形態に係る抵抗変化型不揮発性メモリにおいて、メモリチップ１００の動作の概要について説明する。第１の実施の形態に係る抵抗変化型不揮発性メモリにおいて、メモリチップ１００の読み出し動作及び書き込み動作は、ビット線ＢＬと、ソース線ＳＬと、の間に電流を流すことによって行う。
図１３及び図１４を用いて、読み出し動作または書き込み動作を行うメモリセルＭＣを選択する方法について概略的に説明する。図１３は、一つのメモリセルストリングＭＳを抜き出した回路図である。図１４は、一つのメモリセルストリングＭＳに対応するメモリピラーＭＰを抜き出した断面図である。図１３及び図１４に示すように、選択したいメモリセルＭＣ（例えばＭＣ１３）が属するメモリピラーＭＰに接する選択トランジスタＳＴ１の選択ゲート線ＳＧＤに所定の電圧（正の電圧）を印加する。これにより、選択トランジスタＳＴ１の半導体層に反転層が形成され、電流が導通可能な状態となる（オン状態）。これにより、ビット線ＢＬと、選択トランジスタＳＴ１と、選択トランジスタＳＴ１に接するメモリピラーＭＰの半導体層が導通される。更に、選択メモリセルＭＣ１３に対応するワード線ＷＬ１３は例えば、０（Ｖ）若しくは－２（Ｖ）とし、非選択メモリセルＭＣに対応するワード線ＷＬ１５、ＷＬ１４、ＷＬ１２～ＷＬ０へは所定の電圧（正の電圧）を印加する。これにより、ビット線ＢＬとソース線ＳＬと間を流れる電流パスは、選択したいメモリセルＭＣ１３においては、抵抗変化層ＭＲを流れ、非選択のメモリセルＭＣ１５、ＭＣ１４、ＭＣ１２～ＭＣ０においては、セレクタＳＷの半導体層３２を流れる。図１４に示すように、メモリピラーＭＰの中心部分にはコア部３０が設けられているので、選択メモリセルＭＣにおいて電流は、コア部３０を取り囲む抵抗変化層３１を流れる。このようにすることで、読み出し動作時、書き込み動作時、共に抵抗変化層３１を選択出来るようにする。第１の実施の形態に係る抵抗変化型不揮発性メモリの動作を３次元ＮＡＮＤ型フラッシュメモリと比較した場合、より低電圧、かつより高速で動作できるようになる他、書き換え回数の制約も少なく、書き込み時間も短くて済む利点がある。なお、第１の実施の形態に係る抵抗変化型不揮発性メモリでは、３次元ＮＡＮＤ型フラッシュメモリと異なり、動作において消去動作が存在しない。
また、書き込み動作、または読み出し動作は選択トランジスタＳＴ１をオン状態にして、ビット線ＢＬと、ソース線ＳＬと、の間に電流を流して行う。そのため、全メモリセルストリングＭＳを選択する必要は無く、１本の選択ゲート線に接続される任意のビット線単位（カラム単位）で選択を行うことができる。
書き込み動作、または読み出し動作を行いたくないメモリセルストリングＭＳに対しては、ソース線の電圧＝ビット線の電圧に設定しておけば、書き込み動作、または読み出し動作が行われることは無い。また、３次元ＮＡＮＤ型フラッシュメモリのように、ブロックＢＬＫ単位で消去動作を行う必要もなく、選択トランジスタＳＴ１単位でセット／リセットの書き込み動作を行うことができる。
ワード線ＷＬは積層方向（Ｚ方向）で任意のメモリセルＭＣを選択する。そのため、同一Ｘ－Ｙ平面における複数のメモリセルＭＣのゲート電極において、ワード線ＷＬは共有化されていても良い。又ソース線ＳＬも複数のメモリセルストリングＭＳで共有化して良い。特にビット線ＢＬの延伸方向の隣接する複数のメモリセルストリングＭＳで共有化して良い。
例えば、ワード線ＷＬと、ソース線ＳＬはビット線方向とワード線方向に延びた板状の形状をしている場合を考える。メモリセルＭＣの選択は選択トランジスタＳＴ１をオン状態にした上に、ビット線ＢＬからソース線ＳＬに電流を流さなければ行われない。そのため、板状にワード線ＷＬと、ソース線ＳＬが選択されても、選択された選択トランジスタＳＴ１と選択されたビット線ＢＬ直下で選択されたワード線ＷＬに接するメモリセルＭＣだけが選択される。
前述した様に、ビット線ＢＬを介して電流を流すことでメモリセルＭＣの選択が行われる。そのため、シーケンサ１７０は、例えばビット線毎に同時に読み出し動作と書き込み動作を行う様に制御信号を出すことが出来るように構成されている。
また、シーケンサ１７０は、ビット線毎に同時にリセット書き込みとセット書き込みを行う様に制御信号を出すこともできる。
（動作波形のタイミングチャート）
図１５は、第１の実施の形態に係る抵抗変化型不揮発性メモリの動作波形のタイミングチャートである。上述したように、第１の実施の形態に係る抵抗変化型不揮発性メモリのメモリチップ１００では、まず選択メモリセルＭＣのセレクタＳＷがオフ状態、非選択メモリセルＭＣのセレクタＳＷがオン状態となるような電圧をワード線ＷＬに印加する。続いて、メモリチップ１００は選択メモリセルＭＣに対応する選択トランジスタがオンするような電圧を選択ゲート線ＳＧＤに印加し、ビット線ＢＬと、選択メモリセルが属するメモリピラーＭＰが導通状態となる。こうして電流は、非選択メモリセルにおいては、セレクタＳＷの半導体層内を流れ、選択メモリセルにおいては、記憶素子ＭＲを流れる。
図１５を用いて、第１の実施の形態に係る抵抗変化型不揮発性メモリのメモリチップ１００の動作波形について説明する。まずは、読み出し動作の場合について説明する。時刻Ｔ０において、シーケンサ１７０は、非選択ビット線ＢＬ、ソース線の電圧をＬレベルに維持し、選択ワード線ＷＬをＨレベル（Ｌ＜Ｈ）から立ち下げ始め、時刻Ｔ１以降において、選択ワード線の電圧をＬレベルに維持する。
続いて、シーケンサ１７０は、選択メモリセルＭＣに対応する選択トランジスタＳＴの選択ゲート線ＳＧＤの電圧を、ＬレベルからＨレベルに上げる。なお、非選択ワード線ＷＬの電位はＨレベルに維持されるので、非選択メモリセルＭＣにおいては、セレクタＳＷがオン状態で維持される。
そして、シーケンサ１７０は、ビット線ＢＬの電圧を上げた後にフローティング状態にする。これにより、選択したメモリセルＭＣが、高抵抗状態（リセット）の時は、ビット線ＢＬの電位がゆっくり立ち下がり（時刻Ｔ３まで電位が略維持される）、低抵抗状態（セット）の時はビット線ＢＬの電位が急速に立ち下がる。ビット線ＢＬに電圧を印加して一定時間後のビット線ＢＬの電位の「Ｈレベル／Ｌレベル」を、センスアンプ１４０にてセンスして読み出し動作とする。
次に、書き込み動作の場合について説明する。時刻Ｔ０における動作については、読み出し動作と同様である。書き込み動作の際は、シーケンサ１７０は時刻Ｔ１にビット線ＢＬに書き込み用のパルス（電圧）を印加し、時刻Ｔ２にて急速に立ち下げると、高抵抗なリセット状態の書き込みとなる。また、シーケンサ１７０は時刻Ｔ１にビット線ＢＬに書き込み用のパルス（電圧）を印加して、時刻Ｔ２にてゆっくり立ち下げると、低抵抗なセット状態の書き込みとなる。なお、この時、非選択のビット線ＢＬはソース線ＳＬ電圧と同一（例えばＬレベル）に保つ。メモリセルＭＣはビット線ＢＬに電圧を印加することで選択される。もしも非選択のビット線ＢＬの電位が上げられると、誤選択となってしまい、誤書き込みとなってしまう。読み書きしたいビット線ＢＬに対して選択的に電圧を印加すれば良い。
（選択メモリセルのドレイン側及びソース側の非選択メモリセルの分圧の大小関係）
図１６は、メモリセルストリングＭＳにおいてメモリセルＭＣ０～ＭＣ１５を導通する電流を示している。なお、選択トランジスタＳＴと選択ゲート線ＳＧＤについては図示を省略している。第１の実施の形態に係る抵抗変化型不揮発性メモリにおいて、ワード線ＷＬ１に接続されたメモリセルＭＣ１が選択された場合にビット線ＢＬ、ソース線ＳＬ間のメモリセルストリングＭＳを導通する電流は、図１６（ａ）の破線で示される。また、ワード線ＷＬ７に接続されたメモリセルＭＣ７が選択された場合にビット線ＢＬ、ソース線ＳＬ間のメモリセルストリングＭＳを導通する電流は、図１６（ｂ）の破線で示される。また、ワード線ＷＬ１４に接続されたメモリセルＭＣ１４が選択された場合にビット線ＢＬ、ソース線ＳＬ間のメモリセルストリングＭＳを導通する電流は、図１６（ｃ）の破線で示される。
メモリセルストリングＭＳにおいて、ビット線ＢＬとソース線ＳＬとの間の電位差は、メモリセルＭＣ０～ＭＣ１５によって分圧される。非選択メモリセルのセレクタＳＷ（トランジスタ）はＯＮになるのに対して、選択メモリセルのセレクタＳＷ（トランジスタ）はＯＦＦになることから、選択メモリセルの抵抗は非選択メモリセルよりも高くなる。従って、メモリセルストリングＭＳにおいて、選択メモリセルに印加される電位差は、非選択メモリセルに印加される電位差よりも大きくなる。その結果、メモリセルストリングＭＳにおいて、選択メモリセルよりもドレイン側（ビット線ＢＬ側）の部分の電位は、選択メモリセルよりもソース側(ソース線)ＳＬ側）の部分の電位よりも高くなる。従って、非選択ワード線ＷＬに印加される電圧が一定だと仮定すると、選択メモリセルのセレクタＳＷ（ＯＦＦ）のドレイン側に位置する非選択メモリセルのセレクタＳＷ（ＯＮ）はゲートソース間電圧Ｖgsが小さく、ソース側に位置する非選択メモリセルのセレクタＳＷ（ＯＮ）はゲートソース間電圧Ｖgsが大きい。一般に、トランジスタは、ゲートソース間電圧Ｖgsが大きくなるほどＯＮ電流が大きくなり（オン抵抗Ｒonが小さくなり）、ゲートソース間電圧Ｖgsが小さくなるほどＯＮ電流が小さくなる（オン抵抗Ｒonが大きくなる）。このため、選択メモリセルのセレクタＳＷ（ＯＦＦ）のドレイン側に位置する非選択メモリセルのセレクタＳＷ（ＯＮ）では、各メモリセルに印加される電圧が大きくなり、選択メモリセルのセレクタＳＷ（ＯＦＦ）のソース側に位置する非選択メモリセルのセレクタＳＷ（ＯＮ）では、各メモリセルに印加される電圧が小さくなる。
図１６（ａ）の例では、ワード線ＷＬ１に接続されたメモリセルＭＣ１のセレクタＳＷ（ＯＦＦ）のドレイン側の非選択メモリセルのセレクタＳＷ（ＯＮ）では、Ｖgsが小さく、オン抵抗Ｒonが大きい。メモリセルＭＣ１のセレクタＳＷ（ＯＦＦ）のソース側の非選択メモリセルのセレクタＳＷ（ＯＮ）では、Ｖgsが大きく、オン抵抗Ｒonが小さい。すわなち、ワード線ＷＬ０に接続されたメモリセルＭＣ０のセレクタＳＷ（ＯＦＦ）のドレイン側の非選択メモリセルのセレクタＳＷ（ＯＮ）では、Ｖgsが小さく、オン抵抗Ｒonが大きい。メモリセルＭＣ１のセレクタＳＷ（ＯＦＦ）のソース側の非選択メモリセルのセレクタＳＷ（ＯＮ）では、Ｖgsが大きく、オン抵抗Ｒonが小さい。同様に、図１６（ｂ）の例では、ワード線ＷＬ７に接続されたメモリセルＭＣ７のセレクタＳＷ（ＯＦＦ）のドレイン側の非選択メモリセルのセレクタＳＷ（ＯＮ）では、Ｖgsが小さく、オン抵抗Ｒonが大きい。メモリセルＭＣ７のセレクタＳＷ（ＯＦＦ）のソース側の非選択メモリセルのセレクタＳＷ（ＯＮ）では、Ｖgsが大きく、オン抵抗Ｒonが小さい。同様に、図１６（ｃ）の例では、ワード線ＷＬ１４に接続されたメモリセルＭＣ１４のセレクタＳＷ（ＯＦＦ）のドレイン側の非選択メモリセルのセレクタＳＷ（ＯＮ）では、Ｖgsが小さく、オン抵抗Ｒonが大きい。メモリセルＭＣ１４のセレクタＳＷ（ＯＦＦ）のソース側の非選択メモリセルのセレクタＳＷ（ＯＮ）では、Ｖgsが大きく、オン抵抗Ｒonが小さい。図１６（ａ）～図１６（ｃ）に示すように、選択メモリセルのセレクタＳＷ（ＯＦＦ）のドレインソース間電位差ＶＤＳは、ＶＤＳ１＜ＶＤＳ７＜ＶＤＳ１４の関係になる。
（メモリセルストリング内電位と選択ワード線ＷＬの位置との関係）
図１７は、第１の実施の形態に係る抵抗変化型不揮発性メモリにおいて、メモリセルストリング内電位とワード線ＷＬの位置との関係を示す図である。メモリセルストリング内電位とはソース線ＳＬをゼロ電位として、各メモリセルのドレインの電位として定義することができる。図１７において、横軸のワード線ＷＬの位置とは、連続値として表されている。
図１７において、ワード線ＷＬ１選択時のメモリセルＭＣ１の電位上昇をΔＶＤＳ１、ワード線ＷＬ７選択時のメモリセルＭＣ１の電位上昇をΔＶＤＳ７、ワード線ＷＬ１４選択時のメモリセルＭＣ１４の電位上昇をΔＶＤＳ１４で示している。図１７の例では、ΔＶＤＳ１＝２．０３Ｖ、ΔＤＳＶ７＝２．１７Ｖ、ΔＤＳＶ１４＝２．４１Ｖである。図１７において、ワード線ＷＬ選択時のメモリセルＭＣの電位上昇ΔＶは、選択メモリセルのドレインソース間電位差ＶＤＳに相当する。ドレインソース間電位差ＶＤＳは、ワード線ＷＬ選択時のメモリセルＭＣの分圧である。
図１７において、ＷＬ非選択状態でもＷＬ０～ＷＬ１５に移行するにつれて、メモリセルストリング内電位が徐々に上昇している。選択ワード線ＷＬが変わることで選択メモリセルとそのソース側にあるメモリセルの数と選択メモリセルとそのドレイン側にあるメモリセルの数が変化する。選択ワード線ＷＬがＷＬ１５に近付くにつれて、選択メモリセルとそのソース側にあるメモリセルの数が増える。また、選択メモリセルのソース側にある非選択メモリセルの分圧が小さく、選択メモリセルのドレイン側にある非選択メモリセルの分圧は大きくなる。これらにより選択ＷＬがドレイン側に近いほど非選択メモリセルの分圧の合計は小さくなり、選択メモリセルにかかる分圧は大きくなる。
第１の実施の形態に係る抵抗変化型不揮発性メモリにおいては、トランジスタをＯＦＦにすることでメモリセルを選択し、そのメモリセルの抵抗変化層３１部分に高い分圧がかかることにより、合金型相転移素子(ＧＳＴ：Ｇｅ2Ｓｂ2Ｔｅ5)では、例えば、約９００Ｋを超えた部分へ書き込み(アモルファスＧＳＴ化)が可能である。アモルファスＧＳＴ化は温度が高いほど結晶化する確率が上がるため非選択メモリセル温度が低く、かつ選択メモリセルの温度を約９００Ｋ以上とする必要がある。
（選択されたメモリセルのピーク温度ＰＴと選択ワード線ＷＬの位置との関係）
図１８は、第１の実施の形態に係る抵抗変化型不揮発性メモリにおいて、選択されたメモリセルのピーク温度ＰＴと選択ワード線ＷＬの番号との関係、及び選択されたメモリセルに隣接するメモリセルの温度ＮＣＴと選択ワード線ＷＬの番号との関係を示す図である。ここで、「ピーク温度ＰＴ」とは選択されたメモリセル内の抵抗変化層の最大温度として定義される。また、メモリセルに隣接するメモリセルの「温度ＮＣＴ」とは、ピーク温度ＰＴを取る位置からちょうど１セル分(１ピッチ分)隣の温度として定義される。
図１８において、選択ワード線ＷＬにより選択される書込み対象の抵抗変化層３１内のピーク温度ＰＴは、選択ワード線ＷＬ０～ＷＬ１５に移行するにつれて、矢印ΔＰＴで示すように上昇している。選択ワード線ＷＬがビット線ＢＬへ近付くほど選択メモリセルの分圧ＶＤＳが高くなるからである。
選択ワード線ＷＬがビット線ＢＬへ近づくほどピーク温度が上がる傾向が見られる。ピーク温度ＰＴは高い方が良い。ただし、不必要に高すぎると隣接メモリセルへのディスターブ(データ破壊)等の影響を及ぼす要因になる。このため、データを書き換えられる程度の温度以上であれば良い。
図１９は、第１の実施の形態に係る抵抗変化型不揮発性メモリにおいて、ビット線電圧ＶＢＬを一定に保持した状態で、非選択ワード線電圧ＶＮＳを選択ワード線ＷＬの位置に応じて変化させる動作を行う場合の電圧（Ｖ）と選択ワード線ＷＬの番号との関係、及び選択されたメモリセルに隣接するメモリセルの温度ＮＣＴと選択ワード線ＷＬの番号との関係を示す図である。
非選択ワード線電圧ＶＮＳを低くした場合、選択メモリセルに対する非選択メモリセルの分圧比が高くなり、隣接メモリセル温度が高くなる。図１９の選択ワード線ＷＬ９～ＷＬ１４で隣接メモリセル温度が、徐々に上昇し、ワード線ＷＬ１４では４５０Ｋとなっている。非選択ワード線電圧ＶＮＳを低くした場合、隣接メモリセル温度ＮＣＴが高くなる理由は、選択メモリセルに対する非選択メモリセルの分圧比が高くなるからである。
図１９より、ビット線電圧ＶＢＬを略一定に保持した状態で、選択ワード線ＷＬをビット線ＢＬ側に近づけるにつれて、非選択ワード線電圧ＶＮＳを低くしている。第１の実施の形態に係る抵抗変化型不揮発性メモリにおいては、ビット線電圧ＶＢＬを一定に保持した状態で、非選択ワード線電圧ＶＮＳを選択ワード線ＷＬの位置に応じて変化させる動作を行うことで、選択メモリセルのワード線ＷＬの位置に依らず、ピーク温度ＰＴを例えば９００Ｋ程度に保持し、選択メモリセル依存性を解消することができる。
非選択メモリセルのＷＬ電圧を変化させる方法については、図２１及び図２２を参照して説明する。尚、非選択メモリセルのＷＬ電圧の値は、予め実験データ等で決めることができる。
（抵抗変化型不揮発性メモリの配置構成）
図２０は、第１の実施の形態に係る抵抗変化型不揮発性メモリの配置構成図である。第１の実施の形態に係る抵抗変化型不揮発性メモリは、図２０に示すように、メモリチップ１００を備える。メモリチップ１００上には、メモリセルアレイ１１０と、メモリセルアレイ１１０の周辺に配置されるロウデコーダ１２０及びセンスアンプ１４０と、周辺回路１００Ｐが搭載されている。周辺回路１００Ｐは、ドライバ回路１３０と、第１電源回路１８０と、第２電源回路１９０とを備える。周辺回路１００Ｐには、アドレスレジスタ１５０、コマンドレジスタ１６０、及びシーケンサ１７０も含まれるが図示は省略している。ドライバ回路１３０は、ロウデコーダ１２０に組み込まれていても良い。
図２１は、第１の実施の形態に係る抵抗変化型不揮発性メモリの回路図である。第１の実施の形態に係る抵抗変化型不揮発性メモリは、第１電源回路１８０、第２電源回路１９０を備える。第１電源回路１８０は、第１電源１８４、第２電源１８６、第１電源１８４を制御する電圧制御回路１８２を備える。第１電源１８４は、電圧制御回路１８２から供給される電圧制御信号ＶＣＳ１により、出力電圧Ｅ１を可変にすることができる。このため、第１電源１８４は、非選択ワード線電圧ＶＮＳをドライバ回路１３０に出力する。一方、第２電源１８６は、出力電圧Ｅ２の固定電圧を出力することができる。出力電圧Ｅ２の値は、例えば約－２Ｖであり、選択ワード線電圧ＶＷｓをドライバ回路１３０に出力する。
ドライバ回路１３０は、複数のセレクタ１３２（ＳＥ０）～１３２（ＳＥ１５）を備えている。セレクタ１３２（ＳＥ０）～１３２（ＳＥ１５）の入力には、非選択ワード線電圧ＶＮＳ及び又は選択ワード線電圧ＶＷｓが供給可能である。ドライバ回路１３０は、アドレスレジスタ１５０に接続されている。ドライバ回路１３０は、アドレスレジスタ１５０からページアドレスＰＡを受信し、ワード線ＷＬ０～ＷＬ１５の中から、選択ワード線として機能するワード線を選択する。選択ワード線以外のワード線は、非選択ワード線として機能する。
ロウデコーダ１２０は、ブロックデコーダ１２２と、複数のトランスファートランジスタＴＴＲ０～ＴＴＲ１５とを備える。トランスファートランジスタＴＴＲ０～ＴＴＲ１５の一方の端子（ソース）は、セレクタ１３２（ＳＥ０）～１３２（ＳＥ１５）の出力に接続される。また、トランスファートランジスタＴＴＲ０～ＴＴＲ１５の他方の端子（ドレイン）は、メモリセルアレイ１１０のワード線ＷＬ０～ＷＬ１５に接続される。
第１電源回路１８０は、アドレスレジスタ１５０に接続されており、アドレスレジスタ１５０からページアドレスＰＡを受信し、非選択ワード線電圧ＶＮＳ、選択ワード線電圧ＶＷｓを出力することができる。ページアドレスＰＡはワード線アドレス（ＷＡ：Word line Address）と称する場合もある。ロウデコーダ１２０は、アドレスレジスタ１５０に接続されており、アドレスレジスタ１５０からブロックアドレスＢＡを受信し、ブロックアドレスＢＡに基づいて複数のブロックのいずれかを選択し、更に選択したブロックにおけるワード線を選択する。
第２電源回路１９０は、第３電源１９５と、第３電源１９５を制御する電圧制御回路１９２とを備える。第２電源回路１９０は、センスアンプ１４０に接続されている。センスアンプ１４０はビット線ＢＬに接続されている。第３電源１９５は、電圧制御回路１９２から供給される電圧制御信号ＶＣＳ２により、出力電圧Ｅ３を出力することができる。出力電圧Ｅ３は、一定のビット線電圧ＶＢＬを出力する。この一定のビット線電圧ＶＢＬにより、センスアンプ１４０を介して、一定のビット線電圧ＶＢＬがビット線ＢＬに供給される。第２電源回路１９０は、シーケンサ１７０に接続されている。シーケンサ１７０から、プログラムベリファイサイクル情報ＰＶＣが電圧制御回路１９２に供給される。
（プログラム動作波形）
図２２は、第１の実施の形態に係る抵抗変化型不揮発性メモリにおいて、選択ワード線ＷＬの位置に依存して非選択ワード線電圧ＶＮＳを変化させる場合のプログラム動作波形である。まず、シーケンサ１７０の制御により、スタンドバイ状態において、選択メモリセルＭＣに対応する選択トランジスタＳＴの選択ゲート線ＳＧＤの電圧をローレベルＬとし、非選択ワード線ＷＬ（ＮＯＮ－ＳＥＬＥＣＴ）の電圧をローレベルＬとし、選択ワード線ＷＬ（ＳＥＬＥＣＴ）の電圧をハイレベルＨとし、選択メモリセルＭＣに対応するビット線ＢＬ（ＷＲＩＴＥ）の電圧をローレベルＬとする。
続いて、シーケンサ１７０は、時刻Ｔ１～時刻Ｔ３の期間のプログラム状態において、選択メモリセルＭＣに対応する選択トランジスタＳＴの選択ゲート線ＳＧＤの電圧を、ＬレベルからＨレベルに上げる。選択ワード線ＷＬ（ＳＥＬＥＣＴ）の電圧をハイレベルＨからローレベルＬに引き下げる。
シーケンサ１７０は、非選択ワード線ＷＬ（ＮＯＮ－ＳＥＬＥＣＴ）の電圧をローレベルＬから選択ワード線電圧ＶＮＳ（図１９）にしたがって変化させる。例えば、ワード線ＷＬ０を選択する場合はＶＮＳ＝７．０Ｖ、ワード線ＷＬ７を選択する場合はＶＮＳ＝６．０Ｖ、ワード線ＷＬ１４を選択する場合はＶＮＳ＝４．９Ｖとする。
書き込み動作の際は、シーケンサ１７０は、時刻Ｔ１にビット線ＢＬに書き込み用のパルス（電圧）を印加し、時刻Ｔ２にて急速に立ち下げると、高抵抗なリセット状態の書き込みとなる。また、シーケンサ１７０は、時刻Ｔ１にビット線ＢＬに書き込み用のパルス（電圧）を印加して、時刻Ｔ２にてゆっくり立ち下げると、低抵抗なセット状態の書き込みとなる。
そして、シーケンサ１７０は、ビット線ＢＬの電圧を上げた後にフローティング状態にする。これにより、選択したメモリセルＭＣが、高抵抗状態（リセット）の時は、ビット線ＢＬの電位がゆっくり立ち下がり（時刻Ｔ３まで電位が略維持される）、低抵抗状態（セット）の時はビット線ＢＬの電位が急速に立ち下がる。ビット線ＢＬに電圧を印加して一定時間後のビット線ＢＬの電位の「Ｈレベル／Ｌレベル」を、センスアンプ１４０にてセンスして読み出し動作とする。
第１の実施の形態に係る抵抗変化型不揮発性メモリは、例えば、第１のメモリセルＭＣ７と、第２のメモリセルＭＣ１４とを備える。第１のメモリセルＭＣ７は、半導体基板２０に直交するＺ方向に延伸する抵抗変化層３１、Ｚ方向に延伸し、抵抗変化層３１に接する半導体層３２、Ｚ方向に延伸し、半導体層３２に接する絶縁体層３３、及びＺ方向に直行するＹ方向に延伸し、絶縁体層３３に接する第１電位印加電極２２（ＷＬ７）、を備える。第２のメモリセルＭＣ１４は、第１電位印加電極２２（ＷＬ７）の上層側（ＢＬ側）に配置され、Ｙ方向に延伸し、絶縁体層３３に接する第２電位印加電極２２（ＷＬ１４）を備える。第１のメモリセルＭＣ７に対して書き込み動作をするときに、第２電位印加電極２２（ＷＬ１４）に第１電圧を印加し、第２のメモリセルＭＣ１４に対して書き込み動作をするときに、第１電位印加電極２２（ＷＬ７）に第２電圧を印加する。ここで、第１電圧の値は、第２電圧の値よりも大きく設定する。
第１の実施の形態に係る抵抗変化型不揮発性メモリは、Ｚ方向に延伸する半導体層３２、Ｚ方向に延伸し、半導体層３２に接する絶縁体層３３、及びＹ方向に延伸し、絶縁体層３３に接する第３電位印加電極２３（ＳＧＤ）、を備える選択トランジスタＳＴ１を備える。
第１の実施の形態に係る抵抗変化型不揮発性メモリは、選択トランジスタＳＴ１、及び複数のメモリセルＭＣ０～ＭＣ１５を備え、複数のメモリセルＭＣ０～ＭＣ１５は、Ｚ方向に直列に接続され、第１端部に設けられるメモリセルＭＣ１５の一端に選択トランジスタＳＴ１が接続され、第２端部に設けられるメモリセルＭＣ０の一端に第４電位印加電極ＳＬが接続されるメモリセルストリングＭＳと、選択トランジスタＳＴ１の他端に接続され、Ｚ方向と、Ｚ方向に直交するＹ方向と、に直交するＸ方向に延伸する第５電位印加電極ＢＬとを備える。
第１の実施の形態に係る抵抗変化型不揮発性メモリは、第１電源１８４、第２電源１８６、第１電源１８４を制御する電圧制御回路１８２、を備える第１電源回路１８０を更に備える。第１電源１８４は、電圧制御回路１８２から供給される第１電圧制御信号ＶＣＳ１により、可変電圧Ｅ１を出力することができ、第１電圧ＶＮＳ＝６Ｖ（ＷＬ７）及び第２電圧ＶＮＳ＝４．９Ｖ（ＷＬ１４）を出力可能である。第２電源１８６は、固定電圧Ｅ２を出力することができ、選択ワード線電圧ＶＷｓを出力可能である。
第１の実施の形態に係る抵抗変化型不揮発性メモリは、第３電源１９５、第３電源１９５を制御する電圧制御回路１９２、を備える第２電源回路１９０を更に備える。第３電源１９５は、電圧制御回路１９２から供給される第２電圧制御信号ＶＣＳ２により、一定の値の電圧Ｅ３（ＶＢＬ）を第５電位印加電極ＢＬに供給可能である。
第１の実施の形態に係る抵抗変化型不揮発性メモリは、複数の前記第５電位印加電極ＢＬのうち、一部の第５電位印加電極ＢＬに対して、第５電位印加電極ＢＬと第４電位印加電極ＳＬの間に電圧を印加して選択的に読み出し動作、または書き込み動作を行うシーケンサ１７０を更に備える。
（第１の実施の形態の効果）
第１の実施の形態に係る抵抗変化型不揮発性メモリにおいては、選択メモリセルの位置に応じて非選択メモリセルのワード線の電圧を変化させることで、選択メモリセルのワード線の位置に依らず、ピーク温度を高温に保持することができ、選択メモリセル依存性を解消することができる。
（第２の実施の形態）
図２３は、第２の実施の形態に係る抵抗変化型不揮発性メモリにおいて、ワード線電圧ＶＮＳを一定に保持した状態で、ビット線電圧ＶＢＬを選択ワード線ＷＬの位置に応じて変化させる動作を行う場合の電圧（Ｖ）と選択ワード線ＷＬの番号との関係、及び選択されたメモリセルに隣接するメモリセルの温度ＮＣＴと選択ワード線ＷＬの番号との関係を示す図である。第２の実施の形態に係る抵抗変化型不揮発性メモリにおいては、ビット線電圧ＶＢＬを変化させることで、非選択ＷＬ電圧を下げることなくピーク温度を下げることが可能となり、非選択メモリセルの分圧比は低くなり、隣接するメモリセルの温度ＮＣＴを低く抑えることができる。セル電流Ｉcellは選択ＷＬがＷＬ１５に近づく程、すなわち、ＢＬ電圧ＶＢＬが小さくなる程小さくなる。ビット線電圧ＶＢＬを変化させる方法については、図２４及び図２５を参照して説明する。尚、ビット線電圧ＶＢＬの値は、予め実験データ等で決めることができる。
図２４は、第２の実施の形態に係る抵抗変化型不揮発性メモリの回路図である。第２の実施の形態に係る抵抗変化型不揮発性メモリは、第１電源回路１８０と、第２電源回路１９０とを備える。
第１電源回路１８０は、第１電源１８５と、第２電源１８６を備える。第１電源１８５は、出力電圧Ｅ１の固定電圧をを出力することができる。出力電圧Ｅ１の値は、例えば約７Ｖであり、非選択ワード線電圧ＶＮＳをドライバ回路１３０に出力する。一方、第２電源１８６は、出力電圧Ｅ２の固定電圧を出力することができる。出力電圧Ｅ２の値は、例えば約－２Ｖであり、選択ワード線電圧ＶＷｓをドライバ回路１３０に出力する。
ドライバ回路１３０は、複数のセレクタ１３２（ＳＥ０）～１３２（ＳＥ１５）を備えている。セレクタ１３２（ＳＥ０）～１３２（ＳＥ１５）の入力には、非選択ワード線電圧ＶＮＳ及び又は選択ワード線電圧ＶＷｓが供給可能である。ドライバ回路１３０は、アドレスレジスタ１５０に接続されており、アドレスレジスタ１５０からページアドレスＰＡを受信し、非選択ワード線、選択ワード線を選択することができる。
ロウデコーダ１２０は、ブロックデコーダ１２２と、複数のトランスファートランジスタＴＴＲ０～ＴＴＲ１５とを備える。ロウデコーダ１２０は、アドレスレジスタ１５０に接続されており、アドレスレジスタ１５０からブロックアドレスＢＡを受信し、ブロックアドレスＢＡに基づいて複数のブロックのいずれかを選択し、更に選択したブロックにおけるワード線を選択する。トランスファートランジスタＴＴＲ０～ＴＴＲ１５の一方の端子（ソース）は、セレクタ１３２（ＳＥ０）～１３２（ＳＥ１５）の出力に接続される。また、トランスファートランジスタＴＴＲ０～ＴＴＲ１５の他方の端子（ドレイン）は、メモリセルアレイ１１０のワード線ＷＬ０～ＷＬ１５に接続される。
第１電源回路１８０は、アドレスレジスタ１５０に接続されており、アドレスレジスタ１５０からページアドレスＰＡを受信し、非選択ワード線電圧ＶＮＳ、選択ワード線電圧ＶＷｓを出力することができる。
第２電源回路１９０は、第３電源１９４、第３電源１９４を制御する電圧制御回路１９２を備える。第２電源回路１９０は、センスアンプ１４０に接続されている。センスアンプ１４０はビット線ＢＬに接続されている。第３電源１９４は、電圧制御回路１９２から供給される電圧制御信号ＶＣＳ２により、出力電圧Ｅ３を出力することができる。出力電圧Ｅ３は、可変値を有する。この可変値により、センスアンプ１４０を介して、可変のビット線電圧ＶＢＬがビット線に供給される。第２電源回路１９０は、シーケンサ１７０に接続されている。シーケンサ１７０から、プログラムベリファイサイクル情報ＰＶＣが電圧制御回路１９２に供給される。電圧制御回路１９２は、アドレスレジスタ１５０に接続されており、アドレスレジスタ１５０からページアドレスＰＡを受信し、非選択ワード線、選択ワード線に対応したビット線ＢＬを選択することができる。電圧制御回路１９２は、プログラムベリファイ（Program Verify）サイクル情報ＰＶＣと、ページアドレスＰＡに基づいて、ビット線電圧ＶＢＬを変化させる。
第２の実施の形態に係る抵抗変化型不揮発性メモリにおいては、ピーク温度が９００ＫとなるＢＬ電圧が実験的に推定されるため、プログラムベリファイサイクルの中でプログラム時印加するＢＬ電圧の範囲を狭めることが可能である。プログラムベリファイサイクルとは、プログラムパルス（Program Pulse）を与えてメモリセルに対する書き込み動作を行い、その後書き込みができたか確認するための読み出し動作を行う繰り返し動作を指している。
（プログラム動作波形）
図２５は、第２の実施の形態に係る抵抗変化型不揮発性メモリにおいて、選択ワード線ＷＬの位置に依存してビット線電圧ＶＢＬを変化させる場合のプログラム動作波形図である。まず、シーケンサ１７０の制御により、スタンドバイ状態において、選択メモリセルＭＣに対応する選択トランジスタＳＴ１の選択ゲート線ＳＧＤの電圧をローレベルＬとし、非選択ワード線ＷＬ（ＮＯＮ－ＳＥＬＥＣＴ）の電圧をローレベルＬとし、選択ワード線ＷＬ（ＳＥＬＥＣＴ）の電圧をハイレベルＨとし、選択メモリセルＭＣに対応するビット線ＢＬ（ＷＲＩＴＥ）の電圧をローレベルＬとする。
続いて、シーケンサ１７０は、時刻Ｔ１～時刻Ｔ３の期間のプログラム状態において、選択メモリセルＭＣに対応する選択トランジスタＳＴ１の選択ゲート線ＳＧＤの電圧を、ＬレベルからＨレベルに上げる。選択ワード線ＷＬ（ＳＥＬＥＣＴ）の電圧をハイレベルＨからローレベルＬに引き下げる。非選択ワード線ＷＬ（ＮＯＮ－ＳＥＬＥＣＴ）の電圧をローレベルＬからハイレベルＨに引き上げる。
書き込み動作の際は、シーケンサ１７０は、時刻Ｔ１にビット線ＢＬに書き込み用のパルス（電圧）を印加し、時刻Ｔ２にて急速に立ち下げると、高抵抗なリセット状態の書き込みとなる。また、シーケンサ１７０は、時刻Ｔ１にビット線ＢＬに書き込み用のパルス（電圧）を印加して、時刻Ｔ２にてゆっくり立ち下げると、低抵抗なセット状態の書き込みとなる。
ビット線電圧ＶＢＬの値は、図２３にしたがって変化させる。例えば、ワード線ＷＬ０を選択する場合はＶＢＬ＝４．５０Ｖ、ワード線ＷＬ７を選択する場合はＶＢＬ＝４．０Ｖ、ワード線ＷＬ１４を選択する場合はＶＢＬ＝３．７Ｖとする。
そして、シーケンサ１７０は、ビット線ＢＬの電圧を上げた後にフローティング状態にする。これにより、選択したメモリセルＭＣが、高抵抗状態（リセット）の時は、ビット線ＢＬの電位がゆっくり立ち下がり（時刻Ｔ３まで電位が略維持される）、低抵抗状態（セット）の時はビット線ＢＬの電位が急速に立ち下がる。ビット線ＢＬに電圧を印加して一定時間後のビット線ＢＬの電位の「Ｈレベル／Ｌレベル」を、センスアンプ１４０にてセンスして読み出し動作とする。
第２の実施の形態に係る抵抗変化型不揮発性メモリは、例えば、第１のメモリセルＭＣ７と、第２のメモリセルＭＣ１４とを備える。第１のメモリセルＭＣ７は、半導体基板２０に直交するＺ方向に延伸する抵抗変化層３１と、Ｚ方向に延伸し、抵抗変化層３１に接する半導体層３２と、Ｚ方向に延伸し、半導体層３２に接する絶縁体層３３と、Ｚ方向に直交するＹ方向に延伸し、絶縁体層３３に接する第１電位印加電極２２（ＷＬ７）とを備える。第２のメモリセルＭＣ１４は、第１電位印加電極２２（ＷＬ７）の上層側（ＢＬ側）に配置され、Ｙ方向に延伸し、絶縁体層３３に接する第２電位印加電極２２（ＷＬ１４）を備える。
第２の実施の形態に係る抵抗変化型不揮発性メモリは、更に、Ｚ方向に延伸する半導体層３２、Ｚ方向に延伸し、半導体層３２に接する絶縁体層３３、及びＹ方向に延伸し、絶縁体層３３に接する第３電位印加電極２３（ＳＧＤ）を備える選択トランジスタＳＴ１と、選択トランジスタＳＴ１、及び複数のメモリセルＭＣ０～ＭＣ１５を備え、複数のメモリセルＭＣ０～ＭＣ１５は、Ｚ方向に直列に接続され、第１端部に設けられるメモリセルＭＣ１５の一端に選択トランジスタＳＴ１が接続され、第２端部に設けられるメモリセルＭＣ０の一端に第４電位印加電極ＳＬが接続されるメモリセルストリングＭＳと、選択トランジスタＳＴ１の他端に接続され、Ｚ方向と、Ｚ方向に直交するＹ方向と、に直交するＸ方向に延伸する第５電位印加電極ＢＬとを備える。
第１のメモリセルＭＣ７に対して書き込み動作をするときに、第５電位印加電極ＢＬに第３電圧ＶＢＬ（ＷＬ７）を印加し、第２のメモリセルＭＣ１４に対して書き込み動作をするときに、第５電位印加電極ＢＬに第４電圧ＶＢＬ（ＷＬ１４）を印加する。ここで、第３電圧ＶＢＬ（ＷＬ７）の値は、第４電圧ＶＢＬ（ＷＬ１４）の値よりも大きく設定する。
また、第１のメモリセルＭＣ７に対して書き込み動作をするときに、第１電位印加電極２２（ＷＬ７）に第１電圧ＶＮＳを印加し、第２のメモリセルＭＣ１４に対して書き込み動作をするときに、第２電位印加電極２２（ＷＬ１４）に第１電圧ＶＮＳに値の等しい第２電圧ＶＮＳを印加する。
第２の実施の形態に係る抵抗変化型不揮発性メモリは、第１電源１８５、第２電源１８６を備える第１電源回路１８０を更に備える。第１電源１８５は、固定電圧Ｅ１を出力することができ、第１電圧ＶＮＳを出力可能である。第２電源１８６は、固定電圧Ｅ２を出力することができ、選択ワード線電圧ＶＷｓを出力可能である。選択ワード線電圧ＶＷｓの値は例えば－２Ｖである。
第２の実施の形態に係る抵抗変化型不揮発性メモリは、第３電源１９４、第３電源１９４を制御する電圧制御回路１９２を備える、第２電源回路１９０を更に備える。第３電源１９４は、電圧制御回路１９２から供給される第２電圧制御信号ＶＣＳ２により、可変電圧Ｅ３（ＶＢＬ）を第５電位印加電極ＢＬに供給可能である。
複数の第５電位印加電極ＢＬのうち、一部の第５電位印加電極ＢＬに対して、第５電位印加電極ＢＬと第４電位印加電極ＳＬの間に電圧を印加して選択的に読み出し動作、または書き込み動作を行うシーケンサ１７０を更に備える。
（第２の実施の形態の効果）
第２の実施の形態に係る抵抗変化型不揮発性メモリにおいては、選択メモリセルの位置に応じてビット線電圧を変化させることで、選択メモリセルのワード線ＷＬの位置に依らず、ピーク温度を高温に保持することができ、選択メモリセル依存性を解消することができる。
第２の実施の形態に係る抵抗変化型不揮発性メモリにおいては、選択メモリセルのワード線ＷＬの位置に依らず非選択ＷＬ電圧を一定とすることができるので、非選択ＷＬ電圧の出力回路（第１電源回路）を簡素化可能である。
なお、第１～第２の実施の形態に係る抵抗変化型不揮発性メモリにおいて、メモリセルＭＣの記憶素子ＭＲは、具体的には、（Ｉ）上述の合金型相転移素子(Ｇｅ2Ｓｂ2Ｔｅ5)以外にも、（ＩＩ）界面型相転移素子としてのＧｅＴｅとＳｂ2Ｔｅ3の交互積層、（ＩＩＩ）界面型相転移素子としてのＧｅＴｅとＢｉＳｂＴｅの交互積層、（ＩＶ）ＧｅとＳｂとＴｅの交互積層、又はカルゴゲナイド材料、（Ｖ）抵抗変化膜としてのＴｉＯX、ＷＯX、ＨｆＯX、ＴａＯX等、（Ｖ）ＭＴＪ素子としてのＣｏＦｅ合金、ＮｉＦｅ合金等をいずれかを含む構成であって良い。
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…メモリシステム
２０…半導体基板
２１、２２、２３、２４…導電体層
３０、３６…コア部
３１…抵抗変化層
３２…半導体層
３３、３４、３５…絶縁体層
３７…導電体層間部
１００…メモリチップ
１００Ｐ…周辺回路
１１０…メモリセルアレイ
１２０…ロウデコーダ
１２２…ブロックデコーダ
１３０…ドライバ回路
１３２…セレクタ
１４０…センスアンプ
１５０…アドレスレジスタ
１６０…コマンドレジスタ
１７０…シーケンサ
１８０…第１電源回路
１８２、１９２…電圧制御回路
１８４、１８５…第１電源
１８６…第２電源
１９０…第２電源回路
１９４、１９５…第３電源
２００…コントローラ
２１０…ホストインターフェース回路
２２０…内蔵メモリ
２３０…プロセッサ
２４０…バッファメモリ
２５０…メモリインターフェース回路
２６０…ＥＣＣ回路
３００…ホスト

Claims (10)

  1. 半導体基板に直交する第１方向に延伸する抵抗変化層と、
    前記第１方向に延伸し、前記抵抗変化層に接する半導体層と、
    前記第１方向に延伸し、前記半導体層に接する第１絶縁体層と、
    前記第１方向に直交する第２方向に延伸し、前記第１絶縁体層に接する第１電位印加電極とを備える第１のメモリセルと、
    前記第１電位印加電極の上層側に配置され、前記第２方向に延伸し、前記第１絶縁体層に接する第２電位印加電極を備える第２のメモリセルと、
    を備え、
    前記第１のメモリセルに対して書き込み動作をするときに、前記第２電位印加電極に第１電圧を印加し、
    前記第２のメモリセルに対して書き込み動作をするときに、前記第１電位印加電極に第２電圧を印加し、
    前記第１電圧は、前記第２電圧よりも大きい、抵抗変化型不揮発性メモリ。
  2. 前記第１方向に延伸する半導体層、
    前記第１方向に延伸し、前記半導体層に接する絶縁体層、及び
    前記第２方向に延伸し、前記絶縁体層に接する第３電位印加電極、を備える第１選択トランジスタを備える、請求項１に記載の抵抗変化型不揮発性メモリ。
  3. 前記第１選択トランジスタ、及び複数のメモリセルを備え、前記複数のメモリセルは、前記第１方向に直列に接続され、第１端部に設けられる前記メモリセルの一端に前記第１選択トランジスタが接続され、第２端部に設けられる前記メモリセルの一端に第４電位印加電極が接続されるメモリセルストリングと、
    前記第１選択トランジスタの他端に接続され、前記第１方向と、前記第１方向に直交する第２方向と、に直交する第３方向に延伸する第５電位印加電極と、
    を備える、請求項２に記載の抵抗変化型不揮発性メモリ。
  4. 第１電源、第２電源、前記第１電源を制御する第１電圧制御回路を備える第１電源回路を更に備え、
    前記第１電源は、前記第１電圧制御回路から供給される第１電圧制御信号により、可変電圧を出力することができ、前記第１電圧及び前記第２電圧を出力可能であり、
    前記第２電源は、固定電圧を出力することができ、選択ワード線電圧を出力可能である、請求項３に記載の抵抗変化型不揮発性メモリ。
  5. 第３電源、前記第３電源を制御する第２電圧制御回路を備える第２電源回路を更に備え、
    前記第３電源は、前記第２電圧制御回路から供給される第２電圧制御信号により、一定の値の電圧を前記第５電位印加電極に供給可能である、請求項４に記載の抵抗変化型不揮発性メモリ。
  6. 半導体基板に直交する第１方向に延伸する抵抗変化層と、
    前記第１方向に延伸し、前記抵抗変化層に接する半導体層と、
    前記第１方向に延伸し、前記半導体層に接する絶縁体層と、
    前記第１方向に直交する第２方向に延伸し、前記絶縁体層に接する第１電位印加電極とを備える第１のメモリセルと、
    前記第１電位印加電極の上層側に配置され、前記第２方向に延伸し、前記絶縁体層に接する第２電位印加電極を備える第２のメモリセルと、

    前記第１方向に延伸する半導体層、
    前記第１方向に延伸し、前記半導体層に接する絶縁体層、及び
    前記第２方向に延伸し、前記絶縁体層に接する第３電位印加電極、を備える選択トランジスタと、
    前記選択トランジスタ、及び複数のメモリセルを備え、前記複数のメモリセルは、前記第１方向に直列に接続され、第１端部に設けられる前記メモリセルの一端に前記選択トランジスタが接続され、第２端部に設けられる前記メモリセルの一端に第４電位印加電極が接続されるメモリセルストリングと、
    前記選択トランジスタの他端に接続され、前記第１方向と、前記第１方向に直交する第２方向と、に直交する第３方向に延伸する第５電位印加電極と、
    を備え、
    前記第１のメモリセルに対して書き込み動作をするときに、前記第５電位印加電極に第３電圧を印加し、
    前記第２のメモリセルに対して書き込み動作をするときに、前記第５電位印加電極に第４電圧を印加し、
    前記第３電圧は前記第４電圧よりも大きい、抵抗変化型不揮発性メモリ。
  7. 前記第１のメモリセルに対して書き込み動作をするときに、前記第２電位印加電極に第１電圧を印加し、
    前記第２のメモリセルに対して書き込み動作をするときに、前記第１電位印加電極に第２電圧を印加し、
    前記第１電圧は、前記第２電圧に等しい、請求項６に記載の抵抗変化型不揮発性メモリ。
  8. 第１電源、第２電源を備える第１電源回路を更に備え、
    前記第１電源は、固定電圧を出力することができ、前記第１電圧及び前記第２電圧を出力可能であり、
    前記第２電源は、固定電圧を出力することができ、選択ワード線電圧を出力可能である、請求項７に記載の抵抗変化型不揮発性メモリ。
  9. 第３電源、前記第３電源を制御する第２電圧制御回路を備える第２電源回路を更に備え、
    前記第３電源は、前記第２電圧制御回路から供給される第２電圧制御信号により、可変電圧を前記第５電位印加電極に供給可能である、請求項８に記載の抵抗変化型不揮発性メモリ。
  10. 複数の前記第５電位印加電極のうち、一部の前記第５電位印加電極に対して、前記第５電位印加電極と前記第４電位印加電極の間に電圧を印加印可して選択的に読み出し動作、または書き込み動作を行うシーケンサを更に備える、請求項３～９のいずれか１項に記載の抵抗変化型不揮発性メモリ。
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