KR102267863B1 - Mram 기준 전류 - Google Patents

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Abstract

기준 전류를 생성하기 위한 기준 회로는 적어도 하나의 자기 터널 접합(magnetic tunnel junction; MTJ)을 포함하는 복수의 저항성 엘리먼트들을 포함한다. 제어 회로는, 적어도 하나의 MTJ의 제 1 단자에 커플링되고, 기준 전류를 생성하기 위해 적어도 하나의 MTJ를 통해 순방향 및 역방향으로 전류를 선택적으로 흐르게 하도록 구성된다.

Description

MRAM 기준 전류{MRAM REFERENCE CURRENT}
본 출원은, 2018년 6월 18일에 출원된 미국 가특허 출원 번호 제62/686,432호를 우선권으로 주장하며, 이로써 상기 출원의 개시내용은 그 전체가 인용에 의해 포함된다.
메모리 디바이스들은 반도체 디바이스들 및 시스템들에 정보를 저장하는 데 사용된다. 비휘발성 메모리 디바이스는 전력이 차단된 후에도 데이터를 유지할 수 있다. 비휘발성 메모리 디바이스들의 예들은 플래시 메모리, FRAM(ferroelectric random access memory)들, PRAM(phase-change random access memory)들 및 MRAM(magnetic random access memory)들을 포함한다. MRAM들은 터널 접합에서의 자화 방향의 변동들을 이용하여 데이터를 저장한다. MRAM 셀의 두 상태들은 비교적 더 높거나 더 낮은 저항들(RH 및 RL)로부터 감지될 수 있으며, 이는 메모리에 저장된 비트의 상이한 이진 로직 값들을 나타낸다. 예를 들어, RL(또는 하이 셀 전류)은 로직 "0"("Data-0")으로서 지정될 수 있고; RH(또는 로우 셀 전류)는 로직 "1"("Data-1")로서 지정될 수 있다. MRAM 메모리 셀에 저장된 로직 "0" 또는 "1" 값인 데이터 비트는 메모리 셀을 통해 흐르는 전류를 기준 전류와 비교함으로써 결정될 수 있다.
기준 전류를 생성하기 위한 기준 회로는 적어도 하나의 자기 터널 접합(magnetic tunnel junction; MTJ)을 포함하는 복수의 저항성 엘리먼트들을 포함한다. 제어 회로는, 적어도 하나의 MTJ의 제 1 단자에 커플링되고, 기준 전류를 생성하기 위해 적어도 하나의 MTJ를 통해 순방향 및 역방향으로 전류를 선택적으로 흐르게 하도록 구성된다.
본 개시내용의 양상들은 첨부 도면들과 함께 읽혀질 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들이 실척대로 그려지진 않는다는 것에 주의한다. 실제로, 다양한 피처들의 치수들은 논의의 명확성을 위해 임의로 증가되거나 축소될 수 있다. 또한, 도면들은 본 발명의 실시예들의 예들로서 예시적이며 제한하려는 것이 아니다.
도 1은 일부 실시예들에 따른 예시적인 메모리 디바이스를 일반적으로 예시하는 블록도이다.
도 2는 일부 실시예들에 따른 메모리 디바이스의 자기 랜덤 액세스 메모리 셀들의 예시적인 어레이를 예시하는 회로도이다.
도 3은 일부 실시예들에 따른 메모리 디바이스의 예시적인 기준 회로를 예시하는 회로도이다.
도 4는 일부 실시예들에 따른 메모리 디바이스의 다른 예시적인 기준 회로를 예시하는 회로도이다.
도 5는 일부 실시예들에 따른 메모리 디바이스의 다른 예시적인 기준 회로를 예시하는 회로도이다.
도 6은 일부 실시예들에 따른 메모리 디바이스의 다른 예시적인 기준 회로를 예시하는 회로도이다.
도 7은 일부 실시예들에 따른 메모리 디바이스의 다른 예시적인 기준 회로를 예시하는 회로도이다.
도 8은 일부 실시예들에 따른 다른 예시적인 메모리 디바이스를 예시하는 블록도이다.
도 9는 예시적인 기준 전류 및 판독 전류 분포들의 플롯이다.
도 10은 일부 실시예들에 따라 기준 전류를 생성하기 위한 방법의 흐름도이다.
다음의 개시내용은 제공된 청구 대상의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트들 및 배열들의 특정 예들이 아래에 설명된다. 이들은 물론 단지 예들일 뿐이며 제한하려는 것은 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위의 또는 그 상의 제 1 피처의 형성은 제 1 및 제 2 피처들이 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 및 제 2 피처들이 직접 접촉하지 않을 수 있도록 제 1 및 제 2 피처들 사이에 부가적인 피처들이 형성될 수 있는 실시예들을 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 예들에서 참조 번호들 및/또는 글자를 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이며, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 그 자체가 제시하는 것은 아니다.
또한, "아래 있는", "아래", "하위", "위에 있는", "상위" 등과 같은 공간적으로 상대적인 용어들은 본원에서 설명의 용이함을 위해, 도면들에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하는 데 이용될 수 있다. 공간적으로 상대적인 용어들은, 도면들에 도시된 배향에 부가하여, 사용 중이거나 동작 중인 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 다른 방식으로 배향(90도 회전 또는 다른 배향들)될 수 있고, 본원에서 이용되는 공간적으로 상대적인 기술어(descriptor)들은 마찬가지로 상응하게 해석될 수 있다.
MRAM과 같은 소정의 유형들의 메모리 디바이스들은 강자성 재료들과 같은 자성 재료들의 둘 이상의 층들 사이의 자화 정렬의 상태에 의존하여 둘 이상의 저항 상태들을 갖는다. 메모리 셀의 저항은 메모리 셀의 저항 상태를 결정하기 위해 기준과 비교될 수 있다. 메모리 셀의 밀도가 증가함에 따라, 메모리 셀들에 대한 적절한 기준 세팅들에 대한 요건가 더욱 엄격해진다.
보다 구체적으로, MRAM은 얇은 절연막에 의해 분리된 자성 재료의 2개의 중첩된 층들을 갖는 메모리 셀들에 데이터를 저장한다. 레이어드 구조(layered structure)는 MRAM 셀의 자기 터널 접합("MTJ" 또는 "MTJ 엘리먼트")을 형성한다. 2개의 층들은 고정된 자기장 정렬 방향으로 영구적으로 자화되는 자성층(이 층은 "속박 층(pinned layer)"으로서 지칭됨) 및 가변-자화된 자성 층(이 층은 "자유 층"으로서 지칭됨)을 포함한다. 자유 층은 영구적으로 자화된 층에 대해 2개의 배향들 중 하나로 자화될 수 있다. 2개의 배향들은 MTJ의 중첩된 층들을 통해 뚜렷하게 상이한 직렬 저항들을 특징으로 한다. 가변 층의 자기장 배향은 영구 자석 층의 것과 동일하게(평행) 또는 영구 자석 층의 것에 대향하게(반평행) 정렬될 수 있다. 평행 정렬 상태는 비교적 더 낮은 저항을 가지며, 반평행 정렬 상태는 보다 더 높은 저항을 갖는다.
도 1은 일부 실시예들에 따른 예시적인 메모리 디바이스(100)를 일반적으로 예시하는 블록도이다. 도시된 예에서, 메모리 디바이스(100)는 메모리 셀 어레이(110), 기준 회로(120), 및 메모리 셀 어레이(110) 및 기준 회로(120)에 연결된 감지 증폭기(130)를 포함한다. 메모리 셀 어레이(110)는 행들 및 열들로 배열된 하나 이상의 메모리 셀들을 포함하며, 도 2와 관련하여 아래에서 보다 상세히 설명된다. 일부 실시예들에서, 메모리 디바이스(100)는 예를 들어, 자기저항 랜덤 액세스 메모리(magnetoresistive random access memory; MRAM)를 포함하는 비-휘발성 메모리 디바이스이다. 다른 실시예들에서, 메모리 디바이스(100)는 휘발성 메모리 디바이스이다. 소정의 실시예들에서, 메모리 디바이스(100)는 판독-전용 메모리 디바이스이다. 메모리 셀 어레이(110)는 데이터의 비트 로직 "0" 또는 "1" 값을 그 안에 저장하고 판독 전류(Iread)가 자신을 통해 흐를 수 있게 하도록 구성된 적어도 하나의 메모리 셀을 포함한다. 판독 전류(Iread)는 감지 증폭기(130)로부터 메모리 셀 어레이(110)로 흐르는 것으로서 도 1에서 예시되지만, 판독 전류(Iread)는 메모리 셀 어레이(110)로부터 감지 증폭기(130)로 흐를 수 있다.
판독 동작에서, 예를 들어, 판독 전압들이 메모리 디바이스(100)에 인가되고, 그럼으로써 판독 전류(Iread)가 메모리 셀 어레이(110)와 감지 증폭기(130) 사이에 흐르고, 기준 전류(Iref)가 기준 회로(120)와 감지 증폭기(130) 사이에 흐른다. 전류들(Iread, Iref)의 레벨들은 각각의 메모리 셀 어레이(110) 및 기준 회로(120)의 저항들에 의해 좌우된다. 감지 증폭기(130)는 판독 전류(Iread)와 기준 전류(Iref)를 비교하여 메모리 셀 어레이(110)의 메모리 셀에 저장된 데이터의 비트 로직 "0" 또는 "1" 값을 감지한다. 판독 전류(Iread)가 기준 전류(Iref) 미만이라고 결정될 때, 감지 증폭기(130)는 로직 "1" 값을 감지한다. 반대로, 판독 전류(Iread)가 기준 전류(Iref)보다 크다고 결정될 때, 감지 증폭기(130)는 로직 "0" 값을 감지한다. 감지 증폭기(130)는 데이터의 그 감지된 비트의 레벨을 증폭하고 데이터의 비트가 메모리 셀로부터 판독될 수 있도록 출력으로서 데이터의 증폭된 비트를 제공한다. 일부 실시예들에서, 감지 증폭기(130)는 차동 감지 증폭기이다. 다른 실시예들에서, 감지 증폭기(130)는 단일 엔디드(single ended) 감지 증폭기이다.
도 2는 일부 실시예들에 따른 메모리 디바이스의 자기 랜덤 액세스 메모리 셀들의 예시적인 어레이를 예시하는 회로도이다. 도시된 예에서, 메모리 셀 어레이(110)는 행들 및 열들의 어레이로 배열된 복수의 메모리 셀들(210)을 포함한다. 예시의 명료성을 위해, 메모리 셀들(210) 중 단 2개만이 도 2에서 라벨링되는데, 즉 제 1 행의 메모리 셀들 중 하나가 210a로서 라벨링되고 제 2 행의 메모리 셀들 중 하나가 210b로서 라벨링된다.
도 2에 예시된 바와 같이, 메모리 디바이스(100)는 복수의 워드 라인들(WL1, WL2, WLM 등), 비트 라인들(BL1, BLN 등) 및 소스 라인들(SL1, SLN 등)을 더 포함한다. 워드 라인(WL1)은 제 1 행의 메모리 셀들(210)에 연결되고, 워드 라인(WL2)은 제 2 행의 메모리 셀들(210)에 연결되고, 워드 라인(WLN)은 제 N 행의 메모리 셀들(210)에 연결된다. 비트 라인(BL1) 및 소스 라인(SL1)은 제 1 열의 메모리 셀들(210a, 210b 등)에 연결되고, 비트 라인(BLN) 및 소스 라인(SLN)은 제 2 열의 메모리 셀들(210)에 연결된다. 따라서, 도시된 예에서, 메모리 셀 어레이(110)는 M개의 행들, N개의 열들, 및 M × N개의 메모리 셀들(210)을 포함한다. 비트 라인들(BL1, BLN 등)은 어레이 내의 정확히 어느 메모리 셀이 판독되거나 기록될지에 의존하여 스위치들(도시되지 않음)을 통해 감지 증폭기(130)에 선택적으로 연결될 수 있다.
메모리 셀들(210)은 구조 및 동작 면에서 동일하기 때문에, 단 하나, 즉 메모리 셀(210)이 여기서 설명될 것이다. 이 실시예에서, 메모리 셀(210a)은 트랜지스터(230) 및 저항성 엘리먼트(240)를 포함한다. 트랜지스터(230)는 금속 산화물 반도체 FET(MOSFET)와 같은 전계 효과 트랜지스터(FET)일 수 있고, 소스 라인(SL1)에 연결된 제 1 소스/드레인 단자(230a), 제 2 소스/드레인 단자(230b) 및 워드 라인(WL1)에 연결된 게이트 단자(230c)를 포함한다. 대안적인 실시예에서, 메모리 디바이스(100)는 소스 라인(SL)을 포함하지 않는다. 이러한 대안적인 실시예에서, 트랜지스터(230)의 제 1 소스/드레인 단자(230a)는 메모리 디바이스(100)의 접지 또는 다른 노드에 연결된다. 트랜지스터(230)는 예를 들어, 바이폴라 접합 트랜지스터(BJT)와 같은 접합-유형 트랜지스터를 포함하는 임의의 유형의 트랜지스터일 수 있다.
저항성 엘리먼트(240)는 트랜지스터(230)의 제 2 소스/드레인 단자(230b)와 비트 라인(BL1) 사이에 연결된다. 일부 실시예들에서, 저항성 엘리먼트(240)는 MTJ이다. 저항성 엘리먼트(240)는, 그것이 본원에서 설명된 의도된 기능을 달성하는 한, 임의의 유형의 저항성 엘리먼트 또는 회로일 수 있다.
기록 동작에서, 예를 들어, 기록 전압들이 비트 라인(BL1), 소스 라인(SL1) 및 워드 라인(WL1)에 인가된다. 워드 라인(WL1)에 인가된 전압은 트랜지스터(230)를 활성화하고, 기록 전류가 메모리 셀(210a)을 통해 흐른다. 그 기록 전류는 MTJ(240)를 통해 흘러, MTJ(240)로 하여금, 평행 상태(parallel state)로부터 반평행 상태로 또는 그 반대로 스위칭되게 하고, 그럼으로써 데이터의 비트가 기록되고 메모리 셀(210a)에 저장된다. "0" 값을 저장하기 위해 MTJ(240)를 반평행 상태로부터 평행 상태로 스위칭하도록 요구될 때, 스위치 전류가 MTJ(240)를 통해 자유 층으로부터 기준 층으로 전달된다. 역으로, "1" 값을 저장하기 위해 MTJ(240)를 평행 상태로부터 반평행 상태로 스위칭하도록 요구될 때, 스위치 전류가 MTJ(240)를 통해 기준 층으로부터 자유 층으로 전달된다.
MTJ(240)의 자유 층이 평행 상태에 있을 때, MTJ(240)는 로직 "0" 값을 표현하는 로우 저항을 나타내고, MTJ(240)는 평행 상태 또는 로우 저항 상태에 있는 것으로 여겨진다. 역으로, 자유 층이 반평행 상태에 있을 때, MTJ(240)는 로직 "1" 값을 표현하는 하이 저항을 나타내고, MTJ(240)는 반평행 상태 또는 하이 저항 상태에 있는 것으로 여겨진다. 일부 실시예들에서, 하이 또는 로우 저항 상태에서 MTJ(240)에 의해 표현되는 로직은 임의적인데, 예를 들어, 로직 "1"이 로우 저항 상태의 MTJ(240)에 의해 표현될 수 있고, 로직 "0"이 하이 저항의 MTJ(240)에 의해 표현될 수 있으며, 메모리 디바이스에 대해 사용된 원하는 컨벤션(convention)에 의해 결정된다. 어떠한 컨벤션이 선택되더라도, MTJ(240)는 2개의 기록 가능하고 판독 가능한 상태, 예를 들어, 하이 저항 및 로우 저항 상태들을 통해 이진 데이터를 저장할 수 있다. 일관성을 위해, 본원에서 설명된 실시예들은, 달리 언급되지 않는 한, 로우 저항 상태의 MTJ(240)가 "0"을 표현하고 하이 저항 상태의 MTJ(240)가 "1"을 표현하는 컨벤션을 사용할 것이다.
일부 실시예들에서, 기준 회로(120)는 예를 들어, 25㎂의 기준 전류(Iref)를 생성하도록 구성된다. 기준 전류(Iref)는 감지 증폭기(130)로부터 기준 회로(120)로 흐르는 것으로 도시되지만, 기준 전류(Iref)는 기준 회로(120)로부터 감지 증폭기(130)로 흐를 수 있다.
판독 동작에서, 예를 들어, 판독될 선택된 메모리 셀(210)의 열과 연관된 비트 라인(BL) 및 소스 라인(SL)뿐만 아니라 판독될 선택된 비트의 워드와 연관된 워드 라인(WL)에 판독 전압들이 인가된다. 예를 들어, 비트 라인(BL1), 소스 라인(SL1) 및 워드 라인(WL1)에 판독 전압들이 인가되어 메모리 셀(210a)에 저장된 비트를 판독할 수 있다. 다른 셀들을 선택하기 위해, 비트 라인들, 소스 라인들 및 워드 라인들의 상이한 조합들이 활성화되어 각각의 셀에 저장된 데이터를 나타내는 판독 전류를 생성한다.
도시된 예에서, 메모리 셀(210a)이 판독될 때, 판독 전류(Iread)는 저항성 엘리먼트(240), 예를 들어 MTJ(240)를 통해 흐른다. 판독 전류(Iread)의 크기는 MTJ(240)의 저항 상태에 대응한다. 예를 들어, MTJ(240)가 로우 저항 상태, 즉 평행 상태에 있을 때, 판독 전류(Iread)는 기준 전류(Iref)보다 클 것이다. 이는, 메모리 셀(210a)이 데이터의 비트 로직 "0" 값을 저장하고 있다는 것을 나타낸다. 반대로, MTJ(240)가 하이 저항 상태, 즉 반평행 상태에 있을 때, 판독 전류(Iread)는 기준 전류(Iref) 미만일 것이며, 이는 메모리 셀(210a)이 데이터의 비트 로직 "1" 값을 저장하고 있다는 것을 나타낸다. 감지 증폭기(130)는 판독 전류(Iread)와 기준 전류(Iref)를 비교하여 메모리 셀(210a)에 저장된 데이터의 비트 로직 "0" 또는 "1" 값을 감지할 수 있다. 감지 증폭기(130)는 데이터의 감지된 비트의 레벨을 증폭하고 데이터의 증폭된 비트를 출력하여서, 메모리 셀(210a)에 저장된 데이터의 비트가 판독될 수 있게 된다.
감지 증폭기(130)가 메모리 셀들(210)에 저장된 데이터의 비트를 정확하게 감지하기 위해, 기준 전류(Iref)의 양은, MTJ(240)가 평행 상태에 있을 때의 판독 전류(Iread)의 양과 MTJ(240)가 반평행 상태에 있을 때의 판독 전류(Iread)의 양 사이가 되어야 한다. MTJ는 온도 및 프로세스 변동들에 영향을 받기 쉽다는 것을 이해되어야 한다. 따라서, 기준 회로(120)가 그러한 기준 전류(Iref)를 생성하기 위해, 일부 실시예들에서, 기준 회로(120)는 메모리 셀들(210)의 저항성 엘리먼트(240)와 동일한 유형의 저항성 엘리먼트를 포함하는데, 예를 들어, 기준 회로(120)의 저항성 엘리먼트 중 적어도 일부는 메모리 셀들(210)의 MTJ들(240)과 동일한 유형의 MTJ들이다. 이는 기준 회로(120)가 메모리 셀들(210)의 저항성 엘리먼트들(240)의 온도 및 프로세스 변동들을 추적할 수 있게 한다. 일정한 기준 전압들 또는 전류들을 생성하는 전압 또는 전류 소스는 MTJ의 온도 및 프로세스 변동을 추적할 수 없다.
일부 실시예들에서, 기준 회로(120)의 동작 이전에, 기준 회로(120)의 MTJ 저항성 엘리먼트들은 먼저, 반평행 상태로 스위칭된다. 반평행(예를 들어, 하이 저항) 상태는 평행 상태의 MTJ 저항성 엘리먼트들을 통해 기준 전류를 라우팅하는 구현보다 작은 크기의 기준 전류를 생성한다. 반평행 상태의 하나 이상의 MTJ들의 조합을 통해 기준 전류를 라우팅함으로써, 메모리 셀이 "0" 데이터 값을 포함할 때의 판독 전류(Iread)의 크기와 메모리 셀이 "1" 데이터 값을 포함할 때의 판독 전류(Iread)의 크기 사이의 크기를 갖는 기준 전류(Iref)가 생성될 수 있다.
도 3은 일부 실시예들에 따른 메모리 디바이스(300)의 예시적인 기준 회로(320)를 예시하는 회로도이다. 기준 회로(320)는 MTJ 회로(310) 및 저항기(315)(예를 들어, 단일 저항기, 저항기들의 배열 또는 회로에 저항성 기여를 제공하는 다른 회로)를 포함한다. 메모리 디바이스(300)는 복수의 기준 워드 라인들, 예를 들어, RWL1, RWL2 등, 기준 비트 라인(RBL) 및 기준 소스 라인(RSL)을 더 포함한다.
예시된 실시예에서, 기준 회로(320)는 저항성 엘리먼트들(340 및 360), 예를 들어 MTJ들(340 및 360), 및 저항기(315)를 포함한다. 제어 회로(312)는 트랜지스터들(330, 332, 350 및 352)을 포함하고, 기준 전류를 생성하기 위해 순방향 및 역방향으로 MTJ들(340 및 360)을 통한 전류 흐름을 선택적으로 제어하도록 구성된다. 도시된 실시예는 또한 기준 소스 라인(RSL) 및 기준 워드 라인(RWL1, RWL2)을 포함한다. 이 예가 4개의 트랜지스터들 및 2개의 MTJ들을 예시하지만, 다른 실시예들은 더 적거나 더 많은 트랜지스터들 및 MTJ들을 사용할 수 있다. 일반적으로, MTJ 회로(310)는 2I개의 트랜지스터들, I개의 저항성 엘리먼트들, 및 I개의 기준 워드 라인들을 포함할 수 있으며, 여기서 I는 통상적으로 2 이상이고 원하는 기준 전류(Iref)를 생성하기 위해 선택된 MTJ들의 수에 대응하는 정수이다. 기준 회로(320)에 의해 생성된 기준 전류(Iref)는 기준 회로(320)에 포함된 MTJ들, 예를 들어, 직렬, 병렬 또는 직렬 및 병렬의 조합으로 배열된 I개의 MTJ들의 배열을 통해 흐르는 전류들의 합에 기초한다. 따라서, 저항성 엘리먼트들은 원하는 기준 전류(Iref), 예를 들어, 메모리 셀 어레이(100)의 메모리 셀들(210)의 저장된 "0" 값 대 저장된 "1" 값에 의해 생성된 판독 전류(Iread) 사이에 있는 전류를 생성하도록 배열될 수 있다.
도시된 예에서, 제 1 트랜지스터(330)는 기준 소스 라인(RSL)에 연결된 제 1 소스/드레인 단자(330a), 트랜지스터들(332, 350 및 352) 각각의 소스/드레인 단자에 연결된 제 2 소스/드레인 단자(330b) 및 제 1 기준 워드 라인(RWL1)에 연결된 게이트 단자(330c)를 갖는다. 제 2 트랜지스터(332)는 트랜지스터들(330, 350, 352)의 소스/드레인 단자들에 연결된 제 1 소스/드레인 단자, MTJ(340)의 제 1 단자(340a)에 연결된 제 2 소스/드레인 단자, 및 제 1 기준 워드 라인(RWL1)에 연결된 게이트 단자를 갖는다. 유사하게, 제 3 트랜지스터(350)는 기준 소스 라인(RSL)에 연결된 제 1 소스/드레인 단자, 트랜지스터들(330, 332 및 352) 각각의 소스/드레인 단자에 연결된 제 2 소스/드레인 단자 및 제 1 기준 워드 라인(RWL1)에 연결된 게이트 단자를 갖는다. 제 4 트랜지스터(352)는 트랜지스터들(330, 332, 350)의 소스/드레인 단자들에 연결된 제 1 소스/드레인 단자, MTJ(360)의 제 1 단자(360a)에 연결된 제 2 소스/드레인 단자, 및 제 2 기준 워드 라인(RWL2)에 연결된 게이트 단자를 갖는다. 저항기(315)는 비트 라인(RBL)에 연결된 제 1 단자(315a), 및 MTJ들(340 및 360)의 제 2 단자들(340b 및 360b)에 연결된 제 2 단자(315b)를 갖는다. 일부 실시예들에서, I가 2보다 큰 경우에, 부가적인 트랜지스터들 및 MTJ들이 유사하게 연결될 것이다. 예를 들어, I = 3인 경우, 제 5 트랜지스터는 소스 라인(RSL)과 다른 트랜지스터들 사이에 연결된 그의 소스/드레인 쌍 및 제 1 워드 라인(RWL1)에 연결된 게이트를 가질 것이고, 제 6 트랜지스터는 제 3 MTJ의 제 1 단자와 다른 트랜지스터들 사이에 연결된 그의 소스/드레인 쌍, 및 제 3 워드 라인(RWL3)(간략함을 위해 도시되지 않음)에 연결된 게이트를 가질 것이다.
대안적인 실시예에서, 메모리 디바이스(100)는 기준 소스 라인(RSL)을 포함하지 않는다. 이러한 대안적인 실시예에서, 트랜지스터(330)의 제 1 소스/드레인 단자(330a) 및 트랜지스터(350)의 제 1 소스/드레인 단자는 메모리 디바이스(100)의 접지 또는 다른 노드에 연결될 수 있다. 기준 회로(320)의 트랜지스터들, 예를 들어 트랜지스터들(330, 332, 350 및 352)은 예를 들어, BJT와 같은 접합-유형 트랜지스터를 포함하는 임의의 유형의 트랜지스터일 수 있다.
도시된 예에서, MTJ들(340 및 360)은 메모리 셀 어레이(110)의 메모리 셀들(210)에 포함된 MTJ들(240)과 동일한 유형으로 이루어진다. 또한, MTJ들(340 및 360)은 반평행 상태에 있다. 도시된 실시예에서, MTJ들(340 및 360)은 병렬로 연결되고 그들의 저항들은 병렬로 부가된다. 예를 들어, Rap의 반평행 상태의 저항을 각각 갖는 MTJ들(340 및 360)에 대해, 예에 도시된 바와 같이 병렬로 연결된 MTJ들(340 및 360)의 총 저항은 Rap/2이다. 도시된 예에서, MTJ들(340 및 360)은 저항기(315)와 직렬로 연결되어서, MTJ들(340 및 360)의 총 저항, 예를 들어, Rap/2는 저항기(315)의 저항과 직렬로 부가된다. 저항기(315)는 실질적으로 일정한 저항, 예를 들어, R을 갖는다. 일부 실시예들에서, 저항기(315)는 평행 상태의 MTJ들(340 및 360)의 저항의 약 절반의 저항을 갖는다. 예를 들어, Rp의 평행 상태의 저항을 각각 갖는 MTJ들(340 및 360)에 대해, 저항기(315)는 Rp의 약 절반, 예를 들어, 약 Rp/2의 저항을 가질 수 있다.
도시된 실시예에서, 제 1 트랜지스터(330), 제 2 트랜지스터(332), 제 3 트랜지스터(350) 및 제 4 트랜지스터(352)는 실질적으로 동일하고, 따라서, 그의 각각의 게이트에 인가되는 주어진 전압에 대해 실질적으로 동일한 저항(RT)을 갖는다. 예시된 바와 같이, 제 1 트랜지스터(330) 및 제 3 트랜지스터(350)는 병렬로 연결되어, 예를 들어 기준 워드 라인(RWL1)을 통해 제 1 트랜지스터(330) 및 제 2 트랜지스터(350) 둘 모두의 게이트들에 인가된 주어진 전압에 대해 RT/2의 저항을 발생시킨다. 제 2 트랜지스터(332) 및 제 4 트랜지스터(352)는 또한 병렬로 연결되어, 예를 들어, 각각 기준 워드 라인들(RWL1 및 RWL2)을 통해 제 2 트랜지스터(332) 및 제 4 트랜지스터(352) 둘 모두의 게이트들에 인가된 주어진 전압에 대해 RT/2의 저항을 또한 발생시킨다. 또한, 제 1 쌍의 트랜지스터들, 예를 들어, 제 1 트랜지스터(330) 및 제 3 트랜지스터(350)는 제 2 쌍의 트랜지스터들, 예를 들어 제 2 트랜지스터(332) 및 제 4 트랜지스터(352)와 직렬로 연결된다. 따라서, 4개의 트랜지스터(330, 332, 350 및 352)의 저항들은 4개의 트랜지스터들(330, 332, 350 또는 352) 중 임의의 하나의 저항을 개별적으로 모방하는 RT를 발생시킨다. 이 예에 도시된 바와 같이 4개의 트랜지스터들(330, 332, 350 및 352)을 2개의 MTJ들(340 및 360)에 연결하는 것은, 도 4를 참조하여 아래에서 추가로 상세히 설명될 바와 같이 MTJ들(340 및 360) 각각에 대한 개별적으로 어드레싱 가능한(addressable), 예를 들어, 제어 가능한 기록 전류 경로들을 생성한다. 통상적으로, 트랜지스터들(330, 332, 350 및 352)이 활성화될 때, 예를 들어 임계 전압보다 큰 전압이 그의 게이트들에 인가될 때, 트랜지스터들(330, 332, 350 및 350)의 저항은 낮고, 일부 실시예들에서, 무시할 정도로 충분히 낮은데, 예를 들어, RT는 낮고 무시할 정도일 수 있다. 일부 실시예들에서, 전압이 트랜지스터들(330, 332, 350 및 352)의 게이트들에 인가되지 않을 때, 이들 트랜지스터들의 저항은 높을 수 있고, 일부 실시예들에서, 각각의 트랜지스터를 통한 전류의 흐름을 중단시키기에 충분히 높을 수 있으며, 예를 들어, RT가 높다.
도시된 예에서, MTJ들(340 및 360)은 서로에 대해 병렬로 그리고 저항기(315) 및 4개의 트랜지스터들(330, 332, 350 및 352) 둘 모두와 직렬로 연결된다. 기준 전류(Iref)는 기준 회로(320)에 인가된 전압 및 전류 경로를 따른 기준 회로(320)의 저항의 총계에 의해 결정된다. 즉, 기준 전류(Iref)는 병렬로 연결된 트랜지스터들(330, 332, 350 및 352)의 저항, 예를 들어 RT, 병렬로 연결된 저항성 엘리먼트들(340 및 360)의 저항, 예를 들어 Rap/2 및 저항기(315)의 저항, 예를 들어 R에 비례한다. 따라서, 도시된 예에서 기준 회로(320)의 총 저항은 Rtot = RT + Rap/2 + R이다. 일부 실시예들에서, MTJ들(340 및 360)의 저항은 메모리 셀 어레이(110)의 MTJ들(240)과 동일한 방식으로 온도 및 프로세스 변동들에 따라 변할 수 있다. 따라서, 기준 MTJ들(340 및 360)은 메모리 셀 MTJ들(240)의 저항 변동들을 추적하거나 모방할 수 있다. 저항기(315)의 저항은 기준 회로(320)의 총 저항이 되도록 선택될 수 있으며, 이는 로우 또는 하이 저항 상태의 메모리 셀 MTJ(240)로부터 판독 전류(Iread) 사이에 있는 원하는 기준 전류(Iref)를 발생시킨다. 일부 실시예들에서, 저항기(315)는 폴리실리콘 저항기일 수 있다.
기준 회로(320)를 사용하는 메모리 셀(210a)(도 2에 도시됨)의 예시적인 판독 동작에서, 판독 전압들이 메모리 셀 어레이(110)의 비트 라인(BL1), 소스 라인(SL1) 및 워드 라인(WL1)에 인가된다. 이는 트랜지스터(230)를 활성화하고 판독 전류(Iread)가 메모리 셀(210a)을 통해 흐른다. 도 3을 다시 참조하면, 기준 판독 전압들이 기준 비트 라인(RBL)과 기준 소스 라인(RSL)에 인가되고, 기준 워드 라인 전압들이 기준 회로(320)의 모든 기준 워드 라인들, 예를 들어, 도시된 예에서 RWL1 및 RWL2에 인가된다. 이는 트랜지스터들(330, 332, 350 및 352)을 활성화하고, 기준 회로(320)는 기준 전류(Iref)를 생성한다. 기준 워드 라인들(RWL1, RWL2)에 인가되는 기준 전압의 레벨은 워드 라인(WL1)에 인가되는 판독 전압의 레벨과 동일하거나 상이할 수 있다. 감지 증폭기(130)는 판독 전류(Iread)와 기준 전류(Iref)를 비교하여 메모리 셀(210a)에 저장된 데이터의 비트를 감지한다. 감지 증폭기(130)는 데이터의 감지된 비트의 레벨을 증폭하고 데이터의 증폭된 비트를 출력하여서, 메모리 셀(210a)에 저장된 데이터의 비트가 판독될 수 있게 된다.
간략화를 위해, 메모리 셀(210)의 판독 동안 메모리 셀 어레이(110)의 저항에 대한 부가적인 기여가 무시할 정도로 충분히 작다고 가정하면, 판독 전류(Iread)는 소스 라인(SL1)과 비트 라인(BL1) 사이의 판독 전압 강하를 메모리 셀(210)의 저항 레벨로 나눈 것과 동일할 것인데, 예를 들어, 평행 상태의 MTJ(240)에 대해 Iread-high = V/(RT + Rp)이고, 반평행 상태의 MTJ(240)에 대해 Iread-low = V/(RT + Rap)이다. 실제 로우 및 하이 판독 전류(Iread) 레벨들은 메모리 셀 어레이(110) 내의 메모리 셀(210)의 위치, 온도, 기생 커패시턴스, MTJ(240)의 프로세스 변동들, 및 메모리 셀 어레이(110) 및 메모리 디바이스(600) 내의 컴포넌트들의 다른 제조 변동들로 인해 변동될 수 있다. 따라서, 메모리 셀 어레이(110)의 메모리 셀(210)에 대한 로우 및 하이 판독 전류들(Iread) 각각은 전류 레벨들의 분포를 갖는다. 로우 판독 전류(Iread-low) 및 하이 판독 전류(Iread-high)의 분포가 중첩되지 않는 결과로, 예를 들어, 반평행 상태의 MTJ(240)에 대응하는 최고 "로우 판독 전류(Iread-low)"가 평행 상태의 MTJ(240)에 대응하는 최저 "하이 판독 전류(Iread-high)"보다 낮은 결과로, 로우 및 하이 판독 전류들은 하이 및 로우 판독 전류 분포들 사이의 전류 레벨을 갖도록 설계된 기준 전류(Iref)와 비교함으로써 서로 구별될 수 있다. 기준 소스 라인(RSL) 및 기준 비트 라인(RBL)에 인가되는 기준 판독 전압들이 소스 라인(SL1) 및 비트 라인(RBL1)에 인가되는 전압들과 동일한 결과로, 기준 전류(Iref)는 V/Rtot일 것이며, 여기서 Rtot은 기준 회로(320)의 총 저항이다. 일부 실시예들에서, 타겟 기준 전류(Iref) 레벨은 로우 및 하이 판독 전류(Iread) 레벨들 사이의 중간, 예를 들어 V/(RT + Rap/2 + Rp/2)이며, 이는 Rtot = RT + Rap/2 + Rp/2의 기준 회로(320)의 타겟 총 저항을 발생시킨다. 일부 실시예들에서, 타겟 기준 전류(Iref) 레벨은 예를 들어, 하이 및 로우 판독 전류들(Iread) 사이의 분포들의 차이로 인해 하이 및 로우 판독 전류(Iread) 분포들 사이의 중간 레벨보다 더 높거나 더 낮을 것이다. 또한, 일부 실시예들에서, 예를 들어, 기준 회로의 전력 소비를 절감하기 위해 기준 소스 라인(RSL)과 기준 비트 라인(RBL) 사이의 상이한 전압 강하가 바람직하기 때문에, 기준 회로(320)의 타겟 저항 레벨은 RT + Rap/2 + Rp/2와 상이할 수 있다.
일부 실시예들에서, 판독 전류(Iread)의 레벨은 메모리 셀(210)의 저항성 엘리먼트(240)에 인가된 스위치 전류, 예를 들어 반평행 상태로부터 평행 상태로 스위칭하도록 MTJ(240)를 통해 자유 층으로부터 기준 층으로 전달되는 전류와 유사하거나 동일하다. 또한, 메모리 셀 어레이(110)에 포함된 메모리 셀들(210)의 수는 수천(예를 들어, 킬로비트의 데이터를 저장함) 또는 수백만(예를 들어, 메가비트의 데이터를 저장함) 또는 수십억(예를 들어, 기가비트의 데이터를 저장함) 또는 그 이상의 수일 수 있으며, 일부 예들에서, 수천 개, 수백만 개 또는 수십억 개 또는 그 이상의 메모리 셀들(210) 각각에 대한 판독 동작을 실행하기 위해 기준 전류가 필요하다. 빈번한 판독 동작으로 인한 판독 방해(read disturb)가 기준 MTJ들(340 및 360)을 반평행 상태로부터 평행 상태로 바람직하지 않게 스위칭하는 것을 방지하기 위해, MTJ들(340 및 360)은 메모리 셀 MTJ(240)에 대해 역으로(inversely) 연결될 수 있다. 예를 들어, MTJ들(340 및 360)은, 판독 동작 동안 기준 전류(Iref)가 기준 층으로부터 MTJ들(340 및 360) 둘 모두의 자유 층으로 흐르도록(이는 평행 상태에서 반평행 상태로 스위칭하기 위한 MTJ를 통한 전류 흐름과 동일한 방향임) 역으로 연결될 수 있다.
도 4는 일부 실시예들에 따른 메모리 디바이스(400)의 다른 예시적인 기준 회로(420)를 예시하는 회로도이다. 도시된 예에서, 기준 회로(420)는 도 3의 기준 회로(320)와 유사하고, 디바이스(422) 및 디바이스(424)를 더 포함한다. 도시된 실시예에서, 디바이스(422) 및 디바이스(424)는 트랜지스터들, 예를 들어 MOSFET일 수 있지만, 다른 실시예들에서, 다른 유형의 트랜지스터들 또는 디바이스들, 예를 들어, 스위치 또는 스위치들의 세트가 또한 디바이스(422) 및 디바이스(424)로서 사용될 수 있다.
도시된 실시예에서, 디바이스(422)의 제 1 소스/드레인 단자는 기준 소스 라인(RSL)에 연결된다. 제 2 소스/드레인 단자는 이 예에서 노드(A)로서 도시된 그의 접합부에서 트랜지스터들(330 및 332)의 소스/드레인 단자에 연결되고, 이 예에서 노드(B)로 도시된 그의 접합부에서 트랜지스터들(350 및 352)의 소스들/드레인들에 또한 연결된다. 디바이스(422)의 게이트 단자는 복수의 기준 워드 라인들, 예를 들어 RWL1 및 RWL2와 상이한 기준 기록 워드 라인(RWWL0)에 연결된다. 또한, 도시된 실시예에서, 디바이스(424)의 제 1 소스/드레인 단자는 저항기(315)의 제 1 단자(315a)에 연결되고, 디바이스(424)의 제 2 소스/드레인 단자는 저항기(315)의 제 2 단자(315b)에 연결된다. 디바이스(424)의 게이트 단자는 기준 검증 워드 라인(RVWL0)에 연결된다. 도시된 예에서, 디바이스(424)가 활성화될 때, 예를 들어, 전압이 디바이스(424)의 게이트에 인가될 때, 전류는 저항기(315)를 우회하는데, 예를 들어, 디바이스(424)는 저항기(315)를 단락시킨다.
예시적인 기준 기록 동작에서, 기준 소스 라인(RSL)과 기준 비트 라인(RBL) 사이에 전압이 인가된다. 기준 워드 라인들, 예를 들어, RWL1 및 RWL2로의 워드 라인 전압들의 선택적 인가는 기록 전류의 인가를 위해 개별 MTJ들(340 또는 360)을 선택하도록 동작할 수 있다. 디바이스(422)는 MTJ들(340 및 360)의 저항 상태들을 기록하는데 필요한 기록 전류를 감소시키도록 동작할 수 있다. 예를 들어, MTJ(360)를 반평행 상태로 기록하기 위해, 기준 소스 라인(RSL)과 기준 비트 라인(RBL) 사이에 기록 전압이 인가되고, 기준 워드 라인 전압이 제 2 기준 워드 라인(RWL2)에 인가되어 트랜지스터(352)를 활성화, 예를 들어, "턴 온"하고, 기준 기록 워드 라인 전압이 기준 기록 워드 라인(RWWL0)에 인가되어 디바이스(422)를 활성화하고, 제 1 기준 워드 라인(RWL1)에 전압이 인가되지 않거나 이로부터 제거되어, 트랜지스터들(330, 332, 및 350)을 비활성화, 예를 들어 "턴 오프"한다. 결과적인 전류 경로는 기준 소스 라인(RSL)으로부터 디바이스(422)를 통과하고, 트랜지스터(352)를 통과하고, MTJ(360)를 통과하여 기준 비트 라인(RBL)으로 흐른다. 일부 실시예들에서, 기준 MTJ들(340 및 360)의 기록 동안 RBL은 0 볼트, 예를 들어 접지된다. 유사하게, MTJ(340)에 기록하기 위해, 기준 소스 라인(RSL)과 기준 비트 라인(RBL) 사이에 기록 전압이 인가되고, 기준 워드 라인 전압이 제 1 기준 워드 라인(RWL1)에 인가되어 트랜지스터들(330, 332 및 350)을 활성화하고, 기준 기록 워드 라인 전압이 디바이스(422)에 인가되고, 제 2 기준 워드 라인(RWL2)에 전압이 인가되지 않거나 이로부터 제거되어, 트랜지스터(352)를 비활성화한다. 결과적인 전류 경로는 기준 소스 라인(RSL)으로부터 트랜지스터들(330, 350) 중 임의의 것 또는 디바이스(422)를 통과하고, 트랜지스터(332)를 통과하고, MTJ(340)를 통과하여 기준 비트 라인(RBL)으로 흐른다. 일부 실시예들에서, 디바이스(422)의 저항은 트랜지스터들(330, 332, 350 및 352)의 저항보다 작아, 더 낮은 기준 기록 전류의 사용을 가능하게 한다.
예시적인 기준 검증 동작에서, 기준 소스 라인(RSL)과 기준 비트 라인(RBL) 사이에 전압이 인가된다. 기준 워드 라인들, 예를 들어, RWL1 및 RWL2로의 워드 라인 전압들의 선택적 인가는 검증 전류의 인가를 위해 개별 MTJ들(340 또는 360)을 선택하도록 동작할 수 있다. 디바이스들(422 및 424)은 MTJ들(340 및 360)의 저항 상태들을 검증하는데 필요한 검증 전류를 감소시키도록 동작할 수 있다. 예를 들어, MTJ(360)의 저항 상태를 검증하기 위해, 기준 소스 라인(RSL)과 기준 비트 라인(RBL) 사이에 검증 전압이 인가되고, 기준 워드 라인 전압이 제 2 기준 워드 라인(RWL2)에 인가되어 트랜지스터(352)를 활성화, 예를 들어, "턴 온"하고, 기준 기록 워드 라인 전압이 기준 기록 워드 라인(RWWL0)에 인가되어 디바이스(422)를 활성화하고, 제 1 기준 워드 라인(RWL1)에 전압이 인가되지 않거나 이로부터 제거되어, 트랜지스터들(330, 332, 및 350)을 비활성화, 예를 들어 "턴 오프"하고, 기준 검증 워드 라인 전압이 기준 검증 워드 라인(RVWL0)에 인가되어 디바이스(424)를 활성화한다. 결과적인 전류 경로는 기준 소스 라인(RSL)으로부터, 디바이스(422)를 통과하고, 트랜지스터(352)를 통과하고, MTJ(360)를 통과하고, 디바이스(424)를 통과하여(예를 들어, 저항기(315)를 단락시킴) 검증을 위해 감지 증폭기(130)로 흐른다. 유사하게, MTJ(340)의 저항 상태를 검증하기 위해, 기준 소스 라인(RSL)과 기준 비트 라인(RBL) 사이에 검증 전압이 인가되고, 기준 워드 라인 전압이 제 1 기준 워드 라인(RWL1)에 인가되어 트랜지스터들(330, 332 및 350)을 활성화하고, 기준 기록 워드 라인 전압이 디바이스(422)에 인가되고, 제 2 기준 워드 라인(RWL2)에 전압이 인가되지 않거나 이로부터 제거되어, 트랜지스터(352)를 비활성화하고, 기준 검증 워드 라인 전압이 디바이스(422)에 인가된다. 결과적인 전류 경로는 기준 소스 라인(RSL)으로부터, 트랜지스터들(330, 350) 중 임의의 것 또는 디바이스(422)를 통과하고, 트랜지스터(332)를 통과하고, MTJ(340)를 통과하고, 디바이스(424)를 통과하여(예를 들어, 저항기(315)를 단락시킴) 검증을 위해 감지 증폭기(130)로 흐른다. 일부 실시예들에서, 디바이스(422)의 저항은 트랜지스터들(330, 332, 350 및 352)의 저항보다 작아, 더 낮은 기준 검증 전류의 사용을 가능하게 한다. 일부 실시예들에서, MTJ들(340 및 360)의 저항 상태의 검증은 감지 증폭기(130) 이외의 회로에 의해 행해진다.
일부 실시예들에서, 기록 동작들 동안, 기준 소스 라인(RSL)과 기준 비트 라인(RBL) 사이에 인가된 기록 전압은 전류가 기준 소스 라인(RSL)으로부터 기준 비트 라인(RBL)으로 흐르게 하여, 예를 들어 MTJ들(340 또는 360) 중 선택된 하나의 저항 상태를, 평행 상태, 예를 들어, Rp로부터 반평행 상태, 예를 들어 Rap로 스위칭한다. 일부 실시예들에서, 기록 동작들 동안, 기준 소스 라인(RSL)과 기준 비트 라인(RBL) 사이에 인가된 기록 전압은 전류가 기준 비트 라인(RBL)으로부터 기준 소스 라인(RSL)으로 흐르게 하여, 예를 들어 MTJ들(340 또는 360) 중 선택된 하나의 저항 상태를, 반평행 상태로부터 평행 상태로 스위칭한다. 또 다른 일부 실시예들에서, 검증 동작들 동안, 기준 소스 라인(RSL)과 기준 비트 라인(RBL) 사이에 검증 전압이 인가되어, 전류가 기준 소스 라인(RSL)으로부터 기준 비트 라인(RBL)으로 또는 그 반대로 흐르게 하여, 예를 들어 MTJ들(340 또는 360) 중 선택된 하나의 저항 상태가, 평행 상태, 예를 들어, Rp 또는 반평행 상태, 예를 들어 Rap임을 확인한다.
도 5는 일부 실시예들에 따른 메모리 디바이스(500)의 다른 예시적인 기준 회로(520)를 예시하는 회로도이다. 기준 회로(520)는 MTJ 회로(510), 기준 워드 라인(RWL1), 기준 비트 라인(RBL) 및 기준 소스 라인(RSL)을 포함한다.
도시된 예에서, MTJ 회로(510)는 트랜지스터(330), MTJ(340)와 같은 저항성 엘리먼트(340) 및 저항기(515)를 포함한다. 저항기(515)는 폴리실리콘 저항기를 포함하는 임의의 유형의 적절한 저항성 디바이스일 수 있다. 저항기(515)는 저항기(315)와 상이한 저항 레벨을 가질 수 있거나, 또는 저항기(315)와 동일한 저항 레벨을 가질 수 있다. 일부 실시예들에서, 기준 회로(520)는 복수의 MTJ 회로들(510)을 포함한다.
도시된 실시예에서, 트랜지스터(330)는 기준 소스 라인(RSL)에 연결된 제 1 소스/드레인 단자, MTJ(340)의 제 1 단자 및 저항기(515)의 제 1 단자에 연결된 제 2 소스/드레인 단자 및 제 1 기준 워드 라인(RWL1)에 연결된 게이트 단자를 갖는다. 저항기(515)는 MTJ(340)와 병렬로 연결되며, 기준 비트 라인(RBL)에 연결된 제 2 단자를 각각 갖는다.
대안적인 실시예에서, 메모리 디바이스(500)는 기준 소스 라인(RSL)을 포함하지 않는다. 이러한 대안적인 실시예에서, 트랜지스터(330)의 제 1 소스/드레인 단자는 메모리 디바이스(500)의 접지 또는 다른 노드에 연결될 수 있다. 트랜지스터(330)는 예를 들어, BJT와 같은 접합-유형 트랜지스터를 포함하는 임의의 유형의 트랜지스터일 수 있다.
도시된 예에서, MTJ(340)는 도 2에 도시된 메모리 셀 어레이(110)의 메모리 셀들(210)에 포함된 MTJ들(240)과 동일한 유형으로 이루어진다. 또한, MTJ(340)는 도 5에 도시된 바와 같이 반평행 상태에 있다. 예시된 예에서, MTJ(340)의 저항, 예를 들어, Rap 및 저항기(515)의 저항, 예를 들어 R은 병렬로 부가된다. 예를 들어, 기준 회로(520)의 총 저항은 Rtotal = RT + Rap*R/(Rap + R)일 수 있고, 여기서 Rtotal은 기준 회로(520)의 총 저항이고, RT는 트랜지스터(330)의 저항이고, Rap는 MTJ(340)의 저항이고, R은 저항기(515)의 저항이다. 일부 실시예들에서, MTJ(340)의 저항은 메모리 셀 어레이(110)의 MTJ들(240)과 동일한 방식으로 온도 및 프로세스 변동들에 따라 변할 수 있다. 따라서, 기준 MTJ들(340 및 360)은 메모리 셀 MTJ들(240)의 저항 변동들을 추적하거나 모방할 수 있다. R의 저항은, 기준 회로(520)가 메모리 셀 어레이(110)의 메모리 셀들(210)의 저장된 "0" 값 대 저장된 "1" 값에 의해 생성된 판독 전류(Iread) 사이에 있는 전류(Iref)를 생성하도록 선택될 수 있다. 일부 실시예들에서, MTJ(340)는 도 3을 참조하여 위에서 설명된 바와 같이 판독 방해 에러들을 방지하도록 역으로 연결된다.
도 5에 도시된 기준 회로(520)를 사용하는 도 2의 메모리 셀(210a)의 예시적인 판독 동작에서, 판독 전압들이 메모리 셀 어레이(110)의 비트 라인(BL1), 소스 라인(SL1) 및 워드 라인(WL1)에 인가된다. 이는 트랜지스터(230)를 활성화하고 판독 전류(Iread)는 메모리 셀(210a)을 통해 흐른다. 게다가, 기준 판독 전압들이 기준 비트 라인(RBL)과 기준 소스 라인(RSL)에 인가되고, 기준 워드 라인 전압들이 기준 회로(520)의 모든 기준 워드 라인, 예를 들어, 도시된 예에서 RWL1에 인가된다. 이는 트랜지스터(330)를 활성화하고, 기준 회로(520)는 기준 전류(Iref)를 생성한다. 기준 워드 라인들(RWL1, RWL2)에 인가되는 기준 전압의 레벨은 워드 라인(WL1)에 인가되는 판독 전압의 레벨과 동일하거나 상이할 수 있다. 감지 증폭기(130)는 판독 전류(Iread)와 기준 전류(Iref)를 비교하여 메모리 셀(210a)에 저장된 데이터의 비트를 감지한다. 감지 증폭기(130)는 데이터의 감지된 비트의 레벨을 증폭하고 데이터의 증폭된 비트를 출력하여서, 메모리 셀(210a)에 저장된 데이터의 비트가 판독될 수 있게 된다.
도 6은 일부 실시예들에 따른 메모리 디바이스(600)의 다른 예시적인 기준 회로(620)를 예시하는 회로도이다. 기준 회로(620)는 MTJ 회로(610), 기준 워드 라인(RWL1), 제 1 전압 단자(630), 제 2 전압 단자(632), 기준 비트 라인(RBL) 및 기준 소스 라인(RSL)을 포함한다.
도시된 예에서, MTJ 회로(610)는 트랜지스터(330) 및 MTJ들(340, 342, 344 및 346)을 포함한다. MTJ들(340, 342)은 하이 저항 예를 들어 Rap를 갖는 반평행 상태에 있고, MTJ들(344, 346)은 로우 저항 예를 들어 Rp를 갖는 평행 상태에 있는 MTJ들이다. 도시된 실시예에서, 트랜지스터(330)는 기준 소스 라인(RSL)에 연결된 제 1 소스/드레인 단자, MTJ들(344 및 346)의 제 1 단자들에 연결된 제 2 소스/드레인 단자 및 제 1 기준 워드 라인(RWL1)에 연결된 게이트 단자를 갖는다. MTJ(346)는 제 2 전압 단자(632)에 연결된 제 2 단자를 갖는다. 일부 실시예들에서, 제 2 전압 단자(632)는 전압 신호를 제 2 전압 단자(632)에 선택적으로 인가하도록 전압 소스에 연결된다. MTJ(644)는 MTJ들(340, 342)의 제 1 단자들 및 제 1 전압 단자(630)에 연결된 제 2 단자를 갖는다. 일부 실시예들에서, 제 1 전압 단자(630)는 전압 신호를 제 1 전압 단자(630)에 선택적으로 인가하도록 전압 소스에 연결된다. MTJ들(340 및 342) 각각은 기준 비트 라인(RBL)에 연결된 제 2 단자를 갖는다.
대안적인 실시예에서, 메모리 디바이스(600)는 기준 소스 라인(RSL)을 포함하지 않는다. 이러한 대안적인 실시예에서, 트랜지스터(330)의 제 1 소스/드레인 단자는 메모리 디바이스(600)의 접지 또는 다른 노드에 연결될 수 있다. 트랜지스터(330)는 예를 들어, BJT와 같은 접합-유형 트랜지스터를 포함하는 임의의 유형의 트랜지스터일 수 있다.
도시된 예에서, MTJ들(340, 342, 344 및 346)은 메모리 셀 어레이(110)의 메모리 셀들(210)에 포함된 MTJ들(240)과 동일한 유형으로 이루어진다. 또한, MTJ들(340, 342)은 Rap의 저항을 갖는 반평행 상태에 있고, MTJ들(344, 346)은 Rp의 저항을 갖는 평행 상태에 있다. 일부 실시예들에서, 제 1 전압 단자(630) 및 제 2 전압 단자(632)는 연결되고 예를 들어, "단락"되고, 평행 상태의 MTJ들(344 및 346)의 쌍은 서로 병렬로 그리고 트랜지스터(330) 및 반평행 상태의 MTJ들(340 및 342)의 쌍(이는 또한 서로 병렬로 연결됨) 둘 모두와 직렬로 연결된다. 따라서, 기준 회로(620)의 총 저항은 도 3을 참조하여 위에서 설명된 바와 같이, 일부 실시예들에서 기준 회로(620)에 대한 타겟 총 저항에 대응하는 Rtot = RT + Rap/2 + Rp/2이다. 일부 실시예들에서, MTJ들(340 및 342)은 도 3을 참조하여 위에서 설명된 바와 같이 판독 방해 에러들을 방지하도록 역으로 연결된다. 일부 실시예들에서, MTJ들(340, 342, 344 및 346)의 저항은 메모리 셀 어레이(110)의 MTJ들(240)과 동일한 방식으로 온도 및 프로세스 변동들에 따라 변할 수 있다. 따라서, 기준 MTJ들(340, 342, 344 및 346)은 메모리 셀 MTJ들(240)의 저항 변동들을 추적하거나 모방할 수 있다.
기준 회로(620)를 사용하는 메모리 셀(210a)의 예시적인 판독 동작에서, 판독 전압들이 메모리 셀 어레이(110)의 비트 라인(BL1), 소스 라인(SL1) 및 워드 라인(WL1)에 인가된다. 이는 트랜지스터(230)를 활성화하고 판독 전류(Iread)는 메모리 셀(210a)을 통해 흐른다. 또한, 기준 판독 전압이 기준 비트 라인(RBL)과 기준 소스 라인(RSL)에 인가되고, 노드들(A 및 B)이 연결될 수 있고, 기준 워드 라인 전압이 기준 회로(620)의 기준 워드 라인(RWL1)에 인가될 수 있다. 이는 트랜지스터(330)를 활성화하고, 기준 회로(620)는 기준 전류(Iref)를 생성한다. 기준 워드 라인(RWL1)에 인가되는 기준 워드 라인 전압의 레벨은 워드 라인(WL1)에 인가되는 판독 워드 라인 전압의 레벨과 동일하거나 상이할 수 있다. 감지 증폭기(130)는 판독 전류(Iread)와 기준 전류(Iref)를 비교하여 메모리 셀(210a)에 저장된 데이터의 비트를 감지한다. 감지 증폭기(130)는 데이터의 감지된 비트의 레벨을 증폭하고 데이터의 증폭된 비트를 출력하여서, 메모리 셀(210a)에 저장된 데이터의 비트가 판독될 수 있게 된다.
예시적인 기준 기록 동작에서, MTJ들(340, 342) 둘 모두는 기준 비트 라인(RBL) 및 제 1 전압 단자(630)에 전압 레벨을 인가함으로써 반평행 상태로 기록될 수 있다. 추가의 예시적인 기준 기록 동작에서, MTJ(344)는 기준 소스 라인(RSL) 및 제 1 전압 단자(630)에 전압 레벨들을 인가하고 기준 워드 라인(RWL1)에 워드 라인 전압을 인가하여 트랜지스터(330)를 활성화함으로써 평행 상태로 기록될 수 있다. 또 다른 추가의 예시적인 기준 기록 동작에서, MTJ(346)는 기준 소스 라인(RSL) 및 제 2 전압 단자(632)에 전압 레벨들을 인가하고 기준 워드 라인(RWL1)에 워드 라인 전압을 인가하여 트랜지스터(330)를 활성화함으로써 평행 상태로 기록될 수 있다.
도 7은 일부 실시예들에 따른 메모리 디바이스(700)의 다른 예시적인 기준 회로(720)를 예시하는 회로도이다. 기준 회로(720)는 MTJ 회로(710), 기준 워드 라인(RWL1), 기준 워드 라인(RWL2), NMOS 트랜지스터(730), PMOS 트랜지스터(732), 기준 기록 워드 라인(RWWL0), 기준 비트 라인(RBL) 및 기준 소스 라인(RSL)을 포함한다.
도시된 예에서, MTJ 회로(710)는 트랜지스터들(330, 332, 350 및 352), 및 MTJ들(740 및 744)을 포함한다. 메모리 셀 MTJ들(240)보다 큰 MTJ들(740, 744), 예를 들어, MTJ들(740, 744)의 자성층들 및 절연막은 MTJ들(240)의 자성층들 및 절연막의 2배의 영역을 갖는다. MTJ(740)는 반평행 상태에 있고, MTJ(744)는 평행 상태에 있다. 더 큰 MTJ들(740, 744)은 MTJ들(240)과 비교하여 감소된 저항을 가질 수 있는데, 예를 들어, 반평행 상태의 MTJ(740)는 Rap/2의 저항을 가질 수 있고, 평행 상태의 MTJ(744)는 Rp/2의 저항을 가질 수 있다.
도시된 실시예에서, MTJ(740)는 기준 소스 라인(RSL)에 연결된 제 1 단자를 갖는다. 트랜지스터들(330 및 350)은 병렬로 연결되고 각각이 MTJ(740)의 제 2 단자에 연결된 제 1 소스/드레인 단자, 전압 단자(750)에 연결된 제 2 소스/드레인 단자 및 제 1 기준 워드 라인(RWL1)에 연결된 게이트 단자를 갖는다. 트랜지스터(332 및 352)는 병렬로 연결되고, 트랜지스터들(330 및 350)의 제 2 소스/드레인 단자들 및 전압 단자(750)에 연결된 제 1 소스/드레인 단자, MTJ(744)의 제 1 단자에 연결된 제 2 소스/드레인 단자, 및 제 2 기준 워드 라인(RWL2)에 연결된 게이트 단자를 각각 갖는다. MTJ(744)는 기준 비트 라인(RBL)에 연결된 제 2 단자를 갖는다. 또한, 트랜지스터(730)는 기준 소스 라인(RSL)에 연결된 제 1 소스/드레인 단자, 전압 단자(750), 및 트랜지스터(732)의 제 1 소스/드레인 잔자에 연결된 제 2 소스 드레인 단자 및 제 1 기준 워드 라인(RWWL0)에 연결된 게이트 단자를 갖는다. 트랜지스터(732)는 기준 비트 라인(RBL)에 연결된 제 2 소스/드레인 단자 및 기준 기록 워드 선(RWWL0)에 연결된 게이트 단자를 갖는다. 일부 실시예들에서, 전압 단자(750)는 전압 단자(750)에 인가되는 전압을 제어하기 위한 추가의 회로(도시되지 않음)에 연결될 수 있다.
대안적인 실시예에서, 메모리 디바이스(700)는 기준 소스 라인(RSL)을 포함하지 않는다. 이러한 대안적인 실시예에서, 트랜지스터(730)의 제 1 소스/드레인 단자 및 MTJ(740)의 제 1 단자는 메모리 디바이스(700)의 접지 또는 다른 노드에 연결될 수 있다. 트랜지스터들(330, 332, 350, 352, 730 및 732)은 예를 들어, BJT와 같은 접합-유형 트랜지스터를 포함하는 임의의 유형의 트랜지스터일 수 있다.
도시된 실시예에서, MTJ(740)는 트랜지스터들(330 및 350)의 쌍, 트랜지스터들(332 및 352)의 쌍 및 MTJ(744)와 직렬로 연결된다. 트랜지스터들(330 및 350)의 쌍은 트랜지스터들(332 및 352)의 쌍과 마찬가지로 서로 병렬로 연결된다. 도 3을 참조하여 위에서 설명된 바와 같이, 위에서 설명된 바와 같이 연결된 트랜지스터들(330, 332, 350 및 352)은 개별적으로 트랜지스터들(330, 332, 350 및 352) 각각의 것의 저항, 예를 들어, RT를 모방할 수 있다. 따라서, 기준 회로(720)의 총 저항은 도 3을 참조하여 위에서 설명된 바와 같이, 일부 실시예들에서 기준 회로(720)에 대한 타겟 총 저항에 대응하는 Rtot = RT + Rap/2 + Rp/2이다. 일부 실시예들에서, 더 큰 MTJ들(740 및 744)은 증가된 저항 상태 유지 안정성을 가지며, 또한 판독 방해 에러들, 예를 들어, 판독 방해들로 인한 저항 상태의 변화들에 상당히 덜 민감하다. 일부 실시예들에서, 더 큰 MTJ들(740 및 744)은 판독 방해가 없다. 일부 실시예들에서, MTJ들(740 및 744)의 저항은 메모리 셀 어레이(110)의 MTJ들(240)과 동일한 방식으로 온도 및 프로세스 변동들에 따라 변할 수 있다. 따라서, 기준 MTJ들(740 및 744)은 메모리 셀 MTJ들(240)의 저항 변동들을 추적하거나 모방할 수 있다. 일부 실시예들에서, 더 큰 MTJ들(740 및 744)은 MTJ들(340, 342, 344 및 346)과 비교하여 메모리 디바이스(700)를 포함하는 집적 회로에서 구현하기가 더 쉽다.
기준 회로(720)를 사용하는 메모리 셀(210a)의 예시적인 판독 동작에서, 판독 전압들이 메모리 셀 어레이(110)의 비트 라인(BL1), 소스 라인(SL1) 및 워드 라인(WL1)에 인가된다. 이는 트랜지스터(230)를 활성화하고 판독 전류(Iread)는 메모리 셀(210a)을 통해 흐른다. 게다가, 기준 판독 전압들이 기준 비트 라인(RBL) 및 기준 소스 라인(RSL)에 인가되고, 기준 워드 라인 전압들이 기준 회로(720)의 기준 워드 라인들(RWL1, RWL2)에 인가될 수 있다. 이는 트랜지스터들(330, 332, 350 및 352)을 활성화하고, 기준 회로(720)는 기준 전류(Iref)를 생성한다. 기준 워드 라인들(RWL1 및 RWL2)에 인가되는 기준 워드 라인 전압들의 레벨은 워드 라인(WL1)에 인가되는 판독 워드 라인 전압의 레벨은 물론, 서로 동일하거나 상이할 수 있다. 감지 증폭기(130)는 판독 전류(Iread)와 기준 전류(Iref)를 비교하여 메모리 셀(210a)에 저장된 데이터의 비트를 감지한다. 감지 증폭기(130)는 데이터의 감지된 비트의 레벨을 증폭하고 데이터의 증폭된 비트를 출력하여서, 메모리 셀(210a)에 저장된 데이터의 비트가 판독될 수 있게 된다.
예시적인 기준 기록 동작에서, MTJ(740)는 기준 소스 라인(RSL) 및 노드(A)에 전압 레벨들을 인가하고 기준 워드 라인(RWL1)에 워드 라인 전압을 인가하여 트랜지스터들(330 및 350)을 활성화함으로써 반평행 상태로 기록될 수 있다. 추가적인 예시적인 기준 기록 동작에서, MTJ(744)는 기준 레벨 라인(RBL) 및 노드(A)에 전압 레벨을 인가하고 기준 워드 라인(RWL2)에 워드 라인 전압을 인가하여 트랜지스터(332 및 352)를 활성화함으로써 평행 상태로 기록될 수 있다. 일부 실시예들에서, 전압은 부가적인 회로(도시되지 않음)에 의해 노드(A)에 인가된다. 다른 실시예들에서, 전압은 트랜지스터들(730 및 732)을 통해 기준 소스 라인(RSL) 또는 기준 비트 라인(RBL) 중 어느 하나에 의해 노드(A)에 공급된다. 예를 들어, MTJ(744)에 대한 기준 기록 동작들 동안, "하이" 기준 기록 워드 라인 전압이 기준 기록 워드 라인(RWWL0)에 인가되어 NMOS 트랜지스터(730)를 활성화하고 PMOS 트랜지스터(732)를 비활성화한다. 유사하게, MTJ(740)에 대한 기준 기록 동작들 동안, "로우" 기준 기록 워드 라인 전압이 기준 기록 워드 라인(RWWL0)에 인가되어 NMOS 트랜지스터(730)를 비활성화하고 PMOS 트랜지스터(732)를 활성화한다.
도 8은 일부 실시예들에 따른 다른 예시적인 메모리 디바이스(800)를 예시하는 블록도이다. 메모리 디바이스(800)는 메모리 셀 어레이(110), 기준 회로(120) 및 감지 증폭기(130)를 포함하고, 도 1을 참조하여 위에서 설명된 메모리 디바이스(100)와 유사하다.
메모리 디바이스(800)의 예시적인 판독 동작에서, 판독 전압들이 메모리 디바이스(800)에 인가되고, 그럼으로써 판독 전류(Iread)가 메모리 셀 어레이(110)와 감지 증폭기(130) 사이에 흐르고, 기준 출력 전류(Iout)가 기준 회로(120)로부터 흐른다. 도시된 예에서, 기준 회로는 기준 회로들(120, 320, 420, 520, 620, 720) 또는 임의의 다른 기준 회로를 포함하는 임의의 기준 회로일 수 있다. 주입 전류(Iinject)가 기준 출력 전류(Iout)와 결합되어 기준 회로(120)와 감지 증폭기(130) 사이에 흐르는 기준 전류(Iref)를 증가 또는 감소시킨다. 주입 전류(Iinject)의 레벨은, 기준 전류(Iref)의 레벨을, 도 9에 예시된 예에서 도시된 바와 같이 메모리 셀 어레이(110)와 감지 증폭기(130) 사이에 흐르는 로우 및 하이 판독 전류들(Iread-low 및 Iread-high) 사이에 있도록 하는데 필요한 레벨에 기초한다. 도 3을 참조하여 위에서 설명된 바와 같이, 메모리 셀 어레이(110)로부터의 하이 및 로우 판독 전류들(Iread-low 및 Iread-high)은 분포(distribution)들일 것이다. 일부 실시예들에서, 기준 회로(120)로부터의 기준 출력 전류(Iout)는 하이 및 로우 분포들 사이에 있지 않을 것이고, 도 9에 예시된 바와 같이 너무 낮거나 너무 높을(도시되지 않음) 것이다. 이러한 실시예들에서, 기준 전류(Ief)로서 출력 전류(Iout)의 사용은 잘못된 판독 결과들을 초래한다. 예를 들어, 도 9에 예시된 바와 같이, 출력 전류(Iout)는 너무 낮아서, 그것은 로우 판독 전류 분포(Iread-low) 내의 전류 레벨에 있게 된다. 따라서, 메모리 셀 어레이(110)의 메모리 셀들(210) 중 적어도 일부로부터 판독된 로우 판독 전류들 중 적어도 일부는 출력 전류(Iout)보다 클 것이고, 예를 들어, MTJ(240)가 실제로 반평행 상태에 있었을 때 평행 상태의 MTJ(240)를 대응하는 틀린 비트로서 잘못 판독될 것이다. 따라서, 일부 실시예들에서, 주입 전류(Iinject)는 기준 출력 전류(Iout)와 결합되어, 로우 및 하이 판독 전류 분포들 사이에 있는 원하는 타겟 기준 전류(Iref) 레벨로 도 9에 예시된 바와 같이 그것을 상승시키거나 낮추어서(도시되지 않음), 감지 증폭기(130)에 의한 판독 전류(Iread)와 기준 전류(Iref)의 비교 동안 충분한 판독 마진이 달성될 수 있게 된다.
도 10은 기준 회로로부터 기준 전류, 이를테면, 감지 증폭기(130)에 결합된 기준 전류(Iref)를 생성하기 위한 방법의 예를 예시한다. 기준 회로(310)와 같은 기준 회로가 초기에 제공된다. 보다 구체적으로, 예시된 예에서, 적어도 하나의 MTJ가 동작(12)에서 제공된다. 동작(14)에서, 기준 소스 라인(RSL)이 제공되고, 동작(16)에서, 감지 증폭기(130)에 커플링된 기준 비트 라인(RBL)이 제공된다. 일부 실시예들에서, 2개의 MTJ들, 이를테면, 제어 회로(310)를 통해 기준 비트 라인(RBL)에 연결된 단자들(340b, 360b) 및 기준 소스 라인에 연결된 단자들(340a, 360a)을 갖는 MTJ들(340, 360)이 제공된다.
동작(18)에서, 전압 신호가 소스 신호 라인(RSL)에 인가되어 기준 소스 라인(RSL)으로부터 MTJ(들)(340 및/또는 360)를 통해 기준 비트 라인(RBL)으로의 전류 흐름을 생성한다. 동작(20)에서, 전압 신호가 기준 비트 라인(RBL)에 인가되어 기준 비트 라인(RBL)으로부터 MTJ(들)(340 및/또는 360)를 통해 소스 라인(RSL)으로의 전류 흐름을 생성한다.
따라서, 본원에서 개시된 다양한 실시예들은 메모리 디바이스에 대한 로우-전류 기준 회로를 제공한다. 본원에서 개시된 다양한 실시예들은 또한 메모리 셀 컴포넌트들의 제조 시에 온도 및 프로세스 변동으로 인한 판독 전류 변동들을 추적, 또는 모방할 수 있는 기준 전류를 제공한다. 예를 들어, 본원에서 개시된 실시예들은, 메모리 유닛의 판독 동작들 동안 기준 전류가 사용되는 메모리 유닛에서 사용되는 것과 유사한 유형의 MTJ들을 포함하는 기준 회로에 의해 생성된 기준 전류를 제공한다. 따라서, 개시된 다양한 실시예들은 판독 동작들 동안 메모리 셀 유닛의 2개의 이진 상태들 사이를 구별하는 데 사용될 수 있는 기준 전류, 예를 들어 로우 및 하이 저항 상태들로서 메모리에 저장된 데이터를 판독하는 데 사용되는 판독 전류들에 대한 전류 레벨 분포들 사이에 있는 기준 전류를 제공한다.
본원에서 개시된 다양한 실시예들은 또한 역으로 연결될 수 있는 MTJ들을 포함하는 기준 회로에 의해 생성된 기준 전류를 제공하고, 그리하여 기준 회로에 포함된 MTJ들의 판독 방해를 방지함으로써, 생성된 기준 전류의 신뢰성을 증가시킨다.
본원에서 개시된 다양한 실시예들은 또한 반평행 상태로의 MTJ들의 개별 기록을 가능하게 하는 기준 회로를 제공하여, 로우-전류 기준 생성 기준 회로를 발생시킨다. 예를 들어, 병렬로 연결된 트랜지스터들의 쌍들로서 배열된 4개의 트랜지스터들을 포함하는 기준 회로는, 메모리 셀 유닛의 판독 동작들을 위한 기준 전류를 생성할 때 단일 트랜지스터의 등가의 저항을 가지면서 기준 회로 MTJ들의 개별 기록을 허용한다.
본원에 개시된 다양한 실시예들은 또한 기준 회로의 MTJ들을 기록할 때 더 낮은 기록 및 검증 전류들이 사용되는 것을 가능하게 하는 기준 회로를 제공한다. 예를 들어, 기준 기록 또는 기준 검증 동작들 동안 트랜지스터들 및 저항기들 또는 저항기들 주위에서 단락되고 그리하여 기록 및 검증 경로 저항을 감소시키는 디바이스들이 개시된다.
또한, 본원에서 개시된 다양한 실시예들은 또한, 판독 방해가 없고 증가된 저항 상태 보유 신뢰성을 갖는 컴포넌트들, 예를 들어, MTJ들을 포함하는 기준 회로를 제공하며, 집적 회로에 포함된 메모리 디바이스에서 구현하기가 더 쉽다.
일부 개시된 예들에서, 기준 전류를 생성하기 위한 기준 회로는 적어도 하나의 MTJ를 포함하는 복수의 저항성 엘리먼트들을 포함한다. 제어 회로는, 적어도 하나의 MTJ의 제 1 단자에 커플링되고, 기준 전류를 생성하기 위해 적어도 하나의 MTJ를 통해 순방향 및 역방향으로 전류를 선택적으로 흐르게 하도록 구성된다. 소스 라인이 제어 회로에 커플링되고, 비트 라인이 적어도 하나의 MTJ의 제 2 단자에 커플링되고 감지 증폭기에 기준 전류를 제공하도록 구성된다.
부가적인 예들은 MRAM 디바이스와 같은 메모리 디바이스를 포함하고, 복수의 메모리 셀들을 갖는 메모리 어레이를 포함한다. 감지 증폭기는 메모리 어레이에 연결되고, 기준 비트 라인은 감지 증폭기에 기준 전류를 제공하도록 구성된다. 복수의 저항성 엘리먼트들은 기준 비트 라인에 커플링된 적어도 하나의 MTJ를 포함한다. 제 1 쌍의 트랜지스터들은 병렬로 연결되고, 제 2 쌍의 트랜지스터들은 병렬로 연결된다. 제 1 쌍 및 제 2 쌍의 트랜지스터들은 적어도 하나의 MTJ와 기준 소스 라인 사이에서 직렬로 연결된다.
또 다른 예들에 따라, 기준 전류를 생성하는 방법이 개시된다. 적어도 하나의 MTJ는 물론, 기준 소스 라인 및 감지 증폭기에 커플링 기준 비트 라인이 제공된다. 제 1 전압 신호는, 기준 소스 라인으로부터 적어도 하나의 MTJ를 통과하여 비트 라인으로의 전류 흐름을 생성하기 위해 기준 소스 라인에 인가된다. 제 2 전압 신호는, 기준 비트 라인으로부터 적어도 하나의 MTJ를 통과하여 기준 소스 라인으로의 전류 흐름을 생성하기 위해 기준 비트 라인에 인가된다.
1) 본 개시의 실시형태에 따른 기준 전류를 생성하기 위한 기준 회로는, 적어도 하나의 자기 터널 접합(magnetic tunnel junction; MTJ)을 포함하는 복수의 저항성 엘리먼트들; 상기 적어도 하나의 MTJ의 제 1 단자에 커플링되고, 기준 전류를 생성하기 위해 상기 적어도 하나의 MTJ를 통해 순방향 및 역방향으로 전류를 선택적으로 흐르게 하도록 구성된 제어 회로; 상기 제어 회로에 커플링된 소스 라인; 및 상기 적어도 하나의 MTJ의 제 2 단자에 커플링되고 감지 증폭기에 상기 기준 전류를 제공하도록 구성된 비트 라인을 포함한다.
2) 본 개시의 실시형태에 따른 기준 전류를 생성하기 위한 기준 회로에 있어서, 상기 적어도 하나의 MTJ는 하이(high) 저항 상태에 있다.
3) 본 개시의 실시형태에 따른 기준 전류를 생성하기 위한 기준 회로에 있어서, 상기 복수의 저항성 엘리먼트들은 상기 비트 라인에 연결된 저항기를 포함한다.
4) 본 개시의 실시형태에 따른 기준 전류를 생성하기 위한 기준 회로에 있어서, 상기 적어도 하나의 MTJ는 제 1 및 제 2 MTJ들을 포함하고, 상기 제어 회로는, 병렬로 연결된 제 1 및 제 2 트랜지스터들을 포함하는 제 1 쌍의 트랜지스터들; 및 병렬로 연결된 제 3 및 제 4 트랜지스터들을 포함하는 제 2 쌍의 트랜지스터들을 포함하고, 상기 제 1 쌍 및 제 2 쌍의 트랜지스터들은 상기 소스 라인과 상기 비트 라인 사이에서 직렬로 연결된다.
5) 본 개시의 실시형태에 따른 기준 전류를 생성하기 위한 기준 회로는, 상기 소스 라인과 상기 제 1 쌍 및 제 2 쌍의 트랜지스터들과의 사이에 연결된 제 1 스위치; 및 상기 저항기와 병렬로 상기 비트 라인에 연결된 제 2 스위치를 더 포함한다.
6) 본 개시의 실시형태에 따른 기준 전류를 생성하기 위한 기준 회로에 있어서, 상기 제 1, 제 2 및 제 3 트랜지스터들 각각은, 제 1 워드 라인에 연결된 게이트 단자를 갖고, 상기 제 4 트랜지스터는 제 2 워드 라인에 연결된 게이트 단자를 갖는다.
7) 본 개시의 실시형태에 따른 기준 전류를 생성하기 위한 기준 회로에 있어서, 상기 복수의 저항성 엘리먼트들은 상기 제어 회로와 상기 비트 라인과의 사이에서 상기 적어도 하나의 MTJ와 병렬로 연결된 저항기를 포함한다.
8) 본 개시의 실시형태에 따른 기준 전류를 생성하기 위한 기준 회로에 있어서, 상기 적어도 하나의 MTJ는, 상기 비트 라인에 연결된 제 1 단자 및 제 1 전압 단자에 연결된 제 2 단자를 갖는 제 1 MTJ; 상기 제 1 MTJ의 상기 제 1 및 제 2 단자들에 각각 연결된 제 1 및 제 2 단자들을 갖는 제 2 MTJ; 상기 제 1 및 제 2 MTJ들의 제 2 단자들에 연결된 제 1 단자, 및 상기 제어 회로에 연결된 제 2 단자를 갖는 제 3 MTJ; 및 제 2 전압 단자에 연결된 제 1 단자, 및 상기 제 3 MTJ의 제 2 단자에 연결된 제 2 단자를 갖는 제 4 MTJ를 포함한다.
9) 본 개시의 실시형태에 따른 기준 전류를 생성하기 위한 기준 회로에 있어서, 상기 적어도 하나의 MTJ는, 상기 감지 증폭기에 연결된 메모리 어레이 내의 대응하는 MTJ보다 큰 제 1 MTJ - 상기 제 1 MTJ는 하이 저항 상태에 있음 - ; 및 상기 감지 증폭기에 연결된 메모리 어레이 내의 대응하는 MTJ보다 큰 제 2 MTJ - 상기 제 2 MTJ는 로우(low) 저항 상태에 있음 - ;를 포함한다.
10) 본 개시의 실시형태에 따른 기준 전류를 생성하기 위한 기준 회로는, 비트 라인 단자에 연결되고, 상기 비트 라인을 통해 상기 기준 전류 회로로부터의 출력된 전류를 증가 또는 감소시키도록 구성된 주입 전류 소스를 더 포함한다.
11) 본 개시의 다른 실시형태에 따른 메모리 디바이스는, 복수의 메모리 셀들을 포함하는 메모리 어레이; 상기 메모리 어레이에 연결된 감지 증폭기; 상기 감지 증폭기에 기준 전류를 제공하도록 구성된 기준 비트 라인; 상기 기준 비트 라인에 커플링된 적어도 하나의 자기 터널 접합(MTJ)을 포함하는 복수의 저항성 엘리먼트들; 병렬로 연결된 제 1 쌍의 트랜지스터들; 및 병렬로 연결된 제 2 쌍의 트랜지스터들을 포함하고, 상기 제 1 쌍 및 제 2 쌍의 트랜지스터들은 상기 적어도 하나의 MTJ와 기준 소스 라인과의 사이에서 직렬로 연결된다.
12) 본 개시의 다른 실시형태에 따른 메모리 디바이스에 있어서, 상기 적어도 하나의 MTJ는 하이 저항 상태에 있다.
13) 본 개시의 다른 실시형태에 따른 메모리 디바이스에 있어서, 상기 복수의 저항성 엘리먼트들은 상기 제어 회로와 상기 기준 비트 라인과의 사이의 상기 적어도 하나의 MTJ와 병렬로 연결된 저항기를 포함한다.
14) 본 개시의 다른 실시형태에 따른 메모리 디바이스에 있어서, 상기 복수의 저항성 엘리먼트들은 상기 감지 증폭기와 상기 적어도 하나의 MTJ와의 사이에서 상기 비트 라인에 연결된 저항기를 포함한다.
15) 본 개시의 다른 실시형태에 따른 메모리 디바이스에 있어서, 상기 제 1 쌍 및 제 2 쌍의 트랜지스터들은 상기 기준 전류를 생성하기 위해 상기 적어도 하나의 MTJ를 통해 순방향 및 역방향으로 전류를 선택적으로 흐르게 하도록 구성된다.
16) 본 개시의 다른 실시형태에 따른 메모리 디바이스에 있어서, 상기 제 1 쌍의 트랜지스터들은 병렬로 연결된 제 1 및 제 2 트랜지스터들을 포함하고, 상기 제 2 쌍의 트랜지스터들은 병렬로 연결된 제 3 및 제 4 트랜지스터들을 포함하고, 상기 제 1, 제 2 및 제 3 트랜지스터들 각각은, 제 1 기준 워드 라인에 연결된 게이트 단자를 갖고, 상기 제 4 트랜지스터는 제 2 기준 워드 라인에 연결된 게이트 단자를 갖는다.
17) 본 개시의 또 다른 실시형태에 따른 기준 전류를 생성하는 방법은, 적어도 하나의 자기 터널 접합(MTJ)을 제공하는 단계; 기준 소스 라인을 제공하는 단계; 감지 증폭기에 커플링된 기준 비트 라인을 제공하는 단계; 상기 기준 소스 라인으로부터 상기 적어도 하나의 MTJ를 통과하여 상기 비트 라인으로의 전류 흐름을 생성하기 위해 상기 기준 소스 라인에 제 1 전압 신호를 인가하는 단계; 및 상기 기준 비트 라인으로부터 상기 적어도 하나의 MTJ를 통과하여 상기 기준 소스 라인으로의 전류 흐름을 생성하기 위해 상기 기준 비트 라인에 제 2 전압 신호를 인가하는 단계를 포함한다.
18) 본 개시의 또 다른 실시형태에 따른 기준 전류를 생성하는 방법에 있어서, 상기 적어도 하나의 MTJ는 제 1 및 제 2 MTJ들을 포함하고, 상기 제 1 및 제 2 MTJ들은 각각 상기 기준 비트 라인에 연결된 제 1 단자들을 갖고, 상기 방법은, 상기 기준 소스 라인에 연결된 제 1 소스/드레인 단자들을 각각 갖는 제 1 및 제 2 트랜지스터들을 제공하는 단계; 제 3 및 제 4 트랜지스터들 - 상기 제 3 트랜지스터는 상기 제 1 MTJ의 제 2 단자에 연결된 제 1 소스/드레인 단자를 갖고, 상기 제 4 트랜지스터는 상기 제 2 MTJ의 제 2 단자에 연결된 제 2 소스/드레인 단자를 갖고, 상기 제 3 및 제 4 트랜지스터들은 각각, 상기 제 1 및 제 2 트랜지스터들의 제 2 소스/드레인 단자들에 연결된 제 2 소스/드레인 단자들을 가짐 - 을 제공하는 단계; 판독 동작을 위해, 전류가 상기 비트 라인으로부터 상기 제 1 및 제 2 MTJ들을 통과하고, 상기 제 1 쌍 및 제 2 쌍의 트랜지스터들을 통과하여 상기 소스 라인으로 흐르도록, 상기 제 1 쌍 및 제 2 쌍의 트랜지스터들을 제어하는 단계; 및 기록 동작을 위해, 전류가 상기 소스 라인으로부터, 상기 제 1, 제 2 및 제 4 트랜지스터들을 통과함 없이 상기 제 3 트랜지스터를 통과하고, 상기 제 2 MTJ를 통과함 없이 상기 제 1 MTJ를 통과하여, 상기 비트 라인으로 흐르도록 상기 제 1 쌍 및 제 2 쌍의 트랜지스터들을 제어하는 단계를 더 포함한다.
19) 본 개시의 또 다른 실시형태에 따른 기준 전류를 생성하는 방법에 있어서, 상기 적어도 하나의 MTJ는, 상기 기준 비트 라인에 연결된 제 1 단자들 및 제 1 전압 단자에 커플링된 제 2 단자들을 각각 갖는 제 1 및 제 2 MTJ, 상기 제 1 및 제 2 MTJ들의 제 2 단자들에 연결된 제 1 단자, 및 상기 제어 회로에 연결된 제 2 단자를 갖는 제 3 MTJ; 및 제 2 전압 단자에 연결된 제 1 단자, 및 상기 제 3 MTJ의 제 2 단자에 연결된 제 2 단자를 갖는 제 4 MTJ를 포함하고, 상기 방법은, 상기 제 1 및 제 2 MTJ들을 통한 전류 흐름을 생성하기 위해 상기 제 1 전압 단자 및 상기 비트 라인에 제 1 전압 신호를 선택적으로 인가하는 단계; 및 상기 제 3 MTJ를 통한 전류 흐름을 생성하기 위해 상기 제 1 전압 단자 및 상기 소스 라인에 제 2 전압 신호를 선택적으로 인가하는 단계를 더 포함한다.
20) 본 개시의 또 다른 실시형태에 따른 기준 전류를 생성하는 방법은, 상기 제 1 및 제 2 전압 단자들을 선택적으로 단락(shorting)시키는 단계; 및 상기 제 1, 제 2, 제 3, 및 제 4 MTJ들을 통한 전류 흐름을 생성하기 위해 상기 비트 라인 및 상기 소스 라인에 제 3 전압 신호를 인가하는 단계를 더 포함한다.
본 개시내용은 당업자들이 본 개시내용의 양상들을 더 잘 이해할 수 있도록 다양한 실시예들을 약술한다. 당업자는 이들이 본 명세서에서 도입된 실시예들의 동일한 이점들을 달성하고 및/또는 동일한 목적을 수행하기 위한 다른 프로세스들 및 구조를 설계 또는 변형하기 위한 토대로서 본 개시내용을 쉽게 이용할 수 있다는 것을 인지해야 한다. 당업자들은 또한 이러한 등가의 구조들이 본 개시내용의 사상 및 범위로부터 벗어나지 않고, 이들은 본 개시내용의 사상 및 범위로부터 벗어남 없이 여기서 다양한 변경들, 교체들 및 변형들을 가할 수 있다는 것을 깨달을 것이다.

Claims (10)

  1. 기준 전류를 생성하기 위한 기준 회로로서,
    적어도 하나의 자기 터널 접합(magnetic tunnel junction; MTJ)을 포함하는 복수의 저항성 엘리먼트들;
    상기 적어도 하나의 MTJ의 제 1 단자에 커플링되고, 기준 전류를 생성하기 위해 상기 적어도 하나의 MTJ를 통해 순방향 및 역방향으로 전류를 선택적으로 흐르게 하도록 구성된 제어 회로;
    상기 제어 회로에 커플링된 소스 라인; 및
    상기 적어도 하나의 MTJ의 제 2 단자에 커플링되고 감지 증폭기에 상기 기준 전류를 제공하도록 구성된 비트 라인
    을 포함하고,
    상기 제어 회로는,
    병렬로 연결된 제 1 및 제 2 트랜지스터들을 포함하는 제 1 쌍의 트랜지스터들; 및
    병렬로 연결된 제 3 및 제 4 트랜지스터들을 포함하는 제 2 쌍의 트랜지스터들
    을 포함하고,
    상기 제 1 쌍 및 제 2 쌍의 트랜지스터들은 상기 소스 라인과 상기 비트 라인 사이에서 직렬로 연결되는 것인, 기준 전류를 생성하기 위한 기준 회로.
  2. 제 1 항에 있어서,
    상기 적어도 하나의 MTJ는 하이(high) 저항 상태에 있는 것인, 기준 전류를 생성하기 위한 기준 회로.
  3. 제 1 항에 있어서,
    상기 복수의 저항성 엘리먼트들은 상기 비트 라인에 연결된 저항기를 포함하는 것인, 기준 전류를 생성하기 위한 기준 회로.
  4. 제 3 항에 있어서,
    상기 적어도 하나의 MTJ는 제 1 및 제 2 MTJ들을 포함하는 것인, 기준 전류를 생성하기 위한 기준 회로.
  5. 제 1 항에 있어서,
    상기 복수의 저항성 엘리먼트들은 상기 제어 회로와 상기 비트 라인과의 사이에서 상기 적어도 하나의 MTJ와 병렬로 연결된 저항기를 포함하는 것인, 기준 전류를 생성하기 위한 기준 회로.
  6. 기준 전류를 생성하기 위한 기준 회로로서,
    적어도 하나의 자기 터널 접합(MTJ)을 포함하는 복수의 저항성 엘리먼트들;
    상기 적어도 하나의 MTJ의 제 1 단자에 커플링되고, 기준 전류를 생성하기 위해 상기 적어도 하나의 MTJ를 통해 순방향 및 역방향으로 전류를 선택적으로 흐르게 하도록 구성된 제어 회로;
    상기 제어 회로에 커플링된 소스 라인; 및
    상기 적어도 하나의 MTJ의 제 2 단자에 커플링되고 감지 증폭기에 상기 기준 전류를 제공하도록 구성된 비트 라인
    을 포함하고,
    상기 적어도 하나의 MTJ는,
    상기 비트 라인에 연결된 제 1 단자 및 제 1 전압 단자에 연결된 제 2 단자를 갖는 제 1 MTJ;
    상기 제 1 MTJ의 상기 제 1 및 제 2 단자들에 각각 연결된 제 1 및 제 2 단자들을 갖는 제 2 MTJ;
    상기 제 1 및 제 2 MTJ들의 제 2 단자들에 연결된 제 1 단자, 및 상기 제어 회로에 연결된 제 2 단자를 갖는 제 3 MTJ; 및
    제 2 전압 단자에 연결된 제 1 단자, 및 상기 제 3 MTJ의 제 2 단자에 연결된 제 2 단자를 갖는 제 4 MTJ
    를 포함하는 것인, 기준 전류를 생성하기 위한 기준 회로.
  7. 제 1 항에 있어서,
    상기 적어도 하나의 MTJ는,
    상기 감지 증폭기에 연결된 메모리 어레이 내의 대응하는 MTJ보다 큰 크기를 갖는 제 1 MTJ - 상기 제 1 MTJ는 하이 저항 상태에 있음 - ; 및
    상기 감지 증폭기에 연결된 메모리 어레이 내의 대응하는 MTJ보다 큰 크기를 갖는 제 2 MTJ - 상기 제 2 MTJ는 로우(low) 저항 상태에 있음 - ;
    를 포함하는 것인, 기준 전류를 생성하기 위한 기준 회로.
  8. 제 1 항에 있어서,
    비트 라인 단자에 연결되고, 상기 비트 라인을 통해 상기 기준 회로로부터 출력된 전류를 증가 또는 감소시키도록 구성된 주입 전류 소스를 더 포함하는, 기준 전류를 생성하기 위한 기준 회로.
  9. 메모리 디바이스로서,
    복수의 메모리 셀들을 포함하는 메모리 어레이;
    상기 메모리 어레이에 연결된 감지 증폭기;
    상기 감지 증폭기에 기준 전류를 제공하도록 구성된 기준 비트 라인;
    상기 기준 비트 라인에 커플링된 적어도 하나의 자기 터널 접합(MTJ)을 포함하는 복수의 저항성 엘리먼트들;
    병렬로 연결된 제 1 쌍의 트랜지스터들; 및
    병렬로 연결된 제 2 쌍의 트랜지스터들
    을 포함하고,
    상기 제 1 쌍 및 제 2 쌍의 트랜지스터들은 상기 적어도 하나의 MTJ와 기준 소스 라인과의 사이에서 직렬로 연결되는 것인, 메모리 디바이스.
  10. 기준 전류를 생성하는 방법으로서,
    적어도 하나의 자기 터널 접합(MTJ)을 제공하는 단계;
    기준 소스 라인을 제공하는 단계;
    감지 증폭기에 커플링된 기준 비트 라인을 제공하는 단계;
    병렬로 연결된 제 1 및 제 2 트랜지스터들을 포함하는 제 1 쌍의 트랜지스터들, 및 병렬로 연결된 제 3 및 제 4 트랜지스터들을 포함하는 제 2 쌍의 트랜지스터들을 제공하는 단계 - 상기 제 1 쌍 및 제 2 쌍의 트랜지스터들은 상기 기준 소스 라인과 상기 기준 비트 라인 사이에서 직렬로 연결됨 - ;
    상기 기준 소스 라인으로부터 상기 적어도 하나의 MTJ를 통과하여 상기 비트 라인으로의 전류 흐름을 생성하기 위해 상기 기준 소스 라인에 제 1 전압 신호를 인가하는 단계; 및
    상기 기준 비트 라인으로부터 상기 적어도 하나의 MTJ를 통과하여 상기 기준 소스 라인으로의 전류 흐름을 생성하기 위해 상기 기준 비트 라인에 제 2 전압 신호를 인가하는 단계
    를 포함하는, 기준 전류를 생성하는 방법.
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