KR20220129509A - 메모리 감지 증폭기 트리밍 - Google Patents

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KR20220129509A
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Abstract

MRAM 메모리와 같은 메모리 디바이스는 복수의 비트 셀을 갖는 메모리 어레이를 포함한다. 메모리 어레이는 트리밍 정보를 저장하고 사용자 데이터를 저장하도록 구성된다. 감지 증폭기는 메모리 어레이로부터 트리밍 정보를 판독하도록 구성되고, 트리밍 레지스터는 감지 증폭기로부터 트리밍 정보를 수신하도록 구성된다. 감지 증폭기는 메모리 어레이로부터 사용자 데이터를 판독하기 위한 트리밍 모드로 동작하기 위하여, 트리밍 레지스터로부터 트리밍 정보를 수신하도록 구성된다.

Description

메모리 감지 증폭기 트리밍{MEMORY SENSE AMPLIFIER TRIMMING}
집적 회로(IC)에서 전자 구성요소(예를 들어, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적 밀도의 개선은 반도체 프로세스 노드의 축소에서 비롯되었으며, 이는 반도체 프로세스 노드에서 개발된 전자 회로의 동작 전압 및 전류 소비에서의 감소를 수반한다. 이에 따라, 메모리 집적 회로의 액세스 속도가 빨라질 것으로 예상된다. 예를 들어, 일부 메모리는 판독 윈도우가 매우 작기 때문에, 성공적인 판독 동작을 위해 낮은 오프셋 감지 증폭기가 필요하다.
비휘발성 메모리 디바이스는 전원이 차단된 후에도 데이터를 유지할 수 있다. 비휘발성 메모리 디바이스의 예는 특히 플래시 메모리, FRAM(ferroelectric random access memory), PRAM(phase-change random access memory) 및 MRAM(magnetic random access memory)를 포함한다. MRAM은 터널 접합에서 자화 방향의 변화를 사용하여 데이터를 저장한다. MRAM 셀의 2개의 상태는 상대적으로 높거나 낮은 저항(RH 및 RL)으로부터 감지될 수 있으며, 이는 메모리에 저장된 비트의 상이한 이진 논리 값을 나타낸다. 예를 들어, RL(또는 높은 셀 전류)은 논리적 “0”(“Data-0”)으로서 지정될 수 있으며; RH(또는 낮은 셀 전류)는 논리적 “1”(“Data-1”)로서 지정될 수 있다. MRAM 비트 셀에 저장된 데이터의 비트, 로직 “0” 또는 “1” 값은, 비트 셀을 통해 흐르는 전류를 기준 전류와 비교하는 감지 증폭기에 의해 결정될 수 있다. 프로세스 변동으로 인해, 어레이의 개별 MRAM 셀은 상이한 RH 값(RH로 프로그래밍된 경우)과 상이한 RL 값(RL로 프로그래밍된 경우)을 가질 수 있다. 이러한 프로세스 변동은 감지 증폭기 회로에서 불일치 또는 오프셋으로 이어질 수도 있다.
본 개시내용의 양태는 첨부 도면과 함께 읽혀질 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따르면, 다양한 피처가 동일한 축척으로 그려지지 않는다는 것에 주목해야 한다. 실제로, 다양한 피처의 치수는 논의의 명확성을 위해 임의로 증가되거나 감소될 수 있다. 또한, 도면은 본 발명의 실시예의 예로서 예시적이며 제한하려는 의도가 아니다.
도 1은 일부 실시예에 따른 메모리 디바이스의 예를 예시하는 블록도이다.
도 2는 일부 실시예에 따른 도 1에 도시된 메모리 디바이스의 MRAM 메모리 어레이의 예를 예시하는 회로도이다.
도 3은 일부 실시예에 따른 메모리 디바이스의 다른 예를 예시하는 블록도이다.
도 4는 일부 실시예에 따른 메모리 디바이스의 추가 예를 예시하는 블록도이다.
도 5는 일부 실시예에 따른 메모리 디바이스의 또 다른 예를 예시하는 블록도이다.
도 6은 일부 실시예에 따른 방법의 예를 예시하는 흐름도이다.
도 7은 일부 실시예에 따른 다른 방법의 예를 예시하는 흐름도이다.
하기의 개시내용은 제공되는 청구 대상의 상이한 피처들(features)을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 구성요소 및 배열의 특정 예는 본 개시내용을 단순화하도록 이하에서 설명된다. 물론, 이것들은 단지 예이고, 제한하는 것으로 의도되지 않는다. 예를 들면, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 및 제2 피처들이 직접 접촉해서 형성되는 실시예를 포함하고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한 포함할 수 있다. 또한, 본 발명 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에", "더 낮은", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 묘사되는 바와 같이 하나의 요소 또는 피처와 또 다른 요소(들) 또는 피처(들) 간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로, 사용 또는 동작 중인 디바이스의 상이한 방위들을 포괄하도록 의도된다. 장치는 이와는 다르게 지향될(90도 또는 다른 방위로 회전됨) 수 있고, 본 명세서에서 이용되는 공간적으로 상대적인 기술어는 이에 따라 마찬가지로 해석될 수 있다.
도 1은 개시된 실시예에 따른 예시적인 메모리 디바이스(10)를 예시한다. 디바이스(10)는 비트 셀들의 어레이를 포함하는 메모리 어레이(12)를 포함한다. 일부 예들에서, 어레이는 자기 랜덤 액세스 메모리(MRAM) 비트 셀을 포함할 수 있지만, 저항성 랜덤 액세스 메모리(RRAM, ReRAM) 비트 등과 같은 다른 메모리 유형이 본 개시내용의 범위 내에 있다. MRAM은 얇은 절연막에 의해 분리된 2 개의 중첩된 자성 물질 층을 갖는 비트 셀에 데이터를 저장한다. 층상 구조는 MRAM 셀의 자기 터널 접합(“MTJ” 또는 “MTJ 요소”)을 형성한다. 2개의 층은 고정된 자기장 정렬 방향으로 영구적으로 자화되는 자성 층(이 층은 “고정 층”으로 지칭됨)과 변경 가능한 자화 자성 층(이 층은 “자유 층”으로 지칭됨)을 포함한다. 자유 층은 영구 자화 층에 대해 두 가지 방향 중 하나로 자화될 수 있다. 두 방향은 MTJ의 중첩된 층을 통해 뚜렷하게 다른 직렬 저항에 의해 특징지워진다. 변경 가능한 층의 자기장 방향은 영구 자석 층의 것과 동일하게(평행) 또는 영구 자석 층의 것과 반대(역평행)로 정렬될 수 있다. 병렬 정렬 상태는 상대적으로 낮은 저항(RL)을 가지며, 역평행 정렬 상태는 높은 저항(RH)을 갖는다.
비트 셀은 데이터 Q의 비트 로직 “0” 또는 “1” 값을 저장하도록 구성된다. 예시적인 판독 동작에서, 판독 전압이 메모리 장치(10)에 인가되어, 판독 전류가 메모리 어레이(12)와 감지 증폭기(100) 사이에 흐른다. 부가적으로, 기준 전류 Iref는 기준 MRAM 셀을 갖는 기준 회로(14)와 감지 증폭기(100) 사이에서 흐른다. 감지 증폭기(100)는 메모리 어레이(12)의 비트 셀에 저장된 데이터 Q의 비트 로직 “0” 또는 “1” 값을 감지하기 위해 판독 전류 Iread와 기준 전류 Iref를 비교한다. 판독 전류 Iread가 기준 전류 Iref보다 작다고 판정될 때, 감지 증폭기(100)는 로직 “1” 데이터 값 Q를 감지한다. 이와 반대로, 판독 전류(Iread)가 기준 전류(Iref)보다 큰 것으로 판정될 때, 감지 증폭기(100)는 로직 “0” 값 Q를 감지한다. 감지 증폭기(100)는 데이터 Q의 감지된 비트의 레벨을 증폭하고 데이터의 증폭된 비트를 출력 DATA_OUT로서 제공하여, 데이터 Q의 비트가 비트 셀로부터 판독될 수 있다. 일부 실시예에서, 감지 증폭기(100)는 차동 감지 증폭기이다. 다른 실시예에서, 감지 증폭기(100)는 단일 종단(single ended) 감지 증폭기이다.
도 2는 일부 실시예에 따른 메모리 어레이(12)의 예를 예시하는 회로도이다. 도시된 예에서, 어레이(12)는 행 및 열의 어레이로 배열된 복수의 비트 셀을 포함한다. 예시의 명확성을 위해, 비트 셀 중 2 개만이 도 2에서 라벨링되어 있는데, 즉 210a로 라벨링된 제1 행의 비트 셀 중 하나와 210b로 라벨링된 제2 행의 비트 셀 중 하나가 라벨링된다. 비트 셀은 집합적으로 비트 셀(210)로 지칭될 수 있다.
도 2에 예시된 바와 같이, 메모리 어레이(12)는 복수의 워드 라인(WL1, WL2, WLM 등), 비트 라인(BL1, BLN 등), 및 소스 라인(SL1, SLN 등)을 더 포함한다. 워드 라인(WL1)은 제1 행의 비트 셀(210)을 연결하고, 워드 라인(WL2)은 제2 행의 비트 셀(210)을 연결하고, 워드 라인(WLN)은 제N 행의 비트 셀(210)을 연결한다. 비트 라인(BL1)과 소스 라인(SL1)은 제1 열의 비트 셀(210a, 210b 등)을 연결하고, 비트 라인(BLN)과 소스 라인(SLN)은 제2 열의 비트 셀(210)을 연결한다. 따라서, 도시된 예에서, 메모리 어레이(12)는 M 개의 행, N 개의 열, 및 M x N 개의 비트 셀(210)을 포함한다. 비트 라인(BL1, BLN 등)은 어레이에서의 정확히 어떤 비트 셀이 판독되거나 기록될 것인지에 따라 스위치(미도시)를 통해 감지 증폭기(100)에 선택적으로 연결될 수 있다.
비트 셀(210)은 구성 및 동작이 동일하므로, 여기서는 하나, 즉 비트 셀(210a)에 대해서만 설명한다. 이 실시 예에서, 비트 셀(210a)은 트랜지스터(230) 및 저항성 요소(240)를 포함한다. 트랜지스터(230)는 금속 산화물 반도체 FET(MOSFET)와 같은 전계 효과 트랜지스터(FET)일 수 있으며, 소스 라인(SL1)에 연결된 제1 소스/드레인 단자(230a), 제2 소스/드레인 단자(230b), 및 워드 라인(WL1)에 연결된 게이트 단자(230c)를 포함한다. 대안적인 실시예에서, 메모리 디바이스(10)는 소스 라인(SL)을 포함하지 않는다. 그러한 대안적인 실시예에서, 트랜지스터(230)의 제1 소스/드레인 단자(230a)는 메모리 디바이스(10)의 접지 또는 다른 노드에 연결된다. 트랜지스터(230)는 예를 들어 바이폴라 접합 트랜지스터(BJT)와 같은 접합형 트랜지스터를 포함하는 임의의 유형의 트랜지스터일 수 있다.
저항성 요소(240)는 트랜지스터(230)의 제2 소스/드레인 단자(230b)와 비트 라인(BL1) 사이에 연결된다. 일부 실시예에서, 저항성 요소(240)는 MTJ이다. 저항성 요소(240)는 본 명세서에서 설명된 의도된 기능을 달성하는 한 임의의 유형의 저항성 요소 또는 회로일 수 있다.
예시적인 기록 동작에서, 기록 전압은 비트 라인(BL1), 소스 라인(SL1), 및 워드 라인(WL1)에 인가된다. 워드 라인(WL1)에 인가된 전압은 트랜지스터(230)를 활성화시키고 기록 전류는 비트 셀(210a)을 통해 흐른다. 그 기록 전류는 MTJ(240)를 통해 흐르고, MTJ(240)로 하여금 병렬 상태에서 역병렬 상태로 또는 그 반대로 전환하게 하여, 비트 셀(210a)에 데이터의 비트가 기록되고 저장된다. “0” 값을 저장하기 위해 MTJ(240)를 역병렬 상태에서 병렬 상태로 전환하고자 할 때, 스위치 전류가 MTJ(240)를 통해 자유 층에서 기준 층으로 전달된다. 이와 반대로, “1” 값을 저장하기 위해 MTJ(240)를 병렬 상태에서 역병렬 상태로 전환하고자 할 때, 스위치 전류가 MTJ(240)를 통해 기준 층에서 자유 층으로 전달된다.
MTJ(240)의 자유 층이 병렬 상태에 있을 때, MTJ(240)는 로직 “0” 값을 나타내는 낮은 저항을 나타내고 MTJ(240)는 병렬 상태 또는 낮은 저항 상태에 있다고 한다. 이와 반대로, 자유 층이 역병렬 상태에 있을 때, MTJ(240)는 로직 “1” 값을 나타내는 높은 저항을 나타내고, MTJ(240)는 역병렬 상태 또는 높은 저항 상태에 있다고 한다. 일부 실시예에서, 높거나 낮은 저항 상태에서 MTJ(240)에 의해 표현되는 로직은 임의적이며, 예를 들어 로직 “1”은 낮은 저항 상태에서 MTJ(240)에 의해 표현될 수 있고 로직 “0”은 높은 저항에서 MTJ(240)에 의해 표현될 수 있으며, 메모리 디바이스를 위해 사용되는 원하는 컨벤션(convention)에 의해 결정된다. 어떤 컨벤션을 선택하든, MTJ(240)은 2 개의 기록 가능 및 판독 가능 상태를 통해 예를 들어, 높은 저항 상태와 낮은 저항 상태를 통해 이진 데이터를 저장할 수 있다. 일관성을 위해, 본 명세서에 설명된 실시예는 달리 언급되지 않는 한, 낮은 저항 상태의 MTJ(240)가 “0”을 나타내고 높은 저항 상태의 MTJ(240)가 “1”을 나타내는 컨벤션을 사용할 것이다.
예시적인 판독 동작에서, 판독 전압은 선택된 비트 셀(210)의 열과 연관된 비트 라인(BL) 및 소스 라인(SL)에 인가될뿐만 아니라, 판독될 선택된 비트의 워드와 연관된 워드 라인(WL)에 인가된다. 예를 들어, 비트 라인(BL1), 소스 라인(SL1), 및 워드 라인(WL1)에 판독 전압을 인가하여 비트 셀(210a)에 저장된 비트를 판독할 수 있다. 다른 셀을 선택하기 위해, 비트 라인, 소스 라인, 및 워드 라인의 다른 조합이 활성화되어 각각의 셀에 저장된 데이터를 나타내는 판독 전류를 생성한다.
도시된 예에서, 비트 셀(210a)이 판독될 때, 판독 전류(Iread)는 저항성 요소(240) 예를 들어 MTJ(240)를 통해 흐른다. 판독 전류(Iread)의 크기는 MTJ(240)의 저항 상태에 대응한다. 예를 들어 MTJ(240)이 낮은 저항 상태, 즉 병렬 상태에 있을 때, 판독 전류(Iread)는 도 1에 도시된 기준 회로(14)의 기준 셀로부터의 기준 전류(Iref)보다 클 것이다. 이는 비트 셀(210a)이 데이터의 비트 로직 “0” 값을 저장한다는 것을 나타낸다. 이와 반대로, MTJ(240)가 높은 저항 상태, 즉 역병렬 상태에 있을 때, 판독 전류(Iread)는 비트 셀(210a)이 데이터의 비트 로직 “1” 값을 저장함을 나타내는 기준 전류(Iref)보다 작을 것이다. 감지 증폭기(100)는 판독 전류(Iread)를 기준 전류(Iref)와 비교하여 비트 셀(210a)에 저장된 데이터의 비트 로직 “0” 또는 “1” 값을 감지할 수 있다. 감지 증폭기(100)는 감지된 데이터의 비트의 레벨을 증폭시키고 증폭된 데이터의 비트를 출력하여, 비트 셀(210a)에 저장된 데이터의 비트를 판독할 수 있다.
감지 증폭기(100)가 비트 셀(210)에 저장된 데이터의 비트를 정확하게 감지하기 위해, 기준 전류(Iref)의 양은, MTJ(240)가 병렬 상태에 있을 때의 판독 전류(Iread)의 양과 MTJ(240)가 역병렬 상태에 있을 때의 판독 전류(Iread)의 양 사이에 있어야 한다. MTJ는 온도 및 프로세스 변동에 민감하다는 것을 이해해야 한다. 이와 같이, 기준 회로(14)가 이러한 기준 전류(Iref)를 생성하기 위해, 일부 실시예에서, 기준 회로(14)는 비트 셀(210)의 저항성 요소(240)와 동일한 유형이 되는 저항성 요소를 포함하는데, 예를 들어 기준 회로(14)의 저항성 요소 중 적어도 일부는 비트 셀(210)의 MTJ(240)와 동일한 유형의 MTJ이다. 이는 기준 회로(14)가 비트 셀(210)의 저항성 요소(240)의 온도 및 프로세스 변동을 추적할 수 있게 한다. 일정한 기준 전압 또는 전류를 생성하는 전압 또는 전류 소스는 MTJ의 온도 및 프로세스 변동을 추적할 수 없다.
일부 실시예에서, 판독 동작에서 판독 전류(Iread)와 비교하기 위해 기준 전류(Iref)를 생성하는 것과 같은 기준 회로(14)의 동작 전에, 기준 회로(14)의 MTJ 저항성 요소는 먼저 역병렬 상태로 스위칭된다. 역병렬 상태, 예를 들어 높은 저항 상태는 병렬 상태에서 MTJ 저항성 요소를 통해 기준 전류를 라우팅하는 구현보다 작은 크기의 기준 전류를 생성한다. 역병렬 상태에서 하나 이상의 MTJ의 조합을 통해 기준 전류를 라우팅함으로써, 비트 셀이 “0” 데이터 값을 포함할 때의 판독 전류(Iread)의 크기와 비트 셀이 “1” 데이터 값을 포함할 때의 판독 전류(Iread)의 크기 사이의 크기를 갖는 기준 전류(Iref)가 생성될 수 있다.
프로세스, 전압 및 온도(PVT) 변동으로 인해, 어레이 및/또는 기준 회로의 개별 MRAM 셀은 상이한 RH 값(RH로 프로그래밍된 경우) 및 상이한 RL 값(RL로 프로그래밍된 경우)을 가질 수 있다. 또한 이러한 PVT 변동으로 인해 감지 증폭기 회로에 구성요소 간의 불일치 또는 오프셋이 종종 존재한다. 일부 예에서, 이러한 변동은 감지 증폭기(100)에 입력된 경험적으로 개발된 트리밍 정보에 기초하여 감지 증폭기를 트리밍 또는 조정함으로써 처리된다.
다시 도 1을 참조하면, 예시된 디바이스(10)는 감지 증폭기(100)를 조정 또는 트리밍하기 위해 감지 증폭기(100)에 입력하기 위한 트리밍 정보를 저장하는 하나 이상의 트리밍 레지스터(110)를 포함한다. 트리밍 정보는 디바이스(10)의 전원이 켜진 후에 검색되고 트리밍 레지스터(110)에 입력된다. 그러나, 트리밍 정보는 메모리 어레이로부터 사용자 데이터를 판독하기 위한 사용자 판독 동작 전에 검색된다. 일부 알려진 구현에서, 트리밍 정보는 매립된 eFUSE 어레이와 같은 별도의 비휘발성 메모리에 저장되고 별도의 감지 증폭기(들)에 의해 그 비휘발성 메모리로부터 판독된다. 이러한 추가적인 메모리 어레이 및 관련 감지 증폭기(들)은 디바이스에 대한 상당한 면적 패널티를 가져올 수 있다. 위에서 언급한 바와 같이, 감지 증폭기에 대한 트리밍 정보는 전원을 켠 후 그러나 사용자 판독 동작 전에 검색되며, 이러한 판독 동작은 트리밍 정보를 감지 증폭기에 적용해야 하기 때문이다. 기존의 메모리 디바이스를 사용하면, 감지 증폭기가 적절하게 트리밍되기 전에 메모리 어레이로부터 트리밍 정보를 판독하면 감지 증폭기의 후속 애플리케이션에 대해 부정확한 트리밍 정보가 검색될 수 있다.
일부 예에 따르면, 트리밍 정보(16)는 메모리 어레이(12)의 일부에 저장되는 반면, 어레이(12)의 다른 부분은 예를 들어 사용자 데이터(18)를 저장한다. 이는 트리밍 정보를 저장하기 위해 별도의 비휘발성 메모리 및 관련 감지 증폭기에 대한 필요성을 제거하므로, 공간 요구사항을 감소시킨다. 아래에서 더 상세히 논의되는 바와 같이, 트리밍 정보(16)는 메모리 어레이(12)에 저장되고, 메모리 어레이(12)와 연관될 수 있는 PVT 변동 하에서 감지 증폭기 트리밍 정보(16)의 리콜을 더 강력하게 만들기 위해, 비트 당 2셀, 오류 정정 코드(ECC) 방식(scheme), 다수결(majority voting), 판독 바이어스 무결성 검사 등과 같은 기술을 사용하여 그 메모리 어레이로부터 판독된다. 따라서, 트리밍 정보(16)는 감지 증폭기(100)를 사용하여 메모리 어레이(12)로부터 판독될 수 있으며, 그 결과 트리밍 정보를 저장하기 위한 추가적인 비휘발성 메모리가 불필요하기 때문에 보다 컴팩트한 디바이스가 된다.
예시된 예에서, 감지 증폭기(100)는 감지 증폭기 디폴트 동작 제어 단자(102) 및 트리밍 설정 입력 단자(104)를 포함한다. 예를 들어, 메모리 디바이스(10)의 실시예는 디바이스(10)의 전원 공급시에 트림 설정을 감지 증폭기(100)로 로딩하도록 구성된다. 따라서, 메모리 디바이스(10)의 시동시에, 감지 증폭기(100)는 메모리 어레이(12)로부터 트림 정보(16)를 판독하도록 구성된다. 트리밍 정보(16)가 메모리 어레이(12)에 저장되기 때문에, 그러한 트리밍 정보(16)는 메모리 디바이스(10)의 시동시에 감지 증폭기에 아직 이용가능하지 않다. 따라서, 감지 증폭기(100)는 디폴트 동작 제어 단말(102)에서 수신된 SA_DEFAULT 신호에 응답하여 트리밍 레지스터 설정이 바이패스되는 상태로 설정될 수 있다. 즉, 트리밍 정보(16)가 메모리 어레이(12)로부터 판독될 때, 트리밍 정보(16)는 감지 증폭기(100)에 적용되지 않으며, 즉, 감지 증폭기(100)는 “트리밍되지 않은(untrimmed)” 모드에서 동작하고 있다. 이는 트리밍된 감지 증폭기(100)에 의해 사용자 데이터(18)를 판독하는데 사용되는 디폴트 또는 “트리밍된” 모드와 대조적이다(즉, 트림 설정이 감지 증폭기(100)에 적용됨). 아래에서 더 논의되는 바와 같이, 개시된 실시예는 PVT 변동 하에서 트리밍되지 않은 감지 증폭기(100)에 의해 메모리 어레이(12)로부터 감지 증폭기 트리밍 정보(16)의 리콜을 더 강력하게 만들기 위해 다양한 기술을 사용한다.
메모리 어레이(12)로부터 판독된 트리밍 정보(16)는 트리밍 레지스터(110)에 저장될 수 있다. 보다 구체적으로, 일부 실시 예에서, LOAD 제어 신호는 로드 제어 단자(112)에 입력되어 판독된 트리밍 정보 데이터(16)를 트리밍 레지스터(120)에 저장하고, 트리밍 레지스터 선택 제어 단자(114)는 어느 트리밍 레지스터(110)에 기록될 것인지를 나타내는 TRIM_SEL 신호를 수신한다. 트리밍 정보(16)가 메모리 어레이(12)로부터 리콜되고 트리밍 레지스터(110)에 저장되면, SA_DEFAULT 신호는 낮아져서, 감지 증폭기(100)가 트리밍 모드에서 작동하고, 트리밍 레지스터(110)로부터 트리밍 설정 입력 단자(104)에서 수신된 트리밍 설정을 적용한다. 트리밍 모드는 감지 증폭기(100)가 메모리 어레이(12)로부터 사용자 데이터(18)를 판독하도록 동작될 때 사용된다.
일부 실시예에서, 감지 증폭기(100)는 메모리 어레이(12)로부터 트리밍 정보(16)를 리콜하는 동안 “비트 당 2셀(two-cell-per-bit)” 모드로 동작하도록 구성된다. 도 3은 메모리 디바이스(10)의 이러한 실시예를 예시한다. 도 3을 참조하면, 예시된 감지 증폭기(100)는 리콜 모드 신호(RECALL)를 수신하는 리콜 모드 제어 단자(120)를 포함한다. RECALL 신호(예를 들어, RECALL=1)를 주장함으로써, 감지 증폭기(100)는 트리밍 정보(16)의 각 비트가 2 개의 비트 셀에 기록된 비트 당 2셀 모드로 구성된다. 아래에서 더 설명되는 바와 같이, 비트 당 2셀 모드에서, 트리밍 정보(16)의 각 비트는 반대 상태의 2 개의 셀을 사용하여 어레이(12)에 상보적인 데이터로서 저장된다. 예를 들어, {Q=1, QB=0}은 로직 값 “1”을 갖는 트리밍 데이터의 1 비트를 나타내는 반면에, {Q=0, QB=1}은 로직 값 “0”을 갖는 트리밍 데이터의 1 비트를 나타낼 수 있다.
메모리 어레이(12)로부터 사용자 데이터(18)를 판독하기 위한 정상(normal) 동작에서, 감지 증폭기(100)는 예를 들어 RECALL=0을 주장함으로써 "비트 당 1셀" 모드로 동작하도록 구성된다. 비트 당 1셀 모드 동작에서, 사용자 데이터(18)의 각 비트는 후속 비트 당 1셀 모드 판독 동작을 위해 도 2와 관련하여 전술한 바와 같이 하나의 대응하는 비트 셀에 기록된다. 특히, 비트 당 1셀 모드 판독 동작의 경우, 감지 증폭기(100)는 기준 회로(14)로부터 기준 데이터를 수신하고, 특정 비트 셀에 대한 판독 전류(Iread)를 기준 회로(14)의 기준 기준 셀로부터의 기준 전류(Iref)와 비교하여, 도 2에 도시된 비트 셀(210a)과 같은 비트 셀에 저장된 데이터의 비트 로직 “0” 또는 “1” 값을 감지한다.
이와 반대로, 어레이(12)로부터 트리밍 정보(16)를 검색하기 위한 비트 당 2셀 모드에서는, 비트 당 2셀 모드를 사용하여 트리밍 정보가 어레이(12)에 기록된다. 예를 들어, “1” 트리밍 데이터 비트는 비트 셀(210a)에 “1” 데이터 값으로서 그리고 비트 셀(210b)에 상보적인 “0” 데이터 값으로서 기록될 수 있다. 트리밍 정보가 어레이(12)로부터 판독될 때, 감지 증폭기(100)는 비트 셀(210a)에 대한 판독 전류(Iread)를 비트 셀(210b)에 대한 판독 전류(Iread)와 비교한다. 따라서, 비트 당 2셀 모드는 판독 전류(Iread)가 기준 전류(Iref)와 비교되는 비트 당 1셀 모드에 비해 더 큰 판독 마진을 제공한다. 이는 감지 증폭기(100)에 트리밍 정보를 적용하기 전에 보다 강력한 트리밍 정보 리콜 기능을 제공한다.
다시 도 3을 참조하면, 트리밍 정보(16)가 어레이(12)로부터 판독될 때, 감지 증폭기(100)는 트리밍 정보(16)가 적용되지 않고 트리밍 정보(16)가 감지 증폭기(100)에 의해 판독되도록 SA_DEFAULT 신호(즉, SA_DEFAULT=1)를 주장함으로써 디폴트 모드로 설정된다. 또한, 트리밍 정보(16)를 검색하기 위해 비트 당 2셀 모드에서 감지 증폭기(100)를 동작시키기 위해 RECALL 신호가 주장된다(즉, RECALL=1). 열 멀티플렉서(MUX)(130)는, 트리밍 정보 데이터의 각 비트에 대해 2 개의 개별 비트 셀로부터 Q 및 컴플리먼트 QB 데이터를 판독하기 위해 트리밍 정보(16)에 대한 디코딩된 메모리 어드레스에 응답하여 동작된다. 판독된 트리밍 정보(16)는 LOAD 및 TRIM_SEL 신호에 응답하여 적절한 트리밍 레지스터(110)에 저장된다. 트리밍 정보(16)가 어레이(12)로부터 판독되고 트리밍 레지스터(110)에 저장될 때, SA_DEFAULT 및 RECALL 신호는 메모리 어레이(12)로부터 사용자 데이터(18)를 판독하도록 정상 동작을 위한 감지 증폭기(100)를 설정하기 위해 로우(low)로 이동한다. 이 모드에서, 감지 증폭기(100)는 트리밍 모드(즉, 트림 설정을 적용) 및 비트 당 1셀 모드에서 동작한다. 논의된 LOAD, TRIM_SEL, SA_DEFAULT, RECALL 등의 신호에 대해 설명된 다양한 로직(즉, 1/0) 신호는 예시일뿐이다. 그러한 신호에 대한 다른 로직 레벨 설정은 본 개시내용의 범위 내에 있다.
도 4는 트리밍되지 않은 감지 증폭기(100)를 사용하여 메모리 어레이(12)로부터 트리밍 정보(16)를 검색하는 신뢰성이 오류 정정 코드(ECC) 방식을 사용함으로써 더욱 개선되는 추가 실시예를 예시한다. ECC는 메모리 어레이(12)에 저장된 트리밍 정보(16)에 대한 비트 오류를 검출하고 정정하는데 사용될 수 있다. 예를 들어, 일부 구현에서, ECC는 메모리 어레이(12)에 트리밍 정보(16)와 함께 저장되는 ECC 체크 비트, 예를 들어 리던던시 비트 또는 패리티 비트를 생성함으로써 트리밍 정보(16)를 인코딩한다. 데이터(즉, 트리밍 정보 16)와 패리티 비트는 함께 코드워드를 형성한다. 예를 들어, 트리밍 데이터의 64 비트에 대하여 8 개의 패리티 비트를 생성하는 ECC는, 일반적으로 SECDED 해밍 코드, 단일 오류 정정(SEC) 및 이중 오류 검출(DED)로 알려진 64 비트의 데이터에서 2 비트 오류를 검출하고 1 비트 오류를 정정할 수 있다. 다른 적절한 ECC 방식은 BCH(Bose-Chaudhuri-Hocquenghem) 코드를 포함하며, 이는 유한 필드에 대해 다항식을 사용하여 구성된다.
ECC 방식으로 사용되는 체크 비트와 같은 데이터는 메모리 어레이(12)에 저장될 수 있다. 일부 실시예에서, ECC 데이터(142)는 또한 비트 당 2셀 방식을 사용하여 어레이(12)에 저장된다. 예를 들어, 메모리 어레이(12)의 1 행에 포함된 ECC 데이터(142)는 워드로 지칭될 수 있다. 코드워드는 메모리 어레이의 추가 열(들)에 추가된 패리티 비트와 워드를 포함하는 데이터 문자열(string)을 지칭한다. 코드워드가 K 비트와 M 패리티 비트가 있는 워드 부분을 포함하면, 코드워드 길이 N은 N=K+M이 된다. 따라서, 트리밍 정보(16)를 저장하는 K 비트들의 각각뿐만 아니라 M 패리티 비트는, 2 개의 비트 셀, 즉 비트 당 2셀에 상보적인 데이터로서 기록될 수 있다. 트리밍 데이터(16) 및 ECC 정보를 저장하기 위해 비트 당 2셀 방식을 사용하면, 트리밍되지 않은 감지 증폭기(100)에 의해 트리밍 데이터를 검색하기 위한 판독 마진을 개선시킬 수 있다.
도 4에 도시된 예에서, 디바이스(10)는 어레이(12)에 저장된 감지 증폭기 트리밍 정보(16)에 대해 ECC 보호를 사용하도록 구성된다. 트리밍 정보(16)가 어레이(12)로부터 판독 될 때, 감지 증폭기(100)는 SA_DEFAULT 신호(즉, SA_DEFAULT=1)를 주장함으로써 디폴트 모드로 설정되어, 트리밍 정보(16)가 여기에 적용된 트리밍 정보(16) 없이[즉, 감지 증폭기(100)가 트리밍되지 않은 모드에 있음] 감지 증폭기(100)에 의해 판독된다. 또한, RECALL 신호는 비트 당 2셀 모드에서 감지 증폭기(100)를 동작시키기 위해 주장된다(즉, RECALL=1).
열 MUX(130)는 어레이(12)에 저장된 ECC 데이터(142)에 대한 디코딩된 메모리 어드레스에 응답하여 동작하고, 데이터는 감지 증폭기(100)에 의해 판독되어 ECC 디코더(140)로 출력된다. 또한, 디바이스(12)의 다른 감지 증폭기(100)에 의해 판독된 트리밍 데이터(16)는 ECC 디코더(140)에 입력된다. 따라서, 트리밍 리콜 동안, 복수의 IO로부터의 판독된 트림 정보(16)가 먼저 ECC 디코더(140)에 공급된다. 적절한 설정을 디코딩한 후, 디코딩된 데이터 DIN은 감지 증폭기(들)(100)로 피드백되고 트리밍 레지스터(110)에 저장된다. SA_DEFAULT 및 RECALL 신호는 어레이(12)로부터 사용자 데이터(18)를 판독하기 위해 비트 당 1셀 모드에서 그리고 트리밍 모드(즉, 트림 설정을 적용)에서 동작하도록 감지 증폭기(100)를 설정하기 위해 로우(low)로 이동한다. 논의된 SA_DEFAULT, RECALL 등의 신호에 대해 설명된 다양한 로직(즉, 1/0) 신호는 예시일뿐이다. 그러한 신호에 대한 다른 로직 레벨 설정은 본 개시내용의 범위 내에 있다.
전술한 바와 같이, ECC 방식은 트리밍되지 않은 감지 증폭기(100)에 의해 트리밍 정보를 판독하는 신뢰성을 개선시키기 위해 사용될 수 있다. 따라서, 일부 실시예는 트리밍 정보(16)를 어레이(12)에 저장하기 위해 비트 당 1셀 방식을 사용한다. 이러한 실시예에서, 입력 단자(102 및 120) 및 대응하는 RECALL 및 SA_DEFAULT 신호는, 비트 당 2셀 모드에서 감지 증폭기(100)를 구성할 필요가 없기 때문에 생략될 수 있다. 도 5는 트리밍되지 않은 감지 증폭기(100)에 의해 트리밍 정보(16)를 검색하기 위해 “다수결”이 사용되는 예를 예시한다. 다수결에서, 트리밍 정보(16)의 각 비트는 동일한 콘텐츠의 복수의 사본과 함께 메모리 어레이(12)에 저장된다. 즉, 로직 값 “1”을 갖는 트리밍 데이터 비트를 저장하기 위해, 복수의 “1” 데이터 값을 어레이에 기록하고, 로직 값 “0”을 갖는 트리밍 데이터 비트를 저장하기 위해, 복수의 “0” 데이터 값을 어레이에 기록한다. 예를 들어, “1” 트리밍 데이터 비트의 경우, “1”은 3-카피(copy)의 다수결 방식에서 어레이(12)의 3 개의 개별 비트 셀에 3 개의 1 즉, (1,1,1)로서 기록된다. 트리밍 정보(16)를 리콜하는 동안, 감지 증폭기(100)는 트리밍 데이터의 각 비트의 각 사본을 판독하고, 주어진 데이터 비트에 대해 더 많은 0 또는 더 많은 1이 있는지에 기초하여 트리밍 레지스터(110)에 기록될 데이터 비트를 결정한다. 따라서, 더 많은 0이 판독되면, 로직 0 데이터 비트가 트리밍 레지스터에 기록되고, 더 많은 1이 판독되면, 로직 1 데이터 비트가 트리밍 레지스터에 기록된다.
예를 들어, 3-카피 다수결 방식에서, 감지 증폭기(100)에 의해 어레이(12)로부터 판독된 트림 정보(16)의 1 비트에 대한 데이터가 1,1,1이면, 트리밍 레지스터(110)에 기록된 최종 트림 데이터는 1이다. 판독된 데이터가 1,1,0이면, 트리밍 레지스터(110)에 기록된 최종 트림 데이터는 1이고, 판독된 데이터가 1,0,0이면, 트리밍 레지스터(110)에 기록된 최종 트림 데이터는 0이다. 판독된 데이터가 0,0,0이면, 트리밍 레지스터(110)에 기록된 최종 트림 데이터도 0이다. 이러한 다수결 방식은 한계(marginal) 판독 비트로 인해 가끔 판독 실패에 대해 더 나은 내성을 제공할 수 있다. 즉, 트림 데이터의 일부 비트는 PVT 변동으로 인해 부정확하게 판독될 수 있지만, 대부분의 트림 데이터 비트가 부정확하게 판독될 가능성은 적다.
도 5에 도시된 예에서, 비트 당 2셀 방식은 트림 데이터(16)를 어레이(12)에 기록하고그 어레이로부터 판독할 때 사용될 수 있다. 따라서, “1” 트리밍 데이터 비트인 Q는 1,1,1로서 기록되는 반면에, QB는 0,0,0으로서 기록된다. 따라서, 1 비트의 트림 정보를 저장하기 위해 6 비트 셀이 사용된다.
트리밍 정보(16)가 어레이(12)로부터 판독될 때, 감지 증폭기(100)는, 트리밍 정보(16)가 적용되지 않은 경우[즉, 감지 증폭기(100)가 트리밍되지 않은 모드에 있음], 트리밍 정보(16)가 감지 증폭기에 의해 판독되도록 SA_DEFAULT 신호(즉, SA_DEFAULT=1)를 주장함으로써 디폴트 모드로 설정된다. 또한, RECALL 신호는 비트 당 2셀 모드에서 감지 증폭기(100)를 동작시키도록 주장된다(즉, RECALL=1). 열 MUX(130)는 어레이(12)에 저장된 트리밍 데이터(16)에 대한 디코딩된 메모리 주소에 응답하여 동작하고, 데이터는 감지 증폭기(100)에 의해 판독되고 다수결 디코더(150)로 출력되며, 상기 다수결 디코더(150)는 트리밍 정보(16)의 각 비트의 각 사본에 대해 판독된 복수의 Q, QB 값을 평가한다. 전술한 바와 같이, 각 트리밍 정보 데이터 비트의 복수의 사본이 카운트(count)되고, 다수의 값(majority value)(즉, 가장 많은 1 또는 0을 갖는 값)이 디코딩된 데이터 DIN으로서 트리밍 레지스터(110)에 출력된다. 그 후, SA_DEFAULT 및 RECALL 신호는 어레이(12)로부터 사용자 데이터(18)를 판독하기 위해 비트 당 1셀 모드에서 그리고 트리밍 모드(즉, 트림 설정을 적용)에서 동작하도록 감지 증폭기(100)를 설정하기 위해 로우(low)로 이동한다. 논의 된 SA_DEFAULT, RECALL 등의 신호에 대해 설명된 다양한 로직(즉, 1/0) 신호는 예시일뿐이다. 그러한 신호에 대한 다른 로직 레벨 설정은 본 개시내용의 범위 내에 있다.
다른 실시예에서, 다수결 자체가 트림 정보 리콜 프로세스의 신뢰성을 향상시키기 때문에, 다수결 배열은 비트 당 1셀 판독/기록 방식과 함께 사용된다. 이러한 실시예에서, 입력 단자(102 및 120) 및 대응하는 SA_DEFAULT 및 RECALL 신호는 비트 당 2셀 모드에서 감지 증폭기(100)를 구성할 필요가 없기 때문에 생략될 수 있다.
도 6은 일부 실시예에 따른 메모리 어레이(12)에 트리밍 정보(16)를 저장하기 위한 방법(300)을 예시한다. 위에서 언급한 바와 같이, 감지 증폭기 회로의 구성요소 간의 불일치 또는 오프셋은 PVT 변동으로 인해 존재할 수 있다. 일부 예에서, 이러한 변동는 감지 증폭기(100)에 입력되는 경험적으로 개발된 트리밍 정보에 기초하여 감지 증폭기(100)를 트리밍 또는 조정함으로써 처리될 수 있다. 따라서, 단계 310에서, 감지 증폭기(100)에 대한 적절한 트림 설정이 결정된다.
도 4에 도시된 예와 같은 일부 실시예에서, ECC 패리티 비트는 단계 312에서 계산된다. 단계 314에서, 트리밍 정보(16) 및 ECC 패리티 비트(적용 가능한 경우)가 메모리 어레이(12)에 기록된다. 예시된 예에서, 비트 당 2셀 모드가 사용되므로, Q 및 QB 데이터는 트림 및 ECC 데이터의 각 비트에 대해 2 개의 개별 비트 셀에서 어레이(12)에 기록된다. 또한, 도 5에 도시된 다수결 예와 같은 실시예에서, Q 및 QB 날짜의 복수의 사본이 트리밍 정보의 각 비트에 대해 어레이(12)에 기록된다.
도 7은 트리밍 정보가 어레이(12)로부터 판독되는 일부 실시예에 따른 다른 방법(350)을 예시한다. 단계 352에서, 감지 증폭기(100)는 구성 신호를 수신하는 것과 같은 특정 동작 모드에 대해 구성된다. 예를 들어, 감지 증폭기(100)는 트리밍되지 않은 모드(감지 증폭기에 트리밍 정보가 적용되지 않음)로 구성될 수 있다. 비트 당 2셀 판독/기록 방식이 사용되는 실시예에서, 감지 증폭기는 비트 당 2셀 모드로 추가 구성된다. 비트 당 1셀 판독/기록 동작이 사용되는 다른 실시예에서, 이 단계는 불필요하다.
일부 구현에서, 트리밍 정보(16)의 판독 신뢰성은 단계 354에서 판독 바이어스 무결성을 검사함으로써 더욱 향상된다. 이는 메모리 어레이(12)로부터 판독된 트리밍 정보(16)의 정확성 및 신뢰성을 개선하는 방식을 제공한다. 특히, 일부 경우에, 미리 결정된 고정 데이터 패턴(즉, 미리 결정된 1과 0의 패턴)이 메모리 어레이(12)의 주어진 어드레스에 기록된다. 이 어드레스로부터의 데이터가 판독되고, 공지된 데이터 패턴과 비교된다. 예를 들어, 8 개의 1 패턴이 어드레스 A에 기록될 수 있다. 그 후, 어드레스 A로부터의 데이터가 판독되고, 공지된 패턴(즉, 8 개의 1)과 비교된다. “만족스러운” 판독을 위한 기준이 미리 결정된다. 예를 들어, 어드레스 A로부터 판독된 8 비트 중 7 비트가 정확하다면, 판독된 데이터는 미리 결정된 패턴과 만족스럽게 일치하는 것으로 간주될 수 있다. 특히, 위에서 설명된 11111111(8 개의 1)의 미리 결정된 패턴에 대해, 11111111, 10111111, 11110111의 판독 값은 모두 성공적인 판독으로 간주된다. 한편, 00000000, 11001111, 11111001의 판독 값은 실패한 판독으로 간주되다(예를 들어, 정확한 7 비트 미만). 일부 예들에서, 데이터 패턴은 판독된 데이터가 공지된 데이터 패턴과 만족스럽게 일치할 때까지, 또는 판독 바이어스 무결성 통과 시간이 초과될 때까지 반복적으로 판독된다. 이러한 판독 바이어스 무결성 테스트는 PVT 변동과 같은 인자가 판독 동작에 부정적인 영향을 미치는지 여부를 결정할 수 있다.
판독된 데이터가 공지된 데이터 패턴과 만족스럽게 일치하면, 그 후, 트리밍 정보(16)는 단계 356에서 어레이(12)로부터 판독된다. 보다 구체적으로, 위에서 언급한 바와 같이, 비트 당 2셀 방식을 사용하는 실시예에서, 감지 증폭기(100)는 어레이(12)의 제1 비트 셀(210a)의 판독 전류(Iread)를 어레이(12)의 제2 비트 셀(210b)의 판독 전류(Iread)와 비교하여, 데이터 값을 결정한다. 이는 데이터 값을 결정하기 위해 비트 셀의 판독 전류(Iread)를 기준 회로의 기준 셀로부터의 기준 전류(Iref)와 비교하는 비트 당 1셀 판독 모드와 대조적이다.
ECC 및/또는 다수결 방식을 사용하는 예에서, 단계 358에서, 판독된 트리밍 정보(16)는 도 4에 도시된 ECC 디코더(140) 및/또는 도 5에 도시된 다수결 디코더(150)와 같은 적절한 디코더에 의해 디코딩된다. 단계 360에서, 트리밍 정보(16)는 감지 증폭기(100)에 적용될 트리밍 레지스터(110)에 기록된다.
따라서, 다양한 개시된 예는 증가된 판독 견고성 및 수율을 위해 트리밍 모드에서 동작할 수 있는 감지 증폭기(100)를 갖는 MRAM과 같은 메모리 시스템을 제공한다. 감지 증폭기(100)에 적용될 트리밍 정보(16)는 eFUSE와 같은 별도의 메모리 어레이가 아닌 메모리 디바이스(10)의 메모리 어레이(12)에 저장되므로, 전원 공급 후 및 사용자 판독 동작 전에 검색된다. 즉, 감지 증폭기(100)는 트리밍 정보(16)가 감지 증폭기(100)에 적용되기 전에(즉, 트리밍되지 않은 모드) 어레이(12)로부터 트리밍 정보(16)를 판독한다.
PVT 변동 하에서 트리밍 정보(16)의 리콜을 더욱 강력하게 만들기 위해 다양한 기술이 적용된다. 트리밍 정보(16)가 디바이스의 감지 증폭기(들)(100)에 의해 메모리 어레이(12) 자체로부터 저장되고 판독되기 때문에, 보다 컴팩트한 디바이스가 제공될 수 있다.
일부 개시된 실시예에 따르면, 메모리 디바이스는 MRAM 비트 셀과 같은 복수의 비트 셀들을 갖는 메모리 어레이를 포함한다. 메모리 어레이는 트리밍 정보를 저장하고 사용자 데이터도 저장하도록 구성된다. 감지 증폭기는 메모리 어레이로부터 트리밍 정보를 판독하도록 구성되고, 트리밍 레지스터는 감지 증폭기로부터 트리밍 정보를 수신하도록 구성된다. 감지 증폭기는 트리밍 레지스터로부터 트리밍 정보를 수신하여, 메모리 어레이로부터 사용자 데이터를 판독하기 위해 트리밍 모드에서 동작하도록 구성된다.
다른 실시예에 따르면, 방법은 MRAM 어레이와 같은 메모리 어레이를 제공하는 단계를 포함한다. 감지 증폭기에 대한 트리밍 정보가 결정되고, 트리밍 정보의 제1 비트가 메모리 어레이의 제1 비트 셀에 기록되고 트리밍 정보의 제1 비트의 컴플리먼트가 메모리 어레이의 제2 비트 셀에 기록된다.
다른 실시예에 따르면, 방법은 감지 증폭기에 의해 메모리 어레이로부터 트리밍 정보를 판독하는 단계 및 트리밍 정보를 트리밍 레지스터에 저장하는 단계를 포함한다. 트리밍 정보는 감지 증폭기에 적용되고, 그 후 사용자 데이터는 감지 증폭기에 의해 메모리 어레이로부터 판독된다.
본 개시내용은 당업자가 본 개시 내용의 양태를 더 잘 이해할 수 있도록 다양한 실시 예를 개괄한다. 당업자는 동일한 목적을 수행하고/하거나 본 명세서에 소개된 실시예의 동일한 이점을 달성하기 위한 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시내용을 용이하게 사용할 수 있음을 인식해야 한다. 당업자는 또한 그러한 균등한 구성이 본 개시내용의 사상 및 범위를 벗어나지 않으며, 그리고 본 개시내용의 사상 및 범위를 벗어나지 않고 본 명세서에서 다양한 변화, 대체 및 변경을 행할 수 있음을 인식해야 한다.
<부 기>
1. 메모리 디바이스에 있어서,
복수의 비트 셀들을 포함하는 메모리 어레이 - 상기 메모리 어레이는 트리밍(trimming) 정보를 저장하고 사용자 데이터를 저장하도록 구성됨 -;
상기 메모리 어레이로부터 상기 트리밍 정보를 판독하도록 구성된 감지(sense) 증폭기; 및
상기 감지 증폭기로부터 상기 트리밍 정보를 수신하도록 구성된 트리밍 레지스터
를 포함하며,
상기 감지 증폭기는 상기 메모리 어레이로부터 상기 사용자 데이터를 판독하기 위한 트리밍 모드에서 동작하기 위해 상기 트리밍 레지스터로부터 상기 트리밍 정보를 수신하도록 구성되는 것인 메모리 디바이스.
2. 제1항에 있어서, 상기 복수의 비트 셀들은 MRAM 비트 셀들을 포함하는 것인 메모리 디바이스.
3. 제1항에 있어서, 상기 감지 증폭기는 상기 트리밍 정보가 상기 감지 증폭기에 적용되지 않는 트리밍되지 않은 모드(untrimmed mode)에서 상기 메모리 어레이로부터 상기 트리밍 정보를 판독하도록 구성되는 것인 메모리 디바이스.
4. 제1항에 있어서, 상기 트리밍 정보는 비트 당 2셀 모드(two-cell-per-bit mode)로 상기 메모리 어레이에 저장되는 것인 메모리 디바이스.
5. 제1항에 있어서, 상기 사용자 데이터는 비트 당 1셀 모드(one-cell-per-bit mode)로 상기 메모리 어레이에 저장되는 것인 메모리 디바이스.
6. 제5항에 있어서, 기준(reference) 비트 셀을 포함하는 기준 회로를 더 포함하고, 상기 감지 증폭기는 비트 당 1셀 모드에서 상기 메모리 어레이의 비트 셀의 판독 전류를 상기 기준 비트 셀의 기준 전류와 비교하도록 구성되는 것인 메모리 디바이스.
7. 제1항에 있어서, 상기 감지 증폭기의 출력에 연결된 ECC(error correction code) 디코더를 더 포함하고,
상기 메모리 어레이는 ECC 데이터를 저장하도록 구성되고,
상기 감지 증폭기는 트리밍되지 않은 모드에서 상기 메모리 어레이로부터 상기 ECC 데이터를 판독하도록 구성되고,
상기 ECC 디코더는 상기 감지 증폭기로부터 상기 트리밍 정보 및 상기 ECC 데이터를 수신하고 상기 트리밍 정보를 상기 트리밍 레지스터에 출력하도록 구성되는 것인 메모리 디바이스.
8. 제1항에 있어서, 상기 감지 증폭기의 출력에 연결된 다수결(majority voting) 디코더를 더 포함하고,
상기 메모리 어레이는 상기 트리밍 정보의 각 비트의 복수의 사본(multiple copy)을 저장하도록 구성되고,
상기 감지 증폭기는 트리밍되지 않은 모드에서 상기 트리밍 정보의 각 비트의 복수의 사본의 각각을 판독하도록 구성되고,
상기 다수결 디코더는 상기 트리밍 정보의 각 비트의 복수의 사본을 수신하고, 상기 트리밍 정보의 각 비트의 복수의 사본에 응답하여 상기 트리밍 정보를 상기 트리밍 레지스터에 출력하도록 구성되는 것인 메모리 디바이스.
9. 제1항에 있어서, 상기 감지 증폭기는 상기 메모리 어레이로부터 상기 트리밍 정보를 판독하기 전에 상기 메모리 어레이로부터 미리 결정된 데이터 패턴을 반복적으로 판독하도록 구성되는 것인 메모리 디바이스.
10. 방법에 있어서,
메모리 어레이를 제공하는 단계;
감지 증폭기에 대한 트리밍 정보를 결정하는 단계;
상기 트리밍 정보의 제1 비트를 상기 메모리 어레이의 제1 비트 셀에 기록하는 단계; 및
상기 트리밍 정보의 제1 비트의 컴플리먼트(complement)를 상기 메모리 어레이의 제2 비트 셀에 기록하는 단계
를 포함하는 방법.
11. 제10항에 있어서, 상기 메모리 어레이는 MRAM 어레이인 것인 방법.
12. 제10항에 있어서, 상기 메모리 어레이에 사용자 데이터를 기록하는 단계를 더 포함하는 방법.
13. 제12항에 있어서, 상기 감지 증폭기에 의해 상기 메모리 어레이로부터 상기 트리밍 정보를 판독하는 단계를 더 포함하는 방법.
14. 제13항에 있어서,
상기 트리밍 정보를 상기 감지 증폭기에 적용하는 단계; 및
상기 감지 증폭기에 의해 상기 메모리 어레이로부터 상기 사용자 데이터를 판독하는 단계
를 더 포함하는 방법.
15. 제14항에 있어서, 상기 트리밍 정보는 상기 트리밍 정보를 적용하기 전에 상기 감지 증폭기에 의해 상기 메모리 어레이로부터 판독되는 것인 방법.
16. 제13항에 있어서, 상기 트리밍 정보를 판독하는 단계는 상기 제1 비트 셀의 판독 전류를 상기 제2 비트 셀의 판독 전류와 비교하는 단계를 포함하는 방법.
17. 제10항에 있어서, 상기 트리밍 정보의 상기 제1 비트의 복수의 사본을 상기 메모리 어레이에 기록하는 단계를 더 포함하는 방법.
18. 방법에 있어서,
감지 증폭기에 의해 메모리 어레이로부터 트리밍 정보를 판독하는 단계;
상기 트리밍 정보를 트리밍 레지스터에 저장하는 단계;
상기 트리밍 정보를 상기 감지 증폭기에 적용하는 단계; 및
그 후, 상기 감지 증폭기에 의해 상기 메모리 어레이로부터 사용자 데이터를 판독하는 단계
를 포함하는 방법.
19. 제18항에 있어서, 상기 감지 증폭기에 상기 트리밍 정보를 적용하기 전에 상기 감지 증폭기에 의해 상기 메모리 어레이로부터 ECC 데이터를 판독하는 단계를 더 포함하는 방법.
20. 제18항에 있어서, 상기 메모리 어레이는 복수의 MRAM 비트 셀을 포함하고, 상기 트리밍 정보를 판독하는 단계는 복수의 비트 셀들 중 제1 비트 셀의 판독 전류를 상기 복수의 비트 셀들 중 제2 비트 셀의 판독 전류와 비교하는 단계를 포함하는 방법.

Claims (10)

  1. 메모리 디바이스에 있어서,
    복수의 비트 셀들을 포함하는 메모리 어레이 - 상기 메모리 어레이는 트리밍(trimming) 정보를 저장하고 사용자 데이터를 저장하도록 구성됨 -;
    상기 메모리 어레이로부터 상기 트리밍 정보를 판독하도록 구성된 감지(sense) 증폭기; 및
    상기 감지 증폭기로부터의 상기 트리밍 정보를 수신하고 저장하도록 구성된 트리밍 레지스터
    를 포함하며,
    상기 감지 증폭기는, 상기 트리밍 레지스터에 저장된 상기 트리밍 정보를 수신하고, 상기 수신된 트리밍 정보에 기초하여 트리밍되고, 상기 메모리 어레이로부터 상기 사용자 데이터를 판독하기 위한 트리밍 모드에서 동작하도록 구성되는 것인 메모리 디바이스.
  2. 제1항에 있어서, 상기 복수의 비트 셀들은 MRAM 비트 셀들을 포함하는 것인 메모리 디바이스.
  3. 제1항에 있어서, 상기 감지 증폭기는 상기 트리밍 정보가 상기 감지 증폭기에 적용되지 않는 트리밍되지 않은 모드(untrimmed mode)에서 상기 메모리 어레이로부터 상기 트리밍 정보를 판독하도록 구성되는 것인 메모리 디바이스.
  4. 제1항에 있어서, 상기 트리밍 정보는 비트 당 2셀 모드(two-cell-per-bit mode)로 상기 메모리 어레이에 저장되는 것인 메모리 디바이스.
  5. 제1항에 있어서, 상기 사용자 데이터는 비트 당 1셀 모드(one-cell-per-bit mode)로 상기 메모리 어레이에 저장되는 것인 메모리 디바이스.
  6. 제1항에 있어서, 상기 감지 증폭기의 출력에 연결된 ECC(error correction code) 디코더를 더 포함하고,
    상기 메모리 어레이는 ECC 데이터를 저장하도록 구성되고,
    상기 감지 증폭기는 트리밍되지 않은 모드에서 상기 메모리 어레이로부터 상기 ECC 데이터를 판독하도록 구성되고,
    상기 ECC 디코더는 상기 감지 증폭기로부터 상기 트리밍 정보 및 상기 ECC 데이터를 수신하고 상기 트리밍 정보를 상기 트리밍 레지스터에 출력하도록 구성되는 것인 메모리 디바이스.
  7. 제1항에 있어서, 상기 감지 증폭기의 출력에 연결된 다수결(majority voting) 디코더를 더 포함하고,
    상기 메모리 어레이는 상기 트리밍 정보의 각 비트의 복수의 사본(multiple copy)을 저장하도록 구성되고,
    상기 감지 증폭기는 트리밍되지 않은 모드에서 상기 트리밍 정보의 각 비트의 복수의 사본의 각각을 판독하도록 구성되고,
    상기 다수결 디코더는 상기 트리밍 정보의 각 비트의 복수의 사본을 수신하고, 상기 트리밍 정보의 각 비트의 복수의 사본에 응답하여 상기 트리밍 정보를 상기 트리밍 레지스터에 출력하도록 구성되는 것인 메모리 디바이스.
  8. 제1항에 있어서, 상기 감지 증폭기는 상기 메모리 어레이로부터 상기 트리밍 정보를 판독하기 전에 상기 메모리 어레이로부터 미리 결정된 데이터 패턴을 반복적으로 판독하도록 구성되는 것인 메모리 디바이스.
  9. 방법에 있어서,
    메모리 어레이를 제공하는 단계;
    감지 증폭기에 대한 트리밍 정보를 결정하는 단계;
    상기 트리밍 정보의 제1 비트를 상기 메모리 어레이의 제1 비트 셀에 기록하는 단계;
    상기 트리밍 정보의 제1 비트의 컴플리먼트(complement)를 상기 메모리 어레이의 제2 비트 셀에 기록하는 단계;
    상기 감지 증폭기에 의해 상기 메모리 어레이로부터 상기 트리밍 정보를 판독하는 단계;
    상기 트리밍 정보를 상기 감지 증폭기에 입력하는 단계;
    상기 입력된 트리밍 정보에 기초하여 상기 감지 증폭기를 트리밍하는 단계; 및
    그 후, 상기 감지 증폭기에 의해 상기 메모리 어레이로부터 사용자 데이터를 판독하는 단계
    를 포함하는 방법.
  10. 방법에 있어서,
    감지 증폭기에 의해 메모리 어레이로부터 트리밍 정보를 판독하는 단계;
    상기 트리밍 정보를 트리밍 레지스터에 저장하는 단계;
    상기 저장된 트리밍 정보를 상기 감지 증폭기에 입력하는 단계;
    상기 입력된 트리밍 정보에 기초하여 상기 감지 증폭기를 트리밍하는 단계; 및
    그 후, 상기 감지 증폭기에 의해 상기 메모리 어레이로부터 사용자 데이터를 판독하는 단계
    를 포함하는 방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11227640B2 (en) * 2020-05-08 2022-01-18 Taiwan Semiconductor Manufacturing Company, Ltd. Memory sense amplifier trimming
US11881825B2 (en) * 2020-12-29 2024-01-23 Texas Instruments Incorporated Trimming operational amplifiers
US11929769B2 (en) 2021-05-28 2024-03-12 Skyworks Solutions, Inc. Power amplifier trimming based on coefficients for digital pre-distortion
US20240053905A1 (en) * 2022-08-15 2024-02-15 Micron Technology, Inc. Compression and decompression of trim data

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10162585A (ja) * 1996-12-03 1998-06-19 Sony Corp トリミング機能付きセンスアンプを備えた半導体メモリ素子
KR20020036697A (ko) * 2000-11-09 2002-05-16 가나이 쓰토무 불휘발성 반도체기억장치
KR20070013110A (ko) * 2005-07-25 2007-01-30 삼성전자주식회사 플래시 메모리 장치의 리페어 및 트리밍 방법 및 장치
JP2015049920A (ja) * 2013-09-03 2015-03-16 ルネサスエレクトロニクス株式会社 半導体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4118623B2 (ja) * 2002-07-23 2008-07-16 松下電器産業株式会社 不揮発性半導体記憶装置
US8143653B2 (en) * 2005-08-10 2012-03-27 Samsung Electronics Co., Ltd. Variable resistance memory device and system thereof
JP5067836B2 (ja) * 2005-12-19 2012-11-07 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置及びその動作方法
US7973684B2 (en) * 2008-10-27 2011-07-05 Microchip Technology Incorporated Self auto-calibration of analog circuits in a mixed signal integrated circuit device
KR20100098969A (ko) 2009-03-02 2010-09-10 삼성전자주식회사 에러 정정 코드들의 신뢰성을 향상시킬 수 반도체 장치, 이를 포함하는 반도체 시스템, 및 에러 정정 코드 처리 방법
WO2012140903A1 (ja) * 2011-04-13 2012-10-18 パナソニック株式会社 参照セル回路とそれを用いた抵抗変化型不揮発性記憶装置
US9251881B2 (en) * 2013-09-27 2016-02-02 Qualcomm Incorporated System and method to trim reference levels in a resistive memory
US20150262640A1 (en) 2014-03-11 2015-09-17 Akira Katayama Memory system
US9704554B2 (en) 2015-08-25 2017-07-11 Texas Instruments Incorporated Sense amplifier with offset compensation
US9747965B2 (en) * 2015-12-28 2017-08-29 Headway Technologies, Inc. Adaptive reference scheme for magnetic memory applications
US10200059B2 (en) * 2016-09-22 2019-02-05 Apple Inc. Digital to analog converter
US11227640B2 (en) * 2020-05-08 2022-01-18 Taiwan Semiconductor Manufacturing Company, Ltd. Memory sense amplifier trimming

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10162585A (ja) * 1996-12-03 1998-06-19 Sony Corp トリミング機能付きセンスアンプを備えた半導体メモリ素子
KR20020036697A (ko) * 2000-11-09 2002-05-16 가나이 쓰토무 불휘발성 반도체기억장치
KR20070013110A (ko) * 2005-07-25 2007-01-30 삼성전자주식회사 플래시 메모리 장치의 리페어 및 트리밍 방법 및 장치
JP2015049920A (ja) * 2013-09-03 2015-03-16 ルネサスエレクトロニクス株式会社 半導体装置

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