KR102580529B1

KR102580529B1 - 판독 동안 mram에서의 신호 증폭

Info

Publication number: KR102580529B1
Application number: KR1020210081779A
Authority: KR
Inventors: 파킨슨 워드; 오'툴 제임스; 프랭클린 나탄; 트렌트 토마스
Original assignee: 샌디스크 테크놀로지스 엘엘씨
Priority date: 2020-10-02
Filing date: 2021-06-23
Publication date: 2023-09-21
Also published as: KR20220044638A; TW202215433A; JP7095163B2; TWI773393B; DE102021115377A1; US11386945B2; JP2022060147A; US20220108740A1; US20220293156A1; US11854592B2; CN114388022A

Abstract

MRAM 메모리 셀들을 판독하기 위한 장치들 및 기법들이 설명된다. 교차점 메모리 어레이에서, 비트 라인 또는 워드 라인과 같은 각각의 전도성 라인은 nMOSFET과 병렬로 pMOSFET을 포함하는 트랜지스터 쌍에 접속된다. 판독될 메모리 셀을 선택할 때, 제1 전도성 라인의 전압은 pMOSFET을 사용하여 풀업될 수 있는 한편, 제2 전도성 라인의 전압은 nMOSFET을 사용하여, 예컨대 0 V로 풀다운된다. - 이것은, 셀렉터가 턴 온되는 동안 커패시턴스를 최소화한다. 게다가, 선택된 메모리 셀을 판독할 때, 제1 전도성 라인의 병렬의 nMOSFET이 턴 온될 수 있는 한편, pMOSFET은 턴 오프된다. nMOSFET은, 메모리 셀을 가로지르는 전압의 정확한 감지를 허용하기 위해 감지 회로에서 신호를 증폭시키기 위해 pMOSFET의 감소된 저항 대신에 더 높은 저항을 제공한다.

Description

판독 동안 MRAM에서의 신호 증폭{SIGNAL AMPLIFICATION IN MRAM DURING READING}

메모리는 셀룰러 전화기, 디지털 카메라, 개인 휴대 정보 단말기, 의료용 전자기기, 모바일 컴퓨팅 디바이스, 비모바일 컴퓨팅 디바이스, 및 데이터 서버와 같은 다양한 전자 디바이스들에서 널리 사용된다. 메모리는 비휘발성 메모리 또는 휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는, 그것이 전원에 접속되어 있지 않을 때에도 정보가 저장되고 보유될 수 있게 한다.

비휘발성 메모리의 일례는 자기저항성 랜덤 액세스 메모리(magnetoresistive random access memory, MRAM)인데, 이는 데이터를 저장하기 위해 전자 전하들을 사용하는 몇몇 다른 메모리 기술들과는 대조적으로, 저장된 데이터를 나타내기 위해 자화(magnetization)를 사용한다. 대체적으로, MRAM은 반도체 기판 상에 형성된 다수의 메모리 셀들을 포함하고, 여기서 각각의 메모리 셀은 (적어도) 1 비트의 데이터를 나타낸다. 메모리 셀 내의 자기 요소의 자화 방향을 변경함으로써 데이터의 비트가 메모리 셀에 기록되고, 메모리 셀의 저항을 측정함으로써 비트가 판독된다. 저저항(low resistance)은 전형적으로 "0" 비트를 나타내고, 고저항(high resistance)은 전형적으로 "1" 비트를 나타낸다.

유사한 도면번호의 요소들은 상이한 도면들에서 공통 컴포넌트들을 지칭한다.
도 1은 호스트에 접속된 메모리 시스템의 예시적인 구현예의 블록도이다.
도 2는 도 1의 FEP(Front End Processor) 회로(110)의 예시적인 구현예의 블록도이다.
도 3은 도 1의 BEP(Back End Processor) 회로(112)의 예시적인 구현예의 블록도이다.
도 4는 도 1의 메모리 패키지(104)의 예시적인 구현예의 블록도이다.
도 5a는 본 명세서에 설명된 기술을 구현할 수 있는 메모리 시스템의 일례의 블록도이다.
도 5b는 도 5a의 로우(row) 드라이버들(524) 및 컬럼(column) 드라이버들(514) 중의 예시적인 드라이버들을 도시한다.
도 5c는 전류 드라이버(575)의 예시적인 블록도를 도시한다.
도 5d는 도 5c의 DAC 회로(570)의 일례를 도시한다.
도 6은 본 명세서에 설명된 기술을 구현할 수 있는 메모리 시스템의 다른 예의 블록도이다.
도 7a는 도 5a 또는 도 6의 메모리 어레이(502) 내의 예시적인 메모리 셀의 단면도를 도시한다.
도 7b는 도 7a의 메모리 셀과 부합하는, 메모리 셀들의 예시적인 교차점(cross-point) 메모리 어레이(750)의 사시도를 도시한다.
도 8a는 도 7a의 저장 요소(710)에 대한 예시적인 I-V 플롯을 도시한다.
도 8b는 도 7a의 셀렉터(selector)(702)에 대한 예시적인 I-V 플롯을 도시한다.
도 8c는 도 7a의 메모리 셀(700)에 대한 예시적인 I-V 플롯을 도시한다.
도 9a는 교차점 메모리 어레이(750)의 제1 레벨과 부합하는 예시적인 회로를 도시한다.
도 9b는 도 9a와 부합하는 예시적인 회로 및 도 7b의 교차점 메모리 어레이(750)의 제2 레벨을 도시한다.
도 10a는 선택된 워드 라인(WL3_1) 상의 전압을 풀업(pull up)할 때 pMOSFET이 온 상태이고 nMOSFET이 오프 상태인 구성의 도 9a의 WL 트랜지스터 쌍(Wd3_1)을 도시한다.
도 10b는 선택된 워드 라인(WL3_1) 상의 전압을 감지할 때 pMOSFET이 오프 상태이고 nMOSFET이 온 상태인 구성의 도 9a의 WL 트랜지스터 쌍(Wd3_1)을 도시한다.
도 10c는 선택된 워드 라인(WL3_1) 상의 전압을 감지할 때 pMOSFET이 온 상태이고 nMOSFET이 온 상태인 구성의 도 9a의 WL 트랜지스터 쌍(Wd3_1)을 도시한다.
도 10d는 선택된 비트 라인(BL0) 상의 전압을 풀업할 때 pMOSFET이 오프 상태이고 nMOSFET이 온 상태인 구성의 도 9a의 WL 트랜지스터 쌍(Wd3_1)을 도시한다.
도 10e는 선택된 비트 라인(BL0)이 접지 상태로 설정되는 감지 프로세스 동안 pMOSFET이 오프 상태이고 nMOSFET이 온 상태인 구성의 도 9a의 WL 트랜지스터 쌍(Wd3_1)을 도시한다.
도 10f는 선택된 비트 라인(BL0)이 접지 상태로 설정되는 감지 프로세스 동안 pMOSFET이 온 상태이고 nMOSFET이 온 상태인 구성의 도 9a의 WL 트랜지스터 쌍(Wd3_1)을 도시한다.
도 11a는 도 7a의 메모리 셀(700)과 같은 선택된 메모리 셀에 대해 기록 동작을 수행하기 위한 예시적인 프로세스의 흐름도를 도시한다.
도 11b는 도 7a의 메모리 셀(700)과 같은 선택된 메모리 셀에 대해 단일 전압 검출로 판독 동작을 수행하기 위한 예시적인 프로세스의 흐름도를 도시한다.
도 11c는 도 7a의 메모리 셀(700)과 같은 선택된 메모리 셀에 대해 듀얼 전압 검출로 판독 동작을 수행하기 위한 예시적인 프로세스의 흐름도를 도시한다.
도 12a는 도 11b의 프로세스와 부합하는, 도 7b의 감지 회로(564)의 예시적인 구현예를 도시한다.
도 12b는 도 11c의 프로세스와 부합하는, 도 7b의 감지 회로(564)의 다른 예시적인 구현예를 도시한다.
도 12c는 도 9a와 부합하는 트랜지스터 쌍(Wd3_1)의 pMOSFET 및 nMOSFET의 병렬의 예시적인 저항들을 도시한다.
도 13a는 도 11a의 기록 프로세스와 부합하는, 메모리 셀에 대한 전류 대 시간의 예시적인 플롯을 도시한다.
도 13b는 도 13a와 부합하는, 메모리 셀에 대한 전압 대 시간의 예시적인 플롯을 도시한다.
도 13c는 도 11b의 판독 프로세스와 부합하는, 메모리 셀에 대한 전류 대 시간의 예시적인 플롯을 도시한다.
도 13d는 도 13c와 부합하는, 메모리 셀에 대한 전압 대 시간의 예시적인 플롯을 도시한다.
도 13e는 도 11c의 단계(1100) 내지 단계(1108)의 프로세스와 부합하는, 메모리 셀에 대한 전류 대 시간의 예시적인 플롯을 도시한다.
도 13f는 도 13e와 부합하는, 메모리 셀에 대한 전압 대 시간의 예시적인 플롯을 도시한다.
도 13g는 도 11c의 단계(1110)의 라이트백(write back) 프로세스와 부합하는, 메모리 셀에 대한 전류 대 시간의 예시적인 플롯을 도시한다.
도 13h는 도 15a와 부합하는, 메모리 셀에 대한 전압 대 시간의 예시적인 플롯을 도시한다.

MRAM 메모리 셀들을 판독하기 위한 장치들 및 기법들이 설명된다.

MRAM 메모리 셀은 상이한 자화 상태들에 기초하여 상이한 데이터 상태들을 가질 수 있는 자기 스위칭 재료를 포함하고, 여기서 각각의 상태는 상이한 저항을 갖는다. MRAM 메모리 셀은 대략 50 nsec 동안 일 방향에서 인가되는 전류에 의해 저저항 상태(예컨대, 25 kΩ)로, 그리고 반대 방향에서의 전류 - 전류는 대략 50 nsec 동안 저저항에 기록하는 데 필요한 전류를, 예를 들어, 임계 치수(critical dimension, CD)가 20 nm이고 메모리 셀의 저항 면적(resistance-area, RA) 곱이 10인 경우, 예컨대 20%만큼, 초과할 수 있음 - 에 의해 고저항 상태(예컨대, 50 kΩ)로 기록되는 2-단자 디바이스일 수 있다. 전류는 메모리 셀의 자유 층(free layer)에서 자기 변화들을 유도한다.

더욱이, 많은 메모리 셀들이 교차점 메모리 어레이로 배열될 때, 각각의 메모리 셀은 오보닉 임계 스위치와 같은 셀렉터와 직렬로 저장 요소(예컨대, 자기 스위칭 재료를 포함함)를 포함할 수 있다. 셀렉터는 전도성 또는 비전도성 상태에 있을 수 있다. 특정 메모리 셀을 기록하거나 판독하기 위해, 전압 및/또는 전류 신호가 메모리 셀과 접촉하는 각자의 워드 라인 및 비트 라인을 통해 인가되어, 셀렉터가 그의 전도성 상태에 있도록 설정한다. 이것은 메모리 셀을 선택하는 것으로 지칭된다. 일단 셀렉터가 그의 전도성 상태에 있으면, 전압 및/또는 전류가 각자의 워드 라인 및 비트 라인을 통해 기록하거나 판독하기 위한 저장 요소에 인가될 수 있다. 예를 들어, "자기 참조 판독"(self-referenced read, SRR)이 어느 한 방향에서, 그 방향에서 비트를 선택하고, 그것을 판독하여 레벨을 생성하고 그 레벨을 저장하고, 비트를 그 방향에서 기록하고, 그것을 판독하여 조정된 저장 레벨과 비교함으로써, AP(고저항 상태)로 또는 P(저저항 상태)로 실행될 수 있다. 그러한 조정은, SRR이 AP 상태에 있는 경우 나중의 비교를 위한 전압의 포지티브 증가이거나, 또는 SRR이 P 상태에 있는 경우 나중의 비교를 위한 전압의 네거티브 감소일 수 있다.

기록 후에, 판독 동작이 수행되어 메모리 셀의 데이터 상태를 결정할 수 있다. 판독 동작은 전류가 인가될 때 메모리 셀을 가로지르는 전압을 결정하는 것을 수반할 수 있다. 판독을 위한 하나의 접근법은 제1 시간에 전압을 감지하고, 이어서 메모리 셀이 고저항 상태에 있다는 것을 보장하는 잠재적으로 파괴적인 기록(potentially destructive write)을 수행하고, 이어서 제2 시간에 전압을 감지하는 것을 수반한다. 전압이 특정 양 초과만큼 증가하는 경우, 메모리 셀이 초기에는 저저항 상태에 있었고 기록 동작에 의해 고저항 상태로 프로그래밍되었다는 결론을 내릴 수 있다. 이러한 경우에, 기록 동작은 파괴적이다. 전압이 특정 양 초과만큼 증가하지 않는 경우, 메모리 셀이 초기에는 고저항 상태에 있었고 기록 동작 후에 고저항 상태로 남아 있다는 결론을 내릴 수 있다. 이러한 경우에, 기록 동작은 파괴적이지 않다.

양방향 기록 능력을 제공하기 위해, 메모리 셀에 접속된 워드 라인들 및 비트 라인들 둘 모두가 메모리 셀에 전압 및/또는 전류를 전달하기 위한 MOSFET들과 같은 트랜지스터들을 포함할 수 있다. MOSFET, 또는 금속 산화물 반도체 전계 효과 트랜지스터는 그것이 Von으로 지칭되는 적절한 게이트-소스 전압으로 바이어싱될 때 전도성 상태로 제공된다. 그러나, Von은 메모리 셀이 그의 저항 상태를 변경할 때 변화할 수 있다. 이것은 메모리 셀을 판독하는 것으로부터 생성되는 전압의 감지에 영향을 준다. 이러한 판독은, 디코딩 트랜지스터들을 통한, 디코딩 트랜지스터들 및 선택된 메모리 비트(셀)의 직렬 조합을 지나는 감지 증폭기(sense amp)

(감지 회로)로의 글로벌 노드에 대한 경로에서 발생할 수 있다.

본 명세서에서 제공되는 기법들은 상기 및 다른 문제들을 해결한다. 각각의 비트 라인 및 워드 라인은 nMOSFET(n 채널 MOSFET)과 병렬로 pMOSFET(p 채널 MOSFET)을 포함하는 트랜지스터 쌍에 접속된다. 비트 라인들 및 워드 라인들은 전도성 라인들이다. 전도성 라인들은 각각의 메모리 셀의 제1 단부(예컨대, 하단)에 접속하는 제1 전도성 라인들, 및 각각의 메모리 셀의 제2 단부(예컨대, 상단)에 접속하는 제2 전도성 라인들을 포함한다. 판독될 메모리 셀을 선택할 때, 제1 전도성 라인의 전압은 pMOSFET을 사용하여 포지티브 전압으로 풀업(증가)될 수 있는 한편, 제2 전도성 라인의 전압은 nMOSFET을 사용하여, 예컨대 0 V로 풀다운(pull down)(감소)될 수 있다. - 이러한 접근법은 셀렉터가 턴 온되는 동안 커패시턴스를 최소화한다. 셀렉터의 그러한 턴 온은 셀렉터를 가로지르는 전압이 Vth(셀렉터), 예를 들어 2.2 V로부터 Vhold(셀렉터), 예를 들어 1.3 V로 붕괴됨에 따라 저장 요소를 통한 과도 전류(transient current)를 유도하여, 그것을 가로지르는 전압이 감소함에 따라 메모리 비트를 통한 방전 전류를 야기할 수 있다. 정상 상태(steady state) 판독 전류 초과의 그러한 전류는, 비트가 기록된 후에 생성된 판독 레벨과의 비교를 위한 레벨이 저장될 수 있기 전에 저장 요소에서 조기 상태(premature state) 변화를 유도할 수 있다.

하나의 옵션에서, 선택된 메모리 셀을 판독할 때, 제1 전도성 라인의 병렬 nMOSFET은 또한, 저장 요소와 직렬인 비트 셀렉터를 선택하고 턴 온시키는 데 사용되는 pMOSFET에 더하여, 선택된 메모리 비트의 셀렉터가 턴 온된 후에 그것을 턴 온시킴으로써 사용될 수 있다. nMOSFET은, 사이클이 활성화될 때 호스트 제공된 어드레스를 사용하여 비트를 선택하는 디코딩 트랜지스터들을 지나 글로벌 노드에서 메모리 셀을 가로지르는 전압의 더 정확한 감지를 허용하도록 pMOSFET의 감소된 저항을 오프셋하는 저항을 추가한다. 따라서 감지 증폭기 회로에 의해 감지되는 전압의 진폭이 더 잘 보존된다. 전압이 제1 시간 및 제2 시간에 감지되는 전술된 판독 동작의 유형에서, nMOSFET은 각각의 시간에 pMOSFET과 함께 턴 온될 수 있다(전도성 상태로 설정될 수 있음). 잠재적으로 파괴적인 기록 동작 동안, pMOSFET이 턴 온되는 동안에 nMOSFET은 온 상태로 있거나 턴 오프될 수 있다(비전도성 상태로 설정됨). 그리고, 이어서 nMOSFET은 턴 온되어, 잠재적으로 파괴적인 기록 후의 판독이 기록 전의 판독과 동일한 조건들을 갖게 하여, 결과 레벨들의 비교가 저장 요소의 비트 상태가 기록 후에 변경되었는지를 결정할 수 있게 한다.

다른 옵션에서, 선택된 메모리 셀을 판독할 때, pMOSFET이 턴 오프되는 한편, 병렬 nMOSFET은 턴 온된다. 이것은 트랜지스터 쌍의 총 저항을 증가시켜, 저장 요소가 파괴적 기록 후에 저저항 상태로부터 고저항 상태로(LRS에서 HRS로) 변화한 경우 감지 회로에 의해 감지되는 전압이 증폭되게 하고, nMOSFET만이 온 상태일 때에도 제2 판독이 행해진다. 제1 시간 및 제2 시간에 전압이 감지되는 전술된 판독 동작의 유형, 예컨대 SRR에서, nMOSFET이 턴 온될 수 있는 한편 pMOSFET은 각각의 시간에 턴 오프된다. 잠재적으로 파괴적인 기록 동작 동안, pMOSFET이 턴 온되는 동안에 nMOSFET은 온 상태로 있거나 턴 오프될 수 있다.

비트의 초기 선택 동안 nMOSFET이 아니라 pMOSFET을 사용하는 것은 커패시턴스를 감소시키고 메모리 셀을 가로지르는 과잉 전압이 더 빨리 방전되게 함으로써, 그에 의해 초기 판독 동안 생성되는 비트 에러 레이트(및 교란)를 감소시킨다.

대체적으로, 선택 동작 대 후속의 판독 및 기록 동작들 동안 전도성 상태의 병렬 트랜지스터 쌍 중 어느 하나의 트랜지스터 또는 트랜지스터 둘 모두의 선택에 의해 판독 및 기록 둘 모두가 최적화될 수 있다.

이들 및 다른 이점들이 후술된다.

도 1은 호스트에 접속된 메모리 시스템의 예시적인 구현예의 블록도이다. 메모리 시스템(100)은 본 명세서에 제안된 기술을 구현할 수 있다. 예시적인 메모리 시스템들은 솔리드 스테이트 드라이브("solid state drive, SSD")들, 메모리 카드들 및 임베디드 메모리 디바이스들을 포함한다. 다른 유형들의 메모리 시스템들이 또한 사용될 수 있다.

도 1의 메모리 시스템(100)은 제어기(102), 데이터를 저장하기 위한 하나 이상의 메모리 패키지들(104)로 배열된 비휘발성 메모리, 및 DRAM 또는 ReRAM과 같은 로컬 메모리(106)를 포함한다. 제어기(102)는 프론트 엔드 프로세서(FEP) 회로(110) 및 하나 이상의 백 엔드 프로세서(BEP) 회로들(112)을 포함한다. 하나의 접근법에서, FEP 회로(110)는 ASIC 상에서 구현되고, 각각의 BEP 회로(112)는 별개의 ASIC 상에서 구현된다. 다른 접근법들에서, 통합형 제어기 ASIC가 프론트 엔드 기능부 및 백 엔드 기능부 둘 모두를 조합할 수 있다. ASIC들은 제어기(102)가 시스템 온 칩(SoC)으로서 제조되도록 동일한 반도체 상에 구현될 수 있다. FEP 회로(110) 및 BEP 회로(112) 둘 모두는 그들 자신의 프로세서들을 포함할 수 있다. 하나의 접근법에서, FEP 회로(110) 및 BEP 회로(112)는 마스터-슬레이브 구성으로 작동하는데, 여기서 FEP 회로(110)가 마스터이고 각각의 BEP 회로(112)가 슬레이브이다. 예를 들어, FEP 회로(110)는 플래시 변환 층(Flash Translation Layer, FTL) 또는 매체 관리 층(Media Management Layer, MML)을 구현할 수 있다. 또한, 도 2를 참조한다. BEP 회로(112)는 FEP 회로(110)의 요청으로 메모리 패키지들/다이에서의 메모리 동작들을 관리한다. 예를 들어, BEP 회로(112)는 판독, 소거 및 프로그래밍 프로세스들을 수행할 수 있다. 추가적으로, BEP 회로(112)는 버퍼 관리를 수행하고, FEP 회로(110)에 의해 요구되는 특정 전압 레벨들을 설정하고, 에러 정정(ECC)을 수행하고, 메모리 패키지들에 대한 토글 모드 인터페이스들을 제어할 수 있다. 각각의 BEP 회로(112)는 그들 자신의 메모리 패키지들의 세트를 담당할 수 있다. 대안적으로, 인터페이스는 JEDEC 산업 표준 DDR 또는 LPDDR, 예컨대 DDR5 또는 LPDDR5일 수 있다.

메모리 패키지들(104)은 하나 이상의 메모리 다이를 포함할 수 있다. 따라서, 제어기(102)는 하나 이상의 비휘발성 메모리 다이에 접속된다. 하나의 접근법에서, 메모리 패키지들(104) 내의 각각의 메모리 다이는 저항성 랜덤 액세스 메모리(예컨대, ReRAM, MRAM 또는 FeRAM 또는 상변화 메모리(phase change memory, PCM))에 기초한 저장 클래스 메모리(storage class memory, SCM)를 이용한다.

제어기(102)는 인터페이스(130)를 통해 호스트(120)와 통신한다. 인터페이스는 PCI 익스프레스(PCI Express, PCIe)를 통한 NVM 익스프레스(NVM Express, NVMe) 또는 DDR5 또는 LPDDR5와 같은 프로토콜을 구현할 수 있다. 메모리 시스템(100)과의 협업을 위해, 호스트(120)는 버스(128)를 따라 접속되는 호스트 프로세서(122), 호스트 메모리(124), 및 PCIe 인터페이스(126)를 포함한다. 호스트 메모리(124)는 DRAM, SRAM, 비휘발성 메모리와 같은 물리적 메모리, 또는 다른 유형의 저장소이다. 이러한 예에서, 호스트(120)는 메모리 시스템(100) 외부에 있고 이와 별개이다. 다른 접근법에서, 메모리 시스템(100)은 호스트(120) 내에 임베드된다.

도 2는 도 1의 FEP 회로(110)의 예시적인 구현예의 블록도이다. PCIe 인터페이스(150)는 호스트(120)(도 1) 및 호스트 프로세서(152)와 통신한다. 호스트 프로세서(152)는 네트워크 온 칩(network-on-chip, NOC)(154)과 통신한다. NOC는 전형적으로 SoC 내의 코어들 사이의, 집적 회로 상의 통신 서브시스템이다. NOC들은 동기식 및 비동기식 클록 도메인들에 걸쳐 있을 수 있거나, 또는 클록되지 않은 비동기식 로직을 사용할 수 있다. NOC 기술은 온 칩 통신들에 네트워킹 이론 및 방법들을 적용한다. NOC(154)는 메모리 프로세서(156), SRAM(160) 및 DRAM 제어기(162)와 통신한다. DRAM 제어기(162)는 DRAM(106)과 같은 로컬 메모리(106)를 동작시키고 이와 통신하는 데 사용된다. SRAM(160)은 메모리 프로세서(156)에 의해 사용되는 로컬 RAM 메모리이다. 메모리 프로세서(156)는 FEP 회로를 실행시키고 다양한 메모리 동작들을 수행하는 데 사용된다. NOC는 또한 2개의 PCIe 인터페이스들(164, 166)과 통신한다. 도 1에서, SSD 제어기는 2개의 BEP 회로들(112)을 포함하고; 따라서, 2개의 PCIe 인터페이스들(164, 166)이 있다. 각각의 PCIe 인터페이스는 BEP 회로들(112) 중 하나와 통신한다. BEP 회로들(112) 및 PCIe 인터페이스들의 수는 변할 수 있다.

FEP 회로(110)는 플래시 변환 층(FTL), 또는 더 대체적으로는 메모리 관리(예컨대, 가비지 수집, 웨어 레벨링(wear leveling) 및 로드 밸런싱), 논리-물리 어드레스 변환, 호스트와의 통신, DRAM(로컬 휘발성 메모리)의 관리 및 SSD 또는 기타 비휘발성 저장 시스템의 전체 동작의 관리를 수행하는 매체 관리 층(Media Management Layer, MML)(158)을 포함한다. MML(158)은 메모리 에러들 및 호스트와의 인터페이싱을 다룰 수 있는 메모리 관리의 일부로서 통합될 수 있다. 특히, MML은 FEP 회로(110) 내의 모듈일 수 있고, 호스트로부터의 기록들을 다이의 메모리 구조물(예컨대, 도 5 및 도 6a 각각의 메모리 어레이(502))로 변환하는 알고리즘을 메모리 디바이스 펌웨어에 포함할 수 있다. MML(158)이 필요할 수 있는데, 그 이유는, 1) 메모리가 제한된 내구성을 가질 수 있고/있거나; 2) 메모리 구조물이 단지 다수의 페이지들로만 기록될 수 있고/있거나; 3) 메모리 구조물이 그것이 블록으로서 소거되지 않는다면 기록되지 않을 수 있기 때문이다. MML(158)은 호스트에 대해 가시적이지 않을 수 있는 메모리 구조물의 이러한 잠재적인 제한들을 이해한다. 따라서, MML(158)은 호스트로부터의 기록들을 메모리 구조물로의 기록들로 변환하는 것을 시도한다.

도 3은 도 1의 BEP 회로(112)의 예시적인 구현예의 블록도이다. 일부 접근법들에서, BEP 회로는 제어기의 일부이다. BEP 회로는 FEP 회로(110)와 통신(예컨대, 도 2의 PCIe 인터페이스들(164, 166) 중 하나와 통신)하기 위한 PCIe 인터페이스(200)를 포함한다. PCIe 인터페이스(200)는 2개의 NOC들(202, 204)과 통신한다. 하나의 접근법에서, 2개의 NOC들이 조합된다. NOC들(202, 204)은 SRAM들(230, 260)에 각각, 버퍼들(232, 262)에 각각, 프로세서들(220, 250)에 각각, 그리고 XOR 엔진들(224, 254) 각각 및 ECC 엔진들(226, 256)(에러 정정을 수행하는 데 사용됨) 각각을 통해 데이터 경로 제어기들(222, 252)에 각각 접속된다. XOR 엔진들은 프로그래밍 에러가 있는 경우에 복구를 허용하는 방식으로 데이터가 조합되고 저장될 수 있게 한다.

데이터 경로 제어기들(222, 252)은 각각 인터페이스 모듈들(228, 258)에 접속되는데, 이들 각각은 이러한 예에서 메모리 패키지들과 4개의 채널들을 통해 통신한다. 따라서, NOC들(202, 204) 각각은 메모리 패키지들과 통신하기 위한 4개의 채널들을 갖는다. 각각의 인터페이스(228/258)는 4개의 토글 모드 인터페이스들(TM 인터페이스), 4개의 버퍼들 및 4개의 스케줄러들을 포함한다. 채널들의 각각에 대해 하나의 스케줄러, 버퍼 및 TM 인터페이스가 있다. 데이터 경로 제어기들(222, 252)은 프로세서, FPGA, 마이크로프로세서, 또는 다른 유형의 제어기를 포함할 수 있다. XOR 엔진들(224, 254) 및 ECC 엔진들(226, 256)은 하드웨어 가속기들과 같은 전용 하드웨어 회로들일 수 있다. 다른 접근법들에서, XOR 엔진들(224, 254) 및 ECC 엔진들(226, 256)은 소프트웨어에서 구현될 수 있다. 스케줄러, 버퍼, 및 TM 인터페이스들은 하드웨어 회로들일 수 있다.

도 4는 도 1의 메모리 패키지(104)의 예시적인 구현예의 블록도이다. 메모리 패키지는 메모리 버스(294)에 접속되는 복수의 메모리 다이(292)를 포함하는데, 메모리 버스는 데이터 라인들 및 칩 인에이블 라인들을 포함한다. 메모리 버스(294)는 BEP 회로(112)의 TM 인터페이스와 통신하기 위해 토글 모드 인터페이스(296)에 접속된다(예컨대, 도 3 참조). 메모리 패키지는 메모리 버스 및 TM 인터페이스에 접속된 소형 제어기를 포함할 수 있고, 하나 이상의 메모리 다이를 가질 수 있다. 일 실시예에서, 각각의 메모리 패키지는 8개 또는 16개의 메모리 다이를 포함하지만; 다이의 수는 변할 수 있다. 대안적으로, 그러한 제어기, ECC, 및 웨어 레벨링 기능들은 각각의 메모리 칩 내에서 ECC 및 웨어 레벨링을 갖는 "온 칩" 제어기로서 구현될 수 있다.

도 5a는 본 명세서에 설명된 기술을 구현할 수 있는 메모리 시스템의 일례의 블록도이다. 메모리 시스템(500)은 메모리 셀들의 메모리 어레이(502)를 포함한다. 예를 들어, 메모리 셀들은 교차점 어레이 내의 로우들 및 컬럼들로 배열될 수 있는데, 여기서 워드 라인들과 같은 전도성 라인들은 로우 방향으로 연장되고 비트 라인들은 컬럼 방향으로 연장된다. 예를 들어, 도 7b를 참조한다. 메모리 시스템(500)은 로우 제어 회로부(520)를 포함하고, 그의 출력들(508)은 메모리 어레이(502)의 각자의 워드 라인들에 접속된다. 로우 제어 회로부(520)는 시스템 제어 로직 회로(560)로부터 다양한 제어 신호들 및 M개의 로우 어드레스 신호들의 그룹을 수신한다. 로우 제어 회로부는 판독 및 기록 동작들 둘 모두를 위해 로우 디코더들(522), 로우 드라이버들(524), 및 블록 선택 회로부(526)와 같은 회로들을 포함할 수 있다. 메모리 시스템(500)은 또한 컬럼 제어 회로부(510)를 포함하고, 그의 입력/출력들(506)은 메모리 어레이(502)의 각자의 비트 라인들에 접속된다. 컬럼 제어 회로부(510)는 시스템 제어 로직 회로(560)로부터 다양한 제어 신호들 및 N개의 컬럼 어드레스 신호들의 그룹을 수신한다. 컬럼 제어 회로부는 컬럼 디코더들(512), 컬럼 드라이버들(514), 및 블록 선택 회로부(516), 뿐만 아니라 판독/기록 회로부, 및 I/O 멀티플렉서들과 같은 회로들을 포함할 수 있다. 또한, 도 5b를 참조한다.

시스템 제어 로직 회로(560)는 호스트로부터 데이터 및 커맨드들을 수신하고 출력 데이터 및 상태를 호스트에 제공한다. 다른 접근법들에서, 시스템 제어 로직 회로 (560)는 별개의 제어기 회로로부터 데이터 및 커맨드들을 수신하고 그 제어기 회로에 출력 데이터를 제공하며, 이때 제어기 회로는 호스트와 통신한다. 시스템 제어 로직 회로(560)는 메모리 동작들의 다이 레벨 제어를 제공하는 상태 기계(561)를 포함할 수 있다. 하나의 접근법에서, 상태 기계는 소프트웨어에 의해 프로그래밍가능하다. 다른 접근법들에서, 상태 기계는 소프트웨어를 사용하지 않고, 완전히 하드웨어(예컨대, 전기 회로들)로 구현된다. 다른 접근법에서, 상태 기계는 마이크로 제어기에 의해 대체된다. 시스템 제어 로직 회로(560)는 또한 전력 제어 회로(562)를 포함할 수 있는데, 이는 메모리 동작들 동안 메모리 어레이(502)의 로우들 및 컬럼들에 공급되는 전력 및 전압들을 제어한다. 시스템 제어 로직 회로(560)는 하나 이상의 상태 기계들, 레지스터들(563) 및 메모리 시스템(500)의 동작을 제어하기 위한 다른 제어 로직을 포함할 수 있다. 시스템 제어 로직 회로(560)는 또한 감지 증폭기와 같은 감지 회로(564)를 포함할 수 있다. 감지 회로는 본 명세서에 기술된 바와 같은 메모리 셀의 데이터 상태를 결정하기 위해 판독 동작들에서 사용될 수 있다. 예를 들어, 도 12b를 참조한다.

일부 접근법들에서, 시스템 제어 로직 회로(560)를 포함하는 메모리 시스템(500)의 모든 요소들은 단일 다이의 일부로서 형성될 수 있다. 다른 접근법들에서, 시스템 제어 로직 회로(560)의 일부 또는 전부가 상이한 다이 상에 형성될 수 있다.

본 문헌의 목적을 위해, 어구 "제어 회로", "하나 이상의 제어 회로들" 등은 로우 제어 회로부(520), 컬럼 제어 회로부(510), 제어기, 상태 기계, 마이크로 제어기 및/또는 시스템 제어 로직 회로(560)에 의해 표현되는 바와 같은 다른 제어 회로부, 또는 비휘발성 메모리를 제어하는 데 사용되는 다른 유사한 회로들을 포함할 수 있다.

메모리 어레이(502)는, 예를 들어 단일 레벨 교차점 어레이 또는 다중 레벨 교차점 어레이(도 7b)를 포함할 수 있다. 메모리 구조물은 웨이퍼와 같은 단일 기판 위에 형성될 수 있다.

하나의 접근법에서, 메모리 어레이(502)는 다수의 메모리 레벨들이 웨이퍼와 같은 단일 기판 위에 형성되는 비휘발성 메모리 셀들의 3차원 메모리 어레이를 포함한다. 메모리 구조물은 실리콘(또는 다른 유형) 기판 위에 활성 영역이 배치된 메모리 셀들의 하나 이상의 물리적 레벨들에 모놀리식으로 형성되는 임의의 유형의 비휘발성 메모리를 포함할 수 있다. 일례에서, 비휘발성 메모리 셀들은 전하 트래핑 층을 갖는 수직 NAND 스트링들을 포함한다.

다른 접근법에서, 메모리 어레이(502)는 비휘발성 메모리 셀들의 2차원 메모리 어레이를 포함한다. 일례에서, 비휘발성 메모리 셀들은 플로팅 게이트들을 활용하는 NAND 플래시 메모리 셀들이다. 다른 유형들의 메모리 셀들(예컨대, NOR 유형 플래시 메모리)이 또한 사용될 수 있다.

메모리 어레이(502)에 포함된 메모리 어레이 아키텍처 또는 메모리 셀의 정확한 유형은 상기의 예들로 제한되지 않는다. 많은 상이한 유형들의 메모리 어레이 아키텍처들 또는 메모리 기술들이 메모리 구조물을 형성하는 데 사용될 수 있다. 메모리 구조물(502)의 메모리 셀들에 대한 적합한 기술들의 다른 예들은 ReRAM 메모리들(저항성 랜덤 액세스 메모리들), 자기저항 메모리(예컨대, MRAM, 스핀 전달 토크 MRAM, 스핀 궤도 토크 MRAM)), FeRAM, 상변화 메모리(예컨대, PCM) 등을 포함한다. 메모리 어레이(502)의 메모리 셀 아키텍처들에 대한 적합한 기술들의 예들은 2차원 어레이들, 3차원 어레이들, 교차점 어레이들, 적층형 2차원 어레이들, 수직 비트 라인 어레이들 등을 포함한다.

ReRAM 교차점 메모리의 일례는 X 라인들 및 Y 라인들(예컨대, 워드 라인들 및 비트 라인들 각각)에 의해 액세스되는 교차점 어레이들로 배열되는 가역적 저항 스위칭 요소들을 포함한다. 다른 접근법에서, 메모리 셀들은 전도성 브리지 메모리 셀들을 포함할 수 있다. 전도성 브리지 메모리 셀은 또한 프로그래밍가능 금속화 셀로 지칭될 수 있다. 전도성 브리지 메모리 셀은 고체 전해질 내의 이온들의 물리적 재배치에 기초하여 상태 변경 요소로서 사용될 수 있다. 일부 경우들에서, 전도성 브리지 메모리 셀은 2개의 고체 금속 전극들, 즉 비교적 불활성인 하나의 고체 금속 전극(예컨대, 텅스텐) 및 전기화학적으로 활성인 다른 하나의 고체 금속 전극(예컨대, 은 또는 구리)을 포함할 수 있는데, 이때 2개의 전극들 사이에는 얇은 고체 전해질 필름이 있다. 온도가 증가함에 따라, 이온들의 이동도가 또한 증가하여, 전도성 브리지 메모리 셀에 대한 프로그래밍 임계치가 감소하게 한다. 따라서, 전도성 브리지 메모리 셀은 온도에 따라 광범위한 프로그래밍 임계치들을 가질 수 있다.

자기저항 랜덤 액세스 메모리(MRAM)는 자기 저장 요소들을 사용하여 데이터를 저장한다. 요소들은 2개의 강자성 플레이트들로 형성되는데, 이들 각각은 얇은 절연 층에 의해 분리되는 자화를 보유할 수 있다. 또한, 도 7a를 참조한다. 2개의 플레이트들 중 하나의 플레이트(기준 층)는 특정 극성으로 설정된 영구 자석이고, 다른 플레이트(자유 층)는 메모리를 저장하기 위해 외부장(external field)의 자화와 매칭하도록 변경될 수 있는 자화를 갖는다. 메모리 디바이스가 그러한 메모리 셀들의 그리드로부터 구축된다. 프로그래밍에 대한 하나의 접근법에서, 각각의 메모리 셀은 한 쌍의 전도성 라인들 사이에 놓이며, 이 라인들은 서로에 대해 직각이고, 하나는 셀 위에서 그리고 하나는 셀 아래에서 셀에 평행하게 배열된다. 전류가 전도성 라인들을 통과할 때, 유도 자기장이 생성된다. MRAM 기반 메모리 접근법들이 이하에서 더 상세히 논의될 것이다.

상변화 메모리(PCM)는 칼코겐화물 유리의 고유 거동을 이용한다. 하나의 접근법은 GeTe - Sb2Te3 초격자를 사용하여, 레이저 펄스(또는 다른 광원으로부터의 광 펄스)로 게르마늄 원자들의 배위(co-ordination) 상태를 간단히 변경함으로써 비-열적 상변화들을 달성한다. 따라서, 프로그래밍의 도즈(dose)들은 레이저 펄스들이다. 메모리 셀들은 메모리 셀들이 광을 수신하는 것을 차단함으로써 금지될 수 있다. 다른 PCM 접근법들에서, 메모리 셀들은 전류 펄스들에 의해 프로그래밍된다. 본 문헌에서 "펄스"의 사용은 사각 펄스를 필요로 하는 것이 아니라 사운드, 전류, 전압, 광, 또는 기타 파의 (연속적 또는 불연속적) 진동 또는 버스트(burst)를 포함한다는 점에 유의한다.

본 명세서에 설명된 기술은 단일 특정 메모리 구조물, 메모리 구성 또는 재료 조성으로 제한되지 않고, 본 명세서에 설명되고 당업자에 의해 이해되는 바와 같은 기술의 사상 및 범주 내의 많은 관련 메모리 구조물들을 커버한다.

도 5a의 요소들은 2개의 부분들, 즉 메모리 어레이(502) 및 다른 요소들 모두를 포함하는 주변 회로부로 그룹화될 수 있다. 메모리 회로의 중요한 특성은 그의 용량인데, 이는 메모리 어레이(502)에 할당되는 메모리 시스템(500)의 메모리 다이의 면적을 증가시킴으로써 증가될 수 있다. 그러나, 이것은 주변 회로부에 대해 이용가능한 메모리 다이의 면적을 감소시킨다. 더욱이, 칩 상에 제공될 수 있는 시스템 제어 로직 회로(560)의 기능들이 제한된다. 결과적으로, 메모리 시스템(500)에 대한 메모리 다이의 설계에서의 기본적인 트레이드오프(trade-off)는 메모리 어레이(502)에 충당할 면적의 양 및 주변 회로부에 충당할 면적의 양이다.

추가적으로, 메모리 어레이(502) 및 주변 회로부는 NMOS, PMOS 및 CMOS와 같은 상이한 제조 기법들을 사용할 수 있다.

이들 문제들을 해결하기 위해, 후술되는 접근법들은, 별개로 형성되고 이어서 함께 접합되는 다이들 위에서 도 5a의 요소들을 분리할 수 있다. 구체적으로, 메모리 어레이(502)는 하나의 다이 상에 형성될 수 있고, 하나 이상의 제어 회로들을 포함하는 주변 회로부 요소들 중 일부 또는 전부가 별개의 다이 상에 형성될 수 있다. 예를 들어, 메모리 다이는 플래시 NAND 메모리, MRAM 메모리, PCM 메모리, ReRAM 메모리, 또는 다른 메모리 유형의 메모리 셀들의 어레이와 같은 메모리 셀들만으로 형성될 수 있다. 이어서, 디코더들 및 감지 증폭기들과 같은 요소들을 포함하는 주변 회로부의 일부 또는 전부는 별개의 다이 상에서 이동될 수 있다. 이것은 메모리 다이 각각이 그의 기술에 따라 개별적으로 최적화될 수 있게 한다. 예를 들어, NAND 메모리 다이는, CMOS 프로세싱을 위해 최적화될 수 있는 별개의 주변 회로부 다이 상으로 CMOS 요소들이 방금(now) 이동했던 것을 걱정하지 않고, NMOS 기반 메모리 어레이 구조물에 대해 최적화될 수 있다. 이것은 주변 요소들에 대한 더 많은 공간을 허용하며, 이는 메모리 셀 어레이를 보유하는 동일한 다이의 마진(margin)들에 제한되었던 쉽게 통합될 수 없었던 추가의 용량들을 이제 통합할 수 있다. 이어서, 2개의 다이는 접합된 다중 다이(multi-die) 메모리 회로로 함께 접합될 수 있고, 이때 하나의 다이 상의 어레이는 다른 다이 상의 주변 요소들에 접속된다. 도 6을 참조한다.

도 5b는 도 5a의 로우 드라이버들(524) 및 컬럼 드라이버들(514) 중의 예시적인 드라이버들을 도시한다. 드라이버들은 워드 라인들 및 비트 라인들과 같은 전도성 라인들 상에 전압들 및 전류들을 생성하고 이들을 조절하기 위한 전하 펌프들 및 레귤레이터 회로들을 포함할 수 있다. 드라이버들은 워드 라인(WL) 드라이버(524a), WL nMOSFET 트랜지스터 드라이버(524b), WL pMOSFET 트랜지스터 드라이버(524c), 및 WL 격리 트랜지스터 드라이버(524d)를 포함한다. 전압 드라이버들은 비트 라인(BL) 드라이버(513G), BL nMOSFET 트랜지스터 드라이버(513H), BL pMOSFET 트랜지스터 드라이버(514c), 및 BL 격리 트랜지스터 드라이버(514d)를 추가로 포함한다. WL 드라이버 및 BL 드라이버들은 전압 및/또는 전류 드라이버들일 수 있다. 예를 들어, 도 5c의 드라이버(575)를 참조한다.

도 5c는 전류 드라이버(575)의 예시적인 블록도를 도시한다. 전류 드라이버가, 예를 들어 도 5a의 로우 제어 회로부(520) 및/또는 컬럼 제어 회로부(510)의 일부로서 제공될 수 있고, 상이한 방식들로 구현될 수 있다. 전류 드라이버는 메모리 셀에 데이터를 기록하는 것, 메모리 셀을 선택하는 것 및 메모리 셀의 잠재적으로 파괴적인 기록을 수행하는 것을 포함하는 작업들을 수행하기 위해 원하는 전류 및/또는 전압을 설정하는 데 사용되는 기록 전류원일 수 있다.

예시적인 전류 드라이버는 텍사스 인스트루먼트사(Texas Instruments, Inc.)로부터의 모델 DAC7811에 기초하고, 12 비트, 직렬 입력, 다중 디지털-아날로그 변환기를 포함한다. 전류 드라이버는 디지털 입력에 기초하여 고정 또는 가변 전류를 출력한다. 전류 드라이버는 12 비트 R-2R DAC(570), DAC 레지스터(571), 입력 래치(572), 제어 로직 및 입력 시프트 레지스터(574), 및 파워 온 리셋 회로(power on reset circuit)(573)를 포함한다.

제어 로직 및 입력 시프트 레지스터에 대한 입력들은 NOT(SYNC), SCLK 및 SDIN를 포함한다. NOT(SYNC)는 활성 로우 제어 입력이다. 이것은 입력 데이터에 대한 프레임 동기화 신호이다. SYNC가 낮아질 때, 그것은 SCLK 및 SDIN에 대한 버퍼들에 전력을 공급하고, 입력 시프트 레지스터가 인에이블된다. 데이터는 이어지는 클록들의 활성 에지 상의 시프트 레지스터에 로딩된다. 직렬 인터페이스는 클록들을 카운트하고, 데이터는 16번째 활성 클록 에지 상의 시프트 레지스터에 래칭된다. SCLK는 직렬 클록 입력(serial clock input)이다. 디폴트로, 데이터는 직렬 클록 입력의 하강 에지 상의 입력 시프트 레지스터에 클록(clock)된다. SDIN은 직렬 데이터 입력(serial data input)이다. 데이터는 직렬 클록 입력의 활성 에지 상의 16 비트 입력 레지스터 내에 클록된다. 파워 온 리셋에서의 전력 공급 시에, 데이터는 SCLK의 하강 에지 상의 시프트 레지스터 내에 클록된다. SDO는, 예컨대 다수의 디바이스들을 연쇄(chain)하기 위한 제어 로직 및 입력 시프트 레지스터의 직렬 데이터 출력(serial data output)이다.

DAC(570)의 출력들은 RFB, IOUT1 및 IOUT2를 포함한다. RFB는 DAC에 대한 피드백 저항기이다. IOUT1은 DAC의 전류 출력이다. VOUT는 전류원의 출력 전압이다. IOUT2는 DAC의 아날로그 접지이다. 예시적인 전류 및 전압 출력들이 도 13e 내지 도 13h에 제공된다.

도 5d는 도 5c의 DAC 회로(570)의 일례를 도시한다. 회로는 12개의 데이터 비트들(DB0 내지 DB11)에 기초하여 디지털 방식으로 제어되고, 여기서 DB0은 최하위 비트(least significant bit, LSB)이고 DB11은 최상위 비트(most significant bit, MSB)이다. 회로는 직렬로 배열된 저항(R)의 저항기들(581)의 세트, 및 래더의 상이한 레그들 내에 병렬로 배열된 저항(2R)의 저항기들(582)의 세트를 포함한다. 추가적으로, 각각의 2R 저항기는 각자의 데이터 비트의 값에 기초하여 출력 경로(IOUT1 또는 IOUT2)에 저항기를 접속시킬 수 있는 스위치들(583)의 세트 내의 스위치에 접속된다. 회로는, 상이한 레그들 내의 전류들을 생성하는 데 사용되고 DAC 전체 스케일(full-scale) 전류를 결정하는 기준 전압(Vref)을 수신한다. 데이터 비트들에 기초하여, 대응하는 전류가 출력으로서 제공된다.

도 6은 본 명세서에 설명된 기술을 구현할 수 있는 메모리 시스템의 다른 예의 블록도이다. 이것은 도 5a의 배열에 대한 대안이고, 예를 들어 메모리 시스템(600) 내의 접합된 다이 쌍을 제공하기 위해 웨이퍼-웨이퍼(wafer-to-wafer) 접합을 사용하여 구현될 수 있다. 제어 다이(611) 및 별개의 메모리 다이(601)가 커플링된다. 제어 다이는 시스템 제어 로직 회로(560), 로우 제어 회로부(520), 및 컬럼 제어 회로부(510)를 포함하는 주변 회로부를 포함한다. 제어기(102)로부터의 기능들과 같은 추가적인 요소들이 또한 제어 다이(611) 내로 이동될 수 있다.

컬럼 제어 회로부(510)는 관통 전도성 경로들 상에서 메모리 어레이(502)에 커플링된다. 전도성 경로들은 컬럼 디코더(512), 컬럼 드라이버들(514), 및 블록 선택 회로부(516)와 메모리 어레이(502)의 비트 라인들 사이의 전기 접속을 제공할 수 있다. 전도성 경로들은 제어 다이(611) 상의 패드들을 통해 제어 다이(611) 내의 컬럼 제어 회로부(510)로부터 연장될 수 있다. 이들 패드들은 메모리 다이(601)의 대응하는 패드들에 접합되며, 이는 이어서 메모리 어레이(502)의 비트 라인들에 접속된다. 메모리 어레이(502)의 각각의 비트 라인은 컬럼 제어 회로부(510)에 접속하는 대응하는 전도성 경로를 가질 수 있다. 유사하게, 로우 제어 회로부(520)는 전도성 경로들을 통해 메모리 어레이(502)에 커플링될 수 있다. 전도성 경로 각각은 워드 라인, 더미 워드 라인, 또는 선택 게이트 라인에 대응할 수 있다. 추가적인 전기 경로들이 또한 제어 다이(611)와 메모리 다이(601) 사이에 제공될 수 있다.

시스템 제어 로직 회로(560), 컬럼 제어 회로부(510), 로우 제어 회로부(520) 및/또는 제어기(102)(또는 등가 기능의 회로)는, 도 5에 도시된 다른 회로들의 전부 또는 서브세트와 조합하여 또는 도 6의 제어 다이(611) 및 도 5의 유사한 요소들 상에서, 본 명세서에 기술되는 기능들을 수행하는 하나 이상의 제어 회로들의 일부인 것으로 고려될 수 있다. 제어 회로들은 하드웨어만을 포함할 수 있거나, 또는 (펌웨어를 비롯한) 소프트웨어와 하드웨어의 조합을 포함할 수 있다. 예를 들어, 본 명세서에 기술되는 기능들을 수행하도록 펌웨어에 의해 프로그래밍된 제어기가 제어 회로의 일례이다. 제어 회로는 프로세서, FGA, ASIC, 집적 회로, 또는 다른 유형의 회로를 포함할 수 있다.

다음의 논의에서, 메모리 어레이(502)는 교차점 아키텍처의 맥락에서 주로 논의되지만, 많은 논의가 더 대체적으로 적용될 수 있다. 교차점 아키텍처에서, 제1 세트의 전도성 라인들 또는 와이어들, 예컨대 워드 라인들은 아래에 놓인 기판에 대해 제1 방향으로 이어지고, 제2 세트의 전도성 라인들 또는 와이어들, 예컨대 비트 라인들은 아래에 놓인 기판에 대해 제2 방향으로 이어진다. 메모리 셀들은 워드 라인들 및 비트 라인들의 교점에 위치된다. 이들 교차점들에서의 메모리 셀들은 전술된 것들을 포함한, 다수의 기술들 중 임의의 것에 따라 형성될 수 있다. 하기의 논의는 MRAM 메모리 셀들을 사용하는 교차점 아키텍처에 기초한 접근법들에 주로 초점을 맞출 것이다.

도 7a는 도 5a 또는 도 6의 메모리 어레이(502) 내의 예시적인 메모리 셀의 단면도를 도시한다. 메모리 셀(700)은 셀렉터(702)와 직렬로 저장 요소(710)를 포함한다. 메모리 어레이는 다수의 그러한 메모리 셀들로 구성될 수 있다. 예시적인 메모리 셀(700)은 티타늄(Ti) 또는 티타늄 질화물(TiN)과 같은 금속으로 형성된 하단 전극(701) 및 상단 전극(706)을 포함한다. 이러한 예에서 저장 요소는 MRAM이고, 기준 층(703), 터널 배리어(704) 및 자유 층(705)을 포함한다. 기준 층은, 예컨대 Ta, W, Ru, CN, TiN, 및 TaN과 같은 전도성 금속들을 포함하는 전도성 스페이서와 커플링된 CoFeB 및 CoPt의 이중층과 같은 강자성 금속을 포함할 수 있다. 자유 층은 1 내지 2 nm 정도의 두께를 갖는 CoFe 또는 CoFeB 합금과 같은 강자성 금속을 포함할 수 있다. Ir 층은 자유 층과 터널 배리어 사이에 제공될 수 있고, Ta, W, 또는 Mo로 도핑될 수 있다. 터널 배리어는, 예컨대 MgO 또는 다른 절연 재료를 포함할 수 있다. 자유 층 위에 MgO와 같은 캡 층(cap layer)이 제공되어 자유 층의 이방성을 증가시킬 수 있다. 저장 요소의 저항은 그의 자화에 기초하여 변화한다.

상단 전도성 라인이 메모리 셀의 상단 단부(731)에 접속되는 한편, 하단 전도성 라인이 메모리 셀의 하단 단부(721)에 접속된다. 하나의 단부는 제1 단부이고, 다른 단부는 제2 단부이다. 전도성 라인들 중 하나의 전도성 라인은 워드 라인이고 다른 전도성 라인은 비트 라인이다.

셀렉터는 저장 요소에 대한 임의의 위치에, 예컨대 위, 아래, 또는 측부에 있을 수 있다. 이러한 예에서 셀렉터는 저장 요소 아래에 있다.

메모리 셀은 양극성(양방향성)일 수 있는데, 이는 하나의 극성의 전압이 그의 단자들을 가로질러 인가되어 그것을 고저항 상태(HRS)에 기록(프로그래밍)하고, 반대 극성의 전압이 그의 단자들을 가로질러 인가되어 그것을 저저항 상태 (LRS)에 기록하는 것을 의미한다. 예를 들어, 도 8c를 참조한다. 따라서, 저장 요소는 2개 이상의 상태들 사이에서 가역적으로 스위칭될 수 있다. 하나의 저항 상태는 바이너리 "0"을 나타낼 수 있는 한편, 다른 저항 상태는 바이너리 "1"을 나타낼 수 있다. 그러나, 2개 초과의 데이터/저항 상태들이 상변화 메모리와 같은 일부 유형들의 저장 요소 기술들에 사용될 수 있으며, 이들 모두는 기술된 수단에 의해 유익하게 선택되고 감지될 수 있다.

셀렉터는, 예컨대 오보닉 임계 스위칭 재료를 포함할 수 있다. 예들은 Ge-Se, Ge-Se-N, Ge-Se-As, Ge-Se-Sb-N, Ge58Se42, GeTe6, Si-Te, Zn-Te, C-Te, B-Te, Ge-As-Te-Si-N, Ge-As-Se-Te-Si 및 Ge-Se-As-Te을 포함한다.

셀렉터는 저장 요소에 대한 액세스를 제어한다. 특히, 저장 요소에 전압 또는 전류를 인가하여 그의 저항 상태를 변경하기 위해, 대응하는 셀렉터는 충분히 높은 전압, 예컨대 임계 전압보다 크기가 더 높은 전압을 인가함으로써 비전도성 상태로부터 전도성 상태로 먼저 스위칭되어야 한다. 또한, 도 8b를 참조한다.

메모리 셀의 상태는 기준 층과 자유 층의 자화의 상대적 배향에 기초한다. 2개의 층들이 반대 방향들로 자화되면, 메모리 셀은 역평행(anti-parallel, AP)의, 고저항 상태(HRS)에 있을 것이다. 2개의 층들이 동일한 방향으로 자화되면, 메모리 셀은 병렬(P)의, 저저항 상태(LRS)에 있을 것이다.

자화 방향은 기준 층에 대해 고정되고, 자유 층에 대해 변할 수 있다. 기준 층과 동일한 배향 또는 반대 배향을 갖도록 자유 층을 프로그래밍함으로써 MRAM 메모리 셀에 데이터가 기록된다. 하나의 접근법에서, 도 7b에서와 같은 MRAM 메모리 셀들의 어레이는 메모리 셀들 모두를 LRS로 설정함으로써 초기 상태에 배치된다. 이어서, 선택된 메모리 셀은 그의 자유층을 HRS에 배치하여 기준 층의 자계에 반대가 되도록 자계를 반전시킴으로써 프로그래밍될 수 있다. 기준 층은 자유 층을 프로그래밍할 때 그의 배향을 유지한다.

MRAM에 저장된 데이터 상태를 감지(판독)하기 위해, 메모리 셀을 가로지르는 전압이 인가되어 그의 저항 상태를 결정한다. 전압 또는 전류는 메모리 셀을 가로지르는 어느 방향으로든 인가될 수 있다. 하나의 접근법에서, 전압은 전류를 구동시킴으로써 인가된다. 예컨대, 도 13e 및 도 13f를 참조한다.

MRAM의 하나의 유형은 수직 스핀 전달 토크(spin transfer torque, STT) MRAM이며, 여기서 자유 층은 자유 층의 평면에 수직인 스위칭가능 자화 방향을 포함한다. STT는 자기 터널 접합부 내의 자성 층의 배향이 스핀 분극 전류를 사용하여 수정될 수 있는 효과이다. (전자들과 같은) 전하 캐리어들은 캐리어에 고유한 소량의 각 운동량인 스핀으로 알려진 특성을 갖는다. 전류는 대체적으로 분극되지 않는다(예컨대, 50% 스핀-업 전자 및 50% 스핀-다운 전자로 이루어짐). 스핀 분극 전류는 어느 하나의 스핀의 더 많은 전자들(예컨대, 대다수의 스핀-업 전자들 또는 대다수의 스핀-다운 전자들)을 갖는 전류이다. 기록 동작에서, 기준 층을 통해 전류를 통과시킴으로써, 스핀 분극 전류가 생성될 수 있다. 이러한 스핀 분극 전류가 자유 층 내로 지향되는 경우, 각 운동량이 자유 층으로 전달되어, 그의 자화 방향을 변화시킬 수 있다.

AP2P(anti-parallel-to-parallel) 기록에 대해, 화살표(741)는 전자 기록 전류, 예컨대 전자(e-) 이동의 방향을 나타내고, 화살표(742)는 전류 흐름(I)의 방향을 나타낸다. 예를 들어, 도 7a에서 상향 화살표(741)의 방향으로 전자 기록 전류를 생성하기 위해, 상단 전도성 라인(730)의 전압은 전자의 음전하로 인해 하단 전도성 라인(730)의 전압보다 더 높게(+V) 설정된다. 전자 기록 전류 내의 전자들은, 그들이 기준 층(703)을 통과할 때 스핀 분극된다. 스핀 분극 전자들이 터널 배리어(704)를 가로질러 터널링할 때, 각 운동량의 보존은 자유 층(705) 및 기준 층(703) 둘 모두에 스핀 전달 토크를 부여하게 할 수 있다. 이러한 토크는 기준 층의 자화 방향에 영향을 주기에 부적절하지만, 자유 층의 초기 자화 배향이 기준 층에 역평행(AP)이었던 경우, 자유 층의 자화 배향을 기준 층의 자화 배향에 대해 평행(P)하게 되도록 스위칭하는 데 충분하다. 이어서 평행한 자화들은, 전자 기록 전류가 턴 오프되기 전에 그리고 그 후에 안정된 상태로 유지될 것이다.

P2AP(parallel-to-anti-parallel) 기록에 대해, 화살표(743)는 전자 기록 전류, 예컨대 전자(e-) 이동의 방향을 나타내고, 화살표(744)는 전류 흐름(I)의 방향을 나타낸다. 자유 층 자화 및 기준 층 자화가 초기에 평행하다면, 자유 층의 자화 방향은 전술된 케이스에 반대 방향의, 예컨대 도 7a의 하향 화살표(743)의 방향으로 전자 기록 전류를 인가함으로써 기준 층의 자화 방향에 역평행하게 되도록 스위칭될 수 있다. 이러한 경우에, 하단 전도성 라인 상에 더 높은 전압(+V)을 배치함으로써 상단 전도성 라인(730)으로부터 하단 전도성 라인(720)에 전자 기록 전류가 인가된다. 이것은 P 상태에 있는 자유 층을 AP 상태에 기록할 것이다. 따라서, 자유 층의 자화는 전자 기록 전류의 방향에 기초하여 2개의 안정한 배향들 중 어느 하나로 설정될 수 있다.

메모리 셀 내의 데이터("0" 또는 "1")는 그의 저항을 측정함으로써 판독될 수 있다. LRS는 "0" 비트를 나타낼 수 있는 한편, HRS는 "1" 비트를 나타낸다. 판독 동작에서, 예를 들어 AP2P 방향에서 하단 전도성 라인으로부터 상단 전도성 라인으로, 또는 예를 들어 P2AP 방향에서 상단 전도성 라인으로부터 하단 전도성 라인으로 전자 판독 전류를 인가함으로써 메모리 셀을 가로지르는 판독 전류가 인가될 수 있다. 판독 동작에서, 전자 기록 전류가 너무 높으면, 이것은 메모리 셀에 저장된 데이터를 교란시키고 그의 상태를 변경할 수 있다. 예를 들어, 전자 판독 전류가 P2AP 방향을 사용하는 경우, P2AP 방향에서의 과도하게 높은 전류 또는 전압은 판독의 시작에서 초기 비트 상태를 나타내는 레벨을 저장하도록 의도된 초기 판독 동안 저저항 P 상태의 메모리 셀을 고저항 AP 상태로 스위칭할 수 있다. 그것은 P2AP를 기록하기 위해 더 많은 전류를 취하지만, MRAM 메모리 셀이 어느 방향으로든 판독될 수 있기 때문에, 기록 동작의 방향성 성질은 하나의 판독 방향을 다른 판독 방향, 즉 P2AP 방향에 비해 바람직하게 만들어 비트 에러 레이트(교란들)를 감소시킬 수 있다.

선택된 메모리 셀을 메모리 어레이에서 판독하거나 이에 기록하기 위해, 선택된 메모리 셀에 대응하는 비트 라인 및 워드 라인이 바이어싱되어 선택된 메모리 셀을 가로지르는 전압을 배치하고 전자들의 흐름을 유도한다. 이것은 또한 비트 라인 및 워드 라인에 접속되는 어레이의 선택되지 않은 메모리 셀들을 가로지르는 전압을 인가하여, 전류 누설 및 낭비된 전력 소비를 야기할 것이다. 전류 누설을 감소시키기 위한 하나의 접근법은 각각의 MRAM과 직렬로 셀렉터 요소를 배치하는 것이다. 예를 들어, 임계 스위칭 셀렉터는 바이어스가 그의 임계 전압보다 낮은 전압으로 유지될 때 고저항(오프 또는 비전도성 상태에 있음)을, 그리고 그것이 그의 임계 전압보다 높은 전압으로 바이어싱될 때 저저항(온 또는 전도성 상태에 있음)을 갖는다. 임계 스위칭 셀렉터는, 그의 전류가 지지 전류(holding current) 아래로 내려가거나, 전압이 지지 전압 아래로 내려갈 때까지 온 상태로 유지된다. 도 8b를 참조한다. 이것이 발생할 때, 임계 스위칭 셀렉터는 임계 전압보다 더 큰 전압이 다시 인가된(또는 임계 전류보다 더 큰 전류가 인가된) 후까지 오프 상태로 리턴한다. 따라서, 교차점에서 메모리 셀을 프로그래밍하기 위해, 연관된 임계 스위칭 셀렉터를 턴 온시키는 데, 그리고 메모리 셀을 기록하는 데 충분한 전압 및/또는 전류가 인가된다. 메모리 셀을 판독하기 위해, 메모리 셀의 저항 상태가 결정될 수 있기 전에 임계 스위칭 셀렉터가 유사하게 턴 온되어야 한다. 하나의 접근법에서, 저항 상태는 판독 전류(Iread)를 인가하고, 메모리 셀(저장 요소 및 직렬 접속된 셀렉터를 포함함) 및 비트 라인과 워드 라인 상의 직렬의 선택 트랜지스터들(감지 증폭기로의 글로벌 선택 노드)을 가로지르는 생성된 전압을 검출함으로써 결정된다. 예를 들어, 전압은 본 명세서에 기술된 바와 같은 잠재적으로 파괴적인 기록 동작 전에 그리고 그 후에 검출될 수 있다.

MRAM 저장 요소(710)는 임계 스위칭 셀렉터가 턴 온될때 기술된 바와 같이 동작하지만, 임계 스위칭 셀렉터를 가로지르는 전압 강하가 있다. 임계 스위칭 셀렉터가 그것의 임계 전압 초과의 전압을 인가함으로써 턴 온된 후에, 바이어싱 전류 또는 전압은 후속의 판독 또는 기록 동작 동안 셀렉터가 계속 온 상태로 유지되도록 임계 스위칭 셀렉터의 지지 전류 또는 지지 전압보다 충분히 높아야 한다. 또한, 도 8a 내지 도 8c를 참조한다.

도 7b는 도 7a의 메모리 셀과 부합하는, 메모리 셀들의 예시적인 교차점 메모리 어레이(750)의 사시도를 도시한다. 메모리 어레이는 하나 이상의 레벨들의 메모리 셀들을 포함할 수 있다. 이러한 예는 2개의 레벨들, 즉 제1 레벨(L1) 및 제2 레벨(L2)을 포함한다. 2개 초과의 레벨들이 또한 사용될 수 있다. 이러한 단순화된 예에서, L1 상의 4개의 워드 라인들(WL0_1 내지 WL3_1), L1 및 L2에 대해 4개의 비트 라인들(BL0 내지 BL3), 및 L2 상의 4개의 워드 라인들(WL0_2 내지 WL3_2)이 있다. 따라서, 비트 라인들은 2개의 인접 레벨들에 의해 공유된다. 메모리 셀들의 로우가 각각의 워드 라인과 연관되고, 메모리 셀들의 2개의 컬럼들(2개의 레벨들 각각에 대해 하나의 컬럼)은 각각의 비트 라인과 연관된다. 도 9a 및 도 9b를 또한 참조한다. 메모리 셀들의 배향은, 셀렉터에 대한 저장 요소의 포지션 측면에서, 각각의 층에서 동일하거나 상이할 수 있다. 즉, 메모리 셀은, 비트 라인의 전압 및/또는 전류 동작들의 극성이 각각의 층에 대해 동일하도록 L1에 대해 L2 상에서 반전된다. 또는, 메모리 셀은 L1 및 L2 상에서 동일하게 배향될 수 있으므로, 비트 라인이, P2AP를 판독하고 기록하기 위해 L1을 선택할 때 그것을 네거티브로 취함으로써 선택되거나, 또는 P2AP를 판독하고 기록하기 위해 L2를 선택할 때 포지티브로 취함으로써 선택되고; 또는 AP2P를 기록하기 위해 전압들이 반전된다.

워드 라인들 및 비트 라인들은 전도성 재료, 예컨대 텅스텐 또는 구리, 임의의 적절한 금속, 고농도 도핑된 반도체 재료, 전도성 규화물, 전도성 규화물-저마나이드, 또는 전도성 저마나이드를 포함한다. 이러한 예에서, 도체들은 레일 형상(rail-shaped)이고, 워드 라인들은 서로 평행하게 연장되고, 비트 라인들은 서로 평행하게 그리고 워드 라인들에 수직하게 연장된다.

각각의 메모리 셀은 각자의 워드 라인 및 비트 라인의 교점(intersection)에 위치된다. 예를 들어, 메모리 셀(700)은 WL3_1 및 BL3의 교점에 위치된다. 메모리 셀을 가로지르는 전압을 인가하기 위해, 제어 회로부는 WL3_1 및 BL3을 가로지르는 전압을 인가한다.

상기의 예들은 원통형 또는 기둥 형상의 메모리 셀들 및 레일 형상의 도체들을 보여준다. 그러나, 다른 옵션들이 가능하다.

도 8a 내지 도 8c는 로그 스케일 상의 전류 및 선형 스케일 상의 전압을 도시한다.

도 8a는 도 7a의 저장 요소(710)에 대한 예시적인 I-V 플롯을 도시한다. 도 7a와 관련하여 논의된 바와 같이, 바이폴라 스위칭 저장 요소는, 예를 들어 저장 요소를 가로질러 포지티브 전압을 인가함으로써 AP2P 기록 프로세스에서 HRS로부터 LRS로, 그리고 예를 들어 저장 요소를 가로질러 네거티브 전압을 인가함으로써 P2AP 기록 프로세스에서 LRS로부터 HRS로 스위칭된다.

I-V 플롯은 셀렉터와 별개인 저장 요소에 대한 것이다. 수평축은 Vwrite_AP2P, 즉 AP2P 기록 동작이 발생하는 전압, 및 Vwrite_P2AP, 즉 P2AP 기록 동작이 발생하는 전압을 도시한다. 이러한 예에서, Vwrite_ AP2P는 Vwrite_ P2AP보다 더 크다.

AP2P 기록 동작에서, 저장 요소는 초기에 HRS에 있다. 전압이 0 V로부터 Vwrite_AP2P로 증가할 때, 전류는 플롯(800)에 의해 도시된 바와 같이 증가한다(도 8a). 메모리 셀이 저저항 상태(LRS)로 스위칭될 때, 기록 동작 동안의 전류의 증가가 플롯(801)에 의해 도시된다. 후속하여, 전압이 0 V를 향해 감소함에 따라, 플롯(802)에 의해 도시된 바와 같이, 전류가 또한 감소한다(도 8a).

P2AP 기록 동작에서, 저장 요소는 초기에 LRS에 있다. 전압이 0 V로부터 Vwrite_P2AP로 크기가 증가할 때, 전류는 플롯(803)에 의해 도시된 바와 같이 증가한다(도 8a). 저장 요소가 고저항 상태(HRS)로 스위칭될 때, 기록 동작 동안의 전류의 감소가 플롯(804)에 의해 도시된다. 후속하여, 전압이 0 V를 향해 크기가 감소함에 따라, 플롯(805)에 의해 도시된 바와 같이, 전류가 또한 감소한다.

도 8b는 도 7a의 셀렉터(702)에 대한 예시적인 I-V 플롯을 도시한다. I-V 플롯은 메모리 셀과 별개인 셀렉터에 대한 것이다. 수평축은 지지 임계 전압(Vhold) 및 동작 임계 전압(Vth)을 도시한다. 이들 전압들의 포지티브 극성 및 네거티브 극성은 도 8a에 부합하는 기록 동작들에서 사용하기 위해 도시된다.

AP2P 기록 동작에서, 전압이 0 V로부터 Vth로 증가할 때, 전류는 플롯(810)에 의해 도시된 바와 같이 증가한다. 전압이 Vth를 초과하여 증가할 때, 셀렉터는 턴 온되고, 플롯(811)에 의해 도시된 바와 같이 전류의 급격한 증가가 있다. 후속하여, 플롯(812)은 전압이 단지 작은 전류 변화에 따라 증가하거나 감소할 수 있음을 보여준다. 이것은 저항에 종속된다. 대부분의 경우들에서, 전류는 P 상태에 대한 전압에 따라 선형적으로 증가하지만, AP 저항은 전압 증가에 따라 감소할 수 있다. 전류는, 전압이 전압 컴플라이언스(voltage compliance) 때문에 소정 레벨 초과로 증가할 때 변화를 중단할 수 있다. AP2P 기록 동작이 완료될 때, 전압은 Vhold로 감소하고, 이 지점에서 셀렉터는 턴 오프되어, 전류의 급격한 감소를 야기한다(플롯(813)).

P2AP 기록 동작에서, 전압이 0 V로부터 -Vth로 크기가 증가할 때, 전류는 플롯(820)에 의해 도시된 바와 같이 증가한다. 전압이 -Vth를 초과하여 크기가 증가할 때, 셀렉터는 턴 온되고, 플롯(821)에 의해 도시된 바와 같이 전류의 급격한 증가가 있다. 후속하여, 플롯(822)은 전압이 단지 작은 전류 변화에 따라 증가하거나 감소할 수 있음을 보여준다. 기록 동작이 완료될 때, 전압은 Vhold로 크기가 감소할 수 있고, 이 지점에서 셀렉터는 턴 오프되어, 전류의 급격한 감소를 야기한다(플롯(823)).

도 8c는 도 7a의 메모리 셀(700)에 대한 예시적인 I-V 플롯을 도시한다. 메모리 셀은 셀렉터와 직렬로 저장 요소를 포함한다. 메모리 셀의 상태는 셀렉터를 턴 온시키고, 이어서 셀렉터의 상태를 변경하도록 설계된 전압 및/또는 전류를 인가함으로써 변경될 수 있다.

전압 및 전류를 포함하는 신호는 셀렉터가 턴 온될 때까지 저장 요소에 인가될 수 없다. 메모리 셀을 가로지르는 적절한 기록 또는 판독 전압을 제공하기 위해 셀렉터가 턴 온된 후에 전압이 증가될 수 있다.

AP2P 동작에서, 전압이 0 V로부터 Vth로 증가할 때, 전류는 플롯(830)에 의해 도시된 바와 같이 증가한다. 전압이 Vth를 초과하여 증가할 때, 셀렉터는 턴 온되고, 플롯(831)에 의해 도시된 바와 같이 전류의 급격한 증가가 있다. 전압은 플롯(832)에 의해 도시된 바와 같이 Vwrite_AP2P로 추가로 증가될 수 있고, 이 지점에서 설정 동작이 발생하여, 전류의 급격한 증가를 야기한다(플롯(833)). 후속하여, 기록 동작이 완료될 때, 플롯(834)은 전압이 Vhold로 감소하는 것을 보여주고, 이 지점에서 셀렉터는 턴 오프되어, 전류의 급격한 감소를 야기한다(플롯(835)).

P2AP 기록 동작에서, 전압이 0 V로부터 -Vth로 크기가 증가할 때, 전류는 플롯(840)에 의해 도시된 바와 같이 증가한다. 전압이 -Vth를 초과하여 크기가 증가할 때, 셀렉터는 턴 온되고, 플롯(841)에 의해 도시된 바와 같이 전류의 급격한 증가가 있다. 전압은 플롯(842)에 의해 도시된 바와 같이 Vwrite_P2AP로 추가로 증가될 수 있고, 이 지점에서 기록 동작이 발생하여, 전류의 급격한 감소를 야기한다(플롯(843)). 후속하여, 기록 동작이 완료될 때, 플롯(844)은 전압이 Vhold로 크기가 감소하는 것을 보여주고, 이 지점에서 셀렉터는 턴 오프되어, 전류의 급격한 감소를 야기한다(플롯(845)).

도 9a는 교차점 메모리 어레이(750)의 제1 레벨과 부합하는 예시적인 회로(900)를 도시한다. 워드 라인들(WL0_1 내지 WL3_1)은 비트 라인들(BL0 내지 BL3)과 함께 도시된다. 4개의 로우들 및 4개의 컬럼들로 배열된 16개의 예시적인 메모리 셀들이 있고, 여기서 각각의 로우는 각자의 워드 라인에 접속되고 각각의 컬럼은 각자의 비트 라인에 접속된다. 각각의 메모리 셀은, 하나의 단자가 제1 전도성 라인에 접속되고 다른 단자가 제2 전도성 라인에 접속되는 2-단자 디바이스일 수 있다. 전도성 라인들은, 예를 들어 금속 또는 도핑된 실리콘일 수 있다.

예를 들어, 메모리 셀들(M00_1, M01_1, M02_1, M03_1)은 WL0_1에 그리고 비트 라인들(BL0 내지 BL3)에 각각 접속되고, 메모리 셀들(M10_1, M11_1, M12_1, M13_1)은 WL1_1에 그리고 비트 라인들(BL0 내지 BL3)에 각각 접속되고, 메모리 셀들(M20_1, M21_1, M22_1, M23_1)은 WL2_1에 그리고 비트 라인들(BL0 내지 BL3)에 각각 접속되고, 메모리 셀들(M30_1, M31_1, M32_1, M33_1)은 WL3_1에 그리고 비트 라인들(BL0 내지 BL3)에 각각 접속된다. WL3_1 및 BL0에 접속된 M30_1은 파선으로 표기된 바와 같은 예시적인 선택된 메모리 셀이다.

각각의 비트 라인 및 워드 라인은, 하나의 접근법에서, BL0 및 WL3_1에 대한 예시적인 단자들(915, 916)을 각각 포함하는 원형 단자들에 의해 도시된 바와 같은 개방 회로에 의해 종단될 수 있다.

트랜지스터 쌍이 각각의 전도성 라인에 접속될 수 있다. 예를 들어, 트랜지스터 쌍들(Wd0_1 내지 Wd3_1)은 워드 라인들(WL0_1 내지 WL3_1)과 각각 직렬로 접속되고, 트랜지스터 쌍들(Bd0 내지 Bd3)은 비트 라인들(BL0 내지 BL3)과 각각 직렬로 접속된다. Wd0_1 내지 Wd3_1은 각자의 워드 라인을 선택하거나 선택해제하는 데 사용될 수 있고, Bd0 내지 Bd3은 각자의 비트 라인을 선택하거나 선택해제하는 데 사용될 수 있다. Wd0_1 내지 Wd3_1은 워드 라인 디코더 트랜지스터들이고, 예를 들어 로우 제어 회로부(520)의 일부일 수 있다. Bd0 내지 Bd3은 비트 라인 디코더 트랜지스터들이고, 예를 들어 컬럼 제어 회로부(510)의 일부일 수 있다.

하나의 접근법에서, 각각의 트랜지스터 디코더 쌍은 nMOSFET과 병렬로 pMOSFET(제어 게이트 상에 원으로 도시됨)을 포함한다. 예를 들어, Wd0_1 내지 Wd3_1은 pMOSFET들(940 내지 943) 각각을, 그리고 nMOSFET들(944 내지 947) 각각을 포함한다. Bd0 내지 Bd3은 nMOSFET들(960 내지 963) 각각을 그리고 pMOSFET들(964 내지 967) 각각을 포함한다. 워드 라인들에 대한 트랜지스터 쌍들은 공통 경로(910)에 접속될 수 있는 한편, 비트 라인들에 대한 트랜지스터 쌍들은 공통 경로(920)에 접속될 수 있다. 기록 동작에서와 같이, 공통 경로(910)는 WL 드라이버(524a)(도 5b)에 접속될 수 있고, 공통 경로(920)는 BL 드라이버(513G)에 접속될 수 있다. 공통 경로들은 또한 판독 동작에서와 같이 감지 회로(564)(도 5a)에 접속될 수 있다. 또는, 0 V 또는 접지에서 구동되는 전도성 라인들 중 하나의 전도성 라인을 이용하여, 다른 전도성 라인이 판독 동작에서 감지 회로(564)에 접속될 수 있다.

기록 또는 판독을 위한 메모리 셀(M30_1)을 선택하기 위해, Wd3_1 및 Bd0은 전도성 상태로 제공되어 메모리 셀에 전압/전류를 인가한다. 트랜지스터 쌍(Wd3_1) 내에서, 트랜지스터들(943, 947) 중 하나 또는 둘 모두는 전도성 상태로 제공되어, 기록 동작에서 경로(910)로부터 WL3_1로 전압/전류를 접속시키거나, 판독 동작에서 경로(910)를 통해 WL3_1 상의 전압을 감지할 수 있다. 유사하게, 트랜지스터 쌍(Bd0) 내에서, 트랜지스터들(960, 964) 중 하나 또는 둘 모두는 전도성 상태로 제공되어, 기록 동작에서 경로(920)로부터 BL0로 전압/전류를 접속시키거나, 판독 동작에서 경로(920)를 통해 BL0 상의 전압을 감지할 수 있다. 대체적으로, 인핸스먼트 유형(enhancement type)의 트랜지스터들에 대해, nMOSFET은 포지티브 게이트-소스 전압이 인가될 때 전도성 상태에 있고, pMOSFET은 네거티브 게이트-소스 전압이 인가될 때 전도성 상태에 있으며, 여기서 두 경우들 모두에서 게이트-소스 전압의 크기는 트랜지스터의 Vth를 초과한다. 또한, 도 10f 내지 도 10f를 참조한다.

회로는 또한 각각의 워드 라인 및 비트 라인에 접속된 격리 트랜지스터를 포함한다. 예를 들어, WL0_1 내지 WL3_1은 각각 격리 대기(isolation standby) 트랜지스터들(930 내지 933)에 접속된다. WL 격리 트랜지스터는 전도성 상태로 제공되어, 격리 대기 전압, 예컨대 1.65 V를 기록 또는 판독 동작에서 선택되지 않은 워드 라인으로 전달할 수 있다. WL 격리 트랜지스터들은, 하나의 접근법에서 nMOSFET들일 수 있고, 그의 소스는 경로(920) 상의 공통 전압에 접속될 수 있다. 선택된 워드 라인, 예컨대 WL3_1에 대해, 격리 트랜지스터(933)는 비전도성 상태로 제공되어 워드 라인으로부터 격리 전압을 접속해제한다. 이것은 드라이브 전압/전류 또는 감지된 전압이 각각 기록 또는 판독 동작에서 트랜지스터 쌍(Wd3_1)을 통과할 수 있게 한다.

유사하게, BL0 내지 BL3은 각각 격리 트랜지스터들(950 내지 953)에 접속된다. BL 격리 트랜지스터는 전도성 상태로 제공되어, 격리 전압, 예컨대 1.65 V를 기록 또는 판독 동작에서 선택되지 않은 비트 라인으로 전달할 수 있다. BL 격리 트랜지스터들은, 하나의 접근법에서 pMOSFET들일 수 있고, 그의 드레인은 경로(921) 상의 공통 전압에 접속될 수 있다. 그러한 경로(921) 전압은 경로(920) 전압과 동일할 수 있다.

선택된 비트 라인, BL0에 대해, 격리 트랜지스터(950)는 비전도성 상태로 제공되어 비트 라인으로부터 격리 전압을 접속해제한다. 이것은 드라이브 전압/전류 또는 감지된 전압이 각각 기록 또는 판독 동작에서 트랜지스터 쌍(Bd0)을 통과할 수 있게 한다.

하나의 접근법에서, 선택되지 않은 워드 라인들 및 선택되지 않은 비트 라인들 둘 모두에 접속되는 선택되지 않은 메모리 셀들은, 선택되지 않은 메모리 셀들이 기록되는 것을 방지하기 위해 기록 동작 동안 그들의 단자들 둘 모두에서 동일한 포지티브 전압(격리 전압)으로 바이어싱될 수 있다. 선택되지 않은 메모리 셀은 판독 또는 기록 동작을 위해 선택되지 않는 메모리 셀이다. 선택된 메모리 셀은 판독 또는 기록 동작을 위해 선택되는 메모리 셀이다. 격리 전압은 선택되지 않은 메모리 셀들이 선택된 메모리 셀의 기록 또는 판독 동작에 의해 영향을 받는 것을 방지하기에 충분하고; 예를 들어, 활성 동작들 동안 WL 및 BL 중 어느 하나에 인가되는 최소 전압 및 최대 전압의 대략 평균에서, 선택되지 않은 셀이 선택되지 않을 때 그것을 가로지르는 Vth(셀렉터)를 초과하지 않게 한다.

트랜지스터 쌍들 및 격리 트랜지스터들의 pMOSFET들 및 nMOSFET들은 로우 디코더 제어 회로부 및 컬럼 디코더 제어 회로부를 적절한 제어 게이트 전압들(Vcg)로 설정함으로써 전도성 또는 비전도성 상태로 제공될 수 있다. 트랜지스터 쌍 내에서, 제어 게이트 전압은 pMOSFET 및 nMOSFET에 대해 독립적으로 제어될 수 있다. nMOSFET 및 pMOSFET의 제어 게이트들은 각각의 트랜지스터 쌍에서 별개로 제어될 수 있고, 각각의 트랜지스터는 그러한 경로를 선택하거나 선택해제하는 데 사용될 수 있다.

도 9b는 도 9a와 부합하는 예시적인 회로(990) 및 도 7b의 교차점 메모리 어레이(750)의 제2 레벨을 도시한다. 도 7b와 관련하여 언급된 바와 같이, 비트 라인들(BL0 내지 BL3)은 메모리 셀들의 제1 레벨 및 제2 레벨 사이에서 공유될 수 있다. 워드 라인 디코더들은 제1 레벨에 대한 것과 유사한 배열을 가질 수 있다. 워드 라인들(WL0_2 내지 WL3_2)은 비트 라인들(BL0 내지 BL3)과 함께 도시된다. 16개의 예시적인 메모리 셀들이 있다. 예를 들어, 메모리 셀들(M00_2, M01_2, M02_2, M03_2)은 WL0_2에 그리고 비트 라인들(BL0 내지 BL3)에 각각 접속되고, 메모리 셀들(M10_2, M11_2, M12_2, M13_2)은 WL1_2에 그리고 비트 라인들(BL0 내지 BL3)에 각각 접속되고, 메모리 셀들(M20_2, M21_2, M22_2, M23_2)은 WL2_2에 그리고 비트 라인들(BL0 내지 BL3)에 각각 접속되고, 메모리 셀들(M30_2, M31_2, M32_2, M33_2)은 WL3_2에 그리고 비트 라인들(BL0 내지 BL3)에 각각 접속된다. WL3_2 및 BL0에 접속된 M30_2는 파선으로 표기된 바와 같은 예시적인 선택된 메모리 셀이다.

각각의 비트 라인 및 워드 라인은, 하나의 접근법에서, BL0 및 WL3_2에 대한 예시적인 단자들(915a, 916a)을 각각 포함하는 원형 단자들에 의해 도시된 바와 같은 개방 회로에 의해 종단될 수 있다.

트랜지스터 쌍이 각각의 전도성 라인에 접속될 수 있다. 예를 들어, 트랜지스터 쌍들(Wd0_2 내지 Wd3_2)은 워드 라인들(WL0_2 내지 WL3_2)과 직렬로 각각 접속된다. Wd0_2 내지 Wd3_2는 각자의 워드 라인을 선택하거나 선택해제하는 데 사용될 수 있고, Bd0 내지 Bd3은 각자의 비트 라인을 선택하거나 선택해제하는 데 사용될 수 있다. Wd0_2 내지 Wd3_2는 워드 라인 디코더 트랜지스터들이고, 예를 들어 로우 제어 회로부(520)의 일부일 수 있다.

하나의 접근법에서, 각각의 트랜지스터 디코더 쌍은 nMOSFET과 병렬로 pMOSFET을 포함한다. 예를 들어, Wd0_2 내지 Wd3_2는 pMOSFET들(980 내지 983) 각각을, 그리고 nMOSFET들(984 내지 987) 각각을 포함한다. 워드 라인들에 대한 트랜지스터 쌍들은 공통 경로(910a)에 접속될 수 있다. 공통 경로(910a)는 WL 드라이버(524a)(도 5b), 예를 들어 20 nm CD MRAM에 대한 기록 동작에서 예컨대, 대략 30 ㎂를 제공하는 전류원에 접속될 수 있다. 또는, 공통 경로(910a)는, 예컨대 대략 15 ㎂를 제공하는 전류원에 그리고 예컨대, 판독 동작에서 감지 회로(564)(도 5a)에 접속될 수 있다.

기록 또는 판독을 위한 메모리 셀(M30_2)을 선택하기 위해, Wd3_2 및 Bd0은 전도성 상태로 제공되어 메모리 셀을 가로지르는 일정 전압을 인가한다. 트랜지스터 쌍(Wd3_2) 내에서, 트랜지스터들(983, 987) 중 하나 또는 둘 모두는 전도성 상태로 제공되어, 기록 동작에서 경로(910a)로부터 WL3_2로 전압/전류를 접속시키거나, 판독 동작에서 경로(910a)에서 WL3_2 상의 전압을 감지할 수 있다. 유사하게, 트랜지스터 쌍(Bd0)(도 9a) 내에서, 트랜지스터들(960, 964) 중 하나 또는 둘 모두는 전도성 상태로 제공되어, 기록 동작에서 경로(920)로부터 BL0로 전압/전류를 접속시키거나, 판독 동작에서 경로(920)에서 BL0 상의 전압을 감지할 수 있다.

추가적으로, WL0_2 내지 WL3_2는 각각 격리 트랜지스터들(970 내지 973)에 접속된다. WL 격리 트랜지스터들은, 하나의 접근법에서 nMOSFET들일 수 있고, 그의 소스는 경로(920a) 상의 공통 전압에 접속될 수 있다. 선택된 워드 라인, 예컨대 WL3_2에 대해, 격리 트랜지스터(973)는 비전도성 상태로 제공되어 워드 라인으로부터 격리 전압을 접속해제한다. 이것은 드라이브 전압/전류 또는 감지된 전압이 각각 기록 또는 판독 동작에서 트랜지스터 쌍(Wd3_2)을 통과할 수 있게 한다.

각각의 전도성 라인(예컨대, 워드 라인 또는 비트 라인)에 접속된 트랜지스터 쌍은 최적화된 양방향 기록 능력을 제공한다. 처음에 언급된 바와 같이, 기록 및 판독 둘 모두는 하나의 트랜지스터 또는 둘 모두의 트랜지스터들을 전도성 상태로 제공함으로써 최적화될 수 있다. 특히, 메모리 셀을 선택할 때, WL3_1과 같은 제1 전도성 라인의 전압은 전류원에 의해 구동되는 pMOSFET을 사용하여 포지티브 전압까지 풀업될 수 있는(증가됨) 한편, BL0과 같은 제2 전도성 라인의 전압은 도 9a의 Bd0에서의 nMOSFET(960)과 같은 nMOSFET을 사용하여 대략 0 V까지 풀다운될 수 있다(감소됨). 이러한 접근법은 디코더 쌍의 하나의 트랜지스터만을 사용함으로써 셀렉터가 턴 온되는 동안 커패시턴스를 최소화하고, 여기서 pMOSFET이 nMOSFET보다 더 높게 노드를 풀링할 수 있는데, 이는 Vth의 손실이 회피되기 때문이다. 그러나, 셀렉터가 온 상태인 이후에 선택된 메모리 셀을 판독하고 WL 전압이 더 낮을 때, 하나의 옵션에서, 제1 전도성 라인의 병렬 nMOSFET이 또한 병렬로 또는 단독으로 사용될 수 있다. nMOSFET은 메모리 셀을 가로지르는 전압의 정확한 감지를 허용하기 위해 pMOSFET의 감소된 저항을 오프셋하는 저항을 추가한다. 따라서, 감지 회로에 의해 감지되는 전압의 진폭이 보존된다(또는 nMOSFET만이 사용되는 경우 증가됨). 다른 옵션에서, 선택된 메모리 셀을 판독할 때, pMOSFET이 턴 오프되는 한편, 병렬 nMOSFET은 턴 온된다. 이것은 트랜지스터 쌍의 총 저항을 증가시켜, MRAM이 LRS로부터 HRS로 변하는 경우 감지 회로에 의해 감지되는 전압이 증폭되게 한다.

도 10a는 선택된 워드 라인(WL3_1) 상의 전압을 풀업할 때 pMOSFET이 온 상태이고 nMOSFET이 오프 상태인 구성의 도 9a의 WL 트랜지스터 쌍(Wd3_1)을 도시한다. 워드 라인 전압의 풀업은, 디코딩된 비트의 셀렉터에 대한 선택 프로세스 동안, 또는 예를 들어 기록 동안 발생할 수 있다. 하나의 접근법에서, 전압은, 도 5c에서와 같이, 비트를 선택하기 위한 판독 전류원 및 비트를 기록하기 위한 기록 전류원을 - 각각이 pMOSFET을 사용함 - 사용하여 풀업된다. 그리고, 판독은 pMOSFET을 이용하여 행해질 수 있다. 또는, 그것은 pMOSFET 및 nMOSFET 둘 모두를 온 상태에 있게 하여, 자기 참조 판독(SRR)을 위한 기록 후에 MRAM 변화 상태로부터 감지 증폭기에 대한 차이 신호를 개선시킬 수 있다. 또는, 셀렉터가 턴 온된 후에 단지 pMOSFET을 턴 오프시키고 nMOSFET을 턴 온시킴으로써 nMOSFET을 이용하여 판독하는 것에 의해 신호가 추가로 증가될 수 있다.

도 10a 내지 도 10c에서, 트랜지스터 쌍(Wd3_1)은 nMOSFET(947)과 병렬로 pMOSFET(943)을 포함한다. 도 10a 내지 도 10f에서, pMOSFET들의 제어 게이트, 드레인 및 소스는 각각 Gp, Dp 및 Sp로 표기되고, nMOSFET들의 제어 게이트, 드레인 및 소스는 각각 Gn, Dn 및 Sn으로 표기된다. 또한, pMOSFET 및 nMOSFET은 일부 구성들에서 패스 게이트들로서 동작할 수 있다.

화살표는 공통 경로(910)로부터 WL3_1로 pMOSFET을 통과하는데, 이는 소스(Sp)로부터 드레인(Dp)으로의 전류 흐름 방향을 나타낸다. 언급된 바와 같이, pMOSFET은, 크기가 트랜지스터의 Vth를 초과하는 네거티브 게이트-소스 전압이 인가될 때 전도성 상태에 있다. 이것은, 예를 들어 1 V의 Vth를 가정하여, 예컨대 0 V를 게이트(Gp)에 인가하고 1 V 초과와 같은 포지티브 전압을 소스에 인가함으로써 달성될 수 있다. nMOSFET은 게이트-소스 전압이 Vth를 초과하지 않을 때 비전도성 상태에 있다. 이것은, 예컨대 0 V를 게이트에 인가함으로써 달성될 수 있다.

도 10b는 선택된 워드 라인(WL3_1) 상의 전압을 감지할 때 pMOSFET이 오프 상태이고 nMOSFET이 온 상태인 구성의 도 9a의 WL 트랜지스터 쌍(Wd3_1)을 도시한다. 이러한 예에서, 감지 동안, WL3_1의 전압은 공통 경로(910) 및 트랜지스터 쌍(Wd3_1)을 통해, 그리고 특히 nMOSFET(947)을 통해 감지 회로에 의해 감지된다. pMOSFET은, 예컨대 게이트(Gp)에 3.3 V를 인가함으로써 턴 오프된다. nMOSFET은, 예컨대 게이트(Gn)에 3.3 V를 인가함으로써 턴 온된다. 화살표는 WL3_1로부터 공통 경로(910)로 nMOSFET을 통과하는데, 이는 드레인(Dn)으로부터 소스(Sn)로의 전류 흐름 방향을 나타낸다.

도 10c는 선택된 워드 라인(WL3_1) 상의 전압을 감지할 때 pMOSFET이 온 상태이고 nMOSFET이 온 상태인 구성의 도 9a의 WL 트랜지스터 쌍(Wd3_1)을 도시한다. 이러한 예에서, 감지 동안, WL3_1의 전압은 공통 경로(910) 및 트랜지스터 쌍(Wd3_1)을 통해, 그리고 특히 nMOSFET(947) 및 pMOSFET(943)을 통해 감지 회로에 의해 감지된다. pMOSFET은, 예컨대 게이트(Gp)에 0 V를 인가함으로써 턴 온된다. Wd3_1 상의 전압은 pMOSFET의 소스에서 포지티브 전압이고, |Vgs|>Vth를 제공하기에 충분히 높은 것으로 가정된다. nMOSFET은, 예컨대 게이트(Gn)에 3.3 V를 인가함으로써 턴 온된다. Wd3_1 상의 전압은 nMOSFET의 드레인(Dn)에서 포지티브 전압이고, 제어 게이트 전압(Gn)보다 더 낮을 수 있다. 2개의 트랜지스터들이 병렬로 있는 상태에서, Dp는 Sn과 동일하고, Sp는 Dn과 동일하다.

도 10d는 선택된 비트 라인(BL0)을, 예컨대 대략 0 V로 풀다운할 때 pMOSFET이 오프 상태이고 nMOSFET이 온 상태인 구성으로의 도 9a의 WL 트랜지스터 쌍(Wd3_1)을 도시한다. 비트 라인 전압의 풀다운은 디코딩된 비트의 셀렉터에 대한 선택 프로세스 동안, 또는 예를 들어 그 비트의 판독 또는 기록 동안 발생할 수 있다. 선택 또는 기록은 언급된 바와 같이 양방향성일 수 있다. 따라서, 일 방향에서, 워드 라인은 비트 라인보다 더 높게 바이어싱되고, 반대 방향에서, 비트 라인은 워드 라인보다 더 높게 바이어싱된다. 예를 들어, 비트 라인이 더 높게 바이어싱될 때, 그것은 pMOSFET에 의해 구동될 수 있다.

도 10d 내지 도 10f에서, 트랜지스터 쌍(Bd0)은 nMOSFET(960)과 병렬로 pMOSFET(964)을 포함한다.

화살표는 공통 경로(920)로부터 BL0로 nMOSFET을 통과하는데, 이는 드레인(Dn)으로부터 소스(Sn)로의 전류 흐름 방향을 나타낸다. 이것은, 예컨대 3.3 V를 nMOSFET의 게이트에 인가함으로써 달성될 수 있다. pMOSFET은, 예컨대 3.3 V를 게이트에 인가함으로써 턴 오프된다.

도 10e는 선택된 비트 라인(BL0)이 접지 상태로 설정되는 감지 프로세스 동안 pMOSFET이 오프 상태이고 nMOSFET이 온 상태인 구성의 도 9a의 WL 트랜지스터 쌍(Wd3_1)을 도시한다. 감지를 위한 하나의 옵션 동안, BL0의 전압은 공통 경로(920)에서 접지, 예컨대 0 V로 설정될 수 있다. PMOSFET은, 예컨대 3.3 V를 게이트에 인가함으로써 턴 오프되고, nMOSFET은, 예컨대 3.3 V를 게이트에 인가함으로써 턴 온된다. 화살표는 BL0로부터 공통 경로(920)로 nMOSFET을 통과하는데, 이는 드레인(Dn)으로부터 소스(Sn)로의 전류 흐름 방향을 나타낸다.

도 10f는 선택된 비트 라인(BL0)이 접지 상태로 설정되는 감지 프로세스 동안 pMOSFET이 온 상태이고 nMOSFET이 온 상태인 구성의 도 9a의 WL 트랜지스터 쌍(Wd3_1)을 도시한다. 이러한 옵션에서, pMOSFET은, 예컨대 0 V를 게이트에 인가함으로써 턴 온되고, nMOSFET은, 예컨대 3.3 V를 게이트에 인가함으로써 턴 온된다.

도 11a는 도 7a의 메모리 셀(700)과 같은 선택된 메모리 셀에 대한 기록 동작을 수행하기 위한 예시적인 프로세스의 흐름도를 도시한다. 단계(1000)는 상단 전도성 라인을 통해 전류를 구동시켜 메모리 어레이 내의 메모리 셀을 LRS(P) 상태로 설정하는 것을 포함한다. 모든 메모리 위치들에서 이것을 반복하는 것은 모든 비트들을 LRS 상태에 놓을 것이다. 이러한 접근법에서, 메모리 셀들 모두는 동일한 알려진 상태에 있다. 하단 전도성 라인은, 하나의 접근법에서 고정 전압으로 설정될 수 있다. 단계(1001)는 메모리 어레이에 저장될 데이터를 수신하는 것을 포함한다. 예를 들어, 데이터는 통신 인터페이스를 통해 수신될 수 있다. 단계(1002)는 데이터에 기초하여 HRS (AP) 상태로 프로그래밍될 메모리 셀들을 식별하는 것을 포함한다. 예를 들어, 이들은 1 비트를 저장하도록 의도된 비트들일 수 있다. 단계(1003)는 하단 전도성 라인을 통해 전류를 구동시켜, 식별된 메모리 셀을 선택하고 그것을 P 상태로부터 AP 상태로 프로그래밍하는 것을 포함한다. 상단 전도성 라인은, 하나의 접근법에서 고정 전압으로 설정될 수 있다. 상단 전도성 라인 및 하단 전도성 라인에 대한 참조는 도 7a의 메모리 셀 구성과 부합한다. 도 13a 및 도 13b를 또한 참조한다.

도 11b는 도 7a의 메모리 셀(700)과 같은 선택된 메모리 셀에 대한 단일 전압 검출을 이용하여 판독 동작을 수행하기 위한 예시적인 프로세스의 흐름도를 도시한다. 프로세스는, 예를 들어 도 7b의 L1 또는 L2에 적용될 수 있다. 단계(1010)는 메모리 셀의 셀렉터를 디코딩 및 턴 온하기 위한 동작을 시작하는 것을 수반한다. 제1 전도성 라인이 메모리 셀의 제1 단부에 그리고 제1 트랜지스터 쌍에 접속될 수 있고, 제2 전도성 라인이 메모리 셀의 제2 단부에 그리고 제2 트랜지스터 쌍에 접속될 수 있다. 예를 들어, M30_1이 L1 내의 선택된 메모리 셀인 도 9a에서, 제1 전도성 라인은 제1 트랜지스터 쌍(Wd3_1)에 접속된 WL3_1이고, 제2 전도성 라인은 제2 트랜지스터 쌍(Bd0)에 접속된 BL0이다. 다른 예에서, M30_2가 L2 내의 선택된 메모리 셀인 도 9b에서, 제1 전도성 라인은 제1 트랜지스터 쌍(Bd0)에 접속된 BL0이고, 제2 전도성 라인은 제2 트랜지스터 쌍(Wd3_2)에 접속된 WL3_2이다.

단계(1011)는 제1 트랜지스터 쌍의 nMOSFET이 비전도성 상태에 있는 동안 제1 트랜지스터 쌍의 pMOSFET을 이용하여 제1 전도성 라인의 전압을 풀업함으로써, 그리고 제2 트랜지스터 쌍의 pMOSFET이 비전도성 상태에 있는 동안 제2 트랜지스터 쌍의 nMOSFET을 이용하여 제2 전도성 라인의 전압을 풀다운함으로써 메모리 셀을 선택하는 것을 포함한다. 제1 전도성 라인의 전압을 풀업하는 것은 도 13c 및 도 13d에 도시된 바와 같이, 제1 전도성 라인에 전류(Iread)를 인가하는 것을 수반할 수 있다. 제2 전도성 라인의 전압을 풀다운하는 것은 제2 전도성 라인을 거의 0 V로 구동하는 것을 수반할 수 있다. 선택하는 것은 언급된 바와 같이, 메모리 셀의 셀렉터를 비전도성 상태로부터 전도성 상태로 스위칭할 수 있다. 예를 들어, 도 8c와 부합하여, 0 V로부터 Vth(셀렉터)로 증가하는 전압이 메모리 셀을 가로질러 인가될 수 있다. t1 내지 t2에서 도 13c 및 도 13d를 참조한다. 선택 단계(1011)는 판독 전류원을 사용하여, 워드 라인 및 비트 라인 상에 원하는 전압들 및 전류들을 제공한다.

대체적으로, MRAM 교차점 어레이는 전도성 라인에 대한 nMOSFET보다, 전압이 풀업되는 전도성 라인에 대한 pMOSFET을 사용함으로써 셀렉터의 더 넓은 Vth 범위에 걸쳐 선택할 수 있는데, 이는 pMOSFET이 포지티브 전력 공급에 가깝게 풀링할 수 있는 반면 nMOSFET은 포지티브 전력 공급에서 그의 Vth, 약 1 V 범위의 손실을 뺀 것으로 풀링할 수 있기 때문이다. 메모리 셀들이 각각의 층에서 동일한 배향을 갖는 경우, 전압이 풀업되는 전도성 라인은 메모리 셀 아래의 제1 전도성 라인일 수 있고, 전압이 풀다운되는 전도성 라인은 제1 레벨에서 메모리 셀 위의 제2 전도성 라인일 수 있다. 셀렉터의 턴 온은 과잉 전압이 저장 요소를 통해 누출되기 때문에 메모리 셀을 가로지르는 과도 전압(transient voltage)을 유도한다. 메모리 셀의 내부 직렬 저항은 20 kΩ 정도이다. 과잉 전압은 VT-Vhold이고, 이는 Vhold가 증가되는 경우 또는 커패시턴스 및 Vth가 감소되는 경우 감소될 수 있다. 과잉 전압의 에너지로 인해 저장 요소의 상태를 반전시킬 위험을 최소화하기 위해, 커패시턴스를 감소시킴으로써 과도 지속기간이 최소화되어야 한다.

비트 라인은, 도 7b 에서와 같이, 그것의 더 긴 길이 및 2개의 층들 사이의 배치로 인해 더 큰 커패시턴스를 갖는 경향이 있어, 소산 시간(dissipation time)이 대부분 워드 라인 커패시턴스에 의해 설정되게 한다. 누출 시간 및 판독 레이턴시는 커패시턴스를 감소시킴으로써 감소될 수 있다. 하나의 옵션은 길이를 단축시키고, 타일 와이어-와이어 간격을 증가시키는 것이다. 다른 옵션은 타일 와이어를 구동시키는 데 사용되는 트랜지스터의 크기를 감소시키는 것이다. 다른 옵션은 nMOSFET을 이용하여 워드 라인을 그리고 pMOSFET을 이용하여 더 높은 커패시턴스 비트 라인을 선택하는 것인데, 그 이유는 워드 라인 상의 nMOSFET이 등가의 드라이브에 대해 3 배 더 작을 수 있기 때문이다. pMOSFET을 이용하여 하이 상태(high)로 풀링하는 것 및 nMOSFET을 이용하여 로우 상태(low)로 풀링하는 것은 주어진 전력 공급에 대해 가장 넓은 범위의 허용된 Vth를 허용하는데, 이는 구동 트랜지스터들에서 Vth의 손실이 회피되기 때문이다. 그러나, 이들 접근법들은 문제가 있다. 예를 들어, 다중 레벨 메모리 디바이스의 제조는 각각의 레벨 내의 메모리 셀들이 동일한 배향을 갖는 경우에 단순화된다. 이러한 경우에, 레벨들 중 하나의 레벨은 pMOSFET을 이용하여 워드 라인을 하이 상태로 풀링하고 다른 레벨은 nMOSFET을 이용하여 워드 라인을 로우 상태로 풀링하여 더 높은 허용된 Vth(셀렉터)를 획득한다.

단일(n) 또는 pMOSFET 단독으로 선택하는 것은 커패시턴스를 감소시키고, 저장 요소가 그의 상태를 변경할 때 더 높은 Vth를 허용하지만 신호 차이를 감소시킨다. 예를 들어, 메모리 셀이 LRS에서 25 kΩ 및 HRS에서 50 kΩ의 저항을 갖고, 판독 전류(Iread)가 15 ㎂ 인 경우, 메모리 셀을 가로지르는 전압은 LRS에서 375 ㎷이고 HRS에서 750 ㎷이다. 이것은 2개의 상태들 사이에서 MRAM을 가로지르는 375 ㎷의 신호 차이이다. 그러나, MOSFET의 드레인-소스 간 저항(Rds)은 메모리 셀의 HRS의 결과로서 더 큰 Von로부터 감소되어, 감지 회로에서 전압을 증가시킨다. 그 결과, 신호 차이는, 예컨대 250 내지 300 ㎷로 감소하여, 판독 동안 메모리 셀의 상태의 변화를 검출하는 것을 더 어렵게 만들 수 있다.

감지 회로에서 신호를 최적화하기 위한 2개의 옵션들이 제공된다. 제1 옵션(단계(1012a))은, 예를 들어 레벨 1 상에서 pMOSFET을 사용하여 감소된 커패시턴스를 위해 하나의 트랜지스터만으로 셀렉터를 선택하여 더 높은 Vth를 가능하게 하고, 이어서 pMOSFET을 온 상태로 유지하면서 판독 동안 이용가능한 nMOSFET을 턴 온하는 것을 수반한다. 이러한 경우에, 판독 동안, pMOSFET의 증가된 Von이 nMOSFET의 감소된 Von에 의해 오프셋되어, 전체 저항이 대략 일정하게 유지되게 하고 대략 전체 신호 차이가 감지 회로로 통과되게 한다.

제2 옵션(단계(1012b))은 더 높은 Vth를 허용하도록 레벨 1 상에서 pMOSFET을 사용하여, 감소된 커패시턴스에 대해 하나의 트랜지스터만을 이용하는 셀렉터를 선택하고, 이어서 셀렉터가 온 상태인 후에 pMOSFET을 턴 오프시키면서 판독 동안 이용가능한 nMOSFET을 턴 온시켜, 그에 의해 턴 온 동안 커패시턴스를 감소시키기 위해 선택할 하나의 트랜지스터만을 사용하는 것을 수반한다. pMOSFET을 선택하는 것은 선택 동안 더 넓은 범위의 Vth(셀렉터)를 가능하게 한다. 이어서, 선택 후에, SRR의 제1 판독 동안 판독 및 레벨 저장을 위해 nMOSFET 만으로 변환한다. nMOSFET의 더 높은 저항은 감지 회로에서 더 높은 신호를 야기한다. 이러한 접근법은 메모리 셀의 저항 면적(RA) 곱이 5 이하와 같이 비교적 낮을 때 적합하다. RA가 10 이상과 같이 상대적으로 높은 경우, 감지 회로에서의 신호는 너무 높게 되어 감지 회로 또는 전력 공급부의 범위를 초과할 수 있다. 이어서, 둘 모두를 턴 온시키는 것이 바람직할 수 있다.

제1 옵션에서, 단계(1012a)는, 제1 트랜지스터 쌍에서, nMOSFET을 전도성 상태로 변경하고 pMOSFET을 전도성 상태로 유지하는 것을 포함한다. 하나의 접근법에서, 메모리 셀의 선택 후에, 그리고 메모리 셀의 판독을 위한 준비에서, 제어 회로는 nMOSFET을 비전도성 상태로부터 전도성 상태로 변경하고 pMOSFET을 전도성 상태로 유지하도록 구성된다.

제2 옵션에서, 단계(1012b)는, 제1 트랜지스터 쌍에서, 셀렉터 턴 온 후에, pMOSFET을 비전도성 상태로 변경하고 nMOSFET을 전도성 상태로 유지하는 것을 포함한다. 일관성을 위해, SRR의 파괴적 기록 전에 그리고 그 후에 제1 및 제2 판독들은 동일한 옵션을 사용해야 한다. 하나의 접근법에서, 메모리 셀의 선택 후에, 그리고 메모리 셀의 판독을 위한 준비에서, 제어 회로는 pMOSFET을 전도성 상태로부터 비전도성 상태로 변경하고 nMOSFET을 전도성 상태로 턴 온하도록 구성된다.

공통 단계(1013)는 제1 트랜지스터 쌍을 통해 제1 전도성 라인 상의 전압(Vread)을 검출하고 그것을 기준 전압(Vref)과 비교하는 것을 포함한다. 도 12a의 예시적인 감지 회로를 참조한다. 또한, t2 내지 t3에서 도 13c 및 도 13d를 참조한다.

도 11c는 도 7a의 메모리 셀(700)과 같은 선택된 메모리 셀에 대한 듀얼 전압 검출을 이용하여 판독 동작을 수행하기 위한 예시적인 프로세스의 흐름도를 도시한다. 단계들(1100, 1101, 1102a, 1102b)은 도 11b의 단계들(1010, 1011, 1012a, 1012b)에 각각 대응한다. 단계(1101)의 선택이 t1 내지 t2에서 발생하는 도 13e 및 도 13f를 참조한다.

제1 옵션은 단계들(1102a, 1104a, 1106a)을 수반하는 한편, 제2 옵션은 단계들(1102b, 1104b, 1106b)을 수반한다.

이러한 듀얼 전압 감지 접근법에서, 단계(1103)에서 제1 전압이 검출되고 단계(1107)에서 제2 전압이 검출된다. 특히, 공통 단계(1103)는 제1 트랜지스터 쌍을 통해 제1 전도성 라인 상에서 제1 전압을 검출하고 저장하는 것을 포함한다. 예를 들어, 제1 전압(Vread1)은 도 12b의 감지 회로의 제1 커패시터(C1)에 저장될 수 있다. 또한, t2 내지 t3에서 도 13e 및 도 13f를 참조한다.

제1 옵션에서, 단계(1104a)는, 제1 트랜지스터 쌍에서, nMOSFET을 비전도성 상태로 변경하고 pMOSFET을 전도성 상태로 유지하는 것을 포함한다. 하나의 접근법에서, 제1 전압의 검출 후에, 그리고 메모리 셀의 잠재적으로 파괴적인 기록을 위한 준비에서, 제어 회로는 nMOSFET을 전도성 상태로부터 비전도성 상태로 변경하고 pMOSFET을 전도성 상태로 유지하도록 구성된다.

제2 옵션에서, 단계(1104b)는, 제1 트랜지스터 쌍에서, nMOSFET을 비전도성 상태로 변경하고 pMOSFET을 전도성 상태로 유지하는 것을 포함한다. 하나의 접근법에서, 제1 전압의 검출 후에, 그리고 메모리 셀의 잠재적으로 파괴적인 기록을 위한 준비에서, 제어 회로는 nMOSFET을 비전도성 상태로부터 전도성 상태로 변경하고 pMOSFET을 전도성 상태로 유지하도록 구성된다.

공통 단계(1105)는 제1 트랜지스터 쌍을 통해 메모리 셀의 잠재적으로 파괴적인 기록을 수행하는 것을 포함한다. 이러한 기록 동작은 메모리 셀이 HRS에 있는 것을 보장한다. 메모리 셀이 이미 HRS에 있는 경우, 기록은 비파괴적이다. 그러나, 메모리 셀이 LRS에 있는 경우, 기록은 그것이 메모리 셀의 데이터 상태를 변경하기 때문에 파괴적이다. 또한, t3 내지 t5에서 도 13e 및 도 13f를 참조한다.

제1 옵션에서, 단계(1106a)는, 제1 트랜지스터 쌍에서, nMOSFET을 전도성 상태로 변경하고 pMOSFET을 전도성 상태로 유지하는 것을 포함한다. 하나의 접근법에서, 메모리 셀의 잠재적으로 파괴적인 기록 후에, 그리고 제2 전압의 검출을 위한 준비에서, 제어 회로는 nMOSFET을 비전도성 상태로부터 전도성 상태로 변경하고 pMOSFET을 전도성 상태로 유지하도록 구성된다.

제2 옵션에서, 단계(1106b)는, 제1 트랜지스터 쌍에서, pMOSFET을 비전도성 상태로 변경하고 nMOSFET을 전도성 상태로 유지하는 것을 포함한다. 하나의 접근법에서, 메모리 셀의 잠재적으로 파괴적인 기록 후에, 그리고 제2 전압의 검출을 위한 준비에서, 제어 회로는 pMOSFET을 전도성 상태로부터 비전도성 상태로 변경하고 nMOSFET을 전도성 상태로 유지하도록 구성된다.

공통 단계(1107)는 제1 트랜지스터 쌍을 통해 제1 전도성 라인 상에서 제2 전압(Vread2)을 검출하는 것을 포함한다. 예를 들어, 제2 전압은 도 12b의 감지 회로의 비교기(1201)의 반전 입력(-)에 제공될 수 있다.

공통 단계(1108)는 제2 전압이 특정 양 초과만큼 제1 전압을 초과하는지 여부를 결정하는 것을 포함한다. 하나의 접근법에서, 제2 커패시터(C2)는 스위치(1202)를 사용하여 C1 및 C2를 직렬로 접속시킴으로써 Vread1에 추가될 수 있는 오프셋 전압(Voffset)을 저장한다. 이어서, 조합된 입력(Vread1+Voffset)은 Vread2와의 비교를 위해 비교기의 비반전(non-inverting) 입력에 제공된다. 오프셋 전압을 추가함으로써, 단계(1105)에서 메모리 셀이 LRS로부터 HRS로 스위칭하는지 여부의 더 신뢰성 있는 결정이 이루어질 수 있다.

단계(1108)에 기초하여, 단계(1109a 또는 1109b)에 도달한다. 단계(1109a)는 제2 전압이 특정 양 초과만큼 제1 전압을 초과할 때 메모리 셀이 저저항 데이터 상태를 저장한다고 결론을 내리고, 단계(1109b)는 제2 전압이 특정 양 초과만큼 제1 전압을 초과하지 않을 때 메모리 셀이 고저항 데이터 상태를 저장한다고 결론을 내린다. 단계(1110)는 단계(1109a)를 따르는 라이트백 프로세스를 도시하는데, 여기서 파괴적 기록 프로세스로 인해 그의 상태를 변경했던 메모리 셀이 그의 원래 상태로 복원된다. 또한, 도 13g 및 도 13h를 참조한다.

도 12a는 도 11b의 프로세스와 부합하는, 도 7b의 감지 회로(564)의 예시적인 구현예를 도시한다. 감지 회로는 비교기(1201)를 포함한다. 기준 전압(Vref)이 반전 입력에 제공되고, 공통 경로(1204) 상의 검출된 전압(Vread)은 스위치(1210)가 폐쇄될 때 비반전 입력에 제공된다. Vref는 LRS 메모리 셀에 대해 예상되는 전압(V_LRS)과 HRS 메모리 셀에 대해 예상되는 전압(V_HRS) 사이의 레벨로 설정될 수 있다. 따라서, 비교기의 출력은 메모리 셀의 데이터 상태를 나타낸다.

도 12b는 도 11c의 프로세스와 부합하는, 도 7b의 감지 회로(564)의 다른 예시적인 구현예를 도시한다. 도 11c와 관련하여 언급된 바와 같이, 감지 회로는 선택된 메모리 셀 상에 제1 전압(Vread1)을 저장하는 제1 커패시터(C1), 및 오프셋 전압(Voffset)을 저장하는 제2 커패시터(C2)를 포함할 수 있다. 일례에서, Vread1은 LRS에서 375 ㎷이고 HRS에서 750 ㎷이고, Voffset은 100 내지150 ㎷이다. 감지 전에, C1은 노드들(1207, 1208)을 가로지르는 대응하는 전압을 인가하고 스위치들(1205, 1206)을 폐쇄함으로써(전도성으로 만듦으로써) Voffset으로 충전될 수 있다. 이어서, 이들 스위치들은 개방되어(비전도성으로 만들어져) C2에서 Voffset을 유지할 수 있다.

노드(1204)는 도 9a의 공통 경로(910)에 접속될 수 있다. 감지 동안, 공통 경로는 트랜지스터 쌍(Wd3_1)을 통해 WL3_1과 같은 선택된 워드 라인에 접속된다. 이것은 워드 라인의 전압이 노드(1204)로 전달될 수 있게 한다. 스위치(1203)가 폐쇄되는 한편 스위치(1202)는 개방되어, C1을 가로지르는 Vread1을 제공한다. 후속하여, 스위치(1203)가 개방되어 워드 라인으로부터 C1을 접속해제시킨다. 이어서, 스위치(1202)는 폐쇄되어, C1과 직렬로 C2를 제공한다. 하나의 접근법에서, C2는 비교기(1201)의 비반전 입력에 접속된다. Vread2를 획득하기 위해, 스위치(1209)가 폐쇄되는 한편 스위치(1203)는 개방되어, 노드(1204)를 비교기의 반전 입력에 접속시킨다. 대안적으로, 커패시터는 또한 커패시터 상에 저장된 레벨 전압에 결부된 단부와 접속될 수 있다. 커패시터의 다른 단부는, 예를 들어 SRR이 P2AP인 경우, 레벨 1에 대해 대략 150 ㎷ 위로 전압을 조정하기 위해 감지 증폭기에서 사용될 때 포지티브로 구동될 수 있다. 또는, 커패시터의 다른 단자는, 예를 들어 SRR이 P2AP인 경우, 레벨 1에 대해 저장된 전압을 -150 ㎷로 이동시키도록 네거티브로 구동될 수 있다. 또는, SRR이 AP2P인 경우, 범프의 방향이 반전될 수 있다.

도 12c는 도 9a와 부합하는 트랜지스터 쌍(Wd3_1)의 pMOSFET 및 nMOSFET의 병렬의 예시적인 저항들을 도시한다. pMOSFET 및 nMOSFET은, 그들이 전도성 상태에 있을 때, 각각 Rp 및 Rn의 저항들을 갖고, 트랜지스터 쌍의 총 저항(Rt)은 1/Rt=1/Rp+1/Rn에 의해 좌우된다. 위에서 언급된 바와 같이, 제1 옵션에서, pMOSFET의 감소된 저항(Rp)(하향 화살표로 표현됨)은 트랜지스터들 둘 모두가 전도성 상태에 있을 때 nMOSFET의 증가된 저항(Rn)(상향 화살표로 표현됨)에 의해 오프셋될 수 있다. 이것은 신호 진폭을 보존한다. 신호 진폭을 증가시키는 제2 옵션에서, pMOSFET의 감소된 저항(Rp)은 pMOSFET이 비전도성 상태에 있고 nMOSFET이 전도성 상태에 있을 때, nMOSFET의 증가된 저항(Rn)으로 대체된다. 따라서, 메모리 셀의 선택에 의해 야기되는 pMOSFET의 감소된 저항은 nMOSFET이 전도성 상태에 있을 때 nMOSFET의 저항에 의해 오프셋된다. 또한, 메모리 셀의 선택에 의해 야기되는 pMOSFET의 감소된 저항은 nMOSFET이 전도성 상태에 있을 때 nMOSFET의 저항에 의해 대체된다.

도 13a는 도 11a의 기록 프로세스와 부합하는, 메모리 셀에 대한 전류 대 시간의 예시적인 플롯을 도시한다. 도 13b는 도 13a와 부합하는, 메모리 셀에 대한 전압 대 시간의 예시적인 플롯을 도시한다. 메모리 셀의 선택은 t1 내지 t2에서 발생한다. 전류(Iread)는, 셀렉터의 저항이 t2에서 더 낮은 레벨로 스위칭될 때까지 단계(1000)와 부합하는 전도성 라인들 중 하나의 전도성 라인 상에서 구동된다. 이때, 메모리 셀이 LRS에 있는 경우, 플롯(1300)의 레벨로 전압에서의 강하(drop off)가 있다. 또는, 메모리 셀이 HRS에 있는 경우, 전압은 플롯(1301)의 레벨로 유지된다. 선택 프로세스는 기록이 요망되는 경우 기록 전류를 갖는 것일 수 있으며; 그러나, 비트 내구성(bit endurance)은 판독 전류로 항상 선택하고, 이어서 전류를 기록 전류로 증가시킴으로써 개선될 수 있다. LRS 메모리 셀은 t3에서 HRS로 스위칭되고, 프로세스는 t4에서 종료된다.

도 13c는 도 11b의 판독 프로세스와 부합하는, 메모리 셀에 대한 전류 대 시간의 예시적인 플롯을 도시한다. 도 13d는 도 13c와 부합하는, 메모리 셀에 대한 전압 대 시간의 예시적인 플롯을 도시한다. 메모리 셀의 선택은 t1 내지 t2에서 발생한다. Iwrite보다 낮은 전류(Iread)는, 셀렉터의 저항이 t2에서 더 낮은 레벨로 스위칭될 때까지 단계(1011)와 부합하는 전도성 라인들 중 하나의 전도성 라인 상에서 구동된다. 이때, 메모리 셀이 LRS 또는 HRS에 있는지 여부에 기초하는, 그리고 트랜지스터 쌍의 구성에 기초하는 레벨로 전압에서의 강하가 있다. 특히, LRS의 경우, 플롯들(1305, 1305a, 1305b)의 전압들은 pMOSFET만이 온 상태인 경우, nMOSFET 및 pMOSFET 둘 모두가 온 상태인 경우, 또는 nMOSFET만이 온 상태인 경우 각각 획득된다. HRS의 경우, 플롯들(1306, 1306a, 1306b)의 전압들은 pMOSFET만이 온 상태인 경우, nMOSFET 및 pMOSFET 둘 모두가 온 상태인 경우, 또는 nMOSFET만이 온 상태인 경우 각각 획득된다. 전압(Vread)의 검출은 단계(1013)와 부합하는 t2 내지 t3에서 발생하고, 프로세스는 t3에서 종료된다.

도 13e는 도 11c의 단계(1100) 내지 단계(1108)의 프로세스와 부합하는, 메모리 셀에 대한 전류 대 시간의 예시적인 플롯을 도시한다. 도 13f는 도 13e와 부합하는, 메모리 셀에 대한 전압 대 시간의 예시적인 플롯을 도시한다. 메모리 셀의 선택은 t1 내지 t2에서 발생한다. 이러한 시간 동안, 메모리 셀은 Iread로서 지칭되는, 예컨대 15 ㎂의 고정 전류로 구동되는 한편 전압은, 예컨대 Vth=3 V로 증가(ramp up)되어 메모리 셀을 선택한다. t2에서, 셀렉터는 그의 비전도성 상태로부터 그의 더 낮은 저항의, 전도성 상태로 변경되어, Vhold(셀렉터)를 향한 전압 강하를 야기한다. t2 내지 t3에서, 플롯들은 메모리 셀이 HRS(AP 상태) 또는 LRS(P 상태)에 있는 경우, 메모리 셀을 가로지르는 전압(V_HRS 또는 V_LRS)을 나타낸다. 특히, LRS의 경우, 플롯들(1311, 1311a, 1311b)의 전압들은 pMOSFET만이 온 상태인 경우, nMOSFET 및 pMOSFET 둘 모두가 온 상태인 경우, 또는 nMOSFET만이 온 상태인 경우 각각 획득된다. HRS의 경우, 플롯들(1310, 1310a, 1310b)의 전압들은 pMOSFET만이 온 상태인 경우, nMOSFET 및 pMOSFET 둘 모두가 온 상태인 경우, 또는 nMOSFET만이 온 상태인 경우 각각 획득된다. Vread1은 t2 내지 t3에서 검출될 수 있다.

t3 내지 t5에서, 잠재적으로 파괴적인 기록은 Iwrite의 더 높은 고정 전류, 예컨대, 30 ㎂를 구동함으로써 발생한다. t3-t4로부터, 플롯(1312)은 메모리 셀이 HRS에 있는 경우를 나타내고, 플롯(1313)은 메모리 셀이 LRS에 있는 경우를 나타낸다. t4에서, LRS에서의 메모리 셀은 파괴적 기록 프로세스에서 HRS로 스위칭되거나, HRS에서의 메모리 셀은 HRS에 남아 있다. t5 내지 t6에서, 전류는 Iread로 낮아지고, Vread2가 Vread1과의 비교를 위해 획득된다. 특히, 플롯들(1320, 1320a, 1320b)의 전압들은 pMOSFET만이 온 상태인 경우, nMOSFET 및 pMOSFET 둘 모두가 온 상태인 경우, 또는 nMOSFET만이 온 상태인 경우 각각 획득된다. 메모리 셀의 데이터 상태는 t6에 의해 결정되고, 이때 프로세스는 제1 판독 동안 저장된 레벨에 대한 비교에 의해 완료되고 150 ㎷(Voffset)만큼 조정된다.

도 13g는 도 11c의 단계(1110)의 라이트백 프로세스와 부합하는, 메모리 셀에 대한 전류 대 시간의 예시적인 플롯을 도시한다. 도 13h는 도 13g와 부합하는, 메모리 셀에 대한 전압 대 시간의 예시적인 플롯을 도시한다. 전류(Iwrite)는 메모리 셀을 통하는 것이고, 예컨대 30 ㎂의 크기를 가질 수 있다. 이러한 전류는 AP 상태에 있는 타깃 셀에 대한 AP2P 기록을 수행하도록 구동된다. t1 내지 t2에서, Iwrite가 인가되고 전압은 0 V로부터 예컨대 -3 V로 증가되어 메모리 셀을 선택하고, t2 내지 t3에서는 -3 V에 남아 있다. -3 V는 셀렉터의 Vth일 수 있다. t3에서, AP 상태 셀은 P 상태로 스위칭되어, 전압의 크기가 강하되게 한다. 프로세스는 t4에서 종료된다.

하나의 접근법에서, 장치는, 교차점 메모리 어레이에 접속하도록 구성된 제어 회로 - 교차점 메모리 어레이는 제1 전도성 라인과 제2 전도성 라인 사이에 배열된 메모리 셀을 포함함 -, 및 nMOSFET과 병렬로 pMOSFET을 포함하고 제1 전도성 라인에 접속되는 제1 트랜지스터 쌍 - 메모리 셀은 임계 스위칭 셀렉터와 직렬로 저장 요소를 포함함 - 을 포함하고, 제어 회로는, 메모리 셀을 선택하기 위해, nMOSFET이 비전도성 상태에 있는 동안 pMOSFET을 이용하여 제1 전도성 라인의 전압을 풀업하도록 구성되고; 제어 회로는, pMOSFET이 비전도성 상태에 있고 nMOSFET이 전도성 상태에 있는 동안 메모리 셀을 후속적으로 판독하도록 구성된다.

다른 접근법에서, 방법은 메모리 셀의 임계 스위칭 셀렉터를 고저항 상태로부터 저저항 상태로 스위칭하는 단계 - 제1 전도성 라인은 메모리 셀의 제1 단부에 접속되고 제2 전도성 라인은 메모리 셀의 제2 단부에 접속되고, nMOSFET과 병렬로 pMOSFET을 포함하는 제1 트랜지스터 쌍은 제1 전도성 라인에 접속되고, 스위칭하는 단계는 nMOSFET을 비전도성 상태로 유지하는 동안 pMOSFET을 이용하여 제1 전도성 라인의 전압을 설정하는 것을 포함함 -; 및 임계 스위칭 셀렉터가 저저항 상태에 있을 때, pMOSFET이 비전도성 상태에 있고 nMOSFET이 전도성 상태에 있는 동안 제1 트랜지스터 쌍을 통해 제1 전도성 라인 상의 제1 전압을 감지하는 단계를 포함한다.

다른 접근법에서, 장치는 교차점 메모리 어레이 - 교차점 메모리 어레이는 메모리 셀을 포함하고, 메모리 셀은 임계 스위칭 셀렉터와 직렬로 MRAM을 포함함 -; 메모리 셀의 제1 단부에 접속된 제1 전도성 라인; 메모리 셀의 제2 단부에 접속된 제2 전도성 라인; nMOSFET과 병렬로 pMOSFET을 포함하고 제1 전도성 라인에 접속되는 제1 트랜지스터 쌍; nMOSFET과 병렬로 pMOSFET을 포함하고 제2 전도성 라인에 접속되는 제2 트랜지스터 쌍; 및 제어 회로를 포함하고, 메모리 셀을 선택하기 위해, 제어 회로는 제1 트랜지스터 쌍의 nMOSFET이 아니라 pMOSFET을 통해 제1 전도성 라인의 전압을 풀업하도록, 그리고 제2 트랜지스터 쌍의 pMOSFET이 아니라 nMOSFET을 통해 제2 전도성 라인의 전압을 풀다운하도록, 그리고 메모리 셀을 판독하도록 구성되고, 제어 회로는 제1 트랜지스터 쌍의 pMOSFET이 아니라 nMOSFET을 통해 제1 시간에 제1 전도성 라인의 전압을 감지하도록 구성된다.

본 발명의 전술한 상세한 설명은 예시 및 설명의 목적으로 제시되었다. 그것은 본 발명을 개시된 정확한 형태로 제한하거나 망라하도록 의도되지 않는다. 상기의 교시내용의 관점에서 많은 수정 및 변형이 가능하다. 설명된 접근법들은 본 발명의 원리 및 그의 실제 응용을 가장 잘 설명하기 위해 선택되었고, 이에 의해, 당업자가 다양한 접근법들에서 그리고 고려된 특정 용도에 적합하게 된 바와 같은 다양한 수정예들로 본 발명을 가장 잘 활용할 수 있게 하였다. 본 발명의 범주는 명세서에 첨부된 청구범위에 의해 정의되는 것으로 의도된다.

Claims

장치로서,
교차점 메모리 어레이에 접속하도록 구성된 제어 회로 - 상기 교차점 메모리 어레이는 제1 전도성 라인과 제2 전도성 라인 사이에 배열된 메모리 셀을 포함함 -, 및 pMOSFET 및 상기 pMOSFET과 병렬로 접속된 nMOSFET을 포함하고 상기 제1 전도성 라인에 접속되는 제1 트랜지스터 쌍 - 상기 메모리 셀은 임계 스위칭 셀렉터와 직렬로 저장 요소를 포함함 - 을 포함하고,
상기 제어 회로는, 판독 동작을 위한 상기 메모리 셀을 선택하기 위해, 상기 nMOSFET이 비전도성 상태에 있는 동안 전도성 상태의 상기 pMOSFET을 이용하여 상기 제1 전도성 라인의 전압을 풀업(pull up)하도록 구성되고;
상기 제어 회로는 후속적으로, 상기 판독 동작에서, 상기 pMOSFET이 비전도성 상태에 있고 상기 nMOSFET이 전도성 상태에 있는 동안 상기 메모리 셀을 판독하도록 구성되는, 장치.
제1항에 있어서,
상기 메모리 셀의 선택에 의해 야기되는 상기 pMOSFET의 감소된 저항은 상기 nMOSFET이 상기 전도성 상태에 있을 때 상기 nMOSFET의 저항에 의해 대체되는, 장치.
제1항에 있어서,
상기 메모리 셀을 판독하기 위해, 상기 제어 회로는 상기 pMOSFET이 상기 비전도성 상태에 있고 상기 nMOSFET이 상기 전도성 상태에 있는 동안 상기 제1 트랜지스터 쌍을 통해 상기 제1 전도성 라인 상의 전압을 검출하도록 구성되는, 장치.
제1항에 있어서,
상기 메모리 셀의 선택 후에, 그리고 상기 메모리 셀의 판독을 위한 준비에서, 상기 제어 회로는 상기 nMOSFET을 상기 비전도성 상태로부터 상기 전도성 상태로 변경하고 상기 pMOSFET을 상기 전도성 상태로부터 상기 비전도성 상태로 변경하도록 구성되는, 장치.
제1항에 있어서, 상기 메모리 셀을 판독하기 위해, 상기 제어 회로는,
상기 메모리 셀의 파괴적인 기록을 수행하기 전에, 상기 pMOSFET이 상기 비전도성 상태에 있고 상기 nMOSFET이 상기 전도성 상태에 있는 동안 상기 제1 트랜지스터 쌍을 통해 상기 제1 전도성 라인 상의 제1 전압을 검출하도록;
상기 메모리 셀의 파괴적인 기록을 수행한 후에, 상기 pMOSFET이 상기 비전도성 상태에 있고 상기 nMOSFET이 상기 전도성 상태에 있는 동안 상기 제1 트랜지스터 쌍을 통해 상기 제1 전도성 라인 상의 제2 전압을 검출하도록;
상기 제1 전압 및 상기 제2 전압에 기초하여 상기 메모리 셀의 데이터 상태를 결정하도록 구성되는, 장치.
제5항에 있어서,
상기 제1 전압의 검출 후에, 그리고 상기 메모리 셀의 파괴적인 기록을 위한 준비에서, 상기 제어 회로는 상기 nMOSFET을 상기 전도성 상태로부터 상기 비전도성 상태로 변경하고 상기 pMOSFET을 상기 비전도성 상태로부터 상기 전도성 상태로 변경하도록 구성되는, 장치.
제5항에 있어서,
상기 메모리 셀의 파괴적인 기록 후에, 그리고 상기 제2 전압의 검출을 위한 준비에서, 상기 제어 회로는 상기 nMOSFET을 상기 비전도성 상태로부터 상기 전도성 상태로 변경하고 상기 pMOSFET을 상기 전도성 상태로부터 상기 비전도성 상태로 변경하도록 구성되는, 장치.
제5항에 있어서,
상기 제어 회로는 상기 메모리 셀의 파괴적인 기록 동안 상기 pMOSFET을 상기 전도성 상태로 그리고 상기 nMOSFET을 상기 비전도성 상태로 유지하도록 구성되는, 장치.
제5항에 있어서,
상기 제어 회로는, 상기 제2 전압이 특정 양 초과만큼 상기 제1 전압을 초과할 때 상기 데이터 상태가 저저항 데이터 상태임을 결정하도록, 그리고 상기 제2 전압이 특정 양 초과만큼 상기 제1 전압을 초과하지 않을 때 상기 데이터 상태가 고저항 데이터 상태임을 결정하도록 구성되는, 장치.
제5항에 있어서, 상기 제어 회로는,
상기 제1 전압을 저장하도록 구성된 제1 커패시터;
오프셋 전압을 저장하도록 구성된 제2 커패시터;
상기 제1 커패시터 및 상기 제2 커패시터를 직렬로 접속시키도록 구성된 스위치; 및
상기 제2 전압을 직렬의 상기 제1 커패시터 및 상기 제2 커패시터를 가로지르는 전압과 비교하도록 구성된 비교기를 포함하는, 장치.
제1항에 있어서,
pMOSFET 및 상기 pMOSFET과 병렬로 접속된 nMOSFET을 포함하고 상기 제어 회로에 상기 제2 전도성 라인을 접속시키도록 구성되는 제2 트랜지스터 쌍을 추가로 포함하고, 상기 제어 회로는, 상기 메모리 셀을 선택하기 위해, 상기 제2 트랜지스터 쌍의 상기 pMOSFET이 상기 비전도성 상태에 있는 동안 상기 제2 트랜지스터 쌍의 상기 nMOSFET을 이용하여 상기 제2 전도성 라인의 전압을 풀다운(pull down)하도록 구성되는, 장치.
방법으로서,
메모리 셀의 임계 스위칭 셀렉터를 고저항 상태로부터 저저항 상태로 스위칭하는 단계 - 제1 전도성 라인이 상기 메모리 셀의 제1 단부에 접속되고 제2 전도성 라인이 상기 메모리 셀의 제2 단부에 접속되고, pMOSFET 및 상기 pMOSFET과 병렬로 접속된 nMOSFET을 포함하는 제1 트랜지스터 쌍이 상기 제1 전도성 라인에 접속되고, 상기 스위칭하는 단계는 상기 nMOSFET을 비전도성 상태로 유지하는 동안 상기 pMOSFET을 이용하여 상기 제1 전도성 라인의 전압을 설정하는 것을 포함함 -; 및
상기 스위칭하는 단계에 의해 상기 임계 스위칭 셀렉터가 상기 저저항 상태로 유지되는 동안, 상기 pMOSFET이 비전도성 상태에 있고 상기 nMOSFET이 전도성 상태에 있는 동안 상기 제1 트랜지스터 쌍을 통해 상기 제1 전도성 라인 상의 제1 전압을 감지하는 단계를 포함하는, 방법.
제12항에 있어서,
상기 제1 전압의 감지 후에, 상기 메모리 셀이 고저항 상태에 있음을 보장하기 위해 상기 메모리 셀의 파괴적인 기록을 수행하는 단계;
상기 파괴적인 기록을 수행한 후에, 상기 pMOSFET이 상기 비전도성 상태에 있고 상기 nMOSFET이 전도성 상태에 있는 동안 상기 제1 트랜지스터 쌍을 통해 상기 제1 전도성 라인 상의 제2 전압을 감지하는 단계; 및
상기 제1 전압을 상기 제2 전압과 비교하는 단계를 추가로 포함하는, 방법.
제12항에 있어서,
상기 제1 전압의 감지 후에, 상기 메모리 셀이 고저항 상태에 있음을 보장하기 위해 상기 메모리 셀의 파괴적인 기록을 수행하는 단계;
상기 파괴적인 기록을 수행한 후에, 상기 pMOSFET이 비전도성 상태에 있고 상기 nMOSFET이 전도성 상태에 있는 동안 상기 제1 트랜지스터 쌍을 통해 상기 제1 전도성 라인 상의 제2 전압을 감지하는 단계; 및
상기 제1 전압을 상기 제2 전압의 합과 비교하는 단계를 추가로 포함하는, 방법.
제14항에 있어서,
상기 제1 전압의 감지 후에, 그리고 상기 메모리 셀의 파괴적인 기록 전에, 상기 nMOSFET을 상기 전도성 상태로부터 상기 비전도성 상태로 변경하고 상기 pMOSFET을 상기 비전도성 상태로부터 상기 전도성 상태로 변경하는 단계; 및
상기 메모리 셀의 파괴적인 기록 후에, 그리고 상기 제2 전압의 감지 전에, 상기 nMOSFET을 상기 비전도성 상태로부터 상기 전도성 상태로 변경하고 상기 pMOSFET을 상기 전도성 상태로부터 상기 비전도성 상태로 변경하는 단계를 추가로 포함하는, 방법.
장치로서,
교차점 메모리 어레이 - 상기 교차점 메모리 어레이는 메모리 셀을 포함하고, 상기 메모리 셀은 임계 스위칭 셀렉터와 직렬로 MRAM을 포함함 -;
상기 메모리 셀의 제1 단부에 접속된 제1 전도성 라인;
상기 메모리 셀의 제2 단부에 접속된 제2 전도성 라인;
pMOSFET 및 상기 pMOSFET과 병렬로 접속된 nMOSFET을 포함하고 상기 제1 전도성 라인에 접속되는 제1 트랜지스터 쌍;
pMOSFET 및 상기 pMOSFET과 병렬로 접속된 nMOSFET을 포함하고 상기 제2 전도성 라인에 접속되는 제2 트랜지스터 쌍; 및
제어 회로를 포함하고, 상기 메모리 셀을 선택하기 위해, 상기 제어 회로는 상기 제1 트랜지스터 쌍의 상기 nMOSFET이 아니라 상기 pMOSFET을 통해 상기 제1 전도성 라인의 전압을 풀업하도록, 그리고 상기 제2 트랜지스터 쌍의 상기 pMOSFET이 아니라 상기 nMOSFET을 통해 상기 제2 전도성 라인의 전압을 풀다운하도록, 그리고 상기 메모리 셀을 판독하도록 구성되고, 상기 제어 회로는 상기 제1 트랜지스터 쌍의 상기 pMOSFET이 아니라 상기 nMOSFET을 통해 제1 시간에 상기 제1 전도성 라인의 전압을 감지하도록 구성되는, 장치.
제16항에 있어서,
상기 제1 시간에 상기 제1 전도성 라인의 전압을 감지하기 위해, 상기 제어 회로는 상기 제2 전도성 라인의 전압을 풀다운하도록 구성되는, 장치.
제16항에 있어서,
상기 메모리 셀을 판독하기 위해, 상기 제어 회로는 상기 제1 트랜지스터 쌍의 상기 pMOSFET이 아니라 상기 nMOSFET을 통해 제2 시간에 상기 제1 전도성 라인의 전압을 감지하도록, 그리고 상기 제1 시간 후 및 상기 제2 시간 전에 상기 메모리 셀의 파괴적인 기록을 수행하도록 구성되는, 장치.
제18항에 있어서,
상기 메모리 셀의 파괴적인 기록을 수행하기 위해, 상기 제어 회로는 상기 제1 트랜지스터 쌍의 nMOSFET이 아니라 상기 pMOSFET을 통해 상기 제1 전도성 라인의 전압을 풀업하도록 구성되는, 장치.
제18항에 있어서,
상기 메모리 셀을 판독하기 위해, 상기 제어 회로는 상기 제1 전도성 라인의 전압이 상기 파괴적인 기록으로 인해 특정 양 초과만큼 증가하는지 여부를 결정하도록 구성되는, 장치.