KR102461793B1 - 반전된 mram 요소 수직 배향을 갖는 개선된 mram 크로스포인트 메모리 - Google Patents

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Abstract

크로스포인트 구조를 갖는 메모리 어레이에서, 각각의 크로스포인트 정션마다 프로그램가능 저항성 메모리 요소, 예컨대 MRAM 디바이스는 임계치 스위칭 선택기, 예컨대 오보닉 임계치 스위치와 직렬 접속된다. 이러한 메모리 셀들을 갖는 2-층 크로스포인트 구조에서, 하나의 층에 있는 MRAM 디바이스들은 다른 층에 있는 MRAM 디바이스들에 비해 역전된다. 이는 임계치 스위칭 선택기가 감지 동작에서 먼저 턴온되어 더 빠르게 소산될 때 MRAM 디바이스 양단에 걸리는 과도 전압 스파이크를 가능하게 할 수 있으며, 이로써 감지될 수 있기 전에 저당된 데이터 상태를 변경할 위험을 줄일 수 있다.

Description

반전된 MRAM 요소 수직 배향을 갖는 개선된 MRAM 크로스포인트 메모리{IMPROVED MRAM CROSS-POINT MEMORY WITH REVERSED MRAM ELEMENT VERTICAL ORIENTATION}
메모리는 셀룰러 전화기, 디지털 카메라, 개인 휴대 정보 단말기, 의료용 전자기기, 모바일 컴퓨팅 디바이스, 비-모바일 컴퓨팅 디바이스, 및 데이터 서버와 같은 다양한 전자 디바이스들에서 널리 사용된다. 메모리는 비휘발성 메모리 또는 휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 전원 소스(예컨대, 배터리)에 접속되어 있지 않을 때에도 정보가 저장 및 보유될 수 있게 한다.
비휘발성 메모리의 일례는, 데이터를 저장하기 위해 전하들을 사용하는 몇몇 다른 메모리 기술들과는 대조적으로, 저장된 데이터를 나타내기 위해 자화를 사용하는 자기저항성 랜덤 액세스 메모리(magnetoresistive random access memory, MRAM)이다. 일반적으로, MRAM은 반도체 기판 상에 형성된 다수의 자기 메모리 셀들을 포함하며, 여기서 각각의 메모리 셀은 (적어도) 1 비트의 데이터를 나타낸다. 메모리 셀 내의 자기 요소의 자화 방향을 변경함으로써 데이터 비트가 메모리 셀에 기입되고, 메모리 셀의 저항을 측정함으로써 비트가 판독된다(저 저항은 전형적으로 "0" 비트를 나타내고, 고 저항은 전형적으로 "1" 비트를 나타냄). 본 명세서에 사용되는 바와 같이, 자화 방향은 자기 모멘트가 배향되는 방향이다.
MRAM은 유망한 기술이지만, 이전의 MRAM 메모리 셀 설계들로는 고속 기입 동작들을 위한 높은 비트 밀도 및 높은 내구성을 달성하는 것이 도전과제가 되고 있다.
유사한 도면번호의 요소들은 상이한 도면들 내의 공통 컴포넌트들을 지칭한다.
도 1은 호스트에 접속된 메모리 시스템의 일 실시예의 블록도이다.
도 2는 프론트 엔드 프로세서 회로의 일 실시예의 블록도이다. 일부 실시예에서, 프론트 엔드 프로세서 회로는 제어기의 일부이다.
도 3은 백 엔드 프로세서 회로의 일 실시예의 블록도이다. 일부 실시예에서, 백 엔드 프로세서 회로는 제어기의 일부이다.
도 4는 메모리 패키지의 일 실시예의 블록도이다.
도 5는 메모리 다이의 일 실시예의 블록도이다.
도 6a 및 도 6b는 웨이퍼 간 접합을 통해 메모리 구조물에 결합된 제어 회로들의 일례를 예시한다.
도 7a는 크로스포인트 아키텍처를 형성하는 메모리 어레이의 일부의 일 실시예를 사투상도(oblique view)로 도시한다.
도 7b 및 도 7c는 각각 도 7a의 크로스포인트 구조의 측면도 및 평면도를 나타낸다.
도 7d는 크로스포인트 아키텍처를 형성하는 2-레벨 메모리 어레이의 일부의 일 실시예를 사투상도로 도시한다.
도 8a 및 도 8b는 MRAM 메모리 셀의 구조에 대한 실시예를 예시한다.
도 9는 크로스포인트 어레이로 구현될 수 있는 MRAM 메모리 셀 설계에 대한 실시예를 더 상세히 예시한다.
도 10a 및 도 10b는 스핀 토크 전달(STT) 메커니즘의 사용에 의한 MRAM 메모리 셀의 기입을 예시한다.
도 11a 및 도 11b는 크로스포인트 아키텍처를 갖는 MRAM 메모리 어레이로의 임계치 스위칭 선택기들의 통합을 위한 실시예들을 예시한다.
도 12는 다수의 메모리 셀들이 동시에 액세스되는 크로스포인트 아키텍처를 갖는 메모리 어레이의 일 실시예를 도시한다.
도 13는 드라이버들로부터 비트 라인들 및 워드 라인들로의 컨택들의 위치들을 보여주는 크로스포인트 아키텍처를 갖는 메모리 어레이의 일 실시예를 도시한다.
도 14는 크로스포인트 어레이 내의 다수의 메모리 셀들에 동시에 액세스하는 프로세스의 일 실시예의 흐름도이다.
도 15는 SSR을 수행하는 것을 포함하는 크로스포인트 어레이 내의 다수의 메모리 셀들에 동시에 액세스하는 프로세스의 일 실시예를 도시한 흐름도이다.
도 16a는 SRR 중에 선택된 워드 라인들을 통해 구동되는 액세스 전류에 대한 전류 대 시간을 도시한다.
도 16b는 SRR 중에 선택된 MRAM 셀 양단의 전압에 대한 전압 대 시간을 도시하며 도 16a에 대응한다.
도 17은 파괴적 SRR 이후 데이터를 MRAM 셀들에 되기입하기 위한 프로세스의 흐름도를 도시한다.
도 18은 데이터를 MRAM 셀들에 기입하는 제2 스테이지의 프로세스의 흐름도를 도시한다.
도 19a는 선택된 워드 라인에 제공되는 기입 전류에 대한 기입 전류 대 시간을 도시한다.
도 19b는 MRAM 셀 양단의 전압 대 시간을 도시하며, 도 19a에 대응한다.
도 20은 모든 선택된 MRAM 셀들이 AP 상태 또는 P 상태 중 하나에 먼저 기입되는 MRAM 셀들을 동시에 기입하는 프로세스의 흐름도이다.
도 21a 및 도 21b는 판독 동작에서 도 11a 및 도 11b의 층 1 셀에 대한 전류와 전압에 대한 각각의 파형들의 세트의 실시예이다.
도 22는 임계치 스위칭 선택기가 오프 상태로부터 온 상태로 스위칭됨에 따른 MRAM 디바이스의 전압의 일례를 도시한다.
도 23은 판독 동작에서 커패시턴스를 최소화하기 위해 하부 층의 MRAM 디바이스들이 상부 층에 비해 역전된(inverted) 크로스포인트 메모리 아키텍처의 2-층 실시예를 예시한다.
도 24는 도 23의 구조를 이용하여 자기참조 판독(self-reference read)을 수행하기 위한 실시예의 흐름도이다.
도 25는 도 23의 구조를 형성하기 위한 실시예의 흐름도이다.
크로스포인트 유형 아키텍처를 갖는 메모리 어레이에서, 전도성 라인들의 제1 세트는 기판의 표면을 가로질러 뻗어 있고, 전도성 라인들의 제2 세트는 전도성 라인들의 제1 세트 위에 형성되어 전도성 라인들의 제1 세트와 수직인 방향으로 기판 상에서 뻗어있다. 메모리 셀들은 전도성 라인들의 이들 2개의 세트의 크로스포인트 정션들에 위치한다. 메모리 셀들의 실시예들은 선택기 스위치와 직렬 접속된 프로그램가능 저항 요소, 예컨대 MRAM 메모리 디바이스를 포함할 수 있다. 일 유형의 선택기 스위치는 다른 스위칭 소자들, 예컨대 트랜지스터에 비해 추가 제어 라인에 대한 필요가 없고 소량의 면적에 구현될 수 있는 임계치 스위칭 선택기, 예컨대 오보닉 임계치 스위치(ovonic threshold switch)이다. 일정 레벨, 즉 임계 전압(Vth) 또는 임계 전류(Ith) 이상의 전압 또는 전류가 임계치 스위칭 선택기 양단 또는 이를 통해 인가되면, 저항과 직렬 접속된 도통 상태(Vhold)로 스위칭될 것이다. 임계치 스위칭 선택기가 초기에 턴온되면, 과도 전압 스파이크가 직렬 접속된 MRAM 디바이스 양단에 배치되는데 그 이유는 Vhold가 Vth 미만일 수 있기 때문이며, 특히 (선택기를 두껍게 함으로써) Vth가 높을수록 누설이 낮아지기 때문이다. 그리고 Vhold가 낮을수록 주어진 전원 공급, 예컨대 3.3V에 대해 가용 기입 전류가 더 많다. 이러한 과도 전류는 메모리 셀이 감지될 수 있기 전에 메모리 셀의 상태를 변화시킬 수 있는 Iread 또는 Iwrite보다 약간 더 많을 수 있는데, 이는 교란을 유발한다. 과도 전압 스파이크를 보다 신속하게 소산시킴으로써, 예컨대 선택된 메모리 비트에 접속된 셀, 라인, 및 트랜지스터 선택 및 드라이버 커패시턴스를 감소시킴으로써 이러한 교란의 위험은 감소될 수 있고, 감지 더 빠르게 수행될 수 있다.
2개 이상의 메모리 셀 층을 가진 크로스포인트 아키텍처에서, 각각의 층의 MRAM 디바이스들은 전형적으로 MRAM 디바이스의 층들의 수직 배향이 동일한 채로 형성될 것이다. MRAM 디바이스들은 지향성을 갖는데, 메모리 셀에 기입하기 위한 스핀 전달 토크를 이용하는 경우, 일 방향으로 인가된 전류는 고 저항 역평행 상태(HRS 또는 AP)로부터 저 저항 평행 상태(LRS 또는 P)로 MRAM 디바이스에 기입하는데 사용되고, 반대 방향으로 인가된 전류는 저 저항 상태로부터 고 저항 상태로 MRAM 디바이스에 기입하는데 사용된다. 이러한 방향성으로 인해, 메모리 셀을 감지할 때 판독 전류를 인가하기 위한 바람직한 방향이 또한 종종 있는데, 그 이유는 더 긴 시간 동안 더 많은 전류가 P로부터 AP로 비트를 기입하도록 요구될 수 있기 때문이다. 동일한 배향을 갖는 상이한 층들의 메모리 셀들을 이용하면, 이들 층 중 하나는 임계치 스위칭 선택기가 판독 동작을 위해 턴 온할 때 과도 전압 스파이크를 더 신속하게 방전할 수 있는데, 그 이유는 자신의 드라이버 커패시턴스가 더 작을 수 있기 때문이다. 다른 층에 비해 하나의 층에 대한 MRAM 구조물을 역전시킴(inverting)으로써, 두 층 모두는 이러한 스파이크가 더 신속하게 소산되게 하는 배향이 주어질 수 있으며, 이로써 감지되기 전에 저장된 데이터 상태가 변경될 가능성을 감소시킨다. 이는 또한 판독 레이턴시 액세스 시간의 개선을 초래할 수 있다.
도 1은 호스트(120)에 접속된 메모리 시스템(100)의 일 실시예의 블록도이다. 메모리 시스템(100)은 과도하게 드리프트되었던 크로스포인트 메모리 어레이의 동작을 위해 여기에 제시된 기술을 구현할 수 있다. 많은 상이한 유형의 메모리 시스템들이 본 명세서에 제안된 기술과 함께 사용될 수 있다. 예시적인 메모리 시스템들은 솔리드 스테이트 드라이브들(SSD), DRAM 대용으로 듀얼 인라인 메모리(DIMM)들을 포함하는 메모리 카드들, 및 임베디드 메모리 디바이스들을 포함하는데; 다만 다른 유형의 메모리 시스템들 또한 사용될 수 있다.
도 1의 메모리 시스템(100)은 제어기(102), 데이터를 저장하기 위한 비휘발성 메모리(104), 및 로컬 메모리(예컨대, DRAM/ReRAM)(106)를 포함한다. 제어기(102)는 프론트 엔드 프로세서(FEP) 회로(110) 및 하나 이상의 백 엔드 프로세서(BEP) 회로들(112)을 포함한다. 일 실시예에서, FEP 회로(110)는 주문형 집적 회로(Application Specific Integrated Circuit, ASIC)상에 구현된다. 일 실시예에서, 각각의 BEP 회로(112)는 별도의 ASIC 상에서 구현된다. 다른 실시예들에서, 통합 제어기 ASIC은 프론트 엔드 기능과 백 엔드 기능 둘 모두를 조합할 수 있다. BEP 회로들(112) 및 FEP 회로(110) 각각에 대한 ASIC들은 제어기(102)가 시스템 온 칩(SoC)으로서 제조되도록 동일한 반도체 상에 구현된다. FEP 회로(110) 및 BEP 회로(112) 둘 다 자기 자신의 프로세서들을 포함한다. 일 실시예에서, FEP 회로(110) 및 BEP 회로(112)는 마스터 슬레이브 구성으로 동작하는데, FEP 회로(110)가 마스터이고 각각의 BEP 회로(112)가 슬레이브이다. 예를 들어, FEP 회로(110)는 메모리 관리(예컨대, 가비지 수집(garbage collection), 웨어 레벨링(wear leveling) 등), 논리-물리 어드레스 변환, 호스트와의 통신, DRAM(로컬 휘발성 메모리)의 관리, 및 SSD(또는 기타 비휘발성 저장 시스템)의 전반적인 동작의 관리를 수행하는 플래시 변환 층(FTL) 또는 미디어 관리 층(MML)을 구현한다. BEP 회로(112)는 FEP 회로(110)의 요청 시에 메모리 패키지들/다이들에서의 메모리 동작들을 관리한다. 예를 들어, BEP 회로(112)는 판독, 소거, 및 프로그래밍 프로세스들을 이행할 수 있다. 추가적으로, BEP 회로(112)는 버퍼 관리를 수행하고, FEP 회로(110)에 의해 요구되는 특정 전압 레벨을 설정하고, 오류 정정(ECC)을 수행하고, 메모리 패키지들에 대한 토글 모드(Toggle Mode) 인터페이스 등을 제어 할 수 있다. 일 실시예에서, 각각의 BEP 회로(112)는 그 자신의 메모리 패키지들의 세트를 담당한다.
일 실시예에서, 비휘발성 메모리(104)는 복수의 메모리 패키지를 포함한다. 각각의 메모리 패키지는 하나 이상의 메모리 다이를 포함한다. 그러므로, 제어기(102)는 하나 이상의 비휘발성 메모리 다이에 접속된다. 일 실시예에서, 메모리 패키지들(104) 내의 각각의 메모리 다이는 NAND 플래시 메모리(2차원 NAND 플래시 메모리 및/또는 3차원 NAND 플래시 메모리를 포함함)를 활용한다. 다른 실시예들에서, 메모리 패키지는 다른 유형의 메모리, 예컨대 상변화 메모리(PCM) 또는 저항성 랜덤 액세스 메모리(예를 들어, ReRAM, MRAM, FeRAM 또는 RRAM)에 기반한 스토리지 클래스 메모리(SCM)를 포함할 수 있다. 또 다른 실시예에서, BEP 또는 FEP는 메모리 다이 상에 포함될 수 있다.
제어기(102)는, 예를 들어 Double Data Rate 5(DDR5) 또는 Low-Power Double Data Rate 5(LPDDR5)와 같은 JEDEC 표준 DDR 또는 LPDDR 인터페이스를 이용하거나 PCIe(PCI Express)를 통한 NVMe(NVM Express)와 같은 프로토콜을 구현하는 인터페이스(130)를 통해 호스트(120)와 통신한다. 메모리 시스템(100)과의 협업을 위해, 호스트(120)는 버스(128)를 따라 접속되는 호스트 프로세서(122), 호스트 메모리(124), 및 PCIe 인터페이스(126)를 포함한다. 호스트 메모리(124)는 호스트의 물리적 메모리이고, DRAM, SRAM, 비휘발성 메모리 또는 또 다른 유형의 저장장치일 수 있다. 호스트(120)는 메모리 시스템(100)의 외부에 있고 그로부터 분리된다. 일 실시예에서, 메모리 시스템(100)은 호스트(120) 내에 임베드된다.
도 2는 FEP 회로(110)의 일 실시예의 블록도이다. 도 2는 호스트(120)와 통신하기 위한 PCIe 인터페이스(150) 및 PCIe 인터페이스와 통신하는 호스트 프로세서(152)를 도시한다. 호스트 프로세서(152)는 구현에 적합한 당업계에 공지된 임의의 유형의 프로세서일 수 있다. 호스트 프로세서(152)는 네트워크 온 칩(NOC)(154)과 통신한다. NOC는 집적 회로 상에, 전형적으로 SoC 내의 코어들 사이에 있는 통신 서브시스템이다. NOC들은 동기 및 비동기 클록 도메인들에 걸쳐 있거나, 클록킹되지 않은 비동기 로직을 사용할 수 있다. NOC 기술은 온-칩 통신에 네트워킹 이론 및 방법들을 적용하고, 종래의 버스 및 크로스바 상호접속부에 비해 현저한 개선을 가져온다. NOC는 다른 설계들에 비해 SoC들의 확장성(scalability) 및 복잡한 SoC들의 전원 효율을 개선한다. NOC의 배선들 및 링크들은 많은 신호들에 의해 공유된다. 높은 레벨의 병렬성(parallelism)이 달성되는데, 그 이유는 NOC 내의 모든 링크들이 상이한 데이터 패킷들에 대해 동시에 동작할 수 있기 때문이다. 따라서, 통합된 서브시스템들의 복잡도가 계속 증가하고 있음에 따라, NOC는 이전의 통신 아키텍처들(예컨대, 전용 P2P(point-to-point) 신호 와이어들, 공용 버스들, 또는 브리지들을 갖는 구분된 버스들)과 비교해서 향상된 성능(예컨대, 처리율(throughput)) 및 확장성을 제공한다. NOC(154)에 접속되고 그와 통신하는 것은 메모리 프로세서(156), SRAM(160), 및 DRAM 제어기(162)이다. DRAM 제어기(162)는 DRAM(예컨대, DRAM(106))을 동작시키고 이와 통신하는 데 사용된다. SRAM(160)은 메모리 프로세서(156)에 의해 사용되는 로컬 RAM 메모리이다. 메모리 프로세서(156)는 FEP 회로를 실행하고 다양한 메모리 동작들을 수행하는 데 사용된다. 또한, NOC와 통신하는 것은 2개의 PCIe 인터페이스(164, 166)이다. 도 2의 실시예에서, SSD 제어기는 2개의 BEP 회로(112)를 포함할 것이고; 이에 따라, 2개의 PCIe 인터페이스(164/166)가 있다. 각각의 PCIe 인터페이스는 BEP 회로들(112) 중 하나와 통신한다. 다른 실시예들에서, 2개 초과 또는 2개 미만의 BEP 회로들(112)이 있을 수 있고; 이에 따라 2개 초과의 PCIe 인터페이스들이 있을 수 있다.
FEP 회로(110)는 또한 플래시 변환 층(FTL)을 포함할 수 있고, 또는 더 일반적으로 메모리 관리(예컨대, 가비지 수집, 웨어 레벨링, 로드 밸런싱 등), 논리-물리 어드레스 변환, 호스트와의 통신, DRAM(로컬 휘발성 메모리)의 관리, 및 SSD 또는 기타 비휘발성 저장 시스템의 전반적인 동작의 관리를 수행하는 미디어 관리 층(MML)(158)을 포함할 수 있다. 미디어 관리 층(MML)(158)은 메모리 오류들 및 호스트와의 인터페이싱을 다룰 수 있는 메모리 관리의 일부로서 통합될 수 있다. 특히, MML은 FEP 회로(110) 내의 모듈일 수 있고, 메모리 관리의 내부를 담당할 수 있다. 특히, MML(158)은 호스트로부터의 기입들을 다이의 메모리 구조물들(예컨대, 이하 도 5 및 도 6의 502/602)에 대한 기입들로 변환하는 메모리 디바이스 펌웨어에서의 알고리즘을 포함할 수 있다. MML(158)은 필수적일 수 있는데, 그 이유는 1) 메모리가 제한된 내구성을 가질 수 있고/있거나; 2) 메모리 구조물이 단지 다수의 페이지들로만 기입될 수 있고/있거나; 3) 메모리 구조물이 블록으로서 소거되지 않는 한 기입되지 않을 수 있기 때문이다. MML(158)은 호스트에 대해 가시적이지 않을 수 있는 메모리 구조물의 이들 잠재적 한계를 이해한다. 따라서, MML(158)은 호스트로부터의 기입들을 메모리 구조물로의 기입들로 변환하려도 시도한다.
도 3은 BEP 회로(112)의 일 실시예의 블록도이다. 도 3은 FEP 회로(110)와 통신(예컨대, 도 2의 PCIe 인터페이스들(164, 166) 중 하나와 통신)하기 위한 PCIe 인터페이스(200)를 도시한다. PCIe 인터페이스(200)는 2개의 NOC(202 및 204)와 통신한다. 일 실시예에서, 2개의 NOC는 하나의 큰 NOC로 조합될 수 있다. 각각의 NOC(202/204)는 XOR 엔진(224/254) 및 ECC 엔진(226/256)을 통해 SRAM(230/260), 버퍼(232/262), 프로세서(220/250), 및 데이터 경로 제어기(222/252)에 접속된다. ECC 엔진들(226/256)은 오류 정정을 수행하는 데 이용되며, 이는 당업계에 공지된 바와 같다. XOR 엔진들(224/254)은 프로그래밍 오류가 있는 경우에 복구될 수 있는 방식으로 데이터가 조합 및 저장될 수 있도록 데이터를 XOR하는 데 사용된다. 데이터 경로 제어기(222)는 4개의 채널들을 통해 메모리 패키지들과 통신하기 위해 인터페이스 모듈에 접속된다. 따라서, 상부 NOC(202)는 메모리 패키지들과 통신하기 위하여 4개의 채널들에 대한 인터페이스(228)와 연관되고, 하부 NOC(204)는 메모리 패키지들과 통신하기 위한 4개의 추가 채널들에 대한 인터페이스(258)와 연관된다. 각각의 인터페이스(228/258)는 4개의 토글 모드 인터페이스(TM 인터페이스), 4개의 버퍼, 및 4개의 스케줄러를 포함한다. 채널들의 각각에 대하여, 하나의 스케줄러, 버퍼 및 TM 인터페이스가 있다. 프로세서는 당업계에 공지된 임의의 표준 프로세서일 수 있다. 데이터 경로 제어기들(222/252)은 프로세서, FPGA, 마이크로프로세서 또는 다른 유형의 제어기일 수 있다. XOR 엔진들(224/254) 및 ECC 엔진들(226/256)은 하드웨어 가속기로 알려진 전용 하드웨어 회로들이다. 다른 실시예들에서, XOR 엔진들(224/254) 및 ECC 엔진들(226/256)은 소프트웨어로 구현될 수 있다. 스케줄러, 버퍼, 및 TM 인터페이스들은 하드웨어 회로들이다.
도 4는 메모리 버스(데이터 라인들 및 칩 인에이블 라인들)(294)에 접속된 복수의 메모리 다이(292)를 포함하는 메모리 패키지(104)의 일 실시예의 블록도이다. 메모리 버스(294)는 BEP 회로(112)의 TM 인터페이스와 통신하기 위한 토글 모드 인터페이스(296)에 접속된다(예컨대, 도 3 참조). 일부 실시예에서, 메모리 패키지는 메모리 버스 및 TM 인터페이스에 접속되는 소형 제어기를 포함할 수 있다. 메모리 패키지는 하나 이상의 메모리 다이를 가질 수 있다. 일 실시예에서, 각각의 메모리 패키지는 8개 또는 16개의 메모리 다이를 포함하는데, 다만 다른 개수의 메모리 다이가 또한 구현될 수 있다. 또 다른 실시예에서, 토글 인터페이스는 대신 완화된 시간 설정 또는 더 작은 페이지 사이즈와 같은 변형들이 있거나 이들이 없는 JEDEC 표준 DDR 또는 LPDDR이다. 본 명세서에 설명된 기술은 임의의 특정 개수의 메모리 다이로 제한되지 않는다.
도 5는 본 명세서에 설명된 기술을 구현할 수 있는 메모리 다이(500)의 일례를 도시한 블록도이다. 도 4의 메모리 다이들 중 하나에 대응할 수 있는 메모리 다이(500)는 다음에서 설명되는 메모리 셀들 중 임의의 메모리 셀을 포함할 수 있는 메모리 어레이(502)를 포함한다. 메모리 어레이(502)의 어레이 터미널 라인들은 열들로서 조직되는 워드 라인들의 다양한 층(들) 및 열들로서 조직되는 비트 라인들의 다양한 층(들)을 포함한다. 그러나, 다른 배향들 또한 구현될 수 있다. 메모리 다이(500)는 행 제어 회로부(520)를 포함하며, 그의 출력들(508)은 메모리 어레이(502)의 각자의 워드 라인들에 접속된다. 행 제어 회로부(520)는 시스템 제어 논리 회로(560)로부터 하나 이상의 다양한 제어 신호들 및 M개의 행 어드레스 신호들의 그룹을 수신하고, 전형적으로 판독 동작과 기입 동작 둘 모두를 위해 행 디코더(522), 어레이 터미널 드라이버들(524), 및 블록 선택 회로부(526)와 같은 회로들을 포함할 수 있다. 행 제어 회로부(520)는 또한 독/기입 회로부를 포함할 수 있다. 일 실시예에서, 행 제어 회로부(520)는 감지 증폭기들(528)을 갖는데, 이들 각각은 메모리 어레이(502)의 워드 라인의 조건(예컨대, 전압)을 감지하기 위한 회로부를 포함한다. 일 실시예에서, 워드 라인 전압을 감지함으로써, 크로스포인트 어레이 내의 메모리 셀의 조건이 결정된다. 메모리 다이(500)는 또한 열 제어 회로부(510)를 포함하며, 그의 입출력들(506)은 메모리 어레이(502)의 각자의 비트 라인들에 접속된다. 어레이(502)에 대해 단일 블록만이 도시되어 있지만, 메모리 다이는 개별적으로 액세스될 수 있는 다수의 어레이들 또는 "타일들"을 포함할 수 있다. 열 제어 회로부(510)는 시스템 제어 로직(560)으로부터 하나 이상의 다양한 제어 신호들 및 N개의 열 어드레스 신호들의 그룹을 수신하며, 전형적으로 열 디코더(512), 어레이 터미널 수신기 또는 드라이버(514), 판독/기입 회로뿐 아니라 블록 선택 회로부(516), 및 I/O 멀티플렉서들과 같은 회로들을 포함할 수 있다.
시스템 제어 로직(560)은 호스트로부터 데이터 및 커맨드들을 수신하고, 출력 데이터 및 상태를 호스트에 제공한다. 다른 실시예들에서, 시스템 제어 로직(560)은 별도의 제어 회로로부터 데이터 및 커맨드들을 수신하고, 출력 데이터를 그 제어 회로에 제공하는데, 이 때 제어 회로는 호스트와 통신한다. 일부 실시예에서, 시스템 제어 로직(560)은 메모리 동작들의 다이-레벨 제어를 제공하는 상태 머신(562)을 포함할 수 있다. 일 실시예에서, 상태 머신(562)은 소프트웨어에 의해 프로그래밍가능하다. 다른 실시예들에서, 상태 머신(562)은 소프트웨어를 사용하지 않고, 완전히 하드웨어(예컨대, 전기 회로들)로 구현된다. 또 다른 실시예에서, 상태 머신(562)은 메모리 칩 상에 있거나 이로부터 떨어져서 마이크로제어기 또는 마이크로프로세서에 의해 대체된다. 시스템 제어 로직(560)은 또한 메모리 동작들 중에 메모리(502)의 행들 및 열들에 공급되는 전력 및 전압들을 제어하는 전력 제어 모듈(564)을 포함할 수 있고, 조절 전압들을 생성하기 위한 레귤레이터 회로 및 전하 펌프들을 포함할 수 있다. 시스템 제어 로직(560)는 메모리 어레이(502)를 동작시키기 위한 파라미터들을 저장하는데 사용될 수 있는 저장장치(566)를 포함한다.
커맨드들 및 데이터는 메모리 제어기 인터페이스(568)("통신 인터페이스"라고도 지칭됨)를 통해 제어기(102)와 메모리 다이(500) 사이에 전달된다. 메모리 제어기 인터페이스(568)는 메모리 제어기(102)와 통신하기 위한 전기적 인터페이스이다. 메모리 제어기 인터페이스(568)의 예시는 토글 모드 인터페이스 및 개방 NAND 플래시 인터페이스(ONFI)를 포함한다. 기타 다른 I/O 인터페이스들이 또한 사용될 수 있다. 예를 들어, 메모리 제어기 인터페이스(568)는 메모리 제어기(102)를 위한 메모리 인터페이스(228/258)의 토글 모드 인터페이스에 접속하는 토글 모드 인터페이스를 구현할 수 있다. 일 실시예에서, 메모리 제어기 인터페이스(568)는 제어기(102)에 접속된 입출력(I/O) 핀들의 세트를 포함한다.
일부 실시예에서, 시스템 제어 로직(560)을 비롯하여 메모리 다이(500)의 모든 요소들이 단일 다이의 일부로서 형성될 수 있다. 다른 실시예들에서, 시스템 제어 로직(560)의 일부 또는 전부가 상이한 다이 상에 형성될 수 있다.
본 명세서의 목적을 위해, "하나 이상의 제어 회로"라는 어구는 제어기, 상태 머신, 마이크로제어기 및/또는 시스템 제어 로직(560)으로 표현되는 기타 다른 제어 회로부, 또는 비휘발성 메모리를 제어하는 데 사용될 수 있는 기타 다른 유사한 회로들을 포함할 수 있다.
일 실시예에서, 메모리 구조물(502)은 다수의 메모리 레벨들이 단일 기판, 예컨대 웨이퍼 위에 형성되는 비휘발성 메모리 셀들의 3차원 메모리 어레이를 포함한다. 메모리 구조물은 실리콘(또는 다른 유형의) 기판 위에 활성 영역이 배치되어 있는 메모리 셀들의 하나 이상의 물리적 레벨들에 모놀리식으로 형성되는 임의의 유형의 비휘발성 메모리를 포함할 수 있다. 일 실시예에서, 비휘발성 메모리 셀들은 전하 트래핑을 갖는 수직 NAND 스트링들을 포함한다.
또 다른 실시예에서, 메모리 구조물(502)은 비휘발성 메모리 셀들의 2차원 메모리 어레이를 포함한다. 일례에서, 비휘발성 메모리 셀들은 플로팅 게이트들을 활용하는 NAND 플래시 메모리 셀들이다. 다른 유형들의 메모리 셀들(예컨대, NOR-유형 플래시 메모리)이 또한 사용될 수 있다.
메모리 구조물(502)에 포함된 메모리 어레이 아키텍처 또는 메모리 셀의 정확한 유형은 상기의 예들로 제한되지 않는다. 많은 상이한 유형의 메모리 어레이 아키텍처들 또는 메모리 기술들이 메모리 구조물(326)을 형성하는 데 이용될 수 있다. 본 명세서에서 제안되는 새롭게 청구되는 실시예들을 위해 어떠한 특정 비휘발성 메모리 기술도 요구되지 않는다. 메모리 구조물(502)의 메모리 셀들에 대한 적합한 기술들의 다른 예들은 ReRAM 메모리(저항성 랜덤 액세스 메모리), 자기저항 메모리(예컨대, MRAM, 스핀 전달 토크 MRAM, 스핀 궤도 토크 MRAM), FeRAM, 상변화 메모리(예컨대, PCM) 등을 포함한다. 메모리 구조물(502)의 메모리 셀 아키텍처들에 대한 적합한 기술들의 예들은 2차원 어레이, 3차원 어레이, 크로스포인트 어레이, 적층형 2차원 어레이, 수직 비트 라인 어레이 등을 포함한다.
ReRAM 크로스포인트 메모리의 일례는 X개의 라인들 및 Y개의 라인들(예컨대, 워드 라인들 및 비트 라인들)에 의해 액세스되는 크로스포인트 어레이들에 배열되는 가역적 저항-스위칭 요소들을 포함한다. 또 다른 실시예에서, 메모리 셀들은 전도성 브리지 메모리 요소들을 포함할 수 있다. 전도성 브리지 메모리 요소는 또한 프로그래밍가능 금속화 셀로 지칭될 수 있다. 전도성 브리지 메모리 요소는 고체 전해질 내의 이온들의 물리적 재배치에 기반하여 상태 변경 요소로서 사용될 수 있다. 일부 경우에 있어서, 전도성 브리지 메모리 요소는 2개의 고체 금속 전극, 즉 비교적 불활성인 하나의 고체 금속 전극(예컨대, 텅스텐) 및 전기화학적으로 활성인 다른 하나의 고체 금속 전극(예컨대, 은 또는 구리)을 포함할 수 있는데, 이 때 2개의 전극들 사이에는 얇은 고체 전해질 필름이 있다. 온도가 증가함에 따라 이온들의 이동도가 또한 증가하여, 전도성 브리지 메모리 셀에 대한 프로그래밍 임계치가 감소하게 한다. 따라서, 전도성 브리지 메모리 요소는 온도에 따라 광범위한 프로그래밍 임계치들을 가질 수 있다.
또 다른 예는 자기 저장 요소들에 의해 데이터를 저장하는 자기저항성 랜덤 액세스 메모리(MRAM)이다. 이 요소들은 2개의 강자성 층들로부터 형성되는데, 이들 각각은 자화(magnetization)를 보유할 수 있으며, 얇은 절연 층에 의해 분리된다. 2개의 층들 중 하나는 특정 극성으로 설정된 영구 자석이고; 다른 층의 자화는 외부 자기장의 극성을 저장 메모리에 매칭시키도록 변경될 수 있다. 이러한 메모리 셀들의 그리드로부터 메모리 디바이스가 구축된다. 프로그래밍에 대한 일 실시예에서, 각각의 메모리 셀은 한 쌍의 기입 라인들 사이에 놓이며, 이 라인들은 서로에 대해 직각이고, 셀에 평행하며, 셀 위에 하나 그리고 셀 아래에 하나가 배열된다. 전류가 이들 라인을 통과할 때, 유도 자기장이 생성된다. MRAM 기반 메모리 실시예들이 아래에서 더 상세히 논의될 것이다.
상변화 메모리(PCM)는 칼코겐화물 유리의 고유 거동을 이용한다. 일 실시예는 GeTe - Sb2Te3 초격자를 사용하여, 레이저 펄스(또는 다른 소스로부터의 광 펄스)로 게르마늄 원자의 배위(co-ordination) 상태를 간단히 변화시킴으로써 비-열적 상변화들을 달성한다. 따라서, 프로그래밍의 도즈(dose)들은 레이저 펄스들이다. 메모리 셀들은 이들 메모리 셀이 광을 수신하는 것을 차단함으로써 억제될 수 있다. 다른 PCM 실시예들에서, 메모리 셀들은 전류 펄스들에 의해 프로그래밍된다. 본 명세서에서 "펄스"의 사용은 사각 펄스를 필요로 하는 것이 아니라 사운드, 전류, 전압, 광, 또는 기타 파의 (연속적 또는 불연속적) 진동 또는 버스트(burst)를 포함한다는 점에 유의한다. 개별 선택 가능한 메모리 셀들 또는 비트들 내의 이들 메모리 요소는 선택기, 예컨대 오보닉 임계치 스위치 또는 금속 절연체 기판인 추가 직렬 요소를 포함할 수 있다.
당업자는, 본 명세서에서 설명되는 기술이 단일의 특정 메모리 구조물, 메모리 구성, 또는 재료 조성으로 제한되는 것이 아니라, 본 명세서에서 설명되는 바와 같은 기술의 사상 및 범주 내에서 그리고 당업자에 의해 이해되는 바와 같이 관련 메모리 구조물들을 커버함을 인식할 것이다.
도 5의 요소들은 2개의 부분, 즉 메모리 셀들의 메모리 구조물(502)의 구조 및 기타 나머지 요소들 모두를 포함하는 주변 회로부로 그룹핑될 수 있다. 메모리 회로의 중요한 특징은 자신의 용량이며, 이는 메모리 구조물(502) 전체에 대해 주어진 메모리 시스템(500)의 메모리 다이의 면적을 증가시킴으로써 증가될 수 있는데; 다만 이는 주변 회로부를 위해 이용 가능한 메모리 다이의 면적을 감소시킨다. 이는 이들 주변 요소에 매우 심각한 규제를 행할 수 있다. 예를 들어, 이용 가능한 영역 내에 감지 증폭기 회로들을 정착해야 할 필요성은 감지 증폭기 설계 아키텍처들에 대한 상당한 규제일 수 있다. 시스템 제어 로직(560)과 관련하여, 면적의 감소된 가용성은 온-칩 형태로 구현될 수 있는 가용한 기능성들을 제한할 수 있다. 결과적으로, 메모리 시스템(500)을 위한 메모리 다이의 설계에서의 기본적인 트레이드오프(trade-off)는 메모리 구조물(500)에 대해 전용하는 면적의 양 및 주변 회로부에 대해 전용하는 면적이 양이다.
메모리 구조물(502) 및 주변 회로부가 종종 대립되는 또 다른 면적이 이들 영역을 형성하는 데 수반되는 프로세싱 내에 있는데, 그 이유는 이들 영역이 종종 단일 다이에 서로 상이한 기술을 갖는 데 있어서 트레이드오프 및 서로 상이한 프로세싱 기술을 수반하기 때문이다. 예를 들어, 메모리 구조물(502)이 NAND 플래시일 때, 이는 NMOS 구조물인 반면에, 주변 회로부는 종종 CMOS 기반이다. 예를 들어, 감지 증폭기 회로들, 전하 펌프들, 상태 머신 내의 논리 요소들, 및 시스템 제어 로직(560) 내의 다른 주변 회로부와 같은 요소들은 종종 PMOS 디바이스들을 채용한다. CMOS 다이를 제조하기 위한 프로세싱 동작들은 NMOS 플래시 NAND 메모리 또는 기타 다른 메모리 셀 기술들에 최적화된 프로세싱 동작들과 많은 측면에서 상이할 것이다.
이들 한계를 개선하기 위해, 후술되는 실시예들은 함께 접합되는 개별 형성된 다이들 상에서 도 5의 요소들을 분리할 수 있다. 보다 구체적으로, 메모리 구조물(502)은 하나의 다이 상에 형성될 수 있고, 하나 이상의 제어 회로를 비롯하여 주변 회로부 요소들 중 일부 또는 전부가 별도의 다이에 형성될 수 있다. 예를 들어, 메모리 다이는 단지 메모리 요소들, 예컨대 플래시 NAND 메모리, MRAM 메모리, PCM 메모리, ReRAM 메모리, 또는 기타 메모리 유형의 메모리 셀들의 어레이로 형성될 수 있다. 디코더 및 감지 증폭기와 같은 요소들을 비롯하여 주변 회로부들의 일부 또는 전부는 별도의 다이 상으로 이동될 수 있다. 이는 메모리 다이 각각이 자신의 기술에 따라 개별적으로 최적화되도록 허용한다. 예를 들어, NAND 메모리 다이는 CMOS 프로세싱을 위해 최적화될 수 있는 별개의 주변 회로부 다이 상으로 이동되었던 CMOS 요소들에 대한 걱정 없이 NMOS 기반 메모리 어레이 구조물에 대해 최적화될 수 있다. 이는 주변부 요소들을 위한 더 많은 공간을 허락하는데, 이로써 이제는 메모리 셀 어레이를 보유하는 동일한 다이의 마진으로 제한되어 쉽게 통합될 수 없는 추가 기능들을 통합할 수 있다. 그 다음, 2개의 다이는 접합된 다중 다이 메모리 회로에 함께 접합될 수 있는데, 하나의 다이 상의 어레이는 다른 메모리 회로 상의 주변 요소들에 접속된다. 다음은 1개의 메모리 다이 및 1개의 주변 회로부 다이의 접합 메모리 회로에 중점을 둘 것이지만, 다른 실시예들에서는 더 많은 다이, 예컨대 2개의 메모리 다이 및 1개의 주변 회로부 다이가 사용될 수 있다.
도 6a 및 도 6b는 도 5에 대한 대안적인 배열을 도시하는데, 이는 접합 다이 쌍을 메모리 시스템(600)에 제공하기 위해 웨이퍼 간 접합을 이용하여 구현될 수 있다. 도 6a는 메모리 다이(601)에 형성된 메모리 구조물(602)에 결합된 제어 다이(611) 또는 주변 회로에 형성된, 제어 회로들을 비롯한 주변 회로부의 일례를 도시한다. 도 5의 502에서와 같이, 메모리 다이(601)는 다수의 독립적으로 액세스 가능한 어레이 또는 "타일"을 포함할 수 있다. 공통 컴포넌트들은 도 5와 유사하게 라벨 표시된다(예컨대, 이제 502는 602이고, 510은 610 임). 시스템 제어 로직(660), 행 제어 회로부(620), 및 열 제어 회로부(610)는 제어 다이(611)에 위치함을 알 수 있다. 일부 실시예에서, 열 제어 회로부(610)의 전부 또는 일부 및 행 제어 회로부(620)의 전부 또는 일부는 메모리 구조 다이(601)에 위치한다. 일부 실시예에서, 시스템 제어 로직(660) 내의 회로부의 일부는 메모리 구조 다이(601) 상에 위치한다.
시스템 제어 로직(660), 행 제어 회로부(620), 및 열 제어 회로부(610)는 공통 프로세스(예컨대, CMOS 프로세스)에 의해 형성될 수 있어서, 메모리 제어기(102) 상에 더 전형적으로 발견되는 요소들 및 기능성들, 예컨대 ECC를 추가하는 것은 추가 프로세스 단계들을 거의 또는 전혀 필요로 하지 않을 수 있다(즉, 제어기(102)를 제조하는 데 사용되는 동일한 프로세스 단계들이 또한 시스템 제어 로직(660), 행 제어 회로부(620), 및 열 제어 회로부(610)를 제조하는 데 사용될 수 있음). 따라서, 메모리 다이(292)와 같은 다이로부터 이러한 회로들을 이동시키는 것은 이러한 다이를 제조하는데 필요한 단계들의 개수를 감소시킬 수 있는 반면, 제어 다이(611)와 같은 다이에 이러한 회로들을 추가하는 것은 임의의 추가적인 프로세스 단계들을 요구하지 않을 수 있다.
도 6a는 전기 경로들(606)을 통해 메모리 구조 다이(601) 상의 메모리 구조물(602)에 결합된 제어 다이(601) 상의 열 제어 회로부(610)를 도시한다. 예를 들어, 전기 경로들(606)은 열 디코더(612), 드라이버 회로부(614), 및 블록 선택부(616)와 메모리 구조물(602)의 비트라인들 사이에 전기적 접속을 제공할 수 있다. 전기 경로들은 메모리 구조물(602)의 비트 라인들에 접속되는 메모리 구조 다이(601)의 대응하는 패드들에 접합되는 제어 다이(611) 상의 패드들을 통해 제어 다이(611) 내의 열 제어 회로부(610)로부터 연장될 수 있다. 메모리 구조물(602)의 각각의 비트 라인은 열 제어 회로부(610)에 접속된, 접합 패드들의 쌍을 비롯한 전기 경로들(606)의 대응 전기 경로를 가질 수 있다. 이와 유사하게, 행 디코더(662), 어레이 드라이버들(624), 블록 선택부(626), 및 감지 증폭기(628)를 비롯하여 행 제어 회로부(620)는 전기 경로들(608)을 통해 메모리 구조물(602)에 결합된다. 전기 경로들(608) 각각은 워드 라인, 더미 워드 라인, 또는 선택 게이트 라인에 대응할 수 있다. 제어 다이(611)와 메모리 다이(601) 사이에 추가적인 전기 경로들이 또한 제공될 수 있다.
본 문헌의 목적들을 위해, "제어 회로"라는 어구는 제어기(102), 시스템 제어 로직(660), 열 제어 회로부(610), 행 제어 회로부(620), 마이크로제어기, 상태 머신, 및/또는 다른 제어 회로부, 또는 비휘발성 메모리를 제어하는 데 사용될 수 있는 기타 다른 유사한 회로들 중 하나 이상을 포함할 수 있다. 제어 회로는 하드웨어만을 포함할 수 있거나, 또는 (펌웨어를 비롯한) 소프트웨어와 하드웨어의 조합을 포함할 수 있다. 예를 들어, 본 명세서에서 설명된 기능들을 수행하기 위해 펌웨어에 의해 프로그래밍된 제어기는 제어 회로의 일례이다. 제어 회로는 프로세서, FGA, ASIC, 집적회로, 또는 기타 다른 유형의 회로를 포함할 수 있다.
다음의 논의에서, 도 5 및 도 6a의 메모리 어레이(502/602)는 크로스포인트 아키텍처의 맥락에서 주로 논의될 것이다. 크로스포인트 아키텍처에서, 전도성 라인들 또는 와이어들의 제1 세트, 예컨대 워드 라인들은 아래 놓인 기판에 대해 제1 방향으로 뻗어 있고, 전도성 라인들 또는 와이어들의 제2 세트, 예컨대 비트 라인들은 아래 놓인 기판에 대해 제2 방향으로 뻗어 있다. 메모리 셀들은 워드 라인들과 비트 라인들의 교차점에 놓인다. 이들 크로스포인트에 있는 메모리 셀들은 앞서 설명된 것들을 비롯하여 다수의 기술 중 임의의 기술에 따라 형성될 수 있다. 다음의 논의는 주로 MRAM 메모리 셀들을 이용한 크로스포인트 아키텍처에 기반한 실시예들에 중점을 둘 것이다.
도 6b는 접합된 다이 쌍(600)의 통합 메모리 어셈블리의 일 실시예의 배열에 대해 더 상세한 내용을 도시한 블록도이다. 메모리 다이(601)는 메모리 셀들의 평면 또는 어레이(602)를 포함한다. 메모리 다이(601)는 추가적인 평면 또는 어레이를 가질 수 있다. 각각의 평면 또는 어레이(602)마다 하나의 대표 비트 라인(BL) 및 대표 워드 라인(WL)(666)이 도시된다. 각각의 평면 또는 어레이(602)마다 수천 또는 수만 개의 그러한 비트 라인들이 있을 수 있다. 일 실시예에서, 어레이 또는 평면은 끊어지지 않은 워드 라인들 및 끊어지지 않은 비트 라인들의 공통 세트를 공유하는 접속 메모리 셀들의 그룹을 나타낸다.
제어 다이(611)는 다수의 비트 라인 드라이버(614)를 포함한다. 각각의 비트 라인 드라이버(614)는 하나의 비트 라인에 접속되거나, 또는 일부 실시예에서 다수의 비트 라인에 접속될 수도 있다. 제어 다이(611)는 다수의 워드 라인 드라이버(624(1) 내지 624(n))를 포함한다. 워드 라인 드라이버들(660)은 워드 라인들에 전압을 제공하도록 구성된다. 이 예시에서, 어레이 또는 평면 메모리 셀마다 "n"개의 워드 라인들이 있다. 메모리 동작이 프로그래밍 또는 판독이면, 일 실시예에서 선택된 블록 내의 하나의 워드 라인이 메모리 동작을 위해 선택된다. 메모리 동작이 소거이면, 일 실시예에서 선택된 블록 내의 워드 라인들 모두가 소거를 위해 선택된다. 워드 라인 드라이버들(660)은 메모리 다이(601) 내의 워드 라인들에 전압들을 제공한다. 도 6a와 관련하여 앞서 논의된 바와 같이, 제어 다이(611)는 또한 도 6b에 나타내지 않은 전하 펌프, 전압 발생기 등을 포함할 수 있으며, 이는 워드 라인 드라이버들(660) 및/또는 비트 라인 드라이버들(614)을 위해 전압들을 제공하는 데 이용될 수 있다.
메모리 다이(601)는 메모리 다이(601)의 제1 주 표면(682) 상의 다수의 접합 패드(670a, 670b)를 갖는다. 대응하는 "n"개의 워드 라인 드라이버(624(1) 내지 624(n))로부터 전압들을 수신하기 위해 "n"개의 접합 패드(670a)가 있을 수 있다. 어레이(602)와 연관된 비트 라인마다 하나의 접합 패드(670b)가 있을 수 있다. 도면 부호 670은 일반적으로 주 표면(682) 상의 접합 패드들을 지칭하는데 이용될 것이다.
일부 실시예에서, 코드워드의 각각의 데이터 비트 및 각각의 패리티 비트는 상이한 접합 패드 쌍(670b, 674b)을 통해 전달된다. 코드워드의 비트들은 접합 패드 쌍들(670b, 674b)을 통해 병렬 전달될 수 있다. 이는, 예를 들어 메모리 제어기(102)와 통합 메모리 어셈블리(600) 사이에 데이터를 전달하는 것에 비해 매우 효율적인 데이터 전달을 가능하게 한다. 예를 들어, 메모리 제어기(102)와 통합 메모리 어셈블리(600) 사이의 데이터 버스는, 예를 들어 8개, 16개, 또는 아마도 32개의 비트들이 병렬 전달되는 것을 가능하게 할 수 있다. 그러나, 메모리 제어기(102)와 통합 메모리 어셈블리(600) 사이의 데이터 버스는 이들 예로 제한되지 않는다.
제어 다이(611)는 제어 다이(611)의 제1 주 표면(684) 상에 다수의 접합 패드(674a, 674b)를 갖는다. 대응하는 "n"개의 워드 라인 드라이버(624(1) 내지 624(n))로부터 메모리 다이(601)로 전압들을 전달하기 위해 "n"개의 접합 패드(674a)가 있을 수 있다. 어레이(602)와 연관된 비트 라인마다 하나의 접합 패드(674b)가 있을 수 있다. 도면 부호 674은 일반적으로 주 표면(682) 상의 접합 패드들을 지칭하는데 이용될 것이다. 접합 패드 쌍들(670a/674a) 및 접합 패드 쌍들(670b/674b)이 있을 수 있다는 점에 유의한다. 일부 실시예에서, 접합 패드들(670 및/또는 674)이 플립-칩 접합 패드들이다.
일 실시예에서, 접합 패드들(670)의 패턴은 접합 패드들(674)의 패턴과 매칭된다. 접합 패드들(670)은 접합 패드들(674)에 접합된다(예컨대, 플립-칩 접합됨). 이로 인해, 접합 패드들(670, 674)은 메모리 다이(601)를 제어 다이(611)에 전기적이고 물리적으로 결합한다. 또한, 접합 패드들(670, 674)은 메모리 다이(601)와 제어 다이(611) 사이의 내부 신호 전달을 허락한다. 이로 인해, 메모리 다이(601) 및 제어 다이(611)는 접합 패드들과 함께 접합된다. 도 6a는 하나의 메모리 다이(601)에 접합된 하나의 제어 다이(611)를 도시하지만, 다른 실시예에서는 하나의 제어 다이(611)가 다수의 메모리 다이(601)에 접합된다.
본 명세서에서, "내부 신호 전달"은 제어 다이(611)와 메모리 다이(601) 사이의 신호 전달을 의미한다. 내부 신호 전달은 제어 다이(611) 상의 회로부들이 메모리 다이(601)에서 메모리 동작들을 제어하는 것을 가능하게 한다. 그러므로, 접합 패드들(670, 674)은 메모리 동작 신호 전달을 위해 이용될 수 있다. 본 명세서에서, "메모리 동작 신호 전달"은 메모리 다이(601) 내의 메모리 동작과 관련된 임의의 신호들을 지칭한다. 메모리 동작 신호 전달은 전압을 제공하는 것, 전류를 제공하는 것, 전압을 수신하는 것, 전류를 수신하는 것, 전압을 감지하는 것, 및/또는 전류를 감지하는 것을 포함할 수 있지만, 이들로 제한되지 않는다.
접합 패드들(670, 674)은, 예를 들어 구리, 알루미늄 및 이들의 합금들로 형성될 수 있다. 접합 패드들(670, 674)과 주 표면들(682, 684) 사이에는 라이너(liner)가 있을 수 있다. 라이너는, 예를 들어 티타늄/티타늄 질화물 스택으로 형성될 수 있다. 접합 패드들(670, 674) 및 라이너는 기상 증착 및/또는 도금 기법들에 의해 적용될 수 있다. 접합 패드들 및 라이너들은 함께 720nm의 두께를 가질 수 있지만, 이러한 두께는 추가의 실시예들에서 더 클 수도 있고, 또는 더 작을 수도 있다.
다이들 내의 다양한 요소들을 접합 패드들(670, 674)에 전기적으로 접속시키기 위해 금속 상호접속부들 및/또는 비아들이 사용될 수 있다. 금속 상호접속부들 및/또는 비아들로 구현될 수 있는 몇몇 전도성 통로들이 도시되어 있다. 예를 들어, 통로(664)에 의해 감지 증폭기가 접합 패드(674b)에 전기적으로 접속될 수 있다. 도 6a와 관련하여, 전기 경로들(606)은 통로(664), 접합 패드들(674b), 및 접합 패드들(670b)에 대응할 수 있다. 수천 개의 이러한 감지 증폭기들, 통로들, 및 접합 패드들이 있을 수 있다. BL이 반드시 접합 패드(670b)에 직접 접속해야 하는 것은 아니라는 점에 유의한다. 워드 라인 드라이버들(660)은 통로(662)에 의해 접합 패드들(674a)에 전기적으로 접속될 수 있다. 도 6a에 비해, 전기 경로들(608)은 통로(662), 접합 패드들(674a), 및 접합 패드들(670a)에 대응할 수 있다. 통로들(662)이 각각의 워드 라인 드라이버(624(1) 내지 624(n))에 대한 별개의 전도성 통로를 포함할 수 있다는 점에 유의한다. 마찬가지로, 각각의 워드 라인 드라이버(624(1) 내지 624(n))에 대해 별개의 접합 패드(674(a))가 있을 수 있다. 메모리 다이(601)의 블록(2) 내의 워드 라인들은 통로들(664)에 의해 접합 패드들(670a)에 전기적으로 접속될 수 있다. 도 6b에서, 블록 내의 대응하는 "n"개의 워드 라인들을 위해 "n"개의 통로들(664)이 있다. 접합 패드들(670a, 674a)의 별도 쌍이 통로(664)마다 있을 수 있다.
도 5에 비해, 도 6a의 온-다이 제어 회로들은 또한 그의 로직 요소들 내에 추가 기능성들을 포함할 수 있는데, 메모리 제어기(102)에서 전형적으로 발견되는 것보다 더 일반적인 능력들 및 일부 CPU 능력들 둘 모두뿐 아니라 애플리케이션 특정 특징들을 포함할 수 있다.
다음에서, 시스템 제어 로직(560/660), 열 제어 회로부(510/610), 행 제어 회로부(520/620), 및/또는 제어기(102)(또는 이와 동등한 기능이 있는 회로들)는 도 6a에서 제어 다이(608) 상에 또는 도 5에 도시된 다른 회로들의 전부 또는 서브세트와 조합하여, 본 명세서에 설명된 기능들을 수행하는 하나 이상의 제어 회로의 부분으로 간주될 수 있다. 제어 회로들은 하드웨어만을 포함할 수 있거나, 또는 (펌웨어를 비롯한) 소프트웨어와 하드웨어의 조합을 포함할 수 있다. 예를 들어, 본 명세서에서 설명된 기능들을 수행하기 위해 펌웨어에 의해 프로그래밍된 제어기는 제어 회로의 일례이다. 제어 회로는 프로세서, FGA, ASIC, 집적회로, 또는 기타 다른 유형의 회로를 포함할 수 있다.
다음의 논의에서, 도 5 및 도 6a의 메모리 어레이(502/602)는 크로스포인트 아키텍처의 맥락에서 주로 논의될 것이지만, 이 논의의 많은 부분이 더 일반적으로 적용될 수 있다. 크로스포인트 아키텍처에서, 전도성 라인들 또는 와이어들의 제1 세트, 예컨대 워드 라인들은 아래 놓인 기판에 대해 제1 방향으로 뻗어 있고, 전도성 라인들 또는 와이어들의 제2 세트, 예컨대 비트 라인들은 아래 놓인 기판에 대해 제2 방향으로 뻗어 있다. 메모리 셀들은 워드 라인들과 비트 라인들의 교차점에 놓인다. 이들 크로스포인트에 있는 메모리 셀들은 앞서 설명된 것들을 비롯하여 다수의 기술 중 임의의 기술에 따라 형성될 수 있다. 다음의 논의는 주로 MRAM 메모리 셀들을 이용한 크로스포인트 아키텍처에 기반한 실시예들에 중점을 둘 것이다.
도 7a는 크로스포인트 아키텍처를 형성하는 메모리 어레이의 일부의 일 실시예를 사투상도(oblique view)로 도시한다. 도 7a의 메모리 어레이(502/602)는 도 5의 메모리 어레이(502) 또는 도 6a의 메모리 어레이(602)를 위한 구현의 일례이며, 여기서 메모리 다이는 다수의 이러한 어레이 구조물들을 포함할 수 있다. BL1비트 라인들(BL1 내지 BL5)은 다이의 아래 놓인 기판(도시되지 않음)에 대해 제1 방향(페이지를 향하는 것으로 표현됨)으로 배열되고, 워드 라인들(WL1 내지 WL5)은 제1 방향에 수직인 제2 방향으로 배열된다. 도 7a는 워드 라인들(WL1 내지 WL5) 및 BL1 내지 BL5 둘 모두가 기판에 대해 수평 방향으로 뻗어 있는 반면, 그 중 2개가 701로 표시된 메모리 셀들은 메모리 셀을 통과하는 전류(Icell에 도시된 것과 같음)는 수직 방향으로 뻗어 있도록 배향된다. 도 7d와 관련하여 이하 논의되는 바와 같이, 메모리 셀들의 추가 층들을 갖는 메모리 어레이에는 비트 라인들 및 워드 라인들의 대응하는 추가 층들이 있을 것이다.
도 7a에 도시된 바와 같이, 메모리 어레이(502/602)는 복수의 메모리 셀(701)을 포함한다. 메모리 셀들(701)은 재기입가능 메모리 셀들을 포함할 수 있는데, 예컨대 ReRAM, MRAM, PCM, 또는 프로그램가능 저항을 갖는 다른 재료를 사용하여 구현될 수 있다. 다음의 논의는 MRAM 메모리 셀들에 중점을 둘 것이지만, 논의의 많은 부분이 더 일반적으로 적용될 수 있다. 제1 메모리 레벨의 메모리 셀들 내의 전류는 화살표(Icell)에 의해 지시되는 바와 같이 상향으로 흐르는 것으로 도시되어 있지만, 전류는 이하에서 더 상세히 논의되는 바와 같이 어느 방향으로든 흐를 수 있다.
도 7b 및 도 7c는 각각 도 7a의 크로스포인트 구조의 측면도 및 평면도를 나타낸다. 도 7b의 측면도는 하나의 하단 와이어 또는 워드 라인(WL1) 및 상단 와이어들 또는 비트 라인들(BL1 내지 BLn)을 도시한다. 각각의 상단 와이어와 하단 와이어 사이의 크로스포인트에는 MRAM 메모리 셀(1201)이 있지만, PCM, ReRAM, 또는 기타 다른 기술들이 사용될 수 있다. 도 7c는 M개의 하단 와이어(WL1 내지 WLM) 및 N개의 상단 와이어(BL1 내지 BLN)를 위한 크로스포인트 구조를 예시한 평면도이다. 이진 실시예에서, 각각의 크로스포인트에서의 MRAM 셀은 적어도 2개의 저항 상태, 고 저항과 저 저항 중 하나로 프로그래밍될 수 있다. MRAM 메모리 셀 설계를 위한 실시예들 및 이들의 프로그래밍을 위한 기법들에 대한 더 상세한 설명은 아래에 주어진다.
도 7a의 크로스포인트 어레이는 워드 라인들 및 비트 라인들의 하나의 층을 갖는 실시예를 예시하며, 이 때 MRAM 또는 기타 다른 메모리 셀들은 도통 라인들의 2개 세트의 교차점에 놓인다. 메모리 다이의 저장 밀도를 증가시키기 위해, 이러한 메모리 셀들 및 전도성 라인들의 다수의 층이 형성될 수 있다. 도 7d에는 2-층 예가 예시되어 있다.
도 7d는 크로스포인트 아키텍처를 형성하는 2-레벨 메모리 어레이의 일부의 실시예를 사투상도(oblique view)로 도시한다. 도 7a에서와 같이, 도 7d는 워드 라인들(WL1,1 내지 WL1,4) 및 비트 라인들(BL1 내지 BL5)의 제1 층의 크로스포인트들에 접속된 어레이(502/602)의 메모리 셀들(701)의 제1 층(718)을 도시한다. 메모리 셀들(720)의 제2 층은 비트 라인들(BL1 내지 BL5) 위에 그리고 이들 비트 라인들과 워드 라인들(WL2,1 내지 WL2,4)의 제 2 세트 사이에 형성된다. 도 7d는 메모리 셀들의 2개의 층(718 및 720)을 도시하지만, 이 구조물은 워드 라인들과 비트 라인들의 추가적인 교번 층들을 통해 상향으로 연장될 수 있다. 실시예에 따라, 도 7d의 어레이의 워드 라인들 및 비트 라인들은 각 층 내의 전류가 워드 라인 층으로부터 비트 라인 층으로 또는 그 반대로 흐르도록 판독 동작 또는 프로그래밍 동작을 위해 바이어싱될 수 있다. 2개의 층은, 주어진 동작을 위해 각 층에서 동일한 방향으로의 전류 흐름을 갖거나 반대 방향으로의 전류 흐름을 갖도록 구조화될 수 있다.
크로스포인트 아키텍처의 이용은 풋프린트가 작은 어레이들을 가능하게 하고, 이러한 여러 어레이들이 단일 다이 상에 형성될 수 있다. 각각의 크로스포인트에 형성된 메모리 셀들은 저항성 유형의 메모리 셀일 수 있으며, 여기서 데이터 값들은 상이한 저항 레벨들로서 인코딩된다. 실시예에 따라, 메모리 셀들은 저 저항 상태 또는 고 저항 상태를 갖는 이진 값이거나, 저 저항 상태와 고 저항 상태의 중간의 추가 저항을 가질 수 있는 다중 레벨 셀(MLC)일 수 있다. 본 명세서에 기술된 크로스포인트 어레이들은 도 4의 메모리 다이(292)로서 사용되어 로컬 메모리(106)를 대체하거나 둘 모두로서 사용될 수 있다. 저항성 유형 메모리 셀들은 ReRAM, FeRAM, PCM 또는 MRAM과 같은 앞서 언급된 기술들 중 다수에 따라 형성될 수 있다. 다음의 논의는 주로 이진 값인 MRAM 메모리 셀들을 갖는 크로스포인트 아키텍처를 사용하여 메모리 어레이들의 맥락에서 제시되지만, 논의의 많은 부분이 더 일반적으로 적용 가능하다.
도 8a 및 도 8b는 MRAM 메모리 셀의 구조에 대한 실시예를 예시한다. 도 8a에서, 메모리 셀 양단, 즉 메모리 셀의 해당 워드 라인과 비트 라인 사이에 전압이 인가되는 것은 전압 소스(Vapp)(813)로서 표현된다. 메모리 셀은 하단 전극(801), 이 예에서 마그네슘 산화물(MgO)(805)의 분리 또는 터널링 층에 의해 분리되는 자성 층들(기준 층(803)과 자유 층(807))의 쌍, 및 이어서 스페이서(809)에 의해 자유 층(807)으로부터 분리되는 상단 전극(811)을 포함한다. 메모리 셀의 상태는 기준 층(803)과 자유 층(807)의 자화의 상대적 배향에 기반하되: 2개의 층이 동일한 방향으로 자화되면, 메모리 셀은 평행(P) 저 저항 상태(LRS)에 있을 것이고; 이들 층이 반대 배향을 가지면, 메모리 셀은 역평행(AP) 고 저항 상태(HRS)에 있을 것이다. MLC 실시예는 추가의 중간 상태들을 포함할 것이다. 기준 층(803)의 배향은 고정되며, 도 15의 예시에서 상향 배향된다. 기준 층(803)은 또한 고정 층 또는 핀 고정(pinned) 층으로 알려져 있다.
동일한 배향 또는 상반되는 배향을 갖도록 자유 층(807)을 프로그래밍함으로써 MRAM 메모리 셀에 데이터가 기입된다. 기준 층(803)은 자유 층(807)을 프로그래밍할 때 자신의 배향을 유지하도록 형성된다. 기준 층(803)은 합성 반강자성 층들 및 추가적인 기준 층들을 포함하는 더 복잡한 설계를 가질 수 있다. 간략함을 위해, 도면들 및 논의는 이들 추가 층을 생략하고, 셀 내의 터널링 자기저항을 주로 담당하는 고정된 자성 층에만 중점을 둔다.
도 8b의 실시예에서, MRAM 셀을 액세스하는 데 강제 전류 접근법이 사용된다. 강제 전류 접근법은 MRAM 셀을 판독하거나 기입하는 데 사용될 수 있다. 강제 전류 접근법에서, 액세스 전류(예컨대, Iread, Iwrite)가 전류 소스(823)에 의해 하단 전극(801)을 통해 구동된다. 전류 소스(823)는 하단 전극(801)을 위한 드라이버 회로부의 일부이다.
상단 전극(811)에는 전압(예컨대, Vselect)이 제공된다. 본 명세서에서, "판독 전류"(Iread)라는 용어 및 "기입 전류"(Iwrite)라는 용어는 MRAM 셀들을 통해 구동되는 액세스 전류들과 관련하여 사용될 것이다.
기입 전류는, 제2 전도성 라인(예컨대, 비트 라인)에 인가되는 전압과 조합하여, MRAM 셀의 상태를 변화시킬 제1 전도성 라인(예컨대, 워드 라인)을 통해 구동되는 전류이다. MRAM 셀을 통해 일 방향으로 흐르는 기입 전류는 AP-상태 MRAM 셀을 AP-상태로부터 P-상태로 변경시킬 것이다.. MRAM 셀을 통해 다른 하나의 방향으로 흐르는 기입 전류는 P-상태 MRAM 셀을 P-상태로부터 AP-상태로 변경시킬 것이다. 일반적으로, 판독 전류는 제한된 시간, 예컨대 30ns미만 동안 인가되면, P-상태로부터 AP-상태로 또는 AP-상태로부터 P-상태로 MRAM 셀의 상태를 변경시키지 않을 것이다.
여기에 정의된 바와 같이, 액세스 전류는 양의 크기 또는 음의 크기를 가질 수 있다. 주어진 지점에서 제1 전도성 라인(예컨대, 워드 라인)을 통해 구동되는 양의 크기 액세스 전류는 주어진 지점에서 제1 전도성 라인을 통해 구동되는 음의 크기 액세스 전류와 반대 방향으로 흐를 것이다. 따라서, 액세스 전류가 양의 크기를 갖는 것으로 정의되는지 또는 음의 크기를 갖는 것으로 정의되는지에 따라, 액세스 전류는 어느 방향으로든 MRAM 셀을 통해 흐를 수 있다. 일 실시예에서, MRAM 셀은 상단 전극(811)에 예컨대 0V를 인가하는 반면 하단 전극(801)을 통해 예컨대 15마이크로암페어(㎂)의 전류를 구동함으로써 판독된다. 이 판독 전류는 하단 전극(801)으로부터 상단 전극(811)으로 흐를 것이다. 일 실시예에서, MRAM 셀은 상단 전극(811)에 예컨대 3V를 인가하는 한편 하단 전극(801)을 통해 예컨대 -30 ㎂의 기입 전류를 구동함으로써 MRAM 셀이 AP-상태로부터 P-상태로 기입된다. 이 기입 전류는 상단 전극(811)으로부터 하단 전극(801)으로 흐를 것이다. 일 실시예에서, MRAM 셀은 상단 전극(811)에 예컨대 0V를 인가하는 한편 하단 전극(801)을 통해 예컨대 30 ㎂의 전류를 구동함으로써 MRAM 셀이 P-상태로부터 AP-상태로 기입된다. 이 기입 전류는 하단 전극(801)으로부터 상단 전극(811)으로 흐를 것이다.
도 9는 크로스포인트 어레이로 구현될 수 있는 MRAM 메모리 셀 설계에 대한 일 실시예를 더 상세히 예시한다. 크로스포인트 어레이에 배치될 때, MRAM 메모리 셀들의 상단 전극 및 하단 전극은 어레이의 와이어들, 예컨대 2-레벨 또는 2-덱(deck) 어레이의 상단 와이어 및 하단 와이어의 인접 층들 중 2개의 층일 것이다. 본 명세서에 도시된 실시예에서, 하단 전극은 워드 라인(WL)(901)이고, 상단 전극은 메모리 셀의 비트 라인(BL)(911)이지만, 이들은 메모리 요소의 배향을 반전시킴으로써 일부 실시예에서 반전될 수 있다. 워드 라인(901)과 비트 라인(911) 사이에는 기준 층(903) 및 자유 층(907)이 있으며, 이들은 다시 MgO 배리어(905)에 의해 분리된다. 도 9에 도시된 실시예에서, MgO 캡(908)이 또한 자유 층(907) 위에 형성되고, 전도성 스페이서(909)가 비트 라인(911)과 MgO 캡(908) 사이에 형성된다. 기준 층(903)은 또 다른 전도성 스페이서(902)에 의해 워드 라인(901)으로부터 분리된다. 메모리 셀 구조물의 어느 한 측면에는 라이너(921, 923)가 있으며, 여기서 이들은 동일한 구조물의 일부일 수 있지만, 도 9의 단면에서는 분리되어 보인다. 라이너(921, 923)의 어느 측면에서든 크로스포인트 구조의 비어있는 영역들을 채우는 데 사용되는 충전 재료(925, 927) 중 일부가 도시되어 있다.
자유 층(907)의 설계와 관련하여, 실시예들은 대략 1nm 내지 2nm 정도의 두께를 갖는 CoFe 또는 CoFeB 합금을 포함하며, 여기서 Ir 층은 MgO 배리어(905)에 가까운 자유 층 내에 산재될 수 있고, 자유 층(907)은 Ta, W, 또는 Mo로 도핑될 수 있다. 기준 층(903)에 대한 실시예들은 Ir 또는 Ru 스페이서(902)와 결합된 CoFeB 및 CoPt 다층의 이중층을 포함할 수 있다. MgO 캡(908)은 선택적이지만, 자유 층(907)의 이방성을 증가시키는 데 사용될 수 있다. 전도성 스페이서들은 특히 Ta, W, Ru, CN, TiN, 및 TaN과 같은 전도성 금속일 수 있다.
MRAM에 저장된 데이터 상태를 감지하기 위해, Vapp으로 표현되는 바와 같은 메모리 셀 양단에 전압이 인가되어 자신의 저항 상태를 결정한다. MRAM 메모리 셀을 판독하기 위해, 전압 차분(Vapp)은 어느 방향으로든 인가될 수 있는데; 다만, MRAM 메모리 셀들은 방향성을 가지고 있으며, 이 때문에, 일부 상황에서 한 방향으로 판독하는 것이 다른 방향보다 선호된다. 예를 들어, AP에 비트를 기입하기 위한 최적 전류 진폭(고 저항 상태(HRS))은 P에 기입하기 위한 전류 진폭(저 저항 상태)보다 약 20%만큼 더 클 수 있어서, AP(2AP)에 대해 판독하는 경우 비트 오류 레이트(판독 교란)에 대한 개연성이 낮다. 이러한 상황들 중 일부 및 판독의 합성 방향성(resultant directionality)이 아래에서 논의된다. 바이어싱의 방향성은 특히 도 10a 및 10b와 관련하여 더 논의되는 바와 같이 MRAM 메모리 셀들의 프로그래밍을 위한 일부 실시예에 들어간다.
다음 논의는 주로 수직 스핀 전달 토크 MRAM 메모리 셀과 관련하여 논의 될 것이며, 여기서 도 8 및 도 9의 자유 층(807/907)은 자유 층의 평면에 수직인 스위칭 가능한 자화 방향을 포함한다. 스핀 전달 토크("STT")는 스핀 분극 전류를 사용하여 자기 터널 정션에서 자성 층의 배향을 수정할 수 있는 효과이다. 전하 캐리어(예컨대, 전자)는 캐리어에 고유한 소량의 각운동량인 스핀이라고 알려진 특성을 가지고 있습니다. 전류는 일반적으로 분극되지 않는다(예컨대, 50% 스핀-업 전자와 50% 스핀-다운 전자로 이루어짐). 스핀 분극 전류는 어느 하나의 스핀의 더 많은 전자를 갖는 전류이다(예컨대, 대다수의 스핀-업 전자들 또는 대다수의 스핀-다운 전자들). 두꺼운 자성 층(기준 층)에 전류를 통과시킴으로써, 스핀 분극 전류가 생성될 수 있다. 이 스핀 분극 전류가 제2 자성 층(자유 층)으로 향하면, 각운동량이 제2 자성 층에 전달되어 제2 자성 층의 자화 방향을 변경할 수 있다. 이는 스핀 전달 토크라고 지칭된다. 도 10a 및 도 10b는 MRAM 메모리으로의 프로그래밍 또는 기입에 대한 스핀 전달 토크의 사용을 예시한다. 스핀 전달 토크 자기성 랜덤 액세스 메모리(STT MRAM)는 다른 MRAM 변형예들에 비해 전력 소비가 낮고 확장성이 좋은 이점들을 갖는다. 다른 MRAM 구현예들과 비교하여, STT 스위칭 기법은 상대적으로 낮은 전력을 필요로 하고, 인접한 비트 교란의 문제를 사실상 제거하며, 더 높은 메모리 셀 밀도(감소된 MRAM 셀 사이즈)를 위한 더 양호한 스케일링을 갖는다. 후자의 이슈는 또한 STT MRAM을 선호하는데, 여기서 자유 층 자화 및 기준 층 자화는 평면 내(in-plane) 방향이 아닌 필름 평면에 수직으로 배향된다.
STT 현상은 전자 거동의 측면에서 더 용이하게 기술되기 때문에, 도 10a 및 도 10b와 그들의 논의는 전자 전류의 측면에서 주어지며, 여기서 기입 전류의 방향은 전자 흐름의 방향으로서 정의된다. 그러므로, 도 10a 및 도 10b의 참조 시에 기입 전류라는 용어는 전자 전류를 지칭한다. 전자가 음의 전하를 갖기 때문에 전자 전류는 기존에 정의된 전류와 반대 방향이 될 것이며, 이로써 고 전압 레벨에서 저 전압 레벨로의 기존 전류 흐름 대신에 전자 전류는 저 전압 레벨로부터 고 전압 레벨을 향해 흐를 것이다.
도 10a 및 도 10b는 STT 메커니즘을 사용함으로써 MRAM 메모리 셀의 기입을 예시하는데, 기준 층 자화와 자유 층 자화 둘 모두가 수직 방향으로 있는 STT-스위칭 MRAM 메모리 셀(1000)의 일례의 간략화된 개략적 표현을 도시한다. 메모리 셀(1000)은 상부 강자성 층(1010), 하부 강자성 층(1012), 및 2개의 강자성 층들 사이의 절연 층으로서의 터널 배리어(TB)(1014)를 포함하는 자기 터널 정션(MTJ)(1002)을 포함한다. 이 예시에서, 상부 강자성 층(1010)은 자유 층(FL)이며, 그 자성 방향은 스위칭될 수 있다. 하부 강자성 층(1012)은 기준(또는 고정) 층(RL)이며, 그 자성 방향은 스위칭될 수 없다. 자유 층(1010)의 자화가 기준 층(RL)(1012)의 자화와 평행한 경우, 메모리 셀(1000) 양단의 저항은 상대적으로 낮다. 자유 층(FL)(1010)에서의 자화가 기준 층(RL)(1012)에서의 자화와 역평행한 경우, 메모리 셀(1000) 양단의 저항은 상대적으로 높다. 메모리 셀(1000)에서의 데이터("0" 또는 "1")는 메모리 셀(1000)의 저항을 측정함으로써 판독된다. 이와 관련하여, 메모리 셀(1000)에 부착된 전기 도체들(1006/1008)이 MRAM 데이터를 판독하는 데 활용된다. 프로세스 및 회로 설계상, 평행 구성 및 역평행 구성 둘 모두가 정지 상태(quiescent state)에서 그리고/또는 판독 동작 중에 (충분히 낮은 판독 전류에서) 안정적으로 유지된다.
기준 층(RL)(1012) 및 자유 층(FL)(1010) 둘 모두에 대해, 자화 방향은 수직 방향(즉, 자유 층에 의해 정의되는 평면에 수직이고 기준 층에 의해 정의되는 평면에 수직)이다. 도 10a 및 도 10b는 기준 층(RL)(1012)의 자화 방향이 상향이고 자유 층(FL)(1010)의 자화 방향은 상향과 하향 사이에서 스위칭 가능하고 다시 평면에 수직이라고 도시한다.
일 실시예에서, 터널 배리어(1014)는 마그네슘 산화물(MgO)으로 제조되는데, 다만 다른 재료들 또한 이용될 수 있다. 자유 층(1010)은 자화 방향을 변경/스위칭할 수 있는 능력을 보유하는 강자성 금속이다. Co, Fe 및 이들의 합금들과 같은 전이 금속들에 기반한 다층들이 자유 층(1010)을 형성하는 데 사용될 수 있다. 일 실시예에서, 자유 층(1010)은 코발트, 철 및 붕소의 합금을 포함한다. 기준 층(1012)은 코발트 및 백금 및/또는 코발트와 철의 합금의 다수의 층(다만, 이로 제한되는 것은 아님)을 포함하는 많은 상이한 유형의 재료들일 수 있다.
MRAM 메모리 셀 비트 값을 "설정"(즉, 자유 층 자화의 방향을 선택)하기 위해, 도 10a에 도시된 바와 같이, 전자 기입 전류(1050)가 도체(1008)로부터 도체(1006)로 인가된다. 전자 기입 전류(1050)를 생성하기 위해, 상단 도체(1006)는 전자의 음전하로 인해 하단 도체(1008)보다 더 높은 전압 레벨에 위치한다. 기준 층(1012)이 강자성 금속이기 때문에, 전자 기입 전류(1050) 내의 전자들은 기준 층 (1012)을 통과함에 따라 스핀 분극되게 된다. 스핀 분극된 전자들이 터널 배리어(1014)을 가로질러 터널링하는 경우, 각운동량의 보존이 자유 층(1010) 및 기준 층(1012) 둘 모두에 스핀 전달 토크를 부여하는 결과를 가져올 수 있지만, 이러한 토크는 기준 층(1012)의 자화 방향에 영향을 주기에는 (설계상) 부적절하다. 대조적으로, 자유 층(1010)의 초기 자화 배향이 기준 층(1012)에 역평행했다면, 이 스핀 전달 토크는 자유 층(1010) 내의 자화 배향이 기준 층(1012)과 평행(P)해지도록 스위칭하기에 (설계상) 충분한데, 이는 역평행-평행(AP2P) 기입이라고 지칭된다. 이어서, 평행 자화들은 이러한 전자 기입 전류가 턴오프되기 이전과 이후에 안정적으로 유지될 것이다.
이와 반대로, 자유 층(1010) 및 기준 층(1012)의 자화들이 초기에 평행한 경우, 자유 층(1010)의 자화 방향은 전술한 경우와는 반대 방향의 전자 기입 전류의 인가에 의해 기준 층(1020)에 역평행해지도록 스위칭될 수 있다. 예를 들어, 도 10b에 도시된 바와 같이, 하부 도체(1008) 상에 고 전압 레벨을 배치함으로써, 전자 기입 전류(1052)가 도체(1006)로부터 도체(1008)로 인가된다. 이는 P 상태의 자유 층(1010)을 AP 상태로 기입할 것이며, 평행-역평행(P2AP) 기입이라고 지칭된다. 따라서, 동일한 STT 물리 현상에 의해, 자유 층(1010)의 자화 방향은 전자 기입 전류 방향(극성)의 신중한 선택에 의해 2개의 안정적인 배향들 중 어느 하나로 결정론적으로 설정될 수 있다.
메모리 셀(1000) 내의 데이터("0" 또는 "1")는 메모리 셀(1000)의 저항을 측정함으로써 판독된다. 저 저항은 전형적으로 "0" 비트를 나타내고, 고 저항은 전형적으로 "1" 비트를 나타내지만, 때때로 대체 규칙이 발생한다. 전자 판독 전류를 전도체(1008)로부터 전도체(1006)로 인가하여 이 전류가 도 10a의 1050에 대해 도시된 바와 같이("AP2P" 방향으로) 흐름으로써 메모리 셀 양단에(예컨대, 자기 터널 정션(1002) 양단에) 판독 전류가 인가될 수 있으며; 대안으로서, 전자 판독 전류가 전도체(1006)로부터 전도체(1008)로 인가되어 도 10b에서의 1052에 대해 도시된 바와 같이("P2AP" 방향으로) 흐를 수 있다. 판독 동작에서, 전자 기입 전류가 너무 높으면, 이는 메모리 셀에 저장된 데이터를 교란할 수 있고 그 상태를 변경할 수 있다. 예를 들어, 전자 판독 전류가 도 10b의 P2AP 방향을 사용하는 경우, 너무 높은 전류 또는 전압 레벨이 저 저항(P) 상태에 있는 임의의 메모리 셀들을 고 저항 AP 상태로 스위칭할 수 있다. 결과적으로, MRAM 메모리 셀은 어느 방향으로든 판독될 수 있지만, 예컨대 요구되는 기입 전류가 더 높은 경우, 기입 동작의 방향 특성은 다양한 실시예들에서의 다른 방향들에 비해 하나의 판독 방향을 선호하게 만들 수 있는데(예컨대 P2AP), 이에 따라 이러한 방향으로 판독하는 것은 BER 감소(판독 교란)를 초래할 수 있다.
도 10a 및 도 10b의 논의는 판독 전류 및 기입 전류에 대한 전자 전류의 맥락에서 이루어졌지만, 달리 명시되지 않는 한 후속 논의는 기존 전류의 맥락에서 이루어질 것이다.
도 7a 내지 도 7d의 어레이 구조물들에서 선택된 메모리 셀들을 판독할 지 또는 기입할 지와 무관하게, 선택된 메모리 셀(비트)에 대응하는 비트 라인 및 워드 라인은 도 10a 또는 10b와 관련되어 예시된 바와 같이, 선택된 메모리 셀 양단에 전압을 가하고 전자들의 흐름을 유도하도록 바이어싱된다. 이는 또한 어레이의 선택되지 않은 메모리 셀들 양단에 전압을 인가할 것이며, 이는 선택되지 않은 메모리 셀들에서 전류들을 유도할 수 있다. 이러한 낭비되는 전력 소비는 메모리 셀들을 고 저항 상태 및 저 저항 상태 둘 모두에 대해 상대적으로 고 저항 레벨들을 갖도록 설계함으로써 어느 정도로 완화될 수 있지만, 이는 여전히 어레이 및 메모리 셀들의 설계에 대한 추가적인 설계 제약을 두는 것일 뿐 아니라 전류 증가 및 전력 소비 증가를 초래할 것이다.
이러한 원치 않는 전류 누설을 다루는 하나의 접근법은 각각의 MRAM 또는 다른 저항성(예컨대, ReRAM, PCM) 메모리 셀과 선택기 요소를 직렬 배치하는 것이다. 예를 들어, 선택 트랜지스터는 요소들(701)이 선택기와 프로그램 가능 저항의 복합재가 되도록 도 7a 내지 도 7d의 각각의 저항성 메모리 셀 요소와 직렬 배치될 수 있다. 그러나, 트랜지스터의 사용은 선택된 메모리 셀의 대응하는 트랜지스터를 턴온시킬 수 있도록 추가적인 제어 라인들의 도입을 필요로 한다. 추가로, 트랜지스터들은 종종 저항성 메모리 요소와 동일한 방식으로 스케일링되지 않아서, 메모리 어레이들이 더 작은 사이즈들로 이동함에 따라 트랜지스터 기반 선택기들의 사용이 제한 인자가 될 수 있다.
선택기 요소들에 대한 대안적인 접근법은 개별적인 메모리 셀 또는 비트를 포함하기 위한 프로그래밍 가능 저항 요소와 직렬로 임계치 스위칭 선택기 요소의 사용이다. 임계치 스위칭 선택기는 자신의 임계 전압(Vth)보다 낮은 전압 및 자신의 임계 전류(Ith)보다 낮은 전류로 바이어싱되는 경우 (오프 상태 또는 비전도성 상태에서) 고 저항을 갖고, 그리고 자신의 임계 전류 및 유지 전류(holding current)보다 높은 전류로 바이어싱되는 경우 (온 상태 또는 전도성 상태에서) 저 저항을 갖는다. 임계치 스위칭 선택기는 자신의 전류가 유지 전류 아래로 내려가거나 또는 전압이 유지 전압(holding voltage) 아래로 내려갈 때까지 온 상태로 유지된다. 이 상황이 발생하면, 임계치 스위칭 선택기는 오프 상태로 복원된다. 따라서, 크로스포인트에 있는 메모리 셀을 프로그래밍하기 위해, 연관된 임계치 스위칭 선택기를 턴온하고 메모리 셀을 설정 또는 리셋하기에 충분한 전압 또는 전류가 인가되고, 이 때 크기가 기입할 만큼 충분하면, 예를 들어, 전류가 저항-면적(RA) 10Ω-μm2를 갖는 20nm의 임계 치수(CD) MRAM에 대해 35 ㎂ 초과이면, 합성 상태는 전류 방향에 의해 결정되며, 그리고 메모리 셀을 판독하기 위해, 임계치 스위칭 선택기는 메모리 셀의 저항 상태가 결정될 수 있기 전에 턴온됨으로써 이와 유사하게 활성화되어야 한다. 임계치 스위칭 선택기를 위한 예시들의 일 세트는 오보닉 임계치 스위치(OTS)의 오보닉 임계치 스위칭 재료이다. 아래 제시된 도 14에 도시된 바와 같이, 예시들은 Ge-Se, Ge-Se-N, Ge-Se-As, Ge-Se-Sb-N, Ge58Se42, GeTe6, Si-Te, Zn-Te, C-Te, B-Te, Ge-As-Te-Si-N, Ge-As-Se-Te-Si, 및 Ge-Se-As-Te를 포함한다.
도 11a 및 도 11b는 크로스포인트 아키텍처를 갖는 MRAM 메모리 어레이로의 임계치 스위칭 선택기들의 통합을 위한 실시예들을 예시한다. 도 11a 및 도 11b의 예시들은 도 7d에 도시된 바와 같지만 측면도에 2-층 크로스포인트 어레이에 있는 2개의 MRAM 셀을 도시한다. 도 11a 및 도 11b는 워드 라인 1(1100)의 하부 제1 도통 라인, 워드 라인 2(1120)의 상부 제1 도통 라인, 및 비트 라인(1110)의 중간 제2 도통 라인을 도시한다. 이들 도면에서, 이들 라인 모두는 설명의 편의를 위해 페이지를 가로질러 좌측에서 우측으로 뻗어 있는 것으로 도시되며, 크로스포인트 어레이에 의해, 이들 라인은 도 7d의 사투상도로 표현된 바와 같이 더 정확하게 표현될 것이며, 여기서 워드 라인들, 또는 제1 도통 라인들 또는 와이어들이 아래 놓인 기판의 표면에 평행한 일 방향으로 뻗어 있고, 비트 라인들, 또는 제2 도통 라인들 또는 와이어들이 제1 방향과 거의 직교하는 기판의 표면에 평행한 제2 방향으로 뻗어 있다. MRAM 메모리 셀들은 또한 간략화된 형태로 표현되어, 기준 층, 자유 층, 및 중간 터널 배리어만을 도시하지만, 실제 구현에서, 전형적으로 도 9와 관련하여 앞서 기술된 추가 구조물을 포함할 것이다.
자유 층(1101), 터널 배리어(1103), 및 기준 층(1105)을 포함하는 MRAM 셀(1102)이 임계치 스위칭 선택기(1109) 위에 형성되고, 여기서 MRAM 디바이스(1102)와 임계치 스위칭 선택기(1109)의 이러한 직렬 조합은 비트 라인(1110)과 워드 라인 1(1100) 사이의 층 1 셀을 함께 형성한다. 임계치 스위칭 선택기(1109) 양단의 일부 전압 강하와는 별도로 임계치 스위칭 선택기(1109)가 턴온되는 경우, MRAM 디바이스(1102)와 임계치 스위칭 선택기(1109)의 직렬 조합은 도 10a 및 도 10b와 관련되어 앞서 설명된 바와 같이 크게 동작한다. 그러나, 초기에, 임계치 스위칭 선택기(1109)는 임계치 스위칭 선택기(1109)의 임계치 이상의 전압 또는 전류를 인가함으로써 턴온될 필요가 있으며, 이어서 바이어싱 전류 또는 전압은 후속 판독 또는 기입 동작 중에 온 상태로 머무르도록 임계치 스위칭 선택기(1109)의 유지 전류 또는 유지 전압보다 충분히 높게 유지될 필요가 있다.
제2 층에는 자유 층(1111), 터널 배리어(1113), 및 기준 층(1115)을 포함하는 MRAM 셀(1112)이 임계치 스위칭 선택기(1119) 위에 형성되며, 이 경우 MRAM 디바이스(1112)와 임계치 스위칭 선택기(1119)의 직렬 조합은 비트 라인(111)과 워드 라인 2(1100) 사이의 층 2 셀을 함께 형성한다. 층 2 셀은 층 1 셀처럼 동작할 것이지만, 하부 전도체는 이제 비트 라인(1110)에 대응하고 상부 전도체는 이하 워드 라인, 즉 워드 라인 2(1120)이다.
도 11a의 실시예에서, 임계치 스위칭 선택기(1109/1119)는 MRAM 디바이스(1102/1112) 아래 형성되지만, 대안적인 실시예들에서, 임계치 스위칭 선택기는 하나의 층 또는 2개의 층 모두를 위해 MRAM 디바이스 위에 형성될 수 있다. 도 10a 및 도 10b와 관련되어 논의된 바와 같이, MRAM 메모리 셀은 방향성이 있다. 도 11a에서, MRAM 디바이스들(1102 및 1112)은 동일한 배향을 갖는데, 이 때 자유 층(1101/1111)은 (도시되지 않은 기판과 관련하여) 기준 층(1105/1115) 위에 있다. 동일한 구조를 갖는 전도성 라인들 사이에 층들을 형성하는 것은 특히 프로세싱과 관련하여 다수의 이점을 가질 수 있는데, 그 이유는 더 많은 층들을 갖는 실시예들에서 후속 층들뿐 아니라 2개의 층 각각이 동일한 프로세싱 시퀀스에 따라 형성될 수 있기 때문이다.
도 11b는 층 2 셀에서 기준 층 및 자유 층의 위치들이 반전되는 것을 제외하고 도 11a와 유사하게 배열된 대안적인 실시예를 예시한다. 보다 구체적으로, 도 11a에서와 같이, 워드 라인 1(1150)과 비트 라인(1160) 사이에서 층 셀 1은 기준 층(155) 위에 형성된 터널 배리어(1153) 위에 형성된 자유 층(1151)을 갖는 MRAM 구조물(1152)을 포함하며, 이 때 MRAM 구조물(1152)은 임계치 스위칭 선택기(1159) 위에 형성된다. 도 11b의 실시예의 제2 층은, 다시 비트 라인(1160)과 워드 라인 2(1170) 사이의 임계치 스위칭 선택기(1169) 위에 형성된 MRAM 디바이스(1162)를 갖지만, 이 때, 도 11a에 비해, MRAM 디바이스(1162)는 역전되어 기준 층(1161)은 이제 터널 배리어(1163) 위에 형성되고, 자유 층(1165)는 이제 터널 배리어(1163) 아래 배치된다.
도 11b의 실시예는 층들의 형성을 위해 상이한 프로세싱 시퀀스를 요구하지만, 일부 실시예에서는 이점들을 가질 수 있다. 특히, MRAM 구조물의 방향성은 도 11b의 실시예를 매력적으로 만들 수 있는데, 그 이유는(기준 층 및 자유 층과 관련하여) 동일한 방향으로 기입 또는 판독할 때, 비트 라인은 하부 층 및 상부 층 둘 모두에 대해 동일하게 바이어싱될 것이고, 둘 모두의 워드 라인들은 동일하게 바이어싱될 것이기 때문이다. 예를 들어, 층 1 및 층 2 메모리 셀들 둘 모두가 P2AP 방향으로(기준 층 및 자유 층과 관련하여) 감지되는 경우, 비트 라인 층(1160)은, 예컨대 P2AP 방향으로 바이어싱될 것이고, 비트 라인(1160)은 상부 셀 및 하부 셀 둘 모두에 대해 로우(low)로 바이어싱되고(예컨대, 0V), 이 때 워드 라인 1(1150) 및 워드 라인 2(1170) 둘 모두는 더 높은 전압 레벨로 바이어싱된다. 이와 유사하게, 기입과 관련하여, 고 저항 AP 상태에 기입하기 위해, 비트 라인(1160)은 상부 셀 및 하부 셀 둘 모두에 대해 로우로 바이어싱되고(예를 들어, 0V), 이 때 워드 라인 1(1150) 및 워드 라인 2(1170) 둘 모두는 더 높은 전압 레벨로 바이어싱되며; 그리고 저 저항 P 상태에 기입하기 위해, 비트 라인(1160)은 고 전압 레벨로 바이어싱되고, 이 때 워드 라인 1(1150) 및 워드 라인 2(1170) 둘 모두는 저 전압 레벨로 바이어싱된다. 이와 반대로, 도 11a의 실시예의 경우, 비트 라인들 및 워드 라인들은 저 레벨에 비해 상위 레벨에 이들 동작들 중 임의의 동작을 수행하기 위해 반전된 자신의 바이어스 레벨을 가질 필요가 있을 것이다.
MRAM 메모리 셀로부터 데이터를 판독하거나 MRAM 메모리 셀에 기입하는 것은 메모리 셀에 전류를 통과시키는 것을 수반한다. 임계치 스위칭 선택기가 MRAM 요소와 직렬 배치된 실시예들에서, 전류가 MRAM 요소를 통과할 수 있기 전에, 임계치 스위칭 선택기는 임계치 스위칭 선택기와 MRAM 요소의 직렬 조합 양단에 충분한 전압을 인가함으로써 턴온될 필요가 있다.
크로스포인트 메모리 어레이에서 1개 초과의 비트를 동시에 액세스하는 것이 상당히 어려울 수 있다. 본 명세서에서는 크로스포인트 어레이 내의 다수의 메모리 셀들을 동시에 액세스하기 위한 기법들이 개시되어 있다. 일 실시예에서, 크로스포인트 어레이 내의 다수의 메모리 셀들은 동시에 판독된다. 일 실시예에서, 크로스포인트 어레이 내의 다수의 메모리 셀들은 동시에 기입된다.
도 12는 다수의 메모리 셀들이 동시에 액세스되는 크로스포인트 아키텍처를 갖는 메모리 어레이(1202)의 일 실시예를 도시한다. 어레이(1202)는 제1 전도성 라인들(1206a 내지 1206h)의 세트 및 제2 전도성 라인들(1208a 내지 1208d)의 세트를 갖는다. 일 실시예에서, 제1 전도성 라인들(1206a 내지 1206h)의 세트는 워드 라인이고, 제2 전도성 라인들(1208a 및 1208b)의 세트는 비트 라인들이다. 논의의 용이함을 위해, 제1 전도성 라인들(1206a 내지 1206h)의 세트는 워드 라인들로 지칭될 수 있고, 제2 전도성 라인들(1208a 및 1208b)의 세트는 비트 라인들로 지칭될 수 있다. 그러나, 제1 전도성 라인들(1206a 내지 1206h)의 세트는 비트 라인일 수 있고, 제2 전도성 라인들(1208a 및 1208b)의 세트는 워드 라인들일 수 있다.
어레이(1202)는 다수의 메모리 셀(701)을 갖는다. 각각의 메모리 셀(701)은 제1 전도성 라인들(1206) 중 하나와 제2 전도성 라인들(1208) 중 대응하는 하나 사이에 접속된다. 각각의 메모리 셀(701)은 임계치 스위칭 선택기(1204)와 직렬인 자기전도성 랜덤 액세스 메모리(MRAM) 요소(1202)를 갖는다. 그러므로, 각각의 메모리 셀(701)은 MRAM 셀로 지칭될 수 있다. 임계치 스위칭 선택기(1204)는 임계치 스위칭 선택기(1204)의 임계치를 초과하는 전압 또는 전류 레벨의 인가에 응답하여 도통되도록 구성된다.
각각의 제1 전도성 라인(1206)은 전류 드라이버들(1210a 내지 1210h) 중 하나에 의해 구동된다. 예를 들어, 제1 전도성 라인(1206a)은 전류 드라이버(1210a)에 의해 구동되고, 제1 전도성 라인(1206b)은 전류 드라이버(1210b)에 의해 구동된다. 각각의 제2 전도성 라인(1208)은 전압 드라이버들(1212a 내지 1212d) 중 하나에 의해 구동된다. 예를 들어, 제2 전도성 라인(1208a)은 전압 드라이버(1212a)에 의해 구동되고, 제2 전도성 라인(1208b)은 전압 드라이버(1212b)에 의해 구동된다. 전류 드라이버(1210b)는 선택된 워드 라인(1206b)을 통해 액세스 전류(Iaccess)를 구동한다. 마찬가지로, 전류 드라이버(1210g)는 선택된 워드 라인(1206b)을 통해 Iaccess를 구동한다. 전류 드라이버들(1210)은 전류를 소싱하거나 전류를 싱킹(sink)하도록 구성된다. 따라서, Iaccess는 선택된 워드 라인을 통해 어느 방향이든 흐를 수 있다. 전류 드라이버(1210)가 전류를 소싱하거나 싱킹하든 지와 무관하게, 이는 본 명세서에서 워드 라인을 통해 전류를 구동하는 것이라고 지칭될 것이다. 일 실시예에서, 선택되지 않은 워드 라인들(예컨대, 1206a, 1206c, 1206d, 1206e, 1206f, 및 1206h)을 통해 상대적으로 낮은 전류가 구동된다. 본 명세서에서, "선택된 워드 라인"은 워드 라인이 선택된 메모리 셀에 접속됨을 의미한다는 점에 유의한다. "선택되지 않은 워드 라인"은 워드 라인이 임의의 선택된 메모리 셀들에 접속되지 않는다는 것을 의미한다. 다시 말하면, 선택되지 않은 워드 라인에 접속되지 않은 모든 메모리 셀들은 선택되지 않은 메모리 셀들이다. 본 명세서에서, "선택된 비트 라인"은 비트 라인이 적어도 하나의 선택된 메모리 셀에 접속됨을 의미한다는 점에 유의한다. "선택되지 않은 비트 라인"은 비트 라인이 임의의 선택된 메모리 셀들에 접속되지 않음을 의미한다. 다시 말하면, 선택되지 않은 비트 라인 또는 선택되지 않은 워드 라인에 접속된 모든 메모리 셀들은 선택되지 않은 메모리 셀들이다.
메모리 셀들(701b, 701e) 중 2개의 메모리 셀은 동시 액세스를 위해 선택된다. 선택된 메모리 셀(701b)은 선택된 워드 라인(1206b) 및 선택된 비트 라인(1208b)의 크로스포인트에 있다. 기타 다른 메모리 셀들은 액세스를 위해 선택되지 않는다(즉, 선택되지 않은 메모리 셀들임). 예를 들어, 도면 부호로 구체적으로 라벨 표시되지 않은 메모리 셀들뿐 아니라 메모리 셀들(701a, 701c, 701d)은 액세스를 위해 선택되지 않는다. 선택된 메모리 셀(701e)은 선택된 워드 라인(1206g) 및 선택된 비트 라인(1208)의 크로스포인트에 있다. 다른 모든 워드 라인들 및 다른 모든 비트 라인들이 선택되지 않는다. 메모리 셀(701)을 선택하기 위해, 선택 전압(Vselect)은 선택된 비트 라인(예컨대, 비트 라인(1208b)에 제공되고, 액세스 전류는 선택된 워드 라인(예컨대, 워드 라인들(1206b, 1206g))을 통해 구동된다. 선택되지 않은 비트 라인들(예컨대, 비트 라인들(1208a, 1208c, 1208d))에는 선택되지 않은 전압(Vunsel)이 제공된다. 일 실시예에서, Vselect는 선택된 메모리 셀에서의 임계치 스위칭 선택기(1204)가 턴온되도록 크기를 갖는다. 한편, Vunsel는 선택되지 않은 메모리 셀에서의 임계치 스위칭 선택기(1204)가 턴온되지 않도록 크기를 갖는다.
감지 증폭기들(SA)(1228a 내지 1228h) 중 하나는 각각의 워드 라인에 접속된다. 예를 들어, SA(1228a)는 워드 라인(1206a)에 접속되고, SA(1228b)는 워드 라인(1206b)에 접속된다. 각각의 감지 증폭기는 SA가 접속된 워드 라인(1206) 상의 전압을 감지하도록 구성된다.
도 12의 예시에서, 크로스포인트 어레이 내에 비트 라인보다 많은 워드 라인이 있다. 일 실시예에서, 크로스포인트 어레이 내에 워드 라인보다 많은 비트 라인이 있다. 일 실시예에서, 크로스포인트 어레이 내에 비트 라인들의 개수는 워드 라인의 개수와 같다. 도 12의 예시에서, 크로스포인트 어레이 내에 비트 라인보다 2배 많은 워드 라인이 있는데, 다만, 상이한 비율이 사용될 수 있다.
일부 실시예에서, 전압 드라이버들(1212)은 전략적 위치들에서 각자의 비트 라인들(1208)에 접속된다. 일부 실시예에서, 전류 드라이버들(1210)은 전략적 위치들에서 각자의 워드 라인들(1206)에 접속된다. 도 13은 드라이버들로부터 비트 라인들 및 워드 라인들로의 컨택들의 위치들을 보여주는 크로스포인트 아키텍처를 갖는 메모리 어레이(1202)의 일 실시예를 도시한다. 도 5 또는 도 6a의 어레이(502/602)에 대응할 수 있는 도 13의 메모리 어레이(1202)는 도 12의 어레이로서 동일한 워드 라인들(1206a 내지 1206h) 및 비트 라인들(1208a 내지 1208d)을 도시한다. 그러나, 메모리 셀들(701)은 도 13에 도시되어 있지 않다.
각각의 전류 드라이버(1210a 내지 1210h)는 워드 라인 컨택(1302a 내지 1302h) 중 대응하는 워드 라인 컨택에 의해 워드 라인들(1206) 중 하나에 접속된다. 일 실시예에서, 전류 드라이버는 비아를 통해 해당 워드 라인에 접속된다. 따라서, 전류 드라이버는 자신이 구동하는 워드 라인과 상이한 레벨의 크로스포인트 어레이에 상주할 수 있다. 전류 드라이버들(1210)은 크로스포인트 어레이의 외부에, 예컨대 제어 다이(611)에 위치할 수 있다. 각각의 워드 라인 컨택(1302)은 각자의 워드 라인(1206)을 제1 부분과 제2 부분으로 분할되는 위치에 있는 워드 라인(1206)에 접속된다. 예를 들어, 워드 라인 컨택(1302c)은 워드 라인(1206c)을 제1 부분(1312a)과 제2 부분(1312b)으로 분할되는 위치에 있는 워드 라인(1206c)에 접속된다. 일부 실시예에서, 비트 라인들(1208)의 절반은 이들 라인이 각자의 제1 부분들 내의 어딘가에 있는 워드 라인들(1206)을 가로지르도록 위치하고, 그 비트 라인들의 나머지 절반은 이들 라인이 각자의 제2 부분들 내의 어딘가에 있는 워드 라인들을 가로지르도록 위치한다. 예를 들어, 비트 라인들(1208a 및 1208b)은 워드 라인(1206c)의 제1 부분(1312a)을 가로지르는 반면, 비트 라인들(1208c 및 1208d)은 워드 라인(1206c)의 제2 부분(1312b)을 가로지른다. 일부 실시예에서, 워드 라인 컨택들(1302)은 각자의 워드 라인들(1206)의 중점에 위치한다. 따라서, 일부 실시예에서, 각자의 워드 라인들의 제1 부분 및 제2 부분은 대략 동일한 길이이다.
각각의 전압 드라이버(1212a 내지 1212d)는 비트 라인 컨택(1304a 내지 1304d) 중 대응하는 비트 라인 컨택에 의해 비트 라인들(1208) 중 하나에 접속된다. 일 실시예에서, 전압 드라이버는 비아를 통해 해당 비트 라인에 접속된다. 따라서, 전압 드라이버는 자신이 구동하는 비트 라인과 상이한 레벨의 크로스포인트 어레이에 상주할 수 있다. 전압 드라이버들(1212)은 크로스포인트 어레이의 외부에, 예컨대 제어 다이(611)에 위치할 수 있다. 각각의 비트 라인 컨택(1304)은 각자의 비트 라인(1208)을 제1 부분과 제2 부분으로 분할되는 위치에 있는 비트 라인(1208)에 접속된다. 예를 들어, 비트 라인 컨택(1304a)은 비트 라인(1208a)을 제1 부분(1314a)과 제2 부분(1314b)으로 분할되는 위치에 있는 비트 라인(1208a)에 접속된다. 일부 실시예에서, 워드 라인들(1206)의 절반은 이들 라인이 각자의 제1 부분들 내의 어딘가에 있는 비트 라인들을 가로지르도록 위치하고, 그 워드 라인들의 나머지 절반은 이들 라인이 각자의 제2 부분들 내의 어딘가에 있는 비트 라인들을 가로지르도록 위치한다. 예를 들어, 워드 라인들(1206a 내지 1206d)은 비트 라인(1208a)의 제1 부분(1314a)을 가로지르는 반면, 워드 라인들(1206e 내지 1206h)은 비트 라인(1208a)의 제2 부분(1314b)을 가로지른다. 일부 실시예에서, 비트 라인 컨택들(1304)은 각자의 비트 라인들(1208)의 중점에 위치한다. 따라서, 일부 실시예에서, 각자의 비트 라인들(1208)의 제1 부분 및 제2 부분은 대략 동일한 길이이다.
도 14는 크로스포인트 어레이 내의 다수의 메모리 셀들에 동시에 액세스하는 프로세스(1400)의 일 실시예의 흐름도이다. 일 실시예에서, 메모리 셀들은 MRAM 셀들이다. 일 실시예에서, 프로세스(1400)는 크로스포인트 어레이 내의 하나 또는 다수의 메모리 셀을 동시에 판독하기 위해 수행된다. 일 실시예에서, 프로세스(1400)는 크로스포인트 어레이 내의 다수의 메모리 셀을 동시에 기입하기 위해 수행된다. 일 실시예에서, 프로세스(1400)는 메모리 다이(500) 내의 제어 회로에 의해 수행된다. 일 실시예에서, 프로세스(1400)는 제어 다이(611) 내의 제어 회로에 의해 수행된다. 프로세스(1400)를 논의하기 위해 도 13에 도시된 크로스포인트 어레이를 참조할 것인데, 다만 프로세스(1400)는 도 13에 도시된 어레이로 제한되지 않는다.
단계 1402는 선택된 제2 전도성 라인(1208)에 선택 전압을 인가하는 단계를 포함한다. 도 13과 관련하여, Vselect이 전압 드라이버(1212b)에 의해 제2 전도성 라인(1208b)에 인가된다. 단계 1402는 또한 선택되지 않은 제2 전도성 라인들(1208)에 선택되지 않은 전압을 인가하는 단계를 포함할 수 있다. 도 13을 참조하면, Vunsel는 전압 드라이버(1212a)에 의해 제2 전도성 라인(1208a)에 인가되고, 전압 드라이버(1212c)에 의해 제2 전도성 라인(1208c)에 인가되고, 전압 드라이버(1212d)에 의해 제2 전도성 라인(1208d)에 인가된다. 일부 실시예에서, 제2 전도성 라인들은 비트 라인들이다.
단계 1404는 각각의 선택된 메모리 셀을 통해 액세스 전류를 동시에 개별적으로 구동하기 위해 각각의 선택된 제1 전도성 라인(1206)을 통해 개별적으로 액세스 전류를 구동하는 단계를 포함한다. 액세스 전류가 양의 크기를 갖는 것으로 정의되는지 또는 음의 크기를 갖는 것으로 정의되는지에 따라, 액세스 전류는 어느 방향으로든 제1 전도성 라인(1206)을 통해 흐를 수 있음에 유의한다. 액세스 전류는 메모리 셀들을 통해 구동되는 반면에, 선택된 전압은 선택된 제2 전도성 라인에 인가된다. 도 13을 참조하면, Iaccess는 선택된 제1 전도성 라인(1206b)을 통해 전류 드라이버(1210b)에 의해 구동되어 메모리 셀(701b)을 통해 Iaccess를 구동한다. 거의 동시에, Iaccess는 선택된 제1 전도성 라인(1206g)을 통해 전류 드라이버(1210g)에 의해 구동되어 메모리 셀(701e)을 통해 Iaccess를 구동한다. 따라서, Iaccess는 크로스포인트 어레이 내의 다수의 선택된 메모리 셀들을 통해 개별적으로 동시에 구동된다.
일 실시예에서, 단계 1404에서의 액세스 전류는 메모리 셀들을 동시에 판독하는 데 사용되는데, 이 전류는 MRAM이 10Ω-μm2의 Ra를 갖는 20nm CD를 가지면, Ihold를 초과하기에 충분한 전류, 예를 들어 15 ㎂이다. 그러므로, 액세스 전류는 판독 전류로 지칭될 수 있다. 이 경우, 프로세스(1500)는 각각의 메모리 셀을 동시에 판독하기 위해 각자의 선택된 제1 전도성 라인(1206) 상의 전압을 감지하는 것을 더 포함할 수 있다.
일 실시예에서, 단계 1404에서의 액세스 포인트는 메모리 셀들을 동시에 기입하는 데 사용된다. 그러므로, 액세스 전류는 기입 전류로 지칭될 수 있다. 일 실시예에서, 액세스 전류는 P-상태로부터 AP-상태로 MRAM 셀을 변경할 것이다. 그러므로, 크로스포인트 어레이 내의 다수의 MRAM 셀들은 P-상태로부터 AP-상태로 동시에 프로그래밍될 수 있다. 일 실시예에서, 액세스 전류는 AP-상태로부터 P-상태로 MRAM 셀을 변경할 것이다. 그러므로, 크로스포인트 어레이 내의 다수의 MRAM 셀들은 AP-상태로부터 P-상태로 동시에 프로그래밍될 수 있다. 일부 실시예에서, 기입 동작은 2-스테이지 동작이다. 일 실시예에서, MRAM 2-스테이지 기입 동작 중에서, 제1 스테이지는 모든 선택된 메모리 셀을 AP 상태로 배치한다. 제2 스테이지는 적절하거나 선택된 MRAM 셀들을 AP-상태로부터 P-상태로 기입한다. 대안으로서, 제1 스테이지는 P-상태로 프로그래밍될 수 있고, 제2 상태는 AP-상태로 프로그래밍될 수 있다. 다른 실시예에서, 셀은 15 ㎂와 같은 판독 전류로 P2AP 방향으로 먼저 판독되며, 글로벌 디코딩된 노드 상의 합성 전압을 감지 증폭기(비트 라인 드라이브 위에서부터 대략 0V까지), 비트 라인 디코더, 비트 라인, 메모리 셀, 워드 라인, 워드 라인 디코더에게 생성한다. 합성 전압은 일시적으로 커패시터에 저장될 수 있고, 저 전압에서 고 전압으로 다른 터미널 스위치가 있어서 예컨대 150 ㎷만큼 저장된 전압을 이동시키는 다른 커패시터로부터의 저장 커패시터 전하에 결합됨으로써 조정될 수 있다. 다음으로, 전류 P2AP는 예컨대, 대략 50ns동안 35uA와 같은 기입 전류로 증가된다. 다음으로, 판독은 다시 성능이지만 합성 전압은 비교기를 통해 이전에 저장되고 조정된 전압과 비교된다. 전압이 충분히 (예컨대 150 ㎷ 이상) 변하면, 비트는 LRS 상태에 있었다. 변화가 150 ㎷ 미만이었으면, 비트는 HRS에 있었다. 다음으로, 기입 전류의 방향을 반전시킴으로써 비트는 LRS 상태로 되기입될 수 있으며, 또는 HRS 상태로 남아있을 수 있다.
크로스포인트 어레이 내에서 어떤 메모리 셀들이 동시에 액세스되는지를 선택하는데 다수의 상이한 전략들이 사용될 수 있다. 도 13을 다시 참조하면, 일부 실시예에서, 선택된 메모리 셀들은 비트 라인 컨택(1304)에 상대적인 이들의 위치에 대해 선택된다. 동시 액세스의 실시예에서, 하나의 선택된 비트 라인 및 선택된 워드 라인들의 하나 이상의 쌍이 존재한다. 예시 목적으로, 하나의 선택된 비트 라인 및 선택된 워드 라인들의 하나 이상의 쌍이 존재하는 일부 예시들이 논의될 것이다. 일 실시예에서, 선택된 워드 라인들의 쌍은 선택된 비트 라인의 비트 라인 컨택(1304)으로부터 선택된 워드 라인이 선택된 비트 라인을 가로지르는 지점까지의 거리에 기반하여 선택된다. 일 실시예에서, 선택된 비트 라인의 비트 라인 컨택(1304)으로부터 전술한 크로스포인트까지의 거리는 선택된 워드 라인들의 쌍의 두 부재에 대해 거의 동일하다. 달리 말하면, 선택된 워드 라인들의 쌍의 두 부재는 비트 라인 컨택의 접속 지점으로부터 각각의 부재가 선택된 비트 라인을 가로지르는 각자의 지점들까지 등거리에 있다. 본 명세서에서, "등거리"는 "거의 동일한 거리"를 의미한다. 일 실시예에서, 거리들의 차이는 5% 미만이다. 예를 들어, 도 14을 참조하면, 그 쌍은 워드 라인들(1206b 및 1206g)을 포함할 수 있다. 대안으로서, 그 쌍은 워드 라인들(1206d 및 1206e)을 포함할 수 있다. 이러한 전략은 비트 라인 컨택(1304)이 선택된 비트 라인에 접속하는 위치와 선택된 비트 라인이 각자의 선택된 메모리 셀에 접속할 위치 사이에서 거의 동일한 IR 강하를 초래한다. 이러한 전략은 판독 마진을 개선하는 것을 도움으로써, 각각의 선택된 메모리 셀의 정확한 감지를 가능하게 한다.
전술한 거리 기반 예에 대한 유사한 전략은 비트 라인 컨택(1304)이 선택된 비트 라인에 접속되는 위치와 선택된 워드 라인 사이의 워드 라인들의 개수에 기반한다. 일 실시예에서, 워드 라인들의 쌍의 각각의 부재는 비트 라인 컨택(1304)가 선택된 비트 라인에 접속되는 접속 지점으로부터 떨어진 "n"개의 워드 라인이다. 예를 들어, 워드 라인들(1206b 및 1206g)은 각각 비트 라인 컨택들(1304)이 비트 라인들(1208)에 접속되는 위치로부터 떨어져 있는 3개의 워드 라인이다(이 예는 워드 라인들(1206b 및 1206g)을 3개의 워드 라인 중 하나로 카운트함). 일부 실시예에서, 워드 라인들은 비트 라인 컨택들의 위치에 대해 대칭적으로 이격될 수 있어서 이 전략은 또한 비트 라인 컨택(1304)이 선택된 비트 라인에 접속되는 위치와 선택된 비트 라인이 각자의 선택된 메모리 셀에 접속될 위치 사이에서 거의 동일한 IR 강하를 초래한다는 점에 유의한다. 그러므로, 이 전략은 판독 마진을 개선하는 것을 도움으로써, 각각의 선택된 메모리 셀의 정확한 감지를 가능하게 한다.
다른 거리 기반 실시예에서, 선택된 워드 라인들의 위치들은 비트 라인 컨택(1304)이 선택된 비트 라인에 접속하는 위치와 각자의 선택된 워드 라인들이 선택된 비트 라인을 가로지르는 위치 사이의 대략 동일한 총 거리를 유지하도록 선택된다. 이는 예로서 설명될 것이다. 도 13을 참조하면, 워드 라인 쌍들은 워드 라인들(1206a 및 1206e); 워드 라인들(1206b 및 1206f); 워드 라인들(1206c 및 1206f); 및 워드 라인들(1206d 및 1206h)일 수 있다. 이 전략은 오류 정정에 유익할 수 있다. 일부 경우들에서, 선택된 메모리 셀의 위치(및 이로 인한 선택된 워드 라인의 위치)는 메모리 셀에 저장된 데이터의 신뢰성에 영향을 준다. 일례로서, 워드 라인(1206a)을 따라 메모리 셀들에 저장된 데이터는 워드 라인(1206d)을 따라 메모리 셀들에 저장된 데이터보다 덜 신뢰성 있는 것일 수 있다. 마찬가지로, 워드 라인(1206h)을 따라 메모리 셀들에 저장된 데이터는 워드 라인(1206e)을 따라 메모리 셀들에 저장된 데이터보다 덜 신뢰성 있는 것일 수 있다. 따라서, 이 전략은 더 높은 신뢰성 데이터와 동시에 더 낮은 신뢰성 데이터를 판독한다. 일부 실시예에서, 이들 데이터 비트 모두는 동일한 ECC 코드워드의 일부이다. 대신에, 워드 라인(1206a)을 따르는 메모리 셀 및 워드 라인(1206b)을 따르는 메모리 셀이 동시에 판독되었으면, 2개의 더 낮은 신뢰성 비트들이 함께 판독될 것이고, 이는 코드워드를 디코딩하는 것이 실패할 가능성을 증가시킨다. 그러나, 더 낮은 신뢰성 비트들을 더 높은 신뢰성 비트들과 혼합함으로써, 코드워드를 디코딩하는 것은 실패할 가능성이 더 적다. 따라서, 이 전략은 메모리 셀들에 저장된 코드워드들의 디코딩을 개선한다.
전술한 총 거리 기반 예와 유사한 전략은 선택된 워드 라인들의 쌍의 각자의 부재와 비트 라인 컨택(1304)이 선택된 비트 라인에 접속되는 위치 사이의 워드 라인들의 총 개수에 기반한다. 일 실시예에서, 워드 라인들의 총 개수는 선택된 워드 라인들의 쌍마다 동일하다. 도 13을 참조하면, 워드 라인 쌍들이 워드 라인들(1206a 및 1206e), 워드 라인들(1206b 및 1206f), 워드 라인들(1206c 및 1206f), 및 워드 라인들(1206d 및 1206h)인 경우, 각각의 경우에 비트 라인 컨택(1304)이 선택된 비트 라인에 접속되는 위치와 선택된 워드 라인들의 쌍의 각자의 부재들 사이에 총 3개의 워드 라인들이 있다(이 예시는 비트 라인 컨택(1304)가 선택된 비트 라인에 접속되는 위치와 선택된 워드 라인들의 쌍의 각자의 부재들 "사이에" 있는 워드 라인들 중 하나로서 선택된 워드 라인들을 카운트하지 않음).
일부 실시예에서, 크로스포인트 어레이 내의 다수의 메모리 셀들의 동시적인 액세스는 자체 참조 판독(SRR)을 수행하는 것을 포함한다. 일 실시예에서, 크로스포인트 어레이 내의 다수의 메모리 셀의 동시 판독 중에 SSR 판독이 사용된다. 일 실시예에서, 크로스포인트 어레이 내의 다수의 메모리 셀의 동시 기입 중에 SSR 판독이 사용된다. 일 실시예에서, SRR 판독은 다수의 MRAM 셀들을 AP 상태로 동시에 두는데 사용된다.
도 15는 SSR을 수행하는 것을 포함하는 크로스포인트 어레이 내의 다수의 메모리 셀들에 동시에 액세스하는 프로세스(1500)의 일 실시예를 도시한 흐름도이다. SRR은 파괴적 SRR로 지칭될 수 있는데, 이는 메모리 셀의 원래 상태가 SRR 중에 변경될 수 있다는 것을 의미한다. 일 실시예에서, 프로세스(1500)는 크로스포인트 어레이 내의 다수의 메모리 셀을 동시에 판독하기 위해 수행된다. 일 실시예에서, 프로세스(1500)는 크로스포인트 어레이 내의 다수의 메모리 셀의 동시 기입 중에 수행된다. 일 실시예에서, 프로세스(1500)는 메모리 다이(500) 내의 제어 회로에 의해 수행된다. 일 실시예에서, 프로세스(1500)는 제어 다이(611) 내의 제어 회로에 의해 수행된다.
프로세스(1500)를 논의하기 위해 도 13에 도시된 크로스포인트 어레이를 참조할 것인데, 다만 프로세스(1500)는 도 13에 도시된 어레이로 제한되지 않는다. 프로세스(1500)에서, 메모리 셀들은 MRAM 셀들로서 기술된다. 그러나, 프로세스(1500)는 크로스포인트 어레이 내의 다른 타입의 메모리 셀들과 함께 이용될 수 있다. 프로세스(1500)는 도 16a 및 도 16b를 참조하여 논의될 것이다. 도 16a는 선택된 워드 라인들을 통해 구동되는 액세스 전류에 대한 전류 대 시간을 도시한다. 도 16b는 선택된 MRAM 셀 양단의 전압에 대한 전압 대 시간을 도시한다.
단계 1502는 각각의 선택된 MRAM 셀을 통해 제1 액세스 전류를 구동하기 위해 선택 전압을 선택된 비트 라인에 인가하면서 각각의 선택된 워드 라인을 통해 제1 판독 전류를 구동하는 단계를 포함한다. 도 13을 참조하면, Iaccess는 선택된 제1 전도성 라인(1206b)을 통해 전류 드라이버(1210b)에 의해 구동되어 메모리 셀(701b)을 통해 Iaccess를 구동한다. 거의 동시에, Iaccess는 선택된 제1 전도성 라인(1206g)을 통해 전류 드라이버(1210g)에 의해 구동되어 메모리 셀(701e)을 통해 Iaccess를 구동한다. 도 13과 관련하여, Vselect이 전압 드라이버(1212b)에 의해 제2 전도성 라인(1208b)에 인가된다. 일 실시예에서, Iaccess는 15 ㎂이고, Vselect은 0V이다.
이제, 도 16a 및 도 16b는 단계 1502에서 더 상세히 설명하기 위해 하나의 MRAM 셀 (701)에 대해 논의될 것이다. 도 16a를 참조하면, 액세스 전류는 시간 t1에서 Iread로 증가되고 t3까지 Iread에서 유지된다. 도 16b를 참조하면, 메모리 셀(701) 양단의 전압은 t1으로부터 t2까지 증가한다. 임계치 스위칭 선택기(1204)는 t1과 t2 사이에서 오프 상태이다. t1과 t2 사이에서, 액세스 전류는 워드 라인 전압을 증가시키게 한다. 액세스 전류는 또한 경로에서의 임의의 누설을 지원한다. 일단 임계치 스위칭 선택기(1204) 양단의 전압이 임계치 스위칭 선택기(1204)의 임계 전압(Vth)에 도달하면, (t2에서) 턴온되어 저 저항 상태로 스위칭될 것이다. 따라서, 임계치 스위칭 선택기가 오프 상태에 있음에 따라, 임계치 스위칭 선택기(1204)와 저항성 MRAM 요소(1202)의 직렬 조합 양단의 전압이 램프업된다.
일단 임계치 스위칭 선택기가 (t2에서) 온 상태에 있으면, Iread 전류는 선택된 메모리 셀(701)을 통해 흐를 것이다. 액세스 전류가 Iread에 고정 유지됨에 따라, 메모리 셀 양단의 전압은 MRAM 요소(1202)의 직렬 저항 및 임계치 스위칭 선택기(1204)의 온 상태 저항에 의존하는 레벨까지 떨어질 것이다. 이진 실시예에 대해, 메모리 셀은 고 저항 AP 상태 및 저 저항 P 상태를 가질 것이다. 고 저항 상태(HRS) 및 저 저항 상태(LRS)에 대한 Iread 전류에 응답한 직렬 접속된 MRAM 요소(1202)와 임계치 스위칭 선택기(1204) 양단의 합성 전압은 각각 라인(1610) 및 라인(1612)로서 도시된다. 본 명세서에서의 논의가 임계치 스위칭 선택기와 직렬로 배치되는 MRAM 기반 메모리 셀의 맥락에서 이루어지지만, 이러한 판독 기법은 기타 프로그램가능 저항 메모리 셀들, 예컨대 PCM 디바이스 또는 ReRAM 디바이스에 유사하게 적용될 수 있다.
도 15로 다시 돌아가면, 단계 1504는 각각의 선택된 MRAM 셀을 통해 기입 전류를 동시에 구동하기 위해 선택 전압을 선택된 비트 라인에 인가하면서 각각의 선택된 워드 라인을 통해 기입 전류를 구동하는 단계를 포함한다. 도 13을 참조하면, Iaccess는 선택된 제1 전도성 라인(1206b)을 통해 전류 드라이버(1210b)에 의해 구동되어 메모리 셀(701b)을 통해 Iaccess를 구동한다. 거의 동시에, Iaccess는 선택된 제1 전도성 라인(1206g)을 통해 전류 드라이버(1210g)에 의해 구동되어 메모리 셀(701e)을 통해 Iaccess를 구동한다. 도 13과 관련하여, Vselect이 전압 드라이버(1212b)에 의해 제2 전도성 라인(1208b)에 인가된다. 일 실시예에서, Iaccess는 30 ㎂이고, Vselect은 0V이다.
이제, 도 16a 및 도 16b는 단계 1504에서 더 상세히 설명하기 위해 하나의 MRAM 셀 (701)에 대해 논의될 것이다. 도 16a를 참조하면, 액세스 전류는 시간 t3에서 Iwrite로 증가되고 t5까지 Iwrite에서 유지된다. 도 16b를 참조하면, 메모리 셀(701) 양단의 전압은 t3에서 증가한다. MRAM 셀(701)이 HRS에 있었으면(라인(1610)), MRAM 셀 양단의 전압은 t3에서 라인(1620)에 의해 지시되는 레벨까지 증가할 것이고, t5까지 그 레벨에 유지된다. HRS가 AP 상태임을 상기한다. 이에 따라, 이러한 MRAM 셀은 AP-상태로 유지된다.
MRAM 셀(701)이 LRS에 있었으면(라인(1612)), MRAM 셀 양단의 전압은 t3에서 라인(1622)에 의해 지시되는 레벨까지 증가할 것이다. LRS가 P 상태임을 상기한다. MRAM 셀(701)이 P 상태였으면, AP 상태로 스위칭될 것이다. 도 16b는 라인(1622)이 t4에서 증가하여 라인(1620)와 만나는 것을 도시한다. 이는 MRAM 셀이 P-상태(LRS)로부터 AP-상태(HRS)로 스위칭되었다는 것을 나타낸다. 감지된 실제 전압이 셀 및 디코더들, 즉 감지 증폭기로 가는 소위 글로벌 디코딩 노드를 지나는 것은 당업자에 의해 이해될 것이다. 그리고, 전류는 워드 라인 디코더를 통해 메모리 셀을 메모리 비트로 구동하기 위해 이러한 글로벌 노드에 인가되고, 메모리 비트의 다른 측은 소스 대 접지로 비트 라인 디코더 드라이버 N 채널 트랜지스터를 통해 접지 근처에 유지된다.
도 15로 다시 돌아가면, 단계 1506는 각각의 선택된 MRAM 셀을 통해 제2 액세스 전류를 구동하기 위해 선택 전압을 선택된 비트 라인에 인가하면서 각각의 선택된 워드 라인을 통해 제2 판독 전류를 구동하는 단계를 포함한다. 일 실시예에서, 제2 액세스 전류는 제1 액세스 전류는 동일한 방향을 갖고 실질적으로 동일한 크기를 갖는다. 도 13을 참조하면, Iaccess는 선택된 제1 전도성 라인(1206b)을 통해 전류 드라이버(1210b)에 의해 구동되어 메모리 셀(701b)을 통해 Iaccess를 구동한다. 거의 동시에, Iaccess는 선택된 제1 전도성 라인(1206g)을 통해 전류 드라이버(1210g)에 의해 구동되어 메모리 셀(701e)을 통해 Iaccess를 구동한다. 도 13과 관련하여, Vselect이 전압 드라이버(1212b)에 의해 제2 전도성 라인(1208b)에 인가된다. 일 실시예에서, Iaccess는 15 ㎂이고, Vselect은 0V이다.
이제, 도 16a 및 도 16b는 단계 1506에서 더 상세히 설명하기 위해 하나의 MRAM 셀 (701)에 대해 논의될 것이다. 도 16a를 참조하면, 액세스 전류는 시간 t5에서 Iwrite로부터 Iread까지 감소되어 t6까지 Iread에 유지된다. 도 16b를 참조하면, 메모리 셀(701) 양단의 전압이 t5에서 1630에 의해 지시되는 레벨로 감소하여 t6까지 그 레벨에 유지된다. 라인(1630)이 HRS 레벨에 있다는 점에 유의한다. 또한, MRAM 셀의 초기 상태에도 불구하고 MRAM 셀이 단계 1504에서 HRS 상태 (AP 상태)에 놓였음을 상기한다.
도 15로 다시 돌아가면, 단계 1508은 선택된 워드 라인을 통해 제1 판독 전류를 구동하는 것으로부터 각각 선택된 워드 라인 상의 제1 전압과 선택된 워드 라인을 통해 제2 판독 전류를 구동하는 것으로부터 각각 선택된 워드 라인 상의 제2 전압의 비교에 기반하여 각각의 선택된 MRAM 셀의 사전 판독 상태를 결정하는 단계를 포함한다.
이제, 도 16a 및 도 16b는 단계 1508에서 더 상세히 설명하기 위해 하나의 MRAM 셀 (701)에 대해 논의될 것이다. 제1 판독 전류를 인가하는 것으로부터 선택된 워드 라인 상의 제1 전압은 t2와 t3 사이의 전압일 것이다. 그러므로, 제1 전압은 HRS 레벨(1610) 또는 LRS 레벨(1612)이다. 제1 전압은 예를 들어 워드 라인 전압을 사용하여 감지 커패시터를 충전함으로써 단계 1504에서 저장 될 수 있다는 점에 유의한다. 제2 판독 전류를 인가하는 것으로부터 선택된 워드 라인 상의 제2 전압은 t5와 t6 사이의 전압일 것이다. 이러한 제2 전압은 전형적으로 약 HR 레벨(1610)에 있을 것이다. 그러나, 제2 전압은 HRS 레벨(1610)과 약간 상이할 수 있다. 따라서, 제 1 전압을 제 2 전압과 비교하는 것은 MRAM 셀이 t2와 t3 사이에 HRS 레벨(1610) 또는 LRS 레벨(1612)에 있는지 여부를 결정하는 데 이용될 수 있다.
도 15로 다시 돌아가면, 단계 1508 이후에, 프로세스(1500)는 2가지 옵션을 갖는다. 단계 1510a는 판독 옵션이다. 단계 1510a는 필요한 경우, 메모리 셀의 원래 상태를 되기입하기 위해 선택된 워드 라인들(1206)을 통해 기입 전류를 구동하는 단계를 포함한다. 단계 1504가 모든 MRAM 셀들을 AP 상태에 배치했다는 점을 상기한다. 그러므로, 단계 1510a에서, 원래 P-상태에 있었던 모든 MRAM 셀들은 P-상태로 되기입된다. 단계 1510a에서, 원래 AP-상태에 있었던 모든 MRAM 셀들은 AP-상태로 남는다.
단계 1510b는 기입 옵션이다. 단계 1510b는 필요한 경우, 메모리 셀의 새로운 상태를 기입하기 위해 선택된 워드 라인들(1206)을 통해 기입 전류를 구동하는 단계를 포함한다. 언급된 바와 같이, 단계 1504는 모든 MRAM 셀들을 AP 상태에 배치했다. 그러므로, 단계 1510b에서, P-상태로 기입될 모든 MRAM 셀들은 원래 상태에도 불구하고 P-상태로 기입된다. 단계 1510b에서, AP-상태로 기입될 모든 MRAM 셀들은 AP-상태로 남는다.
도 17은 파괴적 SRR 이후 데이터를 MRAM 셀들에 되기입하기 위한 프로세스(1700)의 흐름도를 도시한다. 프로세스(1700)는 단계 1510a의 일 실시예에 대해 추가적인 세부설명들을 제공한다. 단계 1702는 MRAM 셀들로부터 판독되었던 데이터에 대해 ECC를 수행하는 단계를 포함한다. 프로세스(1500)는 단일 크로스포인트 어레이로부터 코드워드의 다수의 비트를 동시에 판독할 수 있다. 일부 경우에, 코드워드의 기타 다른 비트들이 다른 크로스포인트 어레이들에 저장된다. 일 실시예에서, 메모리 다이(500) 또는 제어 다이(611) 상의 시스템 제어 로직(560/660)은 코드워드의 비트들 모두를 획득하기 위해 다수의 크로스포인트 어레이들을 판독한다. 일 실시예에서, 시스템 제어 로직(560/660)은 코드워드의 비트들을 메모리 제어기(102)에 전송하는데, 메모리 제어기(102)는 이 코드워드를 디코딩한다. 일부 실시예에서, 제어 다이(611)는 코드워드를 디코딩한다. 디코딩이 수행되는 위치와 무관하게, 데이터 내의 임의의 오류들이 정정된다.
단계 1705는 파괴적 SRR 이전에 P-상태였던 MRAM 셀들의 세트를 식별하는 단계를 포함한다. 일 실시예에서, 단계 1704는 메모리 다이(500) 또는 제어 다이(611)에 대해 시스템 제어 로직(560/660)에 의해 수행된다. 이러한 식별은 프로세스(1500)의 단계 1508의 결과들에 기반하여 이루어질 수 있다.
단계 1706는 선택된 비트 라인에 선택 전압을 인가하는 단계를 포함한다. 단계 1708는 MRAM 셀들의 식별된 세트에 접속된 워드 라인들을 통해 기입 전류를 구동하는 단계를 포함한다. 일 실시예에서, Iaccess는 -30 ㎂이고, Vselect은 0V이다. 단계 1708에서, 전류는 프로세스(1500)의 단계 1504에서 전류가 흐를 때와 반대 방향으로 MRAM 셀들을 통해 흐른다. 이에 따라, 단계 1504는 MRAM 셀들을 AP-상태에 배치하는 데 사용되었던 반면, 단계 1708는 MRAM 셀들을 P-상태에 배치하기 위해 사용된다.
도 18은 데이터를 MRAM 셀들에 데이터를 기입하는 제2 스테이지의 프로세스(1800)의 흐름도를 도시한다. 프로세스(1800)는 단계 1510b의 일 실시예에 대해 추가적인 세부설명들을 제공한다. 단계 1802는 파괴적 SRR 이후에 P-상태로 프로그래밍될 MRAM 셀들의 세트를 식별하는 단계를 포함한다. 일 실시예에서, 단계 1802는 메모리 다이(500) 또는 제어 다이(611)에 대해 시스템 제어 로직(560/660)에 의해 수행된다. 이러한 식별은 메모리 제어기(102)에 의해 시스템 제어 로직(560/660)에 전송되는 데이터에 기반하여 이루어진다. 예를 들어, 시스템 제어 로직(560/660)은 "0"을 저장할 MRAM 셀들이 AP-상태로 프로그래밍될 것이고 "1"을 저장할 메모리 셀들이 P-상태로 프로그래밍될 것이라고 결정할 수 있다.
단계 1804는 선택된 비트 라인에 선택 전압을 인가하는 단계를 포함한다. 단계 1806은 MRAM 셀들의 식별된 세트에 접속된 워드 라인들을 통해 기입 전류를 구동하는 단계를 포함한다. 일 실시예에서, Iaccess는 -30 ㎂이고, Vselect은 0V이다. 단계 1806에서, 전류는 프로세스(1500)의 단계 1504에서 전류가 흐를 때와 반대 방향으로 MRAM 셀들을 통해 흐른다. 이에 따라, 단계 1504는 MRAM 셀들을 AP-상태에 배치하는 데 사용되었던 반면, 단계 1806는 MRAM 셀들을 P-상태에 배치하기 위해 사용된다.
도 19a 및 도 19b는 MRAM 셀들의 기입 중에 사용된 타이밍도들을 도시한다. 타이밍도들은 프로세스(1700 또는 1800)에 적용될 수 있다. 도 19a는 선택된 워드 라인을 통해 구동되는 전류에 대한 전류 대 시간을 도시한다. 도 19b는 MRAM 셀 양단의 전압 대 시간을 도시한다. 타이밍도들은 도 16a 및 도 16b의 타이밍도들과 유사하며, 일부 실시예에서 SRR을 위한 타이밍도들을 따르는 타이밍을 표현한다. 이로 인해, 도 19a 및 도 19b의 경우 MRAM 셀이 시간 t1에서 AP-상태에 있다고 가정한다. 시간 t1에서, 선택된 워드 라인에 제공된 전류는 0A로부터 Iwrite 레벨로 강하된다. 도 19a에서, Iwrite는 음의 값으로서 표현된다. 예를 들어, Iwrite는 도 16a에서 30 ㎂일 수 있지만, 도 19a에서 -30 ㎂일 수 있다. 액세스 전류는 t1로부터 t5까지 Iwrite에서 유지된다. 본 명세서에 정의된 바와 같이, 이러한 음의 크기 액세스 전류는 선택된 워드 라인(1206)으로부터 전류 드라이버(1210)로 흐를 수 있다. 다시 말하면, 전류 드라이버(1210)는 도 19a의 예시에서 액세스 전류를 싱킹한다. 본 명세서에 정의된 바와 같이, 이는 워드 라인을 통해 음의 전류를 구동하는 일례이다.
도 19b를 참조하면, t1과 t3 사이에서, MRAM 양단의 전압은 0V로부터 Vss로 강하한다. 임계치 스위칭 선택기(1204)는 t1과 t2 사이에서 오프 상태이다. 일단 임계치 스위칭 선택기(1204) 양단의 전압이 임계치 스위칭 선택기(1204)의 임계 전압(Vth)에 도달하면, (t2에서) 턴온되어 저 저항 상태로 스위칭될 것이다. 임계치 스위칭 선택기(1204)가 턴온된 후, MRAM 셀 양단의 전압이 계속 감소할 수 있다. 시간 t3까지, MRAM 셀 양단의 전압은 정상 상태 값(Vss)에 있다. 또한, 시간 t2 이후, Iwrite 전부 MRAM 셀을 통과한다. 시간 t4에서, MRAM 셀이 AP-상태(LRS)로부터 P-상태(HRS)로 스위칭되었다. P-상태가 AP-상태보다 더 낮은 저항 상태이기 때문에, MRAM 셀 양단의 전압의 절대 크기는 t4에서 강하된다. 다시 말하면, MRAM 셀 양단의 전압은 t4에서 0V에 가깝게 이동한다.
일 실시예에서, 크로스포인트 어레이 내의 MRAM 셀들은 크로스포인트 어레이 내의 선택된 MRAM 셀들 모두를 AP-상태로 동시에 먼저 기입함으로써 동시에 기입될 수 있다. 그 다음, 선택된 MRAM 셀들의 세트는 AP-상태로부터 P-상태로 동시에 기입된다. 이 기법은 먼저 크로스포인트 어레이 내의 모든 선택된 MRAM 셀들을 P-상태로 동시에 기입하도록 수정될 수 있다. 그 다음, 선택된 MRAM 셀들의 세트는 P-상태로부터 AP-상태로 동시에 기입된다.
도 20은 모든 선택된 MRAM 셀들이 AP 상태 또는 P 상태 중 하나에 먼저 기입되는 MRAM 셀들을 동시에 기입하는 프로세스(2000)의 흐름도이다. 일 실시예에서, 프로세스(2000)는 메모리 다이(500) 내의 제어 회로에 의해 수행된다. 일 실시예에서, 프로세스(2000)는 제어 다이(611) 내의 제어 회로에 의해 수행된다.
단계 2002는 비휘발성 저장 디바이스에 저장될 데이터를 통신 인터페이스(568/668) 상에 수신하는 단계를 포함한다. 일 실시예에서, 메모리 다이(500)는 메모리 제어기(102)로부터 데이터를 수신한다. 일 실시예에서, 제어기 다이(611)는 메모리 제어기(102)로부터 데이터를 수신한다.
단계 2004는 데이터를 저장하기 위해 크로스포인트 어레이 내의 MRAM 셀들(701)의 제1 세트를 식별하여 제1 비트 값을 저장하고 크로스포인트 어레이 내의 MRAM 셀들(701)의 제2 세트를 식별하여 제2 비트 값을 저장하는 단계를 포함한다. MRAM 셀들(701)의 제1 세트 및 MRAM 셀들(701)의 제2 세트는 크로스포인트 어레이 내의 모든 선택된 MRAM 셀들(701)을 나타낸다. 일 실시예에서, 제1 비트 값은 "1"이고, 제2 비트 값은 "0"이다. 일 실시예에서, 제1 비트 값은 AP-상태에 의해 표현되고, 제2 비트 값은 P-상태에 의해 표현된다. 따라서, "1"은 AP-상태에 의해 표현될 수 있고, "0"은 P-상태에 의해 표현될 수 있는데, 다만, 이러한 맵핑은 반전될 수 있다.
단계 2006은 제1 세트 및 제2 세트 내의 모든 MRAM 셀들(701)을 AP-상태 또는 P-상태 중 하나에 배치하는 단계를 포함한다. 따라서, 크로스포인트 어레이 내의 모든 선택된 MRAM 셀(701)이 AP-상태 또는 P-상태 중 하나에 배치된다. 이는 크로스어레이 내의 모든 선택된 MRAM 셀들(701)이 AP-상태에 배치되거나, 또는 대안적으로, 크로스어레이 내의 모든 선택된 MRAM 셀들(701)이 P-상태로 배치된다는 것을 의미한다. 일 실시예에서, 단계 2006은 SRR의 적어도 일부를 수행하는 단계를 포함한다. 예를 들어, 단계 2006은 프로세스(1500)의 적어도 단계 1502 내지 단계 1504를 수행하는 단계를 포함할 수 있다. 일 실시예에서, 단계 1502 내지 단계 1506이 수행된다. 일 실시예에서, 단계 1502 내지 단계 1508이 수행된다.
단계 2008은 AP-상태 또는 P-상태 중 하나에 MRAM 셀들의 제2 세트를 남겨두면서 AP-상태 또는 P-상태 중 나머지에 MRAM 셀들의 제1 세트를 동시에 배치하는 단계를 포함한다. 일 실시예에서, MRAM 셀들의 제1 세트는 2개 이상의 셀을 갖고, MRAM 셀들의 제2 세트는 0개 이상의 셀을 갖는다. 일 실시예에서, MRAM 셀들의 제1 세트는 0개 이상의 셀을 갖고, MRAM 셀들의 제2 세트는 2개 이상의 셀을 갖는다. 일 실시예에서, MRAM 셀들의 제1 세트는 1개 이상의 셀을 갖고, MRAM 셀들의 제2 세트는 0개 이상의 셀을 갖는다.
다음의 2개의 예시는 단계 2006 내지 단계 2008까지 확장하는 데 사용될 것이다. 일례로서, 단계 2006에서 크로스포인트 어레이 내의 MRAM 셀들(701)의 제1 세트와 제2 세트 둘 다 AP-상태로 배치된다. 제1 예시의 단계 2008에서, MRAM 셀들의 제1 세트는 AP-상태로부터 P-상태로 기입되는 반면, MRAM 셀들의 제2 세트는 AP-상태로 남는다. 제2 예로서, 단계 2006에서 크로스포인트 어레이 내의 MRAM 셀들(701)의 제1 세트와 제2 세트 둘 다 P-상태로 배치된다. 제2 예시의 단계 2008에서, MRAM 셀들의 제1 세트는 P-상태로부터 AP-상태로 기입되는 반면, MRAM 셀들의 제2 세트는 P-상태로 남는다.
앞서 논의된 바와 같이, MRAM 메모리 셀로부터 데이터를 판독하거나 MRAM 메모리 셀에 기입하는 것은 메모리 셀에 전류를 통과시키는 것을 수반한다. 임계치 스위칭 선택기가 MRAM 디바이스와 직렬로 배치된 실시예들에서, 전류가 MRAM 디바이스를 통과할 수 있기 전에, 임계치 스위칭 선택기는 임계치 스위칭 선택기와 MRAM 디바이스의 직렬 조합 양단에 충분한 전압을 인가함으로써 턴온될 필요가 있다. 도 21a, 도 21b, 및 도 22는 판독 동작의 맥락에서 임계치 스위칭 선택기의 활성화를 더 상세히 고려한다.
도 21a 및 도 21b는 판독 동작에서 도 11a 및 도 11b의 층 1 셀을 위한 전류와 전압에 대한 각각의 파형들의 세트의 실시예이며, 여기서 도 21a 및 도 21b의 시간 축들은 동일한 스케일로 정렬된다. 도 16a 및 도 16b에 비해, 도 21a 및 도 21b는 시간 t3까지의 시간간격을 고려한다. 판독 동작에 대한 이 실시예에서는 (종래의) 전류가 위로 흘러서 자유 층(1101/1151)을 통과하기 전에 기준 층(1105/1155)을 통과하도록 워드 라인 1(1100/1150)이 하이로 바이어싱되고 비트 라인(1100/1160)이 로우(예컨대, 0V)로 설정된 P2AP 방향으로 판독이 수행된다. (종래의 전류와는 반대로, 전자 전류의 측면에서, 전자 흐름은 도 10b에 예시된 바와 같을 것임).
도 21a 및 도 21b의 실시예에서, 강제 전류 접근법이 사용되며, 이 때 메모리는 라인을 위한 드라이버 회로부 내의 전류 소스로부터의 판독 전류(Iread)를 이용하여 기준 층 측으로부터 구동된다. 도 21a에서 실선(2101)에 의해 도시된 바와 같이, 전류는 Iread 값까지 상승되고 전류 판독 동작의 지속기간 동안 유지된다. 이 전류는 선택된 메모리 셀, 예컨대 도 11a/11b에서 층 1 메모리 셀을 위한 워드 라인 1(1100/1150)로 전류를 공급하는 라인들을 이동시킬 것이고, 또한 경로 내의 임의의 누설을 지원할 것이다. 도 21b에서 2151로 도시된 바와 같이, 임계치 스위칭 선택기가 오프 상태에 있음에 따라 저항성 MRAM 요소 및 임계치 스위칭 선택기의 병렬 조합 양단의 전류가 램프업된다. 임계치 스위칭 선택기 양단의 전압이 2153에서 임계치 스위칭 선택기의 임계 전압(Vth)에 도달하면, 턴온되어 저 저항 상태로 스위칭될 것이다.
일단 임계치 스위칭 선택기가 온 상태에 있으면, Iread 전류는 선택된 메모리 셀을 통해 흐를 것이다. 이는 메모리 셀을 통해 전류를 재전송하는 도 21a의 파선(2103)에 의해 예시되는데, 이 전류는 임계치 스위칭 선택기가 2153에서 스위치온되면 0으로부터 Iread로 급상승한다. 전류 레벨이 Iread에 고정된 상태로 유지됨에 따라, 메모리 셀 양단의 전압은 MRAM 디바이스의 직렬 저항 및 임계치 스위칭 선택기의 온 상태 저항에 의존하는 레벨까지 떨어질 것이다. 이진 실시예에 대해, 메모리 셀은 고 저항 역평행 상태 및 저 저항 평행 상태를 가질 것이다. 고 저항 상태(HRS) 및 저 저항 상태(LRS)에 대한 Iread 전류에 응답한 직렬 접속된 MRAM 디바이스와 임계치 스위칭 선택기 양단의 합성 전압은 각각 2155 및 2153로서 도시된다. 이어서, 합성 전압차는 감지 증폭기에 의해 측정되어 메모리 셀에 저장된 데이터 상태를 결정할 수 있다. 본 명세서에서의 논의가 임계치 스위칭 선택기와 직렬 배치되는 MRAM 기반 메모리 셀의 맥락에서 이루어지지만, 이러한 판독 기법은 기타 프로그램가능 저항 메모리 셀들, 예컨대 PCM 디바이스 또는 ReRAM 디바이스에 유사하게 적용될 수 있다.
도 21b는 전압이 2153에서 Vth에 도달할 때까지 2151에서 램프업에 인가되었고 이어서 2155에서 고 저항 상태 레벨 또는 2153에서 저 저항 상태로 강하된다는 것을 도시한다. 실제 디바이스에서는 저항과 커패시턴스로 인해 2153에서의 전압 스파이크가 2155 또는 2153으로 강하됨에 따라 약간의 지연이 있을 것이다. 이는 저 저항 상태의 예시를 위해 도 22에 의해 예시된다.
도 22는 임계치 스위칭 선택기가 오프 상태로부터 온 상태로 스위칭됨에 따른 MRAM 디바이스 양단의 전압의 예를 도시한다. 도 21b에 비해, 도 22는 단지 MRAM 디바이스 양단의 전압(VMRAM)을 도시하는 반면, 도 21b는 임계치 스위칭 선택기와 MRAM 디바이스의 직렬 조합 양단의 전압을 표현한다. 초기에, 임계치 스위칭 선택기가 턴온하기 전에, 인가 전압이 Vth 전압으로 램프업함에 따라 MRAM 디바이스 양단의 전압은 0이 될 것이다. 일단 임계치 스위칭 선택기가 턴온되면, 전류는 MRAM 디바이스를 통해 흐르기 시작하고 MRAM 디바이스 양단의 전압은 Vth 레벨로 스파이크되고, 임계치 스위칭 선택기 양단에서 전압 Vhold가 강하된다. 결과적으로, VMRAM은 0V에서 ΔV=(Vth-Vhold)까지 급상승하고, 그 후 인가된 Iread에 응답하여 자신의 저항 상태에서 MRAM 디바이스 양단의 전압 강하(예컨대, Iread×RMRAM)까지 감쇠될 것이다. 25KΩ의 LRS 및 15uA의 판독 전류의 경우, MRAM 디바이스 양단의 전압(VMRAM)은 375 ㎷일 것이다. 50KΩ의 HRS의 경우, VMRAM은 750 ㎷일 것이다(클램프 전압에서 전압을 제한하는 컴플라이언스 V에 도달되지 않는 한). 예를 들어, 375 ㎷의 차이는 저장된 레벨을 임계량, 예컨대 150 ㎷만큼 조정함으로써 감지될 수 있다.
VMRAM 전압이 점근적인 VMRAM 레벨 근처까지 강하되는 레이트는 Vth-Vhold와 VMRAM 사이의 차이인 "스냅백 전압" ΔV으로부터의 스파이크의 사이즈 및 전하가 디바이스에서 흘러 나오는 레이트에 의존하는데, 이 전하 흐름 레이트는 메모리 셀의 R-C 특성 및 메모리 셀에 접속된 라인들에 의존한다. 이러한 거동은 메모리 셀의 동작에 대한 일부 실제적인 결과를 갖는다.
제1 결과는 저 저항 상태 및 고 저항 상태 둘 모두가 도 22에 도시된 바와 같이 감쇠될 것이라는 것이고, 여기서 도 22는 저 저항 상태를 도시한다. 고 저항 상태는 유사한 거동을 보일 것이지만, 점근 상태가 더 높다. 이들 2가지 상태를 구별하기 위해, 이들 상태는 충분한 마진에 의해 분리될 필요가 있어서, 이들 2가지 상태들이 잘 정의되고 감별 가능한 전압 레벨들을 갖기 위해 충분한 시간이 경과한 후까지 감지 동작이 수행될 수 없다.
또 다른 결과는 과전류 스파이크가 메모리 셀에 저장된 데이터를 교란할 수 있다는 것이다. 도 10a 및 도 10b와 관련되어 논의된 바와 같이, MRAM 메모리의 상태는 메모리 셀에 전류를 통과시킴으로써 변경될 수 있어서, 메모리 셀 양단의 전압 및/또는 메모리 셀을 통과하는 전류가 오랫동안 충분히 높다면, 전류의 방향에 따라 도 10b에 예시된 바와 같이 평행 상태를 역평행 상태로 변경하거나(P2AP 기입), 또는 도 10a에 예시된 바와 같이 역평행 상태를 평행 상태로 변경할 것이다(AP2P 기입). 예를 들어, 도 21a및 도 21b의 판독 프로세스는 P2AP 방향으로 수행되는 것으로 기술되어서, 도 22의 파형에 의한 교란이 저장된 데이터 상태가 결정될 수 있기 전에 저 저항 상태의 메모리 셀을 고 저항 상태로 스위칭할 수 있다.
전술된 바와 같이, 임계치 스위칭 선택기는 메모리 셀들에 대한 액세스를 제어한다. 특히, 메모리 셀에 전압 또는 전류를 인가하여 그의 저항 상태를 판독하거나 변경하기 위해, 대응하는 선택기는 충분히 높은 전압, 예컨대 동작 임계 전압(Vth)보다 크기가 더 높은 전압을 인가함으로써 먼저 전도성 상태로 스위칭되어야 한다. 선택기가 비전도성 상태에 있는 경우, 예컨대 선택기 양단의 전압이 동작 임계 전압보다 크기가 낮은 경우, 메모리 셀은 격리되어 자신의 기존 저항 상태를 유지하는데, 그 이유는 MRAM 전압(VMRAM)이 [RMRAM/(RMRAM+Rselector)]×Vapplied의 비율이기 때문이다. 비도통 Rselector(예컨대, >1MΩ)가 RMRAM(예컨대, <100Ω)보다 훨씬 더 큰 경우, VMRAM은 선택기가 턴온되고 그의 저항이 예를 들어 1KΩ까지 낮아질 때까지 충분히 낮다.
결과적으로, 자산의 데이터 컨텐츠를 판독하기 위한 MRAM 메모리 셀의 선택은 Vth로부터 Vhold까지의 ΔV의 스냅백을 갖는 대응하는 임계치 스위칭 선택기를 턴온시키는 것을 수반한다. 이러한 과도현상은 예컨대 OTS 턴온이 1nsec 미만이기 때문에 빠르게 유도되고, Vselector 차이가 MRAM 디바이스 양단에 가해지고, 임계치 스위칭 선택기 및 MRAM의 내부 저항, 어레이 노드 양단의 커패시턴스(예컨대, 와이어 간 커패시턴스 및 트랜지스터와 드라이버들 내의 다른 요소들의 커패시턴스) 및 이들 용량성 요소에 대한 직렬 저항에 의해 결정된 시간 내에 감쇠된다. 이러한 과도현상이 메모리 셀에 저장된 데이터 상태의 교란을 초래할 수 있음에 따라, 그리고 과도현상이 충분히 진정될 때까지 메모리 셀이 감지될 수 없기 때문에, 이러한 과전압이 빠르게 방출(bleeding-off)될수록, 판독 교란의 양은 낮아질 것이고, 판독 동작은 더 신속하게 완료될 수 있다.
도 7d에 예시된 바와 같은 다층 크로스포인트 어레이 구조에서, 상부 층(720)에서의 MRAM 디바이스의 배향은 하부 층(718)에서와 동일하고(도 11a의 실시예에 예시된 바와 같음), 자기참조 판독(self-reference read; SRR) 프로세스를 위해 앞서 기술된 바와 같이 P2AP 방향으로의 판독 중에, 전류는 2개의 층에서 상이한 방향으로 흐를 것이다. 보다 구체적으로, 도 11a에 도시된 바와 같이 MRAM(1102)및 MRAM(1112)의 배향을 갖는 P2AP 방향으로 판독할 때, 전류는 층 1 셀 및 층 2 셀 둘 모두에 대해 상향 방향으로 흐른다. 결과적으로, 층 1 메모리 셀에 대해 P2AP 방향으로 판독을 수행할 때, 워드 라인 1(1100)은 고 전압 레벨로 설정되고 비트 라인(1110)은 저 전압 레벨로 설정될 것이며, 반면에 층 2 메모리 셀에 대한 P2AP 방향으로 판독할 때, 비트 라인(1110)은 고 전압으로 설정되고 워드 라인 2(1120)은 저 전압으로 설정될 것이다. 이는 SRR 프로세스에서 층 1을 판독할 때 전류 싱크로서 역할을 하도록 도 11a의 비트 라인(1110)이 로우로 바이어싱될 것을 요구하는데; 다만 SRR 프로세스에서 층 2에서 판독하는 경우, 비트 라인(1110)은 대신 하이로 바이어싱되어 전류 소스로서 역할을 한다는 점에 유의한다. 이는 층 1 메모리 셀 및 층 2 메모리 셀의 동시 판독을 방지한다.
도 7d 또는 도 11a에 예시된 바와 같은 다층 메모리 구조물을 형성할 때, 프로세싱 관점으로부터, 층들 각각이 동일한 방식으로 형성되어 단지 1개의 모듈만이 요구되는 것이 바람직하다. 예를 들어, 도 11a를 보면, 기판(도시되지 않음) 위에 전도성 라인들의 제1 세트(워드 라인 1(1100))를 형성한 이후, 프로세싱 모듈은 임계치 스위칭 선택기, 기준 층, 터널 배리어, 및 자유 층(각각 1109, 1105, 1103, 및 1101)을 차례대로 형성할 수 있다. 전도성 라인들의 제2 세트(비트 라인(1110))를 형성한 이후, 메모리 셀 프로세싱 모듈은 임계치 스위칭 선택기, 기준 층, 터널 배리어, 및 자유 층(각각 1119, 1115, 1113, 및 1111)을 형성하기 위해 반복될 수 있다. 각각의 후속 층에 대한 단계들의 동일한 세트의 반복은 프로세싱을 단순화하는데, 그 이유는 특히 MRAM 구조물들(1102 및 1112)이 단순화된 형태로 표현되고 이들 요소들에 대한 실제 프로세싱 모듈이 더 수반되기 때문이다.
동일한 배향을 갖는 MRAM 층들 모두를 형성하는 것이 전형적으로 바람직하지만, 교번하는 층들의 MRAM 디바이스의 배향을 반전시키는 것은 다수의 이점들을 제공할 수 있다. 도 11b는 층 2 메모리 셀이 도 11a에 비해 역전되어 SRR 동작에서, 층 1 메모리 셀들을 판독할 때 워드 라인 1(1150)로부터 비트 라인(1160)으로 전류가 강제되고, 층 2 메모리 셀들을 판독할 때 워드라인 2(1170)로부터 비트 라인(1160)으로 전류가 강제되는 실시예를 예시한다. 이는 어느 레벨에서든 판독할 때 동일한 바이어스 레벨이 비트 라인(1160)에 대해 사용되도록 허용하고, 또한 도 14, 도 15, 및 후속 도면들과 관련하여 앞서 기술된 다수의 메모리 셀들의 일종의 동시 액세스으로 2개의 레벨 모두의 메모리 셀들의 동시 판독을 가능하게 한다. 대안으로서, 도 11a의 층 1 메모리 셀들이 역전된 배향을 가질 수 있고, 이 때 전류는 SRR 판독 동작에서 비트 라인(1110)으로부터 워드 라인 1 (1100) 및/또는 워드 라인 2(1120)으로 강제된다. 어느 하나의 층의 배향의 반전은 어느 레벨의 메모리 셀을 판독하던지 비트 라인(1110)의 동일한 바이어싱을 가능하게 할 수 있지만, 2개의 층들 중 어느 것이 역전되는 지는 도 22에 예시된 일종의 과도 전압이 얼마나 빨리 소산될 수 있는지에 영향을 줄 수 있다.
앞서 논의된 바와 같이, 임계치 스위칭 선택기가 턴온될 때 MRAM 요소 양단에 과도 스파이크가 얼마나 빨리 생성되는지는 이 전압 스파이크가 방전되는 경로를 따라 저항 및 커패시턴스에 의존한다. 예를 들어, 배향은 층 1 및 층 2 둘 모두에서 동일한 도 11a로 되돌아보면, 워드 라인 1(1100)은 층 1에서 판독된 SRR에 대해 하이로 풀링되는 반면, 워드 라인 2는 층 2에서 판독된 SRR에 대해 로우로 풀링된다. 도 12 또는 도 13의 워드 라인 드라이버들(1210 a 내지 1210h)을 참조하면, 하위 레벨에 대해 워드 라인을 하이로 풀링하는 것은 P 채널 디바이스의 사용을 통해 구현될 수 있는 반면, 상위 레벨에 대해 워드 라인을 로우로 풀링하는 것은 N 채널 디바이스의 사용을 통해 구현될 수 있다. PMOS 풀-업 트랜지스터에 기반하든지 NMOS 풀-다운 트랜지스터에 기반하든지 불문하고, 이러한 드라이버의 커패시턴스는 자신의 사이즈에 거의 비례한다. NMOS 디바이스들은 구동 저항기 요건의 주어진 양을 위해 PMOS 디바이스보다 더 작은 사이즈로 형성될 수 있다. 결과적으로, 워드 라인들이 비트 라인들보다 더 짧은 도 12 또는 도 13에 예시된 바와 같은 어레이 구조에서, 도 22에 예시된 MRAM 디바이스 양단의 과도현상은 접지를 향해 풀링하는 N 채널 디바이스의 사용을 통해 선택된 워드 라인을 통해 가장 빠르게 방전될 수 있으며, 하부 층 또는 상부 층의 선택을 위한 비트 라인은 양의 전원 공급, 예컨대 P2AP를 판독하기 위한 3.3V 근처까지 풀링된다. 결과적으로, 2개의 층 모두가 도 11a의 상부 층에서와 같이 워드 라인을 선택하게 하기 위해, 하위 레벨 MRAM 디바이스의 배향은 도 23에 예시된 바와 같이 역전될 수 있다. 이러한 배열은 판독 교란이 감소됨에 따라, 데이터를 판독할 때 비트 오류 레이트를 상당히 감소시킬 수 있고, 또한 판독 레이턴시 시간들에서 개선된 성능을 가능하게 한다.
도 23은 판독 동작에서 커패시턴스를 최소화하기 위해 하부 층의 MRAM 디바이스들이 상부 층에 비해 역전된 크로스포인트 메모리 아키텍처의 2-층 실시예를 예시한다. 도 23은 도 11a의 요소들을 반복하고 유사하게 번호가 매겨져 있지만(예컨대, 워드 라인 1(1100)은 이제 2300임), 이 때 층 1 셀의 MRAM 컴포넌트의 층들이 반전된다.
더 구체적으로, 도 23에서, 층 1 메모리 셀은 워드 라인 1(2300)의 하부 도통 라인과 비트 라인(2310)의 중간 도통 라인 사이에 형성된다. 이제, MRAM 디바이스(2302)는 자신의 기준 층(2301)이 터널 배리어(2303) 위에 형성되고, 이어서 터널 배리어(2303)가 자유 층(2305) 위에 형성된다. 이는 도 11a의 층 1 MRAM 디바이스(1101)에 비해 반전되는데, 이로써 층 1 메모리 셀은 비트 라인(2310)으로부터 MRAM 디바이스(2302)를 통해 전류를 강제함으로써 감지된다. 이는 비트 라인(2310)에서 워드 라인 1(2300)로 흐르는 크게 가중된 화살표로 표현된다. 도 23의 실시예에서, 임계치 스위칭 선택기(2309)는 여전히 MRAM 디바이스(2302) 아래에 있는데, 이는 이 요소를 형성하는 것과 관련된 프로세싱 시퀀스가 두 층 모두에서 동일하도록 허용하지만, 대안적인 실시예들은 MRAM 디바이스(2302) 및 임계치 스위칭 선택기(2309)의 순서를 반전시킨다.
층 2에서, 워드 라인 2(2320)와 비트 라인(2310) 사이의 메모리 셀은 도 11a에서와 같이 배향되며, 이 때 자유 층(2311)은 터널 배리어(2313) 위에 형성되는데, 이어서 터널 배리어(2313)는 기준 층(2315) 위에 형성되며, 이 때 임계치 스위칭 선택기(2319)가 그 아래 놓인다. 층 1 메모리 셀의 경우, 층 2 메모리 셀은 비트 라인(2310)으로부터 MRAM 디바이스(2312)를 통해 전류를 강제함으로써 감지된다. 이는 비트 라인(2310)에서 워드 라인 2(2320)로 흐르는 크게 가중된 화살표로 표현된다.
도 23은 또한 워드 라인 1(2300), 비트 라인(2310), 및 워드 라인 1(2320)을 위한 선택 및 드라이버 회로부를 개략적으로 나타낸다. 도 12 및 도 13을 다시 참조하면, 이들 요소는 워드 라인 드라이버들(1210a 내지 1210h) 또는 비트 라인 드라이버들(1212a 내지 1212d) 중 하나의 일부로 간주될 수 있다. 크게 가중된 화살표들에 의해 표현되는 바와 같이, P2AP 방향으로의 판독 동작에서, 판독 전류는 비트 라인(2310)으로부터 워드 라인 1(2300) 및 워드 라인 2(2300) 중 하나 또는 둘 다 모두로 구동된다. 전류(Iread)(P2AP)는 전류 소스(2345)에 의해 제공될 수 있으며, 이는 예를 들어 공급 레벨에 접속되는 전류 미러(current mirror)에 기반할 수 있다. 전류 소스(2345)는 PMOS 디바이스(2343)에 의해 판독 전류(Iread(P2AP))를 비트 라인(2310)으로 공급하는데, PMOS 디바이스(2343)는 비트 라인(2310)을 선택하기 위해 디코딩 제어 신호(BL Sel)를 수신한다. 판독 전류는 각자의 NMOS 디바이스들(2341 및 2347)에 의해 워드 라인 1(2300) 및 워드 라인 2(2320)로부터 방전되는데, NMOS 디바이스들(2341 및 2347)은 워드 라인 1(2300)을 선택하기 위해 디코딩 제어 신호(WL1 Sel)를 수신하고 워드 라인 2(2320)를 선택하기 위해 디코딩 제어 신호(WL2 Sel)를 수신한다.
임계 전압(Vth)을 증가시킴으로써 임계치 스위칭 디바이스들에서의 누설이 감소되고, Vth 강하를 피하기 위해 워드 라인들 및 비트 라인 중 다른 하나 상에 N 채널 풀다운 디바이스 및 메모리 셀에 대한 워드 라인들 또는 비트 라인 중 하나 상에 P 채널 풀업 디바이스를 사용할 때 가장 넓게 허용된 Vth 범위가 획득된다. 본 명세서에 주로 기술되는 2-층 실시예들에서, 2개의 별개의 워드 라인들 사이의 비트 라인들의 배치로 인해 그리고 도 12 및 도 13과 관련하여 예시된 바와 같은 실시예들에서 비트 라인들이 더 큰 길이를 갖는 경향이 있기 때문에 비트 라인들은 더 큰 커패시턴스인 경향이 있다 결과적으로, 임계치 선택 스위치가 소산될 때 과도 전압이 스파이크되는 레이트는 주로 워드 라인의 R-C 특성들을 결정한다. 방출 시간 및 판독 레이턴시가 감소될 수 있는 한 가지 방식은 전도성 와이어 길이들을 단축시키고 어레이 와이어간 간격을 증가시킴으로써 커패시턴스를 낮추는 것이지만, 이들 기법 둘 모두는 메모리 밀도들을 감소시킨다. 메모리 밀도에 악영향을 미치지 않고 방출 시간 및 판독 레이턴시가 감소될 수 있는 다른 방식은 전도성 와이어들을 구동하는데 사용되는 트랜지스터들의 사이즈의 감소에 의하는 것이다. 워드 라인들(2300 및 2320)을 위한 더 작은 사이즈의 NMOS 디바이스들(2341 및 2347)을 사용하고 비트 라인(2310) 상에 더 큰 크기의 PMOS 디바이스(2343)를 사용함으로써, 과도 전압을 소산시키기 위한 기본 경로의 커패시턴스는 어레이 밀도를 감소시키지 않으면서 감소될 수 있다.
도 16a 및 16b에 예시된 자기참조 판독 프로세스를 다시 참조하면, t1-t3 사이와 t5-t6 사이의 감지 동작들 둘 모두에서, 전류 흐름은 도 23에 예시된 바와 같고, 둘 모두 Iread를 이용한다. t3-t5에서의 기입의 경우, 메모리 셀들 모두가 고 저항 AP 상태에 배치되는 경우, 전류는 또한 도 23에 예시된 바와 같이 P2AP 방향이지만, 강제 전류에 대해 Iwrite를 갖는 전류 소스를 이용한다. 결과적으로, 도 23의 실시예에서, 어레이는 PMOS 디바이스(2343)에 의해 하이로 일관되게 풀링된 비트 라인(2310), 시간간격(t3-t5) 동안에 Iwrite로 스위칭된 전류 소스(2345), 및 NMOS 디바이스들(2341 및 2347)에 의해 로우로 일관되게 풀링된 워드 라인들(2300 및 2320)을 이용하여 동작될 수 있다. 도 19a 및 도 19b에 예시된 바와 같이, 선택된 메모리 셀들을 저 저항 평행 상태(AP2P)로 되기입할 때에만, 이들 바이어스가 반전되고, 이 때, 선택된 비트 라인(2310)이 로우로 취해지고 워드 라인들(2300 및 2320) 중 하나 또는 둘 모두의 선택된 워드 라인이 하이로 취해져서 AP2P 방향으로 선택된 메모리 셀을 통해 Iwrite를 구동한다. 층 1 메모리 셀 및 층 2 메모리 셀 둘 모두가 SRR 프로세스의 각각의 서브동작들에 대해 동일한 방향으로 바이어싱됨에 따라, 이는 이들 동작들이 두 층 모두에 대해 병렬 수행되는 실시예들이 가능하게 한다는 점에 유의한다.
도 24는 도 23의 구조를 이용하여 자기참조 판독을 수행하기 위한 실시예의 흐름도이다. 이 흐름은 층 1 메모리 셀 및 층 2 메모리 셀 둘 모두에 대한 SRR 프로세스를 기술하는데,여기서 단계들은 2개의 층 사이에서 교번한다. 2개의 층은 독립적으로 동작될 수 있어서 단지 층 1 동작 또는 층 2 동작만이 수행되거나, 다수의 워드 라인들을 따른 동시 판독을 위해 앞서 기술된 바와 같이 이들 층이 동시에 동작될 수 있어서 소정의 층 2 동작이 대응하는 층 1 동작과 동시에 수행되어 동시에 두 층 모두의 데이터 컨텐츠를 판독한다.
단계 2401에서, 층 1의 MRAM 디바이스(2302)의 데이터 콘텐츠는 BL Sel 신호를 PMOS(2343)에 어써트하고 WL1 Sel 신호를 NMOS(2341)에 어써트함으로써 비트 라인(2310)으로부터 워드 라인 1(2300)으로 Iread를 구동하여 감지된다. 이어서, MRAM 디바이스(2302)의 저항 상태는 대응하는 감지 증폭기(즉, SA(1228a 내지 1228h)중 하나)에 의해 결정될 수 있다. 이와 유사하게, 단계 2403은 층 2의 MRAM 디바이스(2312)의 데이터 콘텐츠가 BL Sel 신호를 PMOS(2343)에 어써트하고 WL2 Sel 신호를 NMOS(2347)에 어써트함으로써 비트 라인(2310)으로부터 워드 라인 2(2320)으로 Iread를 구동하여 감지된다고 판단하는데, 이 때 MRAM 디바이스(2312)의 저항 상태는 대응하는 감지 증폭기(즉, SA들(1228a 내지 1228h) 중 하나)에 의해 결정된다. 층 1 메모리 셀 및 층 2 메모리 셀 둘 모두가 단계 2401 및 단계 2403에서와 같이 동시에 바이어싱될 수 있음에 따라, 일부 실시예에서 이들 감지 동작은 동시에 수행될 수 있다.
단계 2405에서, 층 1의 MRAM 디바이스(2302)는 BL Sel 신호를 PMOS(2343)에 어써트하고 WL1 Sel 신호를 NMOS(2341)에 어써트함으로써 비트 라인(2310)으로부터 워드 라인 1(2300)으로 Iwrite를 구동하여 AP 상태로 기입되지만, 이제 전류 소스(2345)는 Iwrite를 공급한다. 단계 2407에서, 층 2의 MRAM 디바이스(2312)는 BL Sel 신호를 PMOS(2343)에 어써트하고 WL1 Sel 신호를 NMOS(2347)에 어써트함으로써 비트 라인(2310)으로부터 워드 라인 2(2320)으로 Iwrite를 구동하여 AP 상태로 기입되며, 이제 전류 소스(2345)는 Iwrite를 공급한다. 층 1 메모리 셀 및 층 2 메모리 셀 둘 모두가 단계 2405 및 단계 2407에서와 같이 동시에 바이어싱될 수 있음에 따라, 일부 실시예에서 이들 감지 동작은 동시에 수행될 수 있다. 이어서, SRR 프로세스의 제2 판독은 단계 2409 및 단계 2411에서 이어질 수 있으며, 이는 단계 2401 및 단계 2403에 대해 각각 앞서 기술된 바와 같이 수행될 수 있다.
층 1 메모리 셀의 MRAM 요소(2302)가 저 저항 평행 상태로 기입되도록 선택되면, 단계 2413에서 워드 라인 1(2300)로부터 비트 라인(2310)으로(즉, 선행 단계들과는 반대 방향으로) 기입 전류(Iwrite)를 구동함으로써 AP2P 동작이 수행된다. 이와 유사하게, 층 2 메모리 셀의 MRAM 요소(2312)가 저 저항 평행 상태로 기입되도록 선택되면, 단계 2415에서 워드 라인 2(2320)로부터 비트 라인(2310)으로 기입 전류(Iwrite)를 구동함으로써 AP2P 동작이 수행된다. 단계 2413 및 단계 2415 둘 모두가 대응하는 워드 라인으로부터의 전류를 동일한 비트로 전류를 구동함에 따라, 이들 동작은 동시에 수행될 수 있다.
도 24의 앞선 논의에서 언급된 바와 같이, 단계들의 각 쌍은 비트 라인 및 대응하는 워드 라인을 동일한 방식으로 바이어싱함에 따라, 이들 단계는 병렬로 수행될 수 있다. 이와 반대로, 층들 중 하나만을 판독해야 하면, 층과 관련된 단계들만이 수행될 수 있다.
도 25는 도 23의 구조를 형성하기 위한 실시예의 흐름도이다. 단계들 각각 내에서, 프로세싱은 도 11a의 구조물을 형성할 프로세싱과 유사할 수 있지만, 도 25는 층 1과 층 2 사이의 프로세싱 단계들의 순서의 변화를 강조한다. 앞서 언급된 바와 같이, 도 23은 단지 자유 층, 터널 배리어, 및 기준 층만으로 MRAM이 표현된 상태로 단순화되는 반면, 보다 상세한 설명은 예를 들어 도 9와 관련되어 앞서 설명된 추가 구조물을 포함할 것이다.
단계 2501에서, 제1 방향으로 뻗어 있는 도통 와이어의 제1 세트는 기판 위에 형성되는데, 이는 도 23에 도시되어 있지 않다. 도 23에서, 제1 전도성 라인들은 워드 라인 1(2300)을 포함하고, 도 7d에 있는 워드 라인들의 하위 세트에 대응할 것이다. 도 23의 실시예에서, 단계 2503에서, 임계치 스위칭 디바이스들은 각 층의 MRAM 디바이스 아래 형성되고, 임계치 스위칭 선택기(2309)가 형성된다. 다른 실시예들에서, 임계치 스위칭 디바이스들은 층들 중 하나 또는 둘 다에서 MRAM 디바이스 위에 형성될 수 있다. 단계 2504에서, 층 1 MRAM 디바이스(2302)가 형성된다. 층 1 MRAM 디바이스가 역전되는 도 23의 실시예에서, 단계 2504는 단계 2505에서 임계치 스위칭 선택기 2309 위에 자유 층 2305을 형성하는 서브단계들의 시퀀스를 포함하고, 터널 배리어(2303)가 단계 2507에서 자유 층(2305) 위에 형성되고, 이어서 단계 2509는 기준 층(2301)을 터널 배리어(2303) 위에 형성한다.
단계 2511에서, 전도성 라인들의 제2 세트는 층 1 MRAM 디바이스(2302) 위에 형성된다. 전도성 라인들의 제2 층은 비트 라인(2310)을 포함하고, 도 7d의 비트 라인들에 대응한다. 단계 2511의 완료와 함께, 층 1의 메모리 구조가 완성된다. 크로스포인트 아키텍처에서, 전도성 라인들의 제2 세트는 전도성 라인들의 제1 세트(워드 라인들의 하단 세트)에 수직인 기판 위에 제2 방향으로 뻗어 있다. 도 23(및 도 11a 및 도 11b)이 논의의 목적을 위해 워드 라인들과 비트 라인들이 둘 모두 좌우로 뻗어 있는 것으로 표현하고 있지만, 더 큰 구조에서 보면, 이들 중 하나(워드 라인들의 2개 층 또는 비트 라인 각각)는 좀 더 정확하게 도 7b 내지 도 7d에 표현된 바와 같이 페이지를 향해 뻗어 있을 수 있다.
제2 층은 전도성 라인들의 제2 세트(비트 라인(2310)) 위에 층 2 임계치 스위칭 선택기(2319)를 형성하는 단계 2513에서 시작하여 형성된다. 도 23의 실시예에 대한 프로세싱 시퀀스에서, 층 2 임계치 스위칭 선택기는 층의 메모리 셀의 MRAM 디바이스 아래에 다시 형성되지만, 층 1에서와 같이, 다른 실시예들이 이를 반전시킬 수 있다. 이어서, 층 2 MRAM 디바이스(2312)는 단계 2514에서 형성된다. 단계 2514의 서브단계들은 층 1에 비해 순서를 반전시키는데, 단계 2515는 임계치 스위칭 선택기(2319) 위에 기준 층(2315)을 형성하고, 단계 2517은 기준 층(2315) 위에 터널 배리어(2313)를 형성하고, 그리고 단계 2519는 터널 배리어(2313) 위에 자유 층(2311)을 형성한다. 단계 2521에서, 워드 라인 2(2320)을 비롯하여 전도성 라인들의 상단 층은 워드 라인 1(2300)을 비롯하여 전도성 라인들의 하단 층과 동일한 방향으로 아래 놓인 구조물 위에서 뻗어 있도록 형성된다. 2521에 의하면, 도 23의 2-층 구조가 완성된다. 추가 층들이 형성될 경우, 프로세스는 동일한 방식으로 계속될 수 있으며, 층 1의 프로세싱 모듈을 모듈 2의 프로세싱 모듈과 교번시킬 수 있다.
양태들의 제1 세트에 따르면, 장치는 기판 및 기판에 형성된 하나 이상의 메모리 어레이를 갖는 비휘발성 메모리를 포함한다. 어레이 각각은 기판의 표면과 평행한 제1 방향으로 뻗어 있는 전도성 라인들의 제1 세트, 전도성 라인들의 제1 세트 위에 형성되고 기판의 표면에 평행한 제2 방향으로 뻗어 있는 전도성 라인들의 제2 세트, 전도성 라인들의 제2 세트 위에 형성되고 제1 방향으로 뻗어 있는 전도성 라인들의 제3 세트, 및 메모리 셀들의 제1 세트 및 제2 세트를 포함한다. 복수의 제1 메모리 셀들의 각각은 전도성 라인들의 제1 세트 중 대응하는 전도성 라인과 전도성 라인들의 제2 세트 중 대응하는 전도성 라인 사이에 접속되고, 복수의 제1 메모리 셀들 각각은 자기저항성 랜덤 액세스 메모리(MRAM) 디바이스와 직렬 접속된 임계치 스위칭 선택기를 포함하고, 복수의 제1 메모리 셀 각각의 MRAM 디바이스는 고정 자기장 극성을 갖는 기준 층, 및 기준 층과 직렬 접속되고, 프로그램가능 자기장 극성을 갖고, 기준 층 아래 형성된 자유 층을 포함한다. 복수의 제2 메모리 셀들의 각각은 전도성 라인들의 제2 세트 중 대응하는 전도성 라인과 전도성 라인들의 제3 세트 중 대응하는 전도성 라인 사이에 접속되고, 복수의 제2 메모리 셀들 각각은 MRAM 디바이스와 직렬 접속된 임계치 스위칭 선택기를 포함하고, 복수의 메모리 셀 각각의 MRAM 디바이스는 고정 자기장 극성을 갖는 기준 층, 및 기준 층과 직렬 접속되고, 프로그램가능 자기장 극성을 갖고, 기준 층 위에 형성된 자유 층을 포함한다.
추가적인 양태에서, 방법은 제2 전도성 라인으로부터 대응하는 제1 전도성 라인으로 판독 전류를 강제함으로써 복수의 제1 메모리 셀들 중 선택된 메모리 셀의 데이터 상태를 감지하는 단계를 포함하며, 복수의 제1 메모리 셀들 중 선택된 메모리 셀은 복수의 제1 메모리 셀 및 복수의 제2 메모리 셀을 포함하는 어레이의 일부이고, 복수의 제1 메모리 셀 및 복수의 제2 메모리 셀 각각은 자기저항성 랜덤 액세스 메모리(MRAM) 디바이스와 직렬 접속된 임계치 스위칭 선택기를 포함한다. 이 방법은 또한 대응하는 제2 전도성 라인으로부터 대응하는 제3 전도성 라인에 판독 전류를 강제함으로써 복수의 제2 메모리 셀들 중 선택된 메모리 셀의 데이터 상태를 감지하는 단계를 포함한다. 추가적으로, 이 방법은 기입 전류를 대응하는 제2 전도성 라인으로부터 대응하는 제1 전도성 라인으로 강제함으로써 제1 상태로부터 제2 상태로 복수의 제1 메모리 셀들 중 선택된 메모리 셀을 기입하는 단계 및 기입 전류를 대응하는 제1 전도성 라인으로부터 대응하는 제2 전도성 라인으로 강제함으로써 제2 상태로부터 제1 상태로 복수의 제1 메모리 셀들 중 선택된 메모리 셀을 기입하는 단계를 포함할 수 있고, 또한 기입 전류를 대응하는 제2 전도성 라인으로부터 대응하는 제3 전도성 라인으로 강제함으로써 제1 상태로부터 제2 상태로 복수의 제2 메모리 셀들 중 선택된 메모리 셀을 기입하는 단계 및 기입 전류를 대응하는 제3 전도성 라인으로부터 대응하는 제2 전도성 라인으로 강제함으로써 제2 상태로부터 제1 상태로 복수의 제2 메모리 셀들 중 선택된 메모리 셀을 기입하는 단계를 포함할 수 있다.
양태들의 또 다른 세트에서, 장치는 각각이 자기저항성 랜덤 액세스 메모리(MRAM) 디바이스와 직렬 접속된 임계치 스위칭 선택기를 갖는 메모리 셀들의 어레이에 접속하도록 구성된 제어 회로를 포함하되, 어레이는 전도성 와이어들의 제1 세트 중 대응하는 전도성 와이어와 전도성 와이어들의 제2 세트 중 대응하는 전도성 와이어 사이에 각각 접속된 복수의 제1 메모리 셀들 및 전도성 와이어들의 제3 세트 중 대응하는 전도성 와이어와 전도성 와이어들의 제2 세트 중 대응하는 전도성 와이어 사이에 각각 접속된 복수의 제2 메모리 셀들을 포함하며, 제어 회로는 전도성 라인들의 제1 세트 중 대응하는 전도성 라인을 전도성 라인들의 제2 세트 중 대응하는 전도성 라인보다 낮은 전압으로 바이어싱함으로써 복수의 제1 메모리 셀들 중 선택된 메모리 셀들을 판독하고; 전도성 라인들의 제3 세트 중 대응하는 전도성 라인을 전도성 라인들의 제2 세트 중 대응하는 전도성 라인보다 낮은 전압으로 바이어싱함으로써 복수의 제2 메모리 셀들 중 선택된 메모리 셀들을 판독하고; 전도성 라인들의 제1 세트 중 대응하는 전도성 라인을 전도성 라인들의 제2 세트 중 대응하는 전도성 라인보다 낮은 전압으로 바이어싱함으로써 복수의 제1 메모리 셀들 중 선택된 메모리 셀들을 제1 상태로부터 제2 상태로 기입하고; 전도성 라인들의 제1 세트 중 대응하는 전도성 라인을 전도성 라인들의 제2 세트 중 대응하는 전도성 라인보다 높은 전압으로 바이어싱함으로써 복수의 제1 메모리 셀들 중 선택된 메모리 셀들을 제2 상태로부터 제1 상태로 기입하고; 전도성 라인들의 제3 세트 중 대응하는 전도성 라인을 전도성 라인들의 제2 세트 중 대응하는 전도성 라인보다 낮은 전압으로 바이어싱함으로써 복수의 제2 메모리 셀들 중 선택된 메모리 셀을 제1 상태로부터 제2 상태로 기입하고; 및 전도성 라인들의 제3 세트 중 대응하는 전도성 라인을 전도성 라인들의 제2 세트 중 대응하는 전도성 라인보다 높은 전압으로 바이어싱함으로써 복수의 제2 메모리 셀들 중 선택된 메모리 셀을 제2 상태로부터 제1 상태로 기입하도록 구성된다.
본 문헌의 목적들을 위해, 명세서에서의 "실시예", "일 실시예", "일부 실시예들", 또는 "다른 실시예"에 대한 언급은 상이한 실시예들을 기술하거나 동일한 실시예를 기술하는 데 이용될 수 있다.
본 문헌의 목적들을 위해, 접속은 직접 접속 또는 (예를 들어, 하나 이상의 다른 부분을 통한) 간접 접속일 수 있다. 일부 경우들에서, 소정 요소가 다른 요소에 접속되거나 결합되는 것으로 언급되는 경우, 그 요소는 다른 요소에 직접적으로 접속되거나 개재 요소들을 통해 다른 요소에 간접적으로 접속될 수 있다. 소정 요소가 다른 요소에 직접적으로 접속되는 것으로 언급되는 경우, 그 요소와 다른 요소 사이에는 개재 요소들이 없다. 2개의 디바이스가 직접적으로 또는 간접적으로 접속되어 서로 전자 신호들로 통신할 수 있다면, 이들 디바이스는 "통신 중에" 있는 것이다.
본 문헌의 목적들을 위해, "에 기반하여"라는 용어는 "에 적어도 부분적으로 기반하여"로 이해될 수 있다.
본 문헌의 목적들을 위해, 추가적인 맥락 없이, "제1" 물체, "제2" 물체, 및 "제3" 물체와 같은 숫자와 관련된 용어들의 사용은 물체들의 순서화를 암시하는 것이 아니라, 대신에 상이한 물체들을 식별하기 위한 식별 목적들로 사용될 수 있다.
본 문헌의 목적들을 위해, 물체들의 "세트"라는 용어는 물체들 중 하나 이상의 물체들의 "세트"를 지칭할 수 있다.
전술한 상세한 설명은 예시 및 설명의 목적으로 제시되었다. 그것은 망라하거나 개시된 정확한 형태로 제한하도록 의도되지 않는다. 상기의 교시 내용의 관점에서 많은 수정 및 변형이 가능하다. 기술된 실시예들은 제안된 기술의 원리 및 그의 실제 응용을 가장 잘 설명하기 위해 선택되었고, 이에 의해, 당업자가 다양한 실시예들에서 그리고 심사숙고된 특정 용도에 적절하게 된 바와 같은 다양한 수정예들로 그것을 가장 잘 활용할 수 있게 한다. 그 범주는 명세서에 첨부된 청구범위에 의해 정의되는 것으로 의도된다.

Claims (20)

  1. 장치로서,
    비휘발성 메모리를 포함하되, 상기 비휘발성 메모리는
    기판; 및
    상기 기판 위에 형성된 하나 이상의 메모리 어레이를 포함하며, 상기 어레이 각각은
    상기 기판의 표면에 평행한 제1 방향으로 뻗어 있는 전도성 라인들의 제1 세트;
    상기 전도성 라인들의 제1 세트 위에 형성되고 상기 기판의 표면에 평행한 제2 방향으로 뻗어 있는 전도성 라인들의 제2 세트;
    상기 전도성 라인들의 제2 세트 위에 형성되고 상기 제1 방향으로 뻗어 있는 전도성 라인들의 제3 세트;
    상기 전도성 라인들의 제1 세트 중 대응하는 전도성 라인과 상기 전도성 라인들의 제2 세트 중 대응하는 전도성 라인 사이에 각각 접속되고 각각이 자기저항성 랜덤 액세스 메모리(MRAM) 디바이스와 직렬 접속된 임계치 스위칭 선택기를 포함하는 복수의 제1 메모리 셀들 - 상기 복수의 제1 메모리 셀 각각의 MRAM 디바이스는 고정 자기장 극성을 갖는 기준 층; 및 상기 기준 층과 직렬 접속되고, 프로그램가능 자기장 극성을 갖고, 상기 기준 층 아래 형성된 자유 층을 포함함 -; 및
    상기 전도성 라인들의 제2 세트 중 대응하는 전도성 라인과 상기 전도성 라인들의 제3 세트 중 대응하는 전도성 라인 사이에 각각 접속되고 각각이 MRAM 디바이스와 직렬 접속된 임계치 스위칭 선택기를 포함하는 복수의 제2 메모리 셀들 - 상기 복수의 메모리 셀 각각의 MRAM 디바이스는 고정 자기장 극성을 갖는 기준 층; 및 상기 기준 층과 직렬 접속되고, 프로그램가능 자기장 극성을 갖고, 상기 기준 층 위에 형성된 자유 층을 포함함 -;을 포함하는, 장치.
  2. 제1항에 있어서, 상기 비휘발성 메모리는 메모리 다이 상에 형성되고, 상기 장치는 상기 메모리 다이에 접속되고, 상기 하나 이상의 메모리 어레이에 데이터를 기입하고 상기 하나 이상의 메모리 어레이로부터 데이터를 판독하도록 구성된 제어 다이를 더 포함하되, 상기 제어 다이는 상기 메모리 다이로부터 별도로 형성되고 상기 메모리 다이에 접합되는, 장치.
  3. 제1항에 있어서, 상기 전도성 라인들의 제1 세트, 제2 세트, 및 제3 세트에 접속되고, 상기 전도성 라인들의 제1 세트 중 대응하는 전도성 라인을 상기 전도성 라인들의 제2 세트 중 대응하는 전도성 라인보다 낮은 전압으로 바이어싱함으로써 상기 복수의 제1 메모리 셀들 중 선택된 메모리 셀들을 판독하고;
    상기 전도성 라인들의 제3 세트 중 대응하는 전도성 라인을 상기 전도성 라인들의 제2 세트 중 대응하는 전도성 라인보다 낮은 전압으로 바이어싱함으로써 상기 복수의 제2 메모리 셀들 중 선택된 메모리 셀들을 판독하고;
    상기 전도성 라인들의 제1 세트 중 대응하는 전도성 라인을 상기 전도성 라인들의 제2 세트 중 대응하는 전도성 라인보다 낮은 전압으로 바이어싱함으로써 상기 복수의 제1 메모리 셀들 중 선택된 메모리 셀들을 제1 상태로부터 제2 상태로 기입하고;
    상기 전도성 라인들의 제1 세트 중 대응하는 전도성 라인을 상기 전도성 라인들의 제2 세트 중 대응하는 전도성 라인보다 높은 전압으로 바이어싱함으로써 상기 복수의 제1 메모리 셀들 중 선택된 메모리 셀들을 상기 제2 상태로부터 상기 제1 상태로 기입하고;
    상기 전도성 라인들의 제3 세트 중 대응하는 전도성 라인을 상기 전도성 라인들의 제2 세트 중 대응하는 전도성 라인보다 낮은 전압으로 바이어싱함으로써 상기 복수의 제2 메모리 셀들 중 선택된 메모리 셀을 상기 제1 상태로부터 상기 제2 상태로 기입하고; 및
    상기 전도성 라인들의 제3 세트 중 대응하는 전도성 라인을 상기 전도성 라인들의 제2 세트 중 대응하는 전도성 라인보다 높은 전압으로 바이어싱함으로써 상기 복수의 제2 메모리 셀들 중 선택된 메모리 셀을 상기 제2 상태로부터 상기 제1 상태로 기입하도록 구성되는 하나 이상의 제어 회로를 더 포함하는, 장치.
  4. 제3항에 있어서, 상기 제1 상태는 고 저항 상태이고, 상기 제2 상태는 저 저항 상태인, 장치.
  5. 제3항에 있어서, 상기 하나 이상의 제어 회로는
    상기 전도성 라인들의 제1 세트 중 대응하는 전도성 라인에 각각 접속된 드라이버들의 제1 세트;
    상기 전도성 라인들의 제2 세트 중 대응하는 전도성 라인에 각각 접속된 드라이버들의 제2 세트; 및
    상기 전도성 라인들의 제3 세트 중 대응하는 전도성 라인에 각각 접속된 드라이버들의 제3 세트를 포함하되, 상기 복수의 제1 메모리 셀들 중 선택된 메모리 셀을 판독할 때, 상기 드라이버들의 제1 세트 중 대응하는 드라이버는 N-채널 디바이스에 의해 상기 대응하는 제1 전도성 라인을 저 전압 레벨에 접속하고, 상기 드라이버들의 제2 세트 중 대응하는 드라이버는 P-채널 디바이스에 의해 상기 대응하는 제2 전도성 라인을 고 전압 레벨에 접속하고, 그리고
    상기 복수의 제2 메모리 셀들 중 선택된 메모리 셀을 판독할 때, 상기 드라이버들의 제3 세트 중 대응하는 드라이버는 N-채널 디바이스에 의해 상기 대응하는 제3 전도성 라인을 상기 저 전압 레벨에 접속하고, 상기 드라이버들의 제2 세트 중 대응하는 드라이버는 P-채널 디바이스에 의해 상기 대응하는 제2 전도성 라인을 상기 고 전압 레벨에 접속하는, 장치.
  6. 제5항에 있어서, 상기 복수의 제1 메모리 셀들 중 선택된 메모리 셀을 판독할 때, 상기 드라이버들의 제2 세트 중 대응하는 드라이버는 상기 복수의 제1 메모리 셀 중 선택된 메모리 셀을 통해 판독 전류를 구동하도록 구성되고,
    상기 복수의 제2 메모리 셀들 중 선택된 메모리 셀을 판독할 때, 상기 드라이버들의 제2 세트 중 대응하는 드라이버는 상기 복수의 제2 메모리 셀 중 선택된 메모리 셀을 통해 상기 판독 전류를 구동하도록 구성되는, 장치.
  7. 제3항에 있어서, 상기 하나 이상의 제어 회로는 상기 전도성 라인들의 제2 세트 중 제1 전도성 라인에 접속된 상기 복수의 제1 메모리 셀들 중 선택된 메모리 셀 및 상기 전도성 라인들의 제2 세트 중 제1 전도성 라인에 접속된 상기 복수의 제2 메모리 셀들 중 선택된 메모리 셀을 동시에 판독하도록 더 구성되는, 장치.
  8. 제3항에 있어서, 상기 전도성 라인들의 제2 세트는 상기 전도성 라인들의 제1 세트와 상기 전도성 라인들의 제3 세트보다 더 긴, 장치.
  9. 제1항에 있어서, 상기 복수의 제1 메모리 셀들 각각에서, 상기 임계치 스위칭 선택기는 상기 직렬 접속된 MRAM 디바이스 아래 형성되고, 상기 복수의 제2 메모리 셀들 각각에서, 상기 임계치 스위칭 선택기는 상기 직렬 접속된 MRAM 디바이스 아래 형성되는, 장치.
  10. 방법으로서,
    제2 전도성 라인으로부터 대응하는 제1 전도성 라인으로 판독 전류를 강제함으로써 복수의 제1 메모리 셀들 중 선택된 메모리 셀의 데이터 상태를 감지하는 단계 -상기 복수의 제1 메모리 셀들 중 선택된 메모리 셀은 상기 복수의 제1 메모리 셀 및 복수의 제2 메모리 셀을 포함하는 어레이의 일부이고, 상기 복수의 제1 메모리 셀 및 상기 복수의 제2 메모리 셀 각각은 자기저항성 랜덤 액세스 메모리(MRAM) 디바이스와 직렬 접속된 임계치 스위칭 선택기를 포함함 -;
    상기 대응하는 제2 전도성 라인으로부터 대응하는 제3 전도성 라인에 상기 판독 전류를 강제함으로써 상기 복수의 제2 메모리 셀들 중 선택된 메모리 셀의 데이터 상태를 감지하는 단계;
    기입 전류를 상기 대응하는 제2 전도성 라인으로부터 상기 대응하는 제1 전도성 라인으로 강제함으로써 상기 복수의 제1 메모리 셀들 중 선택된 메모리 셀을 제1 상태로부터 제2 상태로 기입하는 단계;
    상기 기입 전류를 상기 대응하는 제1 전도성 라인으로부터 상기 대응하는 제2 전도성 라인으로 강제함으로써 상기 복수의 제1 메모리 셀들 중 선택된 메모리 셀을 상기 제2 상태로부터 상기 제1 상태로 기입하는 단계;
    상기 기입 전류를 상기 대응하는 제2 전도성 라인으로부터 상기 대응하는 제3 전도성 라인으로 강제함으로써 상기 복수의 제2 메모리 셀들 중 선택된 메모리 셀을 제1 상태로부터 제2 상태로 기입하는 단계; 및
    상기 기입 전류를 상기 대응하는 제3 전도성 라인으로부터 상기 대응하는 제2 전도성 라인으로 강제함으로써 상기 복수의 제2 메모리 셀들 중 선택된 메모리 셀을 상기 제2 상태로부터 상기 제1 상태로 기입하는 단계를 포함하는, 방법.
  11. 제10항에 있어서, 상기 복수의 제1 메모리 셀들 중 선택된 메모리 셀의 데이터 상태를 감지하는 단계 및 상기 복수의 제2 메모리 셀들 중 선택된 메모리 셀의 데이터 상태를 감지하는 단계는 동시에 수행되는, 방법.
  12. 제10항에 있어서, 상기 제2 전도성 라인으로부터 대응하는 제1 전도성 라인으로 판독 전류를 강제함으로써 복수의 제1 메모리 셀들 중 선택된 메모리 셀의 데이터 상태를 감지하는 단계는 상기 대응하는 제1 전도성 라인을 N-채널 디바이스에 의해 저 전압 레벨에 접속하는 단계를 포함하고, 상기 대응하는 제2 전도성 라인으로부터 대응하는 제3 전도성 라인에 상기 판독 전류를 강제함으로써 상기 복수의 제2 메모리 셀들 중 선택된 메모리 셀의 데이터 상태를 감지하는 단계는 상기 대응하는 제3 전도성 라인을 N-채널 디바이스에 의해 상기 저 전압 레벨에 접속하는 단계를 포함하는, 방법.
  13. 장치로서,
    각각이 자기저항성 랜덤 액세스 메모리(MRAM) 디바이스와 직렬 접속된 임계치 스위칭 선택기를 갖는 메모리 셀들의 어레이에 접속하도록 구성된 제어 회로를 포함하되, 상기 어레이는 전도성 라인들의 제1 세트 중 대응하는 전도성 라인과 전도성 라인들의 제2 세트 중 대응하는 전도성 라인 사이에 각각 접속된 복수의 제1 메모리 셀들 및 전도성 라인들의 제3 세트 중 대응하는 전도성 라인과 상기 전도성 라인들의 제2 세트 중 대응하는 전도성 라인 사이에 각각 접속된 복수의 제2 메모리 셀들을 포함하며, 상기 제어 회로는
    상기 전도성 라인들의 제1 세트 중 대응하는 전도성 라인을 상기 전도성 라인들의 제2 세트 중 대응하는 전도성 라인보다 낮은 전압으로 바이어싱함으로써 상기 복수의 제1 메모리 셀들 중 선택된 메모리 셀들을 판독하고;
    상기 전도성 라인들의 제3 세트 중 대응하는 전도성 라인을 상기 전도성 라인들의 제2 세트 중 대응하는 전도성 라인보다 낮은 전압으로 바이어싱함으로써 상기 복수의 제2 메모리 셀들 중 선택된 메모리 셀들을 판독하고;
    상기 전도성 라인들의 제1 세트 중 대응하는 전도성 라인을 상기 전도성 라인들의 제2 세트 중 대응하는 전도성 라인보다 낮은 전압으로 바이어싱함으로써 상기 복수의 제1 메모리 셀들 중 선택된 메모리 셀들을 제1 상태로부터 제2 상태로 기입하고;
    상기 전도성 라인들의 제1 세트 중 대응하는 전도성 라인을 상기 전도성 라인들의 제2 세트 중 대응하는 전도성 라인보다 높은 전압으로 바이어싱함으로써 상기 복수의 제1 메모리 셀들 중 선택된 메모리 셀들을 상기 제2 상태로부터 상기 제1 상태로 기입하고;
    상기 전도성 라인들의 제3 세트 중 대응하는 전도성 라인을 상기 전도성 라인들의 제2 세트 중 대응하는 전도성 라인보다 낮은 전압으로 바이어싱함으로써 상기 복수의 제2 메모리 셀들 중 선택된 메모리 셀을 상기 제1 상태로부터 상기 제2 상태로 기입하고; 및
    상기 전도성 라인들의 제3 세트 중 대응하는 전도성 라인을 상기 전도성 라인들의 제2 세트 중 대응하는 전도성 라인보다 높은 전압으로 바이어싱함으로써 상기 복수의 제2 메모리 셀들 중 선택된 메모리 셀을 상기 제2 상태로부터 상기 제1 상태로 기입하도록 구성되는, 장치.
  14. 제13항에 있어서, 상기 제어 회로는 상기 전도성 라인들의 제1 세트 중 대응하는 전도성 라인에 각각 접속하도록 구성된 드라이버들의 제1 세트;
    상기 전도성 라인들의 제2 세트 중 대응하는 전도성 라인에 각각 접속하도록 구성된 드라이버들의 제2 세트; 및
    상기 전도성 라인들의 제3 세트 중 대응하는 전도성 라인에 각각 접속하도록 구성된 드라이버들의 제3 세트를 포함하되,
    상기 복수의 제1 메모리 셀들 중 선택된 메모리 셀을 판독할 때, 상기 드라이버들의 제1 세트 중 대응하는 드라이버는 N-채널 디바이스에 의해 상기 대응하는 제1 전도성 라인을 저 전압 레벨에 접속하고, 상기 드라이버들의 제2 세트 중 대응하는 드라이버는 P-채널 디바이스에 의해 상기 대응하는 제2 전도성 라인을 고 전압 레벨에 접속하고, 그리고
    상기 복수의 제2 메모리 셀들 중 선택된 메모리 셀을 판독할 때, 상기 드라이버들의 제3 세트 중 대응하는 드라이버는 N-채널 디바이스에 의해 상기 대응하는 제3 전도성 라인을 상기 저 전압 레벨에 접속하고, 상기 드라이버들의 제2 세트 중 대응하는 드라이버는 P-채널 디바이스에 의해 상기 대응하는 제2 전도성 라인을 상기 고 전압 레벨에 접속하는, 장치.
  15. 제14항에 있어서,
    상기 복수의 제1 메모리 셀들 중 선택된 메모리 셀을 판독할 때, 상기 드라이버들의 제2 세트 중 대응하는 드라이버는 상기 복수의 제1 메모리 셀 중 선택된 메모리 셀을 통해 판독 전류를 구동하도록 구성되고,
    상기 복수의 제2 메모리 셀들 중 선택된 메모리 셀을 판독할 때, 상기 드라이버들의 제2 세트 중 대응하는 드라이버는 상기 복수의 제2 메모리 셀 중 선택된 메모리 셀을 통해 상기 판독 전류를 구동하도록 구성되는, 장치.
  16. 제14항에 있어서, 상기 제어 회로는 상기 전도성 라인들의 제2 세트 중 제1 전도성 라인에 접속된 상기 복수의 제1 메모리 셀들 중 선택된 메모리 셀 및 상기 전도성 라인들의 제2 세트 중 제1 전도성 라인에 접속된 상기 복수의 제2 메모리 셀들 중 선택된 메모리 셀을 동시에 판독하도록 더 구성되는, 장치.
  17. 제13항에 있어서, 상기 제어 회로는 제어 다이 상에 형성되고, 상기 장치는
    상기 메모리 셀들의 어레이를 포함하되 상기 제어 다이와 별도로 형성되고 상기 제어 다이에 접합된 메모리 다이를 더 포함하는, 장치.
  18. 제13항에 있어서, 상기 메모리 셀들의 어레이를 더 포함하되, 상기 메모리 셀들의 어레이는
    기판;
    상기 기판의 표면에 평행한 제1 방향으로 뻗어 있는 상기 전도성 라인들의 제1 세트;
    상기 전도성 라인들의 제1 세트 위에 형성되고 상기 기판의 표면에 평행한 제2 방향으로 뻗어 있는 상기 전도성 라인들의 제2 세트;
    상기 전도성 라인들의 제2 세트 위에 형성되고 상기 제1 방향으로 뻗어 있는 상기 전도성 라인들의 제3 세트;
    상기 전도성 라인들의 제1 세트 중 대응하는 전도성 라인과 상기 전도성 라인들의 제2 세트 중 대응하는 전도성 라인 사이에 각각 접속되는 상기 복수의 제1 메모리 셀들 - 상기 복수의 제1 메모리 셀들 각각의 MRAM 디바이스는 고정 자기장 극성을 갖는 기준 층; 및 상기 기준 층과 직렬 접속되고, 프로그램가능 자기장 극성을 갖고, 상기 기준 층 아래 형성된 자유 층을 포함함 -; 및
    상기 전도성 라인들의 제2 세트 중 대응하는 전도성 라인과 상기 전도성 라인들의 제3 세트 중 대응하는 전도성 라인 사이에 각각 접속되는 상기 복수의 제2 메모리 셀들 - 상기 복수의 메모리 셀 각각의 MRAM 디바이스는 고정 자기장 극성을 갖는 기준 층; 및 상기 기준 층과 직렬 접속되고, 프로그램가능 자기장 극성을 갖고, 상기 기준 층 위에 형성된 자유 층을 포함함 -;을 포함하는, 장치.
  19. 제18항에 있어서, 상기 전도성 라인들의 제2 세트는 상기 전도성 라인들의 제1 세트와 상기 전도성 라인들의 제3 세트보다 더 긴, 장치.
  20. 제13항에 있어서, 상기 제1 상태는 고 저항 상태이고, 상기 제2 상태는 저 저항 상태인, 장치.
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